TW202117421A - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板，包括基板、多個畫素結構以及多條轉接線。多個畫素結構設置於基板上，其中每一畫素結構包括資料線、閘極線、主動元件及畫素電極，主動元件電性連接至資料線及閘極線，畫素電極電性連接至主動元件，畫素電極定義多個配向區，且多個配向區具有不同的多個配向方向。多條轉接線在第一方向上排列，多個畫素結構的多條閘極線在第二方向上排列，第一方向與第二方向交錯，且多條轉接線電性連接至多條閘極線。多個畫素結構包括第一畫素結構，多個轉接線包括第一轉接線，且第一轉接線與第一畫素結構之多個配向區的交界重疊。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。
一般而言，顯示裝置包括設置於顯示區的畫素陣列、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在水平方向上延伸的閘極線須透過在垂直方向上延伸的轉接線方能電性連接至閘極驅動電路設置。然而，轉接線須佔用顯示區的佈局面積，使得顯示區的線路更加繁多，影響畫素陣列基板的開口率。
本發明提供一種畫素陣列基板，具有高開口率。
本發明提供另一種畫素陣列基板，具有高開口率且能被修補。
本發明一實施例的畫素陣列基板，包括基板、多個畫素結構以及多條轉接線。多個畫素結構設置於基板上，其中每一畫素結構包括資料線、閘極線、主動元件及畫素電極，主動元件電性連接至資料線及閘極線，畫素電極電性連接至主動元件，畫素電極定義多個配向區，且多個配向區具有不同的多個配向方向。多條轉接線在第一方向上排列，多個畫素結構的多條閘極線在第二方向上排列，第一方向與第二方向交錯，且多條轉接線電性連接至多條閘極線。多個畫素結構包括第一畫素結構，多個轉接線包括第一轉接線，且第一轉接線與第一畫素結構之多個配向區的交界重疊。
在本發明的一實施例中，上述每一畫素結構的畫素電極具有第一主幹部及多個分支部，第一主幹部在第二方向上延伸；多個分支部分別位於第一主幹部的相對兩側且朝不同的方向延伸；第一轉接線與第一畫素結構之畫素電極的第一主幹部重疊。
在本發明的一實施例中，上述的每一畫素結構更包括一導電圖案，導電圖案與畫素電極部分地重疊，導電圖案的至少一部分為一共用電極，且畫素陣列基板更包括：一修補線，設置於基板上，且與共用電極於結構上分離，其中多個畫素結構更包括一第二畫素結構，且修補線與第二畫素結構之多個配向區的交界重疊。
在本發明的一實施例中，上述的每一畫素結構的畫素電極具有第一主幹部及多個分支部，第一主幹部在第二方向上延伸；多個分支部分別位於第一主幹部的相對兩側且朝不同的方向延伸；修補線與第二畫素結構之畫素電極的第一主幹部重疊。
在本發明的一實施例中，上述的每一畫素結構的導電圖案具有在第一方向上延伸的第一部及在第二方向上延伸的至少一第二部；第二畫素結構之導電圖案的第一部與修補線交錯。
在本發明的一實施例中，上述的每一畫素結構的畫素電極具有相交叉的第一主幹部及第二主幹部；第二畫素結構之導電圖案的第一部與修補線的交錯處和第二畫素結構之第一主幹部與第二主幹部的交叉處重疊。
在本發明的一實施例中，上述的多個畫素結構更包括第三畫素結構，第一畫素結構及第二畫素結構在第一方向上排列，第二畫素結構及第三畫素結構在第二方向上排列；第二畫素結構之導電圖案的第一部與至少一第二部具有至少一斷開處，第二畫素結構之導電圖案的第一部與修補線具有一連接點，第三畫素結構之導電圖案的第一部與至少一第二部具有至少一斷開處，且第三畫素結構之導電圖案的第一部與修補線具有一連接點。
在本發明的一實施例中，上述的多個畫素結構更包括第四畫素結構，第一畫素結構與第四畫素結構在第二方向上排列，第三畫素結構及第四畫素結構在第一方向上排列；第四畫素結構的資料線具有一開口，第四畫素結構的資料線被開口分為第一部分及第二部分；第一畫素結構之導電圖案的第一部與至少一第二部具有至少一斷開處；第四畫素結構之資料線的第一部分與第一畫素結構的導電圖案的第一部具有一連接點；第一畫素結構之導電圖案的第一部與第二畫素結構之導電圖案的第一部電性連接；第三畫素結構之導電圖案的第一部與第四畫素結構之導電圖案的第一部電性連接；第四畫素結構之導電圖案的第一部與至少一第二部具有至少一斷開處，且第四畫素結構之資料線的第二部分與第四畫素結構之導電圖案的第一部具有一連接點。
在本發明的一實施例中，上述的第三畫素結構的資料線具有一開口，第三畫素結構的資料線被開口分為第一部分及第二部分；第三畫素結構之資料線的第一部分與第二畫素結構之導電圖案的第一部具有一連接點，且第三畫素結構之資料線的第二部分與第三畫素結構之導電圖案的第一部具有一連接點。
本發明一實施例的畫素陣列基板，包括基板、多個畫素結構、多個畫素結構以及修補線。多個畫素結構設置於基板上，其中每一畫素結構包括資料線、閘極線、主動元件、畫素電極及導電圖案，主動元件電性連接至資料線及閘極線，畫素電極電性連接至主動元件，畫素電極定義多個配向區，多個配向區具有不同的多個配向方向，導電圖案與畫素電極部分地重疊，且導電圖案的至少一部分為共用電極。多條轉接線在第一方向上排列，多個畫素結構的多條閘極線在第二方向上排列，第一方向與第二方向交錯，且多條轉接線電性連接至多條閘極線。修補線設置於基板上，且與共用電極於結構上分離，其中多個畫素結構包括第一畫素結構，且修補線與第一畫素結構之多個配向區的交界重疊。
在本發明的一實施例中，上述的每一畫素結構的畫素電極具有第一主幹部及多個分支部，第一主幹部在第二方向上延伸；多個分支部分別位於第一主幹部的相對兩側且朝不同的方向延伸；修補線與第一畫素結構之畫素電極的第一主幹部重疊。
在本發明的一實施例中，上述的每一畫素結構的導電圖案具有在第一方向上延伸的第一部及在第二方向上延伸的至少一第二部；第一畫素結構之導電圖案的第一部與修補線交錯。
在本發明的一實施例中，上述的每一畫素結構的畫素電極具有相交叉的一第一主幹部及一第二主幹部；第一畫素結構之導電圖案的第一部與修補線的交錯處和第一畫素結構之第一主幹部與第二主幹部的交叉處重疊。
在本發明的一實施例中，上述的多個畫素結構包括第二畫素結構，第一畫素結構及第二畫素結構在第二方向上排列；第一畫素結構之導電圖案的第一部與至少一第二部具有至少一斷開處，第一畫素結構之導電圖案的第一部與修補線具有一連接點；第二畫素結構之導電圖案的第一部與至少一第二部具有至少一斷開處，且第二畫素結構之導電圖案的第一部與修補線具有一連接點。
在本發明的一實施例中，上述的多個畫素結構更包括第三畫素結構及第四畫素結構，第二畫素結構與第三畫素結構在第一方向上排列，第三畫素結構與第四畫素結構在第二方向上排列，第一畫素結構與第四畫素結構在第一方向上排列；第三畫素結構的資料線具有一開口，第三畫素結構的資料線被開口分為第一部分及第二部分；第四畫素結構之導電圖案的第一部與至少一第二部具有至少一斷開處，第三畫素結構之資料線的第一部分與第四畫素結構之導電圖案的第一部具有一連接點；第四畫素結構之導電圖案的第一部與第一畫素結構之導電圖案的第一部電性連接；第二畫素結構之導電圖案的第一部與第三畫素結構之導電圖案的第一部電性連接；第三畫素結構之導電圖案的第一部與至少一第二部具有至少一斷開處，且第三畫素結構之資料線的第二部分與第三畫素結構之導電圖案的第一部具有一連接點。
在本發明的一實施例中，上述的第二畫素結構的資料線具有一開口，第二畫素結構的資料線被開口分為第一部分及第二部分；第二畫素結構之資料線的第一部分與第一畫素結構之導電圖案的第一部具有一連接點；第二畫素結構之導電圖案的第一部與第二畫素結構之資料線的第二部具有一連接點。
在本發明的一實施例中，上述的多條轉接線包括在第一方向上依序排列的第一轉接線、第二轉接線、第三轉接線及第四轉接線，且畫素陣列基板更包括：一絕緣層，設置於多條轉接線及多條閘極線之間，其中第一轉接線、第二轉接線、第三轉接線及第四轉接線分別透過絕緣層的第一接觸窗、第二接觸窗、第三接觸窗及第四接觸窗電性連接至多條閘極線，且第二接觸窗與第三接觸窗分別位於第一接觸窗與第四接觸窗之連線的相對兩側。
在本發明的一實施例中，上述的多條轉接線包括在第一方向上依序排列的第一轉接線、第二轉接線、第三轉接線及第四轉接線，多條閘極線包括在第二方向上依序排列的第一閘極線、第二閘極線、第三閘極線及第四閘極線，且畫素陣列基板更包括：絕緣層，設置於多條轉接線及多條閘極線之間，其中第一轉接線透過絕緣層的第一接觸窗電性連接至第一閘極線，第二轉接線透過絕緣層的第二接觸窗電性連接至第三閘極線，第三轉接線透過絕緣層的第三接觸窗電性連接至第二閘極線，且第四轉接線透過絕緣層的第四接觸窗電性連接至第四閘極線。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之顯示裝置10的俯視示意圖。
圖1繪示顯示裝置10的畫素陣列基板100及驅動元件200，而省略顯示裝置10的其它構件。
圖2為本發明一實施例之畫素陣列基板100的俯視示意圖。圖2對應圖1的局部R1。
圖1省略圖2的多條資料線DL、多個主動元件T、多個畫素電極120及多個導電圖案130，而圖2省略圖1的基板110。
圖3為本發明一實施例之畫素陣列基板100的剖面示意圖。圖3對應圖2的剖線Ι-Ι’。
請參照圖1及圖2，顯示裝置10包括畫素陣列基板100、相對於畫素陣列基板100的對向基板（未繪示）、設置於畫素陣列基板100與對向基板之間的顯示介質（未繪示）和用以驅動畫素陣列基板100的驅動元件200。
舉例而言，在本實施例中，驅動元件200可包括一晶片，所述晶片可藉由晶粒-軟片接合製程（Chip On Film；COF）與畫素陣列基板100接合。然而，本發明不限於此，根據其它實施例，所述晶片也可藉由晶粒-玻璃接合製程（Chip On Glass；COG）、軟片式晶粒接合（Tape Automated Bonding；TAB）或其它方式與畫素陣列基板100接合。
畫素陣列基板100包括基板110。基板110主要用以承載畫素陣列基板100的多個構件。舉例而言，在本實施例中，基板110的材質可以是玻璃。然而，本發明不限於此，根據其它實施例，基板110的材質也可以是石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷等）、或是其它可適用的材料。
畫素陣列基板100包括多個畫素結構PX，設置於基板110上。每一畫素結構PX包括一資料線DL、一閘極線GL、一主動元件T及一畫素電極120，其中主動元件T電性連接至資料線DL及閘極線GL，且畫素電極120電性連接至主動元件T。多個畫素結構PX的多條資料線DL在第一方向x上排列，多個畫素結構PX的多條閘極線GL在第二方向y上排列，其中第一方向x與第二方向y交錯。
舉例而言，在本實施例中，主動元件T可包括一薄膜電晶體，薄膜電晶體具有源極S、汲極D、閘極G及半導體圖案CH，源極S和汲極D分別與半導體圖案CH的不同兩區電性連接，源極S電性連接至資料線DL，閘極G電性連接至閘極線GL，且汲極D電性連接至畫素電極120。
在本實施例中，閘極線GL及閘極G可選擇性地屬於第一金屬層，資料線DL、源極S和汲極D可選擇性地屬於第二金屬層，但本發明不以此為限。
畫素電極120定義多個配向區120a、120b、120c、120d，且多個配向區120a、120b、120c、120d具有不同的多個配向方向d1、d2、d3、d4。
舉例而言，在本實施例中，畫素結構PX的畫素電極120可具有第一主幹部121、第二主幹部122及多個分支部123，第一主幹部121在第二方向y上延伸，第二主幹部122在第一方向x上延伸，第一主幹部121與第二主幹部122交叉，多個分支部123與第一主幹部121及第二主幹部122相連接，多個分支部123分別位於第一主幹部121的相對兩側及第二主幹部122的相對兩側且朝不同的方向延伸，以定義具有不同之配向方向d1、d2、d3、d4的多個配向區（domains）120a、120b、120c、120d。然而，本發明不限於此，根據其它實施例，畫素電極120也可以是其它的樣態，一畫素電極120所定義之配向區120a、120b、120c、120d的數量也不限於四個。
在本實施例中，畫素電極120可屬於一透明導電層，其包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。
在本實施例中，畫素結構PX還包括導電圖案130，導電圖案130與畫素電極120部分地重疊，導電圖案130的至少一部分為一共用電極，且所述共用電極與畫素電極120形成畫素結構PX的儲存電容。
舉例而言，在本實施例中，一畫素結構PX的導電圖案130具有第一部131、至少一第二部132及第三部133，第一部131在第一方向x上延伸，至少一第二部132在第二方向y上延伸，第三部133在第一方向x上延伸且與第一部131隔開，且第三部133與至少一第二部132交叉且互相連接。同一列之多個畫素結構PX之多個導電圖案130的多個第三部133彼此連接。
在本實施例中，導電圖案130的第一部131可與畫素電極120的第二主幹部122重疊，導電圖案130可具有多個第二部132，多個第二部132可分別與畫素電極120的左右兩邊緣重疊，且導電圖案130的第三部133可與畫素電極120的上邊緣重疊。然而，本發明不限於此，根據其它實施例，導電圖案130也可以是其它樣態。
請參照圖2，一畫素結構PX不須修補時或尚未被修補前，畫素結構PX之導電圖案130的第一部131、至少一第二部132及第三部133互相連接，且畫素結構PX的整個導電圖案130（包括第一部131、至少一第二部132及第三部133）均為共用電極。舉例而言，在本實施例中，導電圖案130可選擇性地屬於第一金屬層，但本發明不以此為限。
請參照圖1及圖2，畫素陣列基板100包括多條轉接線gl，設置於基板110上。多條轉接線gl在第一方向x上排列。在第一方向x上排列的多條轉接線gl分別電性連接至在第二方向y上排列的多條閘極線GL。
請參照圖1、圖2及圖3，舉例而言，在本實施例中，多條閘極線GL可選擇性地屬於第一金屬層，多條轉接線gl可選擇性地屬於第二金屬層，第一金屬層與第二金屬層之間設有絕緣層140，絕緣層140具有多個接觸窗142，多條轉接線gl可透過絕緣層140的多個接觸窗142與多條閘極線GL電性連接，但本發明不以此為限。
請參照圖1，多條轉接線gl包括在第一方向x上依序排列的第一轉接線gl1、第二轉接線gl2、第三轉接線gl3及第四轉接線gl4，且多條閘極線GL包括在第二方向y上依序排列的第一閘極線GL1、第二閘極線GL2、第三閘極線GL3及第四閘極線GL4。在本實施例中，第一轉接線gl1、第二轉接線gl2、第三轉接線gl3及第四轉接線gl4分別透過絕緣層140（繪示於圖3）的第一接觸窗142-1、第二接觸窗142-2、第三接觸窗142-3及第四接觸窗142-4分別電性連接至第一閘極線GL1、第二閘極線GL2、第三閘極線GL3及第四閘極線GL4，但本發明不以此為限。
舉例而言，在本實施例中，第一接觸窗142-1與第四接觸窗142-4具有一連線L，且第二接觸窗142-2及第三接觸窗142-3實質上位於連線L上。也就是說，在本實施例中，位於基板110之同一側（例如：左半邊或右半邊）的多個接觸窗142大致上沿著一斜線排列。然而，本發明不限於此，根據其它實施例，多個接觸窗142也可以其它方式排列。
請參照圖1及圖2，在本實施例中，與多條資料線DL電性連接的源極驅動電路設置在基板110的第一側（例如：上側），多條閘極線GL透過多條轉接線gl電性連接至設置在基板110之第一側（例如：上側）的閘極驅動電路。也就是說，在本實施例中，源極驅動電路與閘極驅動電路是設置於基板110的同一側，而基板110的其它側（例如：左側、右側及下側）不須設置用以連接閘極線GL與閘極驅動電路的走線，進而使顯示裝置10的其它側具有超窄邊框、甚至無邊框。在本實施例中，源極驅動電路與閘極驅動電路可以選擇性地整合於同一驅動元件200（例如：一晶片），但本發明不以此為限。
請參照圖2，值得注意的是，一轉接線gl與至少一畫素結構PX之多個配向區120a、120b的交界重疊。顯示裝置10的顯示介質（例如：多個液晶分子）在多個配向區120a、120b上的配向方向d1、d2不同，而顯示裝置10在多個配向區120a、120b的交界上會形成一暗線（disclination line），將轉接線gl設置於所述暗線上，能降低轉接線gl的設置對畫素陣列基板100之開口率的影響。也就是說，在畫素陣列基板100透過設置於主動區（an active area）的多條轉接線gl實現超窄邊框、甚至無邊框的同時，畫素陣列基板100還能具有高開口率。
舉例而言，在本實施例中，同一行之多個畫素結構PX在第二方向y上排列，每一轉接線gl可與同一行之多個畫素結構PX之多個畫素電極120的多個第一主幹部121重疊，但本發明不以此為限。
請參照圖1及圖2，在本實施例中，畫素陣列基板100還可進一步包括修補線rl。修補線rl設置於基板110上，且與導電圖案130的共用電極於結構上分離。
請參照圖2，一畫素結構PX不須修補時或尚未被修補前，畫素結構PX的整個導電圖案130（包括第一部131、至少一第二部132及第三部133）均做為共用電極，而修補線rl與整個導電圖案130於結構上分離。一畫素結構PX不須修補時或尚未被修補前，而畫素結構PX的整個導電圖案130均做為共用電極時，修補線rl與整個導電圖案130可以具有不同的電位。舉例而言，在本實施例中，導電圖案130具有一共用電位（例如但不限於：5V～6V），修補線rl可具有一閘極關閉電位，其中所述閘極關閉電位能使主動元件T之薄膜電晶體處於關閉狀態，所述閘極關閉電位例如但不限於為-9V。然而，本發明不限於此，在其它實施例中，一畫素結構PX不須修補時或尚未被修補前，修補線rl也可以具有其它電位。
請參照圖2，值得注意的是，轉接線gl及修補線rl是分別與不同畫素結構PX之多個配向區120a、120b的交界重疊。舉例而言，在本實施例中，畫素結構PX1與畫素結構PX3在第一方向x上排列，而一轉接線gl及一修補線rl可分別與畫素結構PX1之多個配向區120a、120b的交界及畫素結構PX3之多個配向區120a、120b的交界重疊。類似地，顯示裝置10的顯示介質（例如：多個液晶分子）在多個配向區120a、120b上的配向方向d1、d2不同，而顯示裝置10在多個配向區120a、120b的交界上會形成一暗線（disclination line），將修補線rl設置於暗線上，能降低修補線rl的設置對畫素陣列基板100之開口率的影響。也就是說，在畫素陣列基板100能利用修補線rl來修補具有開口O（繪於圖4、圖5及圖6）之資料線DL的前提下，畫素陣列基板100還能具有高開口率。
在本實施例中，修補線rl與至少一畫素結構PX之導電圖案130的第一部131交錯。舉例而言，在本實施例中，至少一畫素結構PX之導電圖案130的第一部131與修補線rl的交錯處可以和至少一畫素結構PX之畫素電極120的第一主幹部121與第二主幹部122的多個交叉處重疊，但本發明不以此為限。
請參照圖2，舉例而言，在本實施例中，多個畫素結構PX包括陣列排列的多個畫素結構PX1、PX2、PX3、PX4、PX5、PX6，其中多個畫素結構PX1、PX2、PX3在第一方向x上排成第一列，多個畫素結構PX4、PX5、PX6在第一方向x上排成第二列，多個畫素結構PX1、PX4在第二方向y上排成第一行，多個畫素結構PX2、PX5在第二方向y上排成第二行，多個畫素結構PX3、PX6在第二方向y上排成第三行，一轉接線gl可與第一行之多個畫素結構PX1、PX4之多個畫素電極120的多個第一主幹部121重疊，另一轉接線gl可與第二行之多個畫素結構PX2、PX5之多個畫素電極120的多個第一主幹部121重疊，修補線rl可與第三行之多個畫素結構PX3、PX6之多個畫素電極120的多個第一主幹部121重疊，修補線rl可與第三行之多個畫素結構PX3、PX6之多個導電圖案130的多個第一部131交錯，第三行之多個畫素結構PX3、PX6之多個導電圖案130的第一部131與修補線rl的多個交錯處可以和多個畫素結構PX3、PX6之多個畫素電極120的多個第一主幹部121與多個第二主幹部122的多個交叉處重疊，但本發明不以此為限。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖4示出被修補之本發明一實施例的畫素陣列基板100-1。圖4的畫素陣列基板100-1與圖2的畫素陣列基板100類似，兩者的差異在於：圖4的畫素結構PX4的資料線DL具有開口O，即缺陷（defect），且所述缺陷被修補。
請參照圖4，具體而言，在本實施例中，畫素結構PX4的資料線DL具有一開口O（即缺陷處），開口O將畫素結構PX4的資料線DL分為第一部分DLa及第二部分DLb；每一畫素結構PX1、PX2、PX3之導電圖案130的第一部131與至少一第二部132具有至少一斷開處B，以使互相電性連接之多個畫素結構PX1、PX2、PX3之多個導電圖案130的多個第一部131能做為一第一替代線路使用；每一畫素結構PX4、PX5、PX6之導電圖案130的第一部131與至少一第二部132具有至少一斷開處B，以使互相電性連接之多個畫素結構PX4、PX5、PX6之多個導電圖案130的多個第一部131能做為一第二替代線路使用。舉例而言，在本實施例中，可利用高能量的雷射光束形成斷開處B，但本發明不以此為限。
畫素結構PX4之資料線DL的第一部分DLa與畫素結構PX1之導電圖案130的第一部131具有一連接點P，畫素結構PX3之導電圖案130的第一部131與修補線rl具有一連接點P，畫素結構PX6之導電圖案130的第一部131與修補線rl具有一連接點P，且畫素結構PX4之資料線DL的第二部分DLb與畫素結構PX4之導電圖案130的第一部131具有一連接點P。舉例而言，在本實施例中，可使用雷射熔接製程形成上述多個連接點P，但本發明不以此為限。
在圖4的實施例中，可透過畫素結構PX4之資料線DL的第一部分DLa與畫素結構PX1之導電圖案130的第一部131的連接點P、由畫素結構PX1、PX2、PX3之多個導電圖案130的多個第一部131形成的第一替代線路、畫素結構PX3之導電圖案130的第一部131與修補線rl的連接點P、與畫素結構PX3、PX6重疊之部分的修補線rl、畫素結構PX6之導電圖案130的第一部131與修補線rl的連接點P、由畫素結構PX6、PX5、PX4之多個導電圖案130的多個第一部131形成的第二替代線路和畫素結構PX4之導電圖案130的第一部131與畫素結構PX4之資料線DL之第二部分DLb的連接點P，原本被開口O斷開之畫素結構PX4之資料線DL之第一部分DLa與第二部分DLb能夠被電性連接，進而使畫素陣列基板100-1能正常運作。
圖5示出被修補之本發明另一實施例的畫素陣列基板100-2。圖5的畫素陣列基板100-2與圖2的畫素陣列基板100類似，兩者的差異在於：圖5的畫素結構PX5的資料線DL具有開口O，即缺陷（defect），且所述缺陷被修補。
請參照圖5，具體而言，在本實施例中，畫素結構PX5的資料線DL具有一開口O（即缺陷處），開口O將畫素結構PX5的資料線DL分為第一部分DLa及第二部分DLb；每一畫素結構PX2、PX3之導電圖案130的第一部131與至少一第二部132具有至少一斷開處B，以使互相電性連接之多個畫素結構PX2、PX3之多個導電圖案130的多個第一部131能做為第一替代線路使用；每一畫素結構PX6、PX5之導電圖案130的第一部131與至少一第二部132具有至少一斷開處B，以使互相電性連接之多個畫素結構PX6、PX5之多個導電圖案130的多個第一部131能做為第二替代線路使用。
畫素結構PX5之資料線DL的第一部分DLa與畫素結構PX2之導電圖案130的第一部131具有一連接點P，畫素結構PX3之導電圖案130的第一部131與修補線rl具有一連接點P，畫素結構PX6之導電圖案130的第一部131與修補線rl具有一連接點P，且畫素結構PX5之資料線DL的第二部分DLb與畫素結構PX5之導電圖案130的第一部131具有一連接點P。
在圖5的實施例中，透過畫素結構PX5之資料線DL的第一部分DLa與畫素結構PX2之導電圖案130的第一部131的連接點P、由畫素結構PX2、PX3之多個導電圖案130的多個第一部131形成的第一替代線路、畫素結構PX3之導電圖案130的第一部131與修補線rl的連接點P、與畫素結構PX3、PX6重疊之部分的修補線rl、畫素結構PX6之導電圖案130的第一部131與修補線rl的連接點P、由畫素結構PX6、PX5之多個導電圖案130的多個第一部131形成的第二替代線路和畫素結構PX5之導電圖案130的第一部131與畫素結構PX5之資料線DL之第二部分DLb的連接點P，原本被開口O斷開之畫素結構PX5之資料線DL之第一部分DLa與第二部分DLb能夠被電性連接，進而使畫素陣列基板100-2能正常運作。
圖6示出被修補之本發明再一實施例的畫素陣列基板100-3。圖6的畫素陣列基板100-3與圖2的畫素陣列基板100類似，兩者的差異在於：圖6的畫素結構PX6的資料線DL具有開口O，即缺陷（defect），且所述缺陷被修補。
請參照圖6，具體而言，在圖6的實施例中，畫素結構PX6的資料線DL具有一開口O（即缺陷處），開口O將畫素結構PX6的資料線DL分為第一部分DLa及第二部分DLb；畫素結構PX3之導電圖案130的第一部131與至少一第二部132具有至少一斷開處B，以使畫素結構PX3之導電圖案130的第一部131能做為第一替代線路使用；畫素結構PX6之導電圖案130的第一部131與至少一第二部132具有至少一斷開處B，以使畫素結構PX6之導電圖案130的第一部131能做為第二替代線路使用。
畫素結構PX6之資料線DL的第一部分DLa與畫素結構PX3之導電圖案130的第一部131具有一連接點P，畫素結構PX3之導電圖案130的第一部131與修補線rl具有一連接點P，畫素結構PX6之導電圖案130的第一部131與修補線rl具有一連接點P，且畫素結構PX6之資料線DL的第二部分DLb與畫素結構PX6之導電圖案130的第一部131具有一連接點P。
在圖6的實施例中，透過畫素結構PX6之資料線DL的第一部分DLa與畫素結構PX3之導電圖案130的第一部131的連接點P、由畫素結構PX3之導電圖案130的第一部131形成的第一替代線路、畫素結構PX3之導電圖案130的第一部131與修補線rl的連接點P、與畫素結構PX3、PX6重疊之部分的修補線rl、畫素結構PX6之導電圖案130的第一部131與修補線rl的連接點P、由畫素結構PX6之導電圖案130的第一部131形成的第二替代線路和畫素結構PX6之導電圖案130的第一部131與畫素結構PX6之資料線DL之第二部分DLb的連接點P，原本被開口O斷開之畫素結構PX6之資料線DL之第一部分DLa與第二部分DLb能夠被電性連接，進而使畫素陣列基板100-3能正常運作。
請參照圖4、圖5及圖6，在已修補的畫素陣列基板100-1、100-2、100-3中，其第一部131被用於修補的畫素結構PX是以導電圖案130的第二部132及第三部133做為共用電極。其第一部131用於修補之畫素結構PX的第二部132及第三部133與修補線rl於結構上分離，且修補線rl與所述第二部132及所述第三部133具有不同的電位。
圖7為本發明另一實施例之顯示裝置10A的俯視示意圖。圖7繪示畫素陣列基板100A及驅動元件200，而省略顯示裝置10A的其它構件。
圖8為本發明一實施例之畫素陣列基板100A的俯視示意圖。圖8對應圖7的局部R2。
圖7省略圖8的多條資料線DL、多個主動元件T、多個畫素電極120及多個導電圖案130，而圖8省略圖7的基板110。
圖7的顯示裝置10A及圖8的畫素陣列基板100A與圖1的顯示裝置10及圖2的畫素陣列基板100類似，說明其差異如下。
在圖2的實施例中，相鄰的兩條閘極線GL可同時具有閘極開啟電位，亦即，圖2的畫素陣列基板100可利用2DhG（two data lines and half gate line）的方式驅動。在圖9的實施例中，相鄰的兩條閘極線GL是依時序具有閘極開啟電位，亦即，圖9的畫素陣列基板100A可利用1D1G（one data line and one gate line）的方式驅動。總言之，本發明各實施例的畫素陣列基板100、100-1、100-2、100-3、100A可用任何適當的方式驅動之，本發明並不加以限制。
在圖1及圖8的實施例中，多條轉接線gl包括在第一方向x上依序排列的第一轉接線gl1、第二轉接線gl2、第三轉接線gl3及第四轉接線gl4，且多條閘極線GL包括在第二方向y上依序排列的第一閘極線GL1、第二閘極線GL2、第三閘極線GL3及第四閘極線GL4，第一轉接線gl1、第二轉接線gl2、第三轉接線gl3及第四轉接線gl4透過絕緣層140（繪示於圖3）的第一接觸窗142-1、第二接觸窗142-2、第三接觸窗142-3及第四接觸窗142-4電性連接至第一閘極線GL1、第二閘極線GL2、第三閘極線GL3及第四閘極線GL4。
在圖1的實施例中，第一接觸窗142-1與第四接觸窗142-4具有一連線L，而第二接觸窗142-2及第三接觸窗142-3實質上位於連線L上。在圖8的實施例中，第一接觸窗142-1與第四接觸窗142-4具有一連線L，但第二接觸窗142-2及第三接觸窗142-3是明顯地分別位於連線L的相對兩側。也就是說，圖8的第一接觸窗142-1、第二接觸窗142-2、第三接觸窗142-3及第四接觸窗142-4是呈散亂排列。藉此，畫素陣列基板100A的多個接觸窗142的設置不易被人眼察覺，進而能提升顯示裝置10A的視效。
舉例而言，在圖8的實施例中，第一轉接線gl1透過絕緣層140的第一接觸窗142-1電性連接至第一閘極線GL1，第二轉接線gl2透過絕緣層140的第二接觸窗142-2電性連接至第三閘極線GL3，第三轉接線gl3透過絕緣層140的第三接觸窗142-3電性連接至第二閘極線GL2，第四轉接線gl4透過絕緣層140的第四接觸窗142-4電性連接至第四閘極線GL4，但本發明不以此為限。
若圖7之畫素陣列基板100A的資料線DL斷線時，可利用與修補圖4之畫素陣列基板100-1、圖5之畫素陣列基板100-2及/或圖6之畫素陣列基板100-3類似的方式修補之，本領域具有通常知識者根據前述說明應能實現之，於此便不再重述。
10、10A:顯示裝置 100、100-1、100-2、100-3、100A:畫素陣列基板 110:基板 120:畫素電極 120a、120b、120c、120d:配向區 121:第一主幹部 122:第二主幹部 123:分支部 130:導電圖案 131:第一部 132:第二部 133:第三部 140:絕緣層 142:接觸窗 142-1:第一接觸窗 142-2:第二接觸窗 142-3:第三接觸窗 142-4:第四接觸窗 200:驅動元件 B:斷開處 CH:半導體圖案 D:汲極 DL:資料線 DLa:第一部分 DLb:第二部分 d1、d2、d3、d4:配向方向 GL:閘極線 GL1:第一閘極線 GL2:第二閘極線 GL3:第三閘極線 GL4:第四閘極線 G:閘極 gl:轉接線 gl1:第一轉接線 gl2:第二轉接線 gl3:第三轉接線 gl4:第四轉接線 L:連線 O:開口 PX、PX1、PX2、PX3、PX4、PX5、PX6:畫素結構 P:連接點 R1、R2:局部 rl:修補線 S:源極 T:主動元件 x:第一方向 y:第二方向 Ι-Ι’:剖線
圖1為本發明一實施例之顯示裝置10的俯視示意圖。 圖2為本發明一實施例之畫素陣列基板100的俯視示意圖。 圖3為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖4示出被修補之本發明一實施例的畫素陣列基板100-1。 圖5示出被修補之本發明另一實施例的畫素陣列基板100-2。 圖6示出被修補之本發明再一實施例的畫素陣列基板100-3。 圖7為本發明另一實施例之顯示裝置10A的俯視示意圖。 圖8為本發明一實施例之畫素陣列基板100A的俯視示意圖。
100:畫素陣列基板
120:畫素電極
120a、120b、120c、120d:配向區
121:第一主幹部
122:第二主幹部
123:分支部
130:導電圖案
131:第一部
132:第二部
133:第三部
142:接觸窗
CH:半導體圖案
D:汲極
DL:資料線
d1、d2、d3、d4:配向方向
GL:閘極線
G:閘極
g1:轉接線
PX、PX1、PX2、PX3、PX4、PX5、PX6:畫素結構
r1:修補線
S:源極
T:主動元件
x:第一方向
y:第二方向
I-I’:剖線

Claims (20)

  1. 一種畫素陣列基板，包括： 一基板； 多個畫素結構，設置於該基板上，其中每一該畫素結構包括一資料線、一閘極線、一主動元件及一畫素電極，該主動元件電性連接至該資料線及該閘極線，該畫素電極電性連接至該主動元件，該畫素電極定義多個配向區，且該些配向區具有不同的多個配向方向；以及 多條轉接線，其中該些轉接線在一第一方向上排列，該些畫素結構的多條閘極線在一第二方向上排列，該第一方向與該第二方向交錯，且該些轉接線電性連接至該些閘極線； 該些畫素結構包括一第一畫素結構，該些轉接線包括一第一轉接線，且該第一轉接線與該第一畫素結構之該些配向區的交界重疊。
  2. 如申請專利範圍第1項所述的畫素陣列基板，其中每一該畫素結構的該畫素電極具有一第一主幹部及多個分支部，該第一主幹部在該第二方向上延伸；該些分支部分別位於該第一主幹部的相對兩側且朝不同的方向延伸；該第一轉接線與該第一畫素結構之該畫素電極的該第一主幹部重疊。
  3. 如申請專利範圍第1項所述的畫素陣列基板，其中每一該畫素結構更包括一導電圖案，該導電圖案與該畫素電極部分地重疊，該導電圖案的至少一部分為一共用電極，且該畫素陣列基板更包括： 一修補線，設置於該基板上，且與該共用電極於結構上分離，其中該些畫素結構更包括一第二畫素結構，且該修補線與該第二畫素結構之該些配向區的交界重疊。
  4. 如申請專利範圍第3項所述的畫素陣列基板，其中每一該畫素結構的該畫素電極具有一第一主幹部及多個分支部，該第一主幹部在該第二方向上延伸；該些分支部分別位於該第一主幹部的相對兩側且朝不同的方向延伸；該修補線與該第二畫素結構之該畫素電極的該第一主幹部重疊。
  5. 如申請專利範圍第3項所述的畫素陣列基板，其中每一該畫素結構的該導電圖案具有在該第一方向上延伸的一第一部及在該第二方向上延伸的至少一第二部；該第二畫素結構之該導電圖案的該第一部與該修補線交錯。
  6. 如申請專利範圍第5項所述的畫素陣列基板，其中每一該畫素結構的該畫素電極具有相交叉的一第一主幹部及一第二主幹部；該第二畫素結構之該導電圖案的該第一部與該修補線的交錯處和該第二畫素結構之該第一主幹部與該第二主幹部的交叉處重疊。
  7. 如申請專利範圍第3項所述的畫素陣列基板，其中該些畫素結構更包括一第三畫素結構，該第一畫素結構及該第二畫素結構在該第一方向上排列，該第二畫素結構及該第三畫素結構在該第二方向上排列；該第二畫素結構之該導電圖案的該第一部與該至少一第二部具有至少一斷開處，該第二畫素結構之該導電圖案的該第一部與該修補線具有一連接點，該第三畫素結構之該導電圖案的該第一部與該至少一第二部具有至少一斷開處，且該第三畫素結構之該導電圖案的該第一部與該修補線具有一連接點。
  8. 如申請專利範圍第7項所述的畫素陣列基板，其中該些畫素結構更包括一第四畫素結構，該第一畫素結構與該第四畫素結構在該第二方向上排列，該第三畫素結構及該第四畫素結構在該第一方向上排列；該第四畫素結構的該資料線具有一開口，該第四畫素結構的該資料線被該開口分為一第一部分及一第二部分；該第一畫素結構之該導電圖案的該第一部與該至少一第二部具有至少一斷開處；該第四畫素結構之該資料線的該第一部分與該第一畫素結構的該導電圖案的該第一部具有一連接點；該第一畫素結構之該導電圖案的該第一部與該第二畫素結構之該導電圖案的該第一部電性連接；該第三畫素結構之該導電圖案的該第一部與該第四畫素結構之該導電圖案的該第一部電性連接；該第四畫素結構之該導電圖案的該第一部與該至少一第二部具有至少一斷開處，且該第四畫素結構之該資料線的該第二部分與該第四畫素結構之該導電圖案的該第一部具有一連接點。
  9. 如申請專利範圍第7項所述的畫素陣列基板，其中該第三畫素結構的該資料線具有一開口，該第三畫素結構的該資料線被該開口分為一第一部分及一第二部分；該第三畫素結構之該資料線的該第一部分與該第二畫素結構之該導電圖案的該第一部具有一連接點，且該第三畫素結構之該資料線的該第二部分與該第三畫素結構之該導電圖案的該第一部具有一連接點。
  10. 如申請專利範圍第1項所述的畫素陣列基板，其中該些轉接線包括在該第一方向上依序排列的一第一轉接線、一第二轉接線、一第三轉接線及一第四轉接線，且該畫素陣列基板更包括： 一絕緣層，設置於該些轉接線及該些閘極線之間，其中該第一轉接線、該第二轉接線、該第三轉接線及該第四轉接線分別透過該絕緣層的一第一接觸窗、一第二接觸窗、一第三接觸窗及一第四接觸窗電性連接至該些閘極線，且該第二接觸窗與該第三接觸窗分別位於該第一接觸窗與該第四接觸窗之連線的相對兩側。
  11. 如申請專利範圍第1項所述的畫素陣列基板，其中該些轉接線包括在該第一方向上依序排列的一第一轉接線、一第二轉接線、一第三轉接線及一第四轉接線，該些閘極線包括在該第二方向上依序排列的一第一閘極線、一第二閘極線、一第三閘極線及一第四閘極線，且該畫素陣列基板更包括： 一絕緣層，設置於該些轉接線及該些閘極線之間，其中該第一轉接線透過該絕緣層的一第一接觸窗電性連接至該第一閘極線，該第二轉接線透過該絕緣層的一第二接觸窗電性連接至該第三閘極線，該第三轉接線透過該絕緣層的一第三接觸窗電性連接至該第二閘極線，且該第四轉接線透過該絕緣層的一第四接觸窗電性連接至該第四閘極線。
  12. 一種畫素陣列基板，包括： 一基板； 多個畫素結構，設置於該基板上，其中每一該畫素結構包括一資料線、一閘極線、一主動元件、一畫素電極及一導電圖案，該主動元件電性連接至該資料線及該閘極線，該畫素電極電性連接至該主動元件，該畫素電極定義多個配向區，該些配向區具有不同的多個配向方向，該導電圖案與該畫素電極部分地重疊，且該導電圖案的至少一部分為一共用電極； 多條轉接線，其中該些轉接線在一第一方向上排列，該些畫素結構的多條閘極線在一第二方向上排列，該第一方向與該第二方向交錯，且該些轉接線電性連接至該些閘極線；以及 一修補線，設置於該基板上，且與該共用電極於結構上分離，其中該些畫素結構包括一第一畫素結構，且該修補線與該第一畫素結構之該些配向區的交界重疊。
  13. 如申請專利範圍第12項所述的畫素陣列基板，其中每一該畫素結構的該畫素電極具有一第一主幹部及多個分支部，該第一主幹部在該第二方向上延伸；該些分支部分別位於該第一主幹部的相對兩側且朝不同的方向延伸；該修補線與該第一畫素結構之該畫素電極的該第一主幹部重疊。
  14. 如申請專利範圍第12項所述的畫素陣列基板，其中每一該畫素結構的該導電圖案具有在該第一方向上延伸的一第一部及在該第二方向上延伸的至少一第二部；該第一畫素結構之該導電圖案的該第一部與該修補線交錯。
  15. 如申請專利範圍第14項所述的畫素陣列基板，其中每一該畫素結構的該畫素電極具有相交叉的一第一主幹部及一第二主幹部；該第一畫素結構之該導電圖案的該第一部與該修補線的交錯處和該第一畫素結構之該第一主幹部與該第二主幹部的交叉處重疊。
  16. 如申請專利範圍第14項所述的畫素陣列基板，其中該些畫素結構包括一第二畫素結構，該第一畫素結構及該第二畫素結構在該第二方向上排列；該第一畫素結構之該導電圖案的該第一部與該至少一第二部具有至少一斷開處，該第一畫素結構之該導電圖案的該第一部與該修補線具有一連接點；該第二畫素結構之該導電圖案的該第一部與該至少一第二部具有至少一斷開處，且該第二畫素結構之該導電圖案的該第一部與該修補線具有一連接點。
  17. 如申請專利範圍第16項所述的畫素陣列基板，其中該些畫素結構更包括一第三畫素結構及一第四畫素結構，該第二畫素結構與該第三畫素結構在該第一方向上排列，該第三畫素結構與該第四畫素結構在該第二方向上排列，該第一畫素結構與該第四畫素結構在該第一方向上排列；該第三畫素結構的該資料線具有一開口，該第三畫素結構的該資料線被該開口分為一第一部分及一第二部分；該第四畫素結構之該導電圖案的該第一部與該至少一第二部具有至少一斷開處，該第三畫素結構之該資料線的該第一部分與該第四畫素結構之該導電圖案的該第一部具有一連接點；該第四畫素結構之該導電圖案的該第一部與該第一畫素結構之該導電圖案的該第一部電性連接；該第二畫素結構之該導電圖案的該第一部與該第三畫素結構之該導電圖案的該第一部電性連接；該第三畫素結構之該導電圖案的該第一部與該至少一第二部具有至少一斷開處，且該第三畫素結構之該資料線的該第二部分與該第三畫素結構之該導電圖案的該第一部具有一連接點。
  18. 如申請專利範圍第16項所述的畫素陣列基板，其中該第二畫素結構的該資料線具有一開口，該第二畫素結構的該資料線被該開口分為一第一部分及一第二部分；該第二畫素結構之該資料線的該第一部分與該第一畫素結構之該導電圖案的該第一部具有一連接點；該第二畫素結構之該導電圖案的該第一部與該第二畫素結構之該資料線的該第二部具有一連接點。
  19. 如申請專利範圍第12項所述的畫素陣列基板，其中該些轉接線包括在該第一方向上依序排列的一第一轉接線、一第二轉接線、一第三轉接線及一第四轉接線，且該畫素陣列基板更包括： 一絕緣層，設置於該些轉接線及該些閘極線之間，其中該第一轉接線、該第二轉接線、該第三轉接線及該第四轉接線分別透過該絕緣層的一第一接觸窗、一第二接觸窗、一第三接觸窗及一第四接觸窗電性連接至該些閘極線，且該第二接觸窗與該第三接觸窗分別位於該第一接觸窗與該第四接觸窗之連線的相對兩側。
  20. 如申請專利範圍第12項所述的畫素陣列基板，其中該些轉接線包括在該第一方向上依序排列的一第一轉接線、一第二轉接線、一第三轉接線及一第四轉接線，該些閘極線包括在該第二方向上依序排列的一第一閘極線、一第二閘極線、一第三閘極線及一第四閘極線，且該畫素陣列基板更包括： 一絕緣層，設置於該些轉接線及該些閘極線之間，其中該第一轉接線透過該絕緣層的一第一接觸窗電性連接至該第一閘極線，該第二轉接線透過該絕緣層的一第二接觸窗電性連接至該第三閘極線，該第三轉接線透過該絕緣層的一第三接觸窗電性連接至該第二閘極線，該第四轉接線透過該絕緣層的一第四接觸窗電性連接至該第四閘極線。
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