TWI757071B - 畫素陣列基板 - Google Patents

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徐雅玲
黃俊儒
何昇儒
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鍾岳宏
李珉澤
郭子維
侯舜齡
王奕筑
陳品妏
廖烝賢
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Abstract

一種畫素陣列基板包括多條資料線、多條閘極線、多個畫素結構、多條轉接線及共用線。多條資料線在第一方向上排列。多條閘極線在第二方向上排列。多條轉接線電性連接至多條閘極線，且在第一方向上排列。第一資料線具有第一部設置於第一畫素結構的畫素電極外，且位於第一畫素結構的主動元件旁。在畫素陣列基板的俯視圖中，第一畫素結構的主動元件具有相對的第一側及第二側，第一轉接線設置於第一畫素結構之主動元件的第一側，且第一資料線的第一部及共用線設置於第一畫素結構之主動元件的第二側。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們還期待顯示裝置的邊框窄，甚至無邊框。
一般而言，顯示裝置包括設置於顯示區的多個畫素結構、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在水平方向上延伸的閘極線須透過在垂直方向上延伸的轉接線方能電性連接至閘極驅動電路設置。然而，轉接線是穿插在多個畫素結構之間，轉接線的訊號變化容易影響畫素電極的電壓，不利於顯示裝置的顯示品質。
本發明提供一種畫素陣列基板，特性佳。
本發明提供另一種畫素陣列基板，特性佳。
本發明一實施例的畫素陣列基板包括基底、多條資料線、多條閘極線、多個畫素結構、多條轉接線以及共用線。多條資料線設置於基底上，且在第一方向上排列。多條閘極線設置於基底上，且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素結構設置於基底上，其中每一畫素結構包括主動元件及電性連接至主動元件的畫素電極，且主動元件電性連接至對應的資料線及對應的閘極線。多條轉接線設置於基底上，電性連接至多條閘極線，且在第一方向上排列。共用線設置於基底上，其中多條資料線及共用線在第一方向上排列。多個畫素結構包括第一畫素結構，多條資料線包括電性連接至第一畫素結構的第一資料線，且多條轉接線包括第一轉接線。第一資料線具有第一部，設置於第一畫素結構的畫素電極外，且位於第一畫素結構的主動元件旁。每一畫素結構具有相對的第一側及第二側。在畫素陣列基板的俯視圖中，第一轉接線設置於第一畫素結構之主動元件的第一側，且第一資料線的第一部及共用線設置於第一畫素結構之主動元件的第二側。
本發明一實施例的畫素陣列基板包括基底、多條資料線、多條閘極線、多個畫素結構及多條轉接線。多條資料線設置於基底上，且在第一方向上排列。多條閘極線設置於基底上，且在第 二方向上排列，其中第一方向與第二方向交錯。多個畫素結構設置於基底上，其中每一畫素結構包括主動元件及電性連接至主動元件的畫素電極，且主動元件電性連接至對應的資料線及對應的閘極線。多條轉接線設置於基底上，電性連接至多條閘極線，且在第一方向上排列。多條轉接線包括第一轉接線。多個畫素結構包括第一畫素結構及第二畫素結構，分別設置於第一轉接線的相對兩側。多條資料線包括第一資料線及第二資料線，分別電性連接至第一畫素結構及第二畫素結構。第一資料線具有第一部，設置於第一畫素結構的畫素電極外，且位於第一畫素結構的主動元件旁。第二資料線具有第二部，設置於第二畫素結構的畫素電極外，且位於第二畫素結構的主動元件旁。在畫素陣列基板的俯視圖中，第一資料線的第一部設置於第一畫素結構之主動元件的第二側，且第二資料線的第一部設置於第二畫素結構之主動元件的第一側。
在本發明的一實施例中，在上述畫素陣列基板的俯視圖中，第一資料線的第一部與第一轉接線在第一方向上具有第一距離，第一資料線的第一部與共用線在第一方向上具有第二距離，且第一距離大於第二距離。
在本發明的一實施例中，上述的多個畫素結構更包括第二畫素結構，第一畫素結構與第二畫素結構相鄰設置且在第一方向上排列；多條資料線更包括電性連接至第二畫素結構的第二資料線；多條轉接線更包括一第二轉接線；第二資料線具有第一部， 設置於第二畫素結構的畫素電極外，且位於第二畫素結構的主動元件旁；在畫素陣列基板的俯視圖中，共用線及第二資料線的第一部設置於第二畫素結構之主動元件的第一側，且第二轉接線設置於第二畫素結構之主動元件的第二側。
在本發明的一實施例中，在上述的畫素陣列基板的俯視圖中，第二資料線的第一部與共用線在第一方向上具有第三距離，第二資料線的第一部與第二轉接線在第一方向上具有第四距離，且第四距離大於第三距離。
在本發明的一實施例中，上述的多個畫素結構更包括第三畫素結構，第一畫素結構、第二畫素結構及第三畫素結構在第一方向上依序排列；多條資料線更包括電性連接至第三畫素結構的第三資料線；多條轉接線更包括第三轉接線；第三資料線具有第一部，設置於第三畫素結構的畫素電極外，且位於第三畫素結構的主動元件旁。在畫素陣列基板的俯視圖中，第二轉接線及第三資料線的第一部設置於第三畫素結構之主動元件的第一側，且第三轉接線設置於第三畫素結構之主動元件的第二側；或者，在畫素陣列基板的俯視圖中，第二轉接線設置於第三畫素結構之主動元件的第一側，且第三資料線的第一部及第三轉接線設置於第三畫素結構之主動元件的第二側。
在本發明的一實施例中，上述的第三畫素結構用以顯示藍色。
在本發明的一實施例中，上述的畫素陣列基板更包括： 透明導電層，其中資料線、透明導電層及畫素結構的畫素電極在垂直於基底的第三方向上堆疊，且透明導電層設置於資料線與畫素結構的畫素電極之間。透明導電層具有多個開口，重疊於畫素結構的畫素電極。
本發明一實施例的畫素陣列基板包括基底、多條資料線、多條閘極線、多個畫素結構及透明導電層。多條資料線設置於基底上，且在第一方向上排列。多條閘極線設置於基底上，且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素結構，設置於基底上，其中每一畫素結構包括主動元件及電性連接至主動元件的畫素電極，且主動元件電性連接至對應的一資料線及對應的一閘極線。資料線、透明導電層及畫素結構的畫素電極在垂直於基底的第三方向上堆疊，且透明導電層設置於資料線與畫素結構的畫素電極之間。透明導電層具有多個開口，重疊於畫素結構的畫素電極。
在本發明的一實施例中，在上述的畫素陣列基板的俯視圖中，透明導電層的多個開口位於資料線的相對兩側。
在本發明的一實施例中，上述的共用線、透明導電層及畫素結構之畫素電極在垂直於基底的第三方向上堆疊，且透明導電層設置於共用線與畫素結構的畫素電極之間。
在本發明的一實施例中，上述的畫素結構的畫素電極具有多個狹縫，重疊於透明導電層的多個開口。
在本發明的一實施例中，在上述的畫素陣列基板的俯視 圖中，畫素電極的多個狹縫設置於第一範圍，透明導電層的多個開口設置於第二範圍，第一範圍及第二範圍重疊，且第二範圍的面積小於第一範圍的面積。
在本發明的一實施例中，上述的畫素結構的畫素電極具有多個第一分支部，多個第一分支部彼此隔開以定義多個狹縫，第一分支部具有第一線寬，多個第一分支部的相鄰兩者具有第一間距；透明導電層具有多個第二分支部，多個第二分支部彼此隔開以定義多個開口，第二分支部具有第二線寬，多個第二分支部的相鄰兩者具有第二間距；透明導電層之第二線寬與第二間距的和大於畫素電極之第一線寬與第一間距的和。
在本發明的一實施例中，上述的透明導電層具有與資料線重疊的第一實體部；在畫素陣列基板的俯視圖中，透明導電層的第一實體部具有定義多個開口的邊緣，且透明導電層之第一實體部的邊緣位於資料線外。
在本發明的一實施例中，在上述的多個畫素結構更包括第四畫素結構。第一畫素結構與第四畫素結構分別設置於第一轉接線的相對兩側。多條資料線更包括電性連接至第四畫素結構的第四資料線。第四資料線具有第一部，設置於第四畫素結構的畫素電極外，且位於第四畫素結構的主動元件旁。在畫素陣列基板的俯視圖中，第一資料線的第一部設置於第一畫素結構之主動元件的第二側，且第四資料線的第一部設置於第四畫素結構之主動元件的第一側。
在本發明的一實施例中，在上述的第一畫素結構及第四畫素結構分別用以顯示紅色及藍色。
在本發明的一實施例中，在上述的多個畫素結構更包括第五畫素結構及第六畫素結構。第四畫素結構、第一畫素結構、第五畫素結構及第六畫素結構在第一方向上依序排列。第四畫素結構、第一畫素結構、第五畫素結構及第六畫素結構分別用以顯示藍色、紅色、綠色及藍色。多條資料線更包括電性連接至第五畫素結構的一第五資料線。第五資料線具有第一部，設置於第五畫素結構的畫素電極外，且位於第五畫素結構的主動元件旁。多條資料線更包括電性連接至第六畫素結構的第六資料線。第六資料線具有第一部，設置於第六畫素結構的畫素電極外，且位於第六畫素結構的主動元件旁。在畫素陣列基板的俯視圖中，第五資料線的第一部設置於第五畫素結構之主動元件的第二側，且第六資料線的第一部設置於第六畫素結構之主動元件的第一側。
在本發明的一實施例中，在上述的多個畫素結構更包括第五畫素結構。第四畫素結構、第一畫素結構及第五畫素結構在第一方向上依序排列。第四畫素結構、第一畫素結構及第五畫素結構分別用以顯示藍色、紅色及綠色。多條資料線更包括電性連接至第五畫素結構的第五資料線。第五資料線具有第一部，設置於第五畫素結構的畫素電極外，且位於第六畫素結構的主動元件旁。在畫素陣列基板的俯視圖中，第一資料線的第一部設置於第一畫素結構之主動元件的第二側，且第五資料線的第一部設置於 第五畫素結構之主動元件的第一側。
在本發明的一實施例中，在上述的畫素陣列基板的俯視圖中，透明導電層之實體部的邊緣與資料線的邊緣具有最小距離，且所述最小距離大於或等於5μm且小於或等於8μm。
在本發明的一實施例中，上述的透明導電層的多個開口在第一方向上排列。
在本發明的一實施例中，上述的透明導電層的多個開口在第二方向上排列。
在本發明的一實施例中，上述的透明導電層的多個開口在第四方向上排列，且第一方向、第二方向及第四方向互不相同。
在本發明的一實施例中，上述的畫素結構的畫素電極具有多個狹縫，重疊於透明導電層的多個開口；多個狹縫在第五方向上排列；第四方向與第五方向實質上相同。
在本發明的一實施例中，上述的畫素結構的畫素電極具有多個狹縫，重疊於透明導電層的多個開口；多個狹縫在第五方向上排列；第四方向與第五方向夾有角度θ，且0°<θ
Figure 110103109-A0305-02-0011-1
90°。
在本發明的一實施例中，上述的透明導電層具有多個第二分支部，彼此交錯呈網狀，以定義多個開口。
10:顯示裝置
100、100A、100B、100C、100D、100E、100F、100G、100H、100I、100J:畫素陣列基板
110:基底
120:畫素結構
120-1:第一畫素結構
120-2:第二畫素結構
120-3:第三畫素結構
120-4:第四畫素結構
120-5:第五畫素結構
120-6:第六畫素結構
120-7:第七畫素結構
120-8:第八畫素結構
120-9:第九畫素結構
120-10:第十畫素結構
120-11:第十一畫素結構
120-12:第十二畫素結構
121:主動元件
121a:源極
121b:汲極
121c:閘極
121d:半導體圖案
122:畫素電極
122a:第一主幹部
122b:第二主幹部
122c:第一分支部
122s、122s-1、122s-2、122s-3、122s-4:狹縫
130、140、170:絕緣層
140a:貫孔
150:透明導電層
151:第一實體部
151e、DLe:邊緣
152、152-1、152-2、152-3、152-4:開口
153、153C-1、153C-2:第二分支部
160:彩色濾光圖案層
200:對向基板
210:基底
220:共用電極
300:顯示介質
CL:共用線
CL’:共用電極
CL’-1:至少一第一部
CL’-2:至少一第二部
D1:第一距離
D2:第二距離
D3:第三距離
D4:第四距離
DL:資料線
DL1:第一資料線
DL2:第二資料線
DL3:第三資料線
DL4:第四資料線
DL5:第五資料線
DL6:第六資料線
DLa:第一部
DLb:第二部
d4:第四方向
d5:第五方向
GL:閘極線
gl:轉接線
gl1:第一轉接線
gl2:第二轉接線
gl3:第三轉接線
L1:第一線寬
L2:第二線寬
R:配向區
S1:第一間距
S2:第二間距
RG1:第一範圍
RG2:第二範圍
W:最小距離
x:第一方向
y:第二方向
z:第三方向
θ:角度
I-I’:剖線
圖1為本發明一實施例之顯示裝置10的俯視示意圖。
圖2為本發明一實施例之畫素陣列基板100之一區域的俯視示意圖。
圖3為本發明一實施例之畫素陣列基板100之一區域的俯視示意圖。
圖4為本發明一實施例之畫素陣列基板100之一區域的俯視示意圖。
圖5為本發明一實施例之顯示裝置10的剖面示意圖。
圖6為本發明一實施例之畫素陣列基板100A之一區域的俯視示意圖。
圖7為本發明一實施例之畫素陣列基板100B之一區域的俯視示意圖。
圖8為本發明一實施例之畫素陣列基板100B之一區域的俯視示意圖。
圖9為本發明一實施例之畫素陣列基板100B之一區域的俯視示意圖。
圖10為本發明一實施例之畫素陣列基板100C之一區域的俯視示意圖。
圖11為本發明一實施例之畫素陣列基板100C之一區域的俯視示意圖。
圖12為本發明一實施例之畫素陣列基板100C之一區域的俯視示意圖。
圖13為本發明一實施例之畫素陣列基板100D之一區域的俯 視示意圖。
圖14為本發明一實施例之畫素陣列基板100D之一區域的俯視示意圖。
圖15為本發明一實施例之畫素陣列基板100D之一區域的俯視示意圖。
圖16為本發明一實施例之畫素陣列基板100E之一區域的俯視示意圖。
圖17為本發明一實施例之畫素陣列基板100E之一區域的俯視示意圖。
圖18為本發明一實施例之畫素陣列基板100E之一區域的俯視示意圖。
圖19為本發明一實施例之畫素陣列基板100F之一區域的俯視示意圖。
圖20為本發明一實施例之畫素陣列基板100F之一區域的俯視示意圖。
圖21為本發明一實施例之畫素陣列基板100F之一區域的俯視示意圖。
圖22為本發明一實施例之畫素陣列基板100G之一區域的俯視示意圖。
圖23為本發明一實施例之畫素陣列基板100G之一區域的俯視示意圖。
圖24為本發明一實施例之畫素陣列基板100G之一區域的俯 視示意圖。
圖25為本發明一實施例之畫素陣列基板100H之一區域的俯視示意圖。
圖26為本發明一實施例之畫素陣列基板100I之一區域的俯視示意圖。
圖27為本發明一實施例之畫素陣列基板100J之一區域的俯視示意圖。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，“約”可以表示在所述值的一個或多個標準偏 差內，或±30%、±20%、±10%、±5%內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之顯示裝置10的俯視示意圖。
圖2為本發明一實施例之畫素陣列基板100之一區域的俯視示意圖。
圖3為本發明一實施例之畫素陣列基板100之一區域的俯視示意圖。圖3省略圖2的透明導電層150。
圖4為本發明一實施例之畫素陣列基板100之一區域的俯視示意圖。圖4省略圖2的多個畫素電極122。
圖5為本發明一實施例之顯示裝置10的剖面示意圖。圖5對應圖2的剖線I-I’。
請參照圖1、圖2及圖5，顯示裝置10包括畫素陣列基板100、相對於畫素陣列基板100的對向基板200以及設置於畫素陣列基板100與對向基板200之間的顯示介質300。舉例而言，在 本實施例中，顯示介質300可以是液晶。然而，本發明不限於此，在其它實施例中，顯示介質300也可以是多個有機電致發光圖案、多個微型發光二極體元件或其它可適用的材料。
畫素陣列基板100包括基底110。基底110用以承載畫素陣列基板100的多個構件。舉例而言，在本實施例中，基底110的材質可以是玻璃。然而，本發明不限於此，根據其它實施例，基底110的材質也可以是石英、有機聚合物、或是不透光/反射材料(例如：晶圓、陶瓷等)、或是其它可適用的材料。
畫素陣列基板100包括多條資料線DL和多條閘極線GL，設置於基底110上。多條資料線DL在第一方向x上排列，多條閘極線GL第二方向y上排列，其中第一方向x與第二方向y交錯。舉例而言，在本實施例中，第一方向x與第二方向y可垂直，但本發明不以此為限。
資料線DL與閘極線GL屬於不同的膜層。舉例而言，在本實施例中，閘極線GL可選擇性地屬於第一金屬層，資料線DL可選擇性地屬於第二金屬層，但本發明不以此為限。
基於導電性的考量，在本實施例中，資料線DL與閘極線GL是使用金屬材料。然而，本發明不限於此，根據其他實施例，資料線DL與閘極線GL也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
畫素陣列基板100更包括多個畫素結構120，設置於基底 110上。每一畫素結構120包括一主動元件121及電性連接至主動元件121的一畫素電極122，且主動元件121電性連接至對應的一條資料線DL及對應的一條閘極線GL。
舉例而言，在本實施例中，主動元件121包括一薄膜電晶體，薄膜電晶體具有源極121a、汲極121b、閘極121c及半導體圖案121d，絕緣層130夾設於閘極121c與半導體圖案121d之間，源極121a和汲極121b分別與半導體圖案121d的不同兩區電性連接，源極121a電性連接至對應的一條資料線DL，閘極121c電性連接至對應的一條閘極線GL，且汲極121b電性連接至畫素電極122。
請參照圖2及圖3，在本實施例中，畫素電極122可選擇性地具有多個狹縫122s，以定義畫素結構120的至少一配向區R。舉例而言，在本實施例中，畫素電極122可選擇性包括一第一主幹部122a、一第二主幹部122b及多個第一分支部122c；第一主幹部122a與第二主幹部122b相交錯，以劃分多個配向區R；在同一配向區R中，多個第一分支部122c朝同一方向延伸且彼此隔開，以定義多個狹縫122s；但本發明不以此為限。
在本實施例中，畫素電極122所在的一子畫素區可選擇性包括四個配向區R。然而，本發明不限於此，在另一實施例中，一子畫素區也可具有其它數量(例如：一個、二個、三個或五個以上)的配向區R。此外，在另一實施例中，畫素電極122也可不具有狹縫122s。
請參照圖2及圖5，在本實施例中，畫素陣列基板100更包括共用線CL，設置於基底110上，其中多條資料線DL及共用線CL在第一方向x上排列。共用線CL可與畫素電極122部分地重疊，以形成一儲存電容。
在本實施例中，閘極121c和閘極線GL可選擇性地屬於第一金屬層，源極121a、汲極121b、資料線DL及共用線CL可選擇性地屬於第二金屬層，畫素陣列基板100還可包括設置於第二金屬層上的絕緣層140，畫素電極122可設置於絕緣層140上且透過絕緣層140的貫孔140a電性連接至薄膜電晶體的汲極121b，但本發明不以此為限。
在本實施例中，畫素電極122例如是透光的，透光之畫素電極122的材質可包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層。需說明的是，本發明並不限制畫素電極122一定要透光；在其它實施例中，畫素電極122也可反光、或部分反光且部分透光。
請參照圖1及圖2，畫素陣列基板100還包括多條轉接線gl，設置於基底110上，且在第一方向x上排列。在第一方向x上排列的多條轉接線gl電性連接至在第二方向y上排列的多條閘極線GL，並穿插於多個畫素結構120之間。
舉例而言，在本實施例中，閘極線GL可選擇性地屬於第一金屬層，且轉接線gl可選擇性地屬於第二金屬層。然而，本發 明不以此為限，在其它實施例中，轉接線gl也可包括分別屬於第一金屬層及第二金屬層的多個部分。
請參照圖2、圖3及圖4，多個畫素結構120包括第一畫素結構120-1，多條資料線DL包括電性連接至第一畫素結構120-1的第一資料線DL1，且多條轉接線gl包括第一轉接線gl1。第一資料線DL1具有一第一部DLa，設置於第一畫素結構120-1的畫素電極122外，且位於第一畫素結構120-1的主動元件121旁。
每一畫素結構120的主動元件121具有相對的第一側(例如但不限於：左側)及第二側(例如但不限於：右側)。值得注意的是，在畫素陣列基板100的俯視圖中，第一畫素結構120-1的主動元件121具有相對的第一側(例如但不限於：左側)及第二側(例如但不限於：右側)，第一轉接線gl1設置於第一畫素結構120-1之主動元件121的第一側(例如但不限於：左側)，且第一資料線DL1的第一部DLa及共用線CL設置於第一畫素結構120-1之主動元件121的第二側(例如但不限於：右側)。換言之，當一畫素結構120的相對兩側分別設有轉接線gl及共用線CL時，資料線DL之繞過主動元件121的一部分(即第一部DLa)是設置在較靠近共用線CL且遠離轉接線gl之處。藉此，可減少資料線DL與轉接線gl之間的耦合電容，降低轉接線gl之訊號變化對畫素電極122之電位的影響，進而改善顯示品質。
請參照圖2，在畫素陣列基板100的俯視圖中，第一資料線DL1的第一部DLa與第一轉接線gl1在第一方向x上具有第一 距離D1，第一資料線DL1的第一部DLa與共用線CL在第一方向x上具有第二距離D2，且第一距離D1大於第二距離D2。
請參照圖2，在本實施例中，多個畫素結構120更包括第二畫素結構120-2，第一畫素結構120-1與第二畫素結構120-2相鄰設置且在第一方向x上排列；多條資料線DL更包括電性連接至第二畫素結構120-2的第二資料線DL2；多條轉接線gl更包括第二轉接線gl2；第二資料線DL2具有第一部DLa，設置於第二畫素結構120-2的畫素電極122外，且位於第二畫素結構120-2的主動元件121旁。
在畫素陣列基板100的俯視圖中，第二畫素結構120-2的主動元件121具有相對的第一側(例如但不限於：左側)及第二側(例如但不限於：右側)，共用線CL及第二資料線DL2的第一部DLa設置於第二畫素結構120-2之主動元件121的第一側(例如但不限於：左側)，且第二轉接線gl2設置於第二畫素結構120-2之主動元件121的第二側(例如但不限於：右側)。換言之，當一畫素結構120的相對兩側分別設有共用線CL及轉接線gl時，資料線DL之繞過主動元件121的一部分(即第一部DLa)是設置在較靠近共用線CL且遠離轉接線gl之處。藉此，可減少資料線DL與轉接線gl之間的耦合電容，降低轉接線gl之訊號變化對畫素電極122之電位的影響，進而改善顯示品質。
在畫素陣列基板100的俯視圖中，第二資料線DL2的第一部DLa與共用線CL在第一方向x上具有第三距離D3，第二資 料線DL2的第一部DLa與第二轉接線gl2在第一方向x上具有第四距離D4，且第四距離D4大於第三距離D3。
請參照圖2，在本實施例中，多個畫素結構120更包括第三畫素結構120-3，第一畫素結構120-1、第二畫素結構120-2及第三畫素結構120-3在第一方向x上依序排列；第一畫素結構120-1、第二畫素結構120-2及第三畫素結構120-3之間沒有其它畫素結構120；多條資料線DL更包括電性連接至第三畫素結構120-3的第三資料線DL3；多條轉接線gl更包括第三轉接線gl3；第三資料線DL3具有第一部DLa，設置於第三畫素結構120-3的畫素電極122外，且位於第三畫素結構120-3的主動元件121旁。
在畫素陣列基板100的俯視圖中，第三畫素結構120-3的主動元件121具有相對的第一側(例如但不限於：左側)及第二側(例如但不限於：右側)，第二轉接線gl2及第三資料線DL3的第一部DLa設置於第三畫素結構120-3之主動元件121的第一側(例如但不限於：左側)，且第三轉接線gl3設置於第三畫素結構120-3之主動元件121的第二側(例如但不限於：右側)。當一畫素結構120的相對兩側均設有轉接線gl時，資料線DL之繞過主動元件121的一部分(即第一部DLa)可任意地設置在較靠近其中一條轉接線gl之處。
在本實施例中，第三畫素結構120-3用以顯示藍色。換言之，其相對兩側均設有轉接線gl的畫素結構120是以用來顯示藍色為佳。藉此，能減少轉接線gl對顯示品質造成的不良影響。此 外，在本實施例中，第一畫素結構120-1及第二畫素結構120-2例如是分別用以顯示紅色及綠色，但本發明不以此為限。
請參照圖2、圖4及圖5，在本實施例中，畫素陣列基板100更包括透明導電層150，其中資料線DL、透明導電層150及畫素結構120的畫素電極122在垂直於基底110的第三方向z上堆疊，且透明導電層150設置於資料線DL與畫素結構120的畫素電極122之間。此外，在本實施例中，共用線CL、透明導電層150及畫素結構120之畫素電極122在垂直於基底110的第三方向z上堆疊，且透明導電層150設置於共用線CL與畫素結構120的畫素電極122之間。
簡言之，在本實施例中，透明導電層150是設置在畫素電極122所屬的膜層與第二金屬層之間，以對第二金屬層之構件(例如但不限於：轉接線gl)造成一屏蔽效應；藉此，能降低第二金屬層之構件(例如但不限於：轉接線gl)的訊號對畫素電極122造成的不良影響，進而改善顯示品質。
在本實施例中，透明導電層150的電位與共用線CL的電位實質上可相等。在本實施例中，對向基板200除了基底210外可選擇性地包括設置於基底210上的一共用電極220(繪示於圖5)，共用電極220重疊於多個畫素結構120的多個畫素電極122，顯示介質300設置於共用電極220與多個畫素電極122之間，共用電極220與每一畫素電極122之間的電位差可用以驅動顯示介質300，進而使顯示裝置10能顯示畫面。在本實施例中，畫素陣列基板100 之透明導電層150的電位與對向基板200之共用電極220的電位實質上可相等，但本發明不以此為限。
在本實施例中，畫素陣列基板100可選擇性地更包括一彩色濾光圖案層160(標示於圖5)，其中彩色濾光圖案層160設置於絕緣層140上，而透明導電層150設置於彩色濾光圖案層160上；畫素陣列基板100更包括一絕緣層170，絕緣層170設置透明導電層150上，而畫素電極122設置於絕緣層170上。
請參照圖2及圖4，值得注意的是，在本實施例中，透明導電層150可具有多個開口152，重疊於畫素結構120的畫素電極122。透明導電層150之多個開口152有助於減少透明導電層150對畫素電極122所形成之電場的干擾，進而增加液晶效率、提升顯示裝置10的穿透率。
在本實施例中，透明導電層150具有與資料線DL重疊的一第一實體部151；在畫素陣列基板100的俯視圖中，透明導電層150的第一實體部151具有定義多個開口152的一邊緣151e，且透明導電層150之第一實體部151的邊緣151e位於資料線DL外。換言之，雖然透明導電層150具有多個開口152，但透明導電層150的第一實體部151仍良好地遮蔽資料線DL與畫素電極122重疊的第二部DLb。
舉例而言，在本實施例中，在畫素陣列基板100的俯視圖中，透明導電層150之第一實體部151的邊緣151e與資料線DL的邊緣DLe具有一最小距離W，且最小距離W大於或等於5μm 且小於或等於8μm，但本發明不以此為限。
請參照圖2、圖3及圖4，在本實施例中，在畫素陣列基板100的俯視圖中，畫素電極122的多個狹縫122s設置於第一範圍RG1，透明導電層150的多個開口152設置於第二範圍RG2，第一範圍RG1及第二範圍RG2重疊，且第二範圍RG2的面積小於第一範圍RG1的面積。
在本實施例中，畫素結構120的畫素電極122具有多個第一分支部122c，多個第一分支部122c彼此隔開以定義多個狹縫122s，一第一分支部122c具有第一線寬L1，多個第一分支部122c的相鄰兩者具有一第一間距S1；透明導電層150具有多個第二分支部153，多個第二分支部153彼此隔開以定義多個開口152，一第二分支部153具有第二線寬L2，多個第二分支部153的相鄰兩者具有一第二間距S2；透明導電層150之第二線寬L2及第二間距S2的和大於畫素電極122之第一線寬L1與第一間距S1的和。
在本實施例中，在畫素陣列基板100的俯視圖中，透明導電層150的多個開口152位於資料線DL的相對兩側。在本實施例中，畫素電極122的多個狹縫122s包括多個狹縫122s-1、多個狹縫122s-2、多個狹縫122s-3及多個狹縫122s-4，分別設置於由畫素電極122之第一主幹部122a及第二主幹部122b劃分的多個配向區R；透明導電層150的多個開口152可包括多個開口152-1、多個開口152-2、多個開口152-3及多個開口152-4，分別重疊於畫素電極122的多個狹縫122s-1、多個狹縫122s-2、多個狹縫 122s-3及多個狹縫122s-4。
在本實施例中，透明導電層150的多個開口152-1、152-2、152-3或152-4可在第一方向x上排列。在本實施例中，透明導電層150的多個開口152可在第二方向y上延伸。換言之，在本實施例中，透明導電層150的多個開口152可以是直向開口。然而，本發明不以此為限，在其它實施例中，多個開口152也可以是其它形狀及/或以其它方式設置，以下配合其它圖式舉例說明之。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖6為本發明一實施例之畫素陣列基板100A之一區域的俯視示意圖。
圖6的畫素陣列基板100A與圖2的畫素陣列基板100類似，兩者的差異在於：在圖2實施例中，第三資料線DL3的第一部DLa是設置於第三畫素結構120-3之主動元件121的第一側(例如但不限於：左側)；但在圖6實施例中，第三資料線DL3的第一部DLa是設置於第三畫素結構120-3之主動元件121的第二側(例如但不限於：右側)。
圖7為本發明一實施例之畫素陣列基板100B之一區域的俯視示意圖。
圖8為本發明一實施例之畫素陣列基板100B之一區域的 俯視示意圖。圖8省略圖7的透明導電層150。
圖9為本發明一實施例之畫素陣列基板100B之一區域的俯視示意圖。圖9省略圖7的畫素電極122。
圖7至圖9的畫素陣列基板100B與圖2至圖4的畫素陣列基板100類似，兩者主要的差異在於：兩者之透明導電層150的開口152不同。
請參照圖7至圖9，具體而言，在本實施例中，透明導電層150的多個開口152在第二方向y上排列。透明導電層150的每一開口152可在第一方向x上延伸。換言之，在本實施例中，透明導電層150的多個開口152可以是多個橫向開口。
圖10為本發明一實施例之畫素陣列基板100C之一區域的俯視示意圖。
圖11為本發明一實施例之畫素陣列基板100C之一區域的俯視示意圖。圖11省略圖10的透明導電層150。
圖12為本發明一實施例之畫素陣列基板100C之一區域的俯視示意圖。圖12省略圖10的畫素電極122。
圖10至圖12的畫素陣列基板100C與圖2至圖4的畫素陣列基板100類似，兩者主要的差異在於：兩者之透明導電層150的開口152不同。
請參照圖10至圖12，具體而言，在本實施例中，透明導電層150具有多個第二分支部153C-1、153C-2，彼此交錯呈網狀，以定義多個開口152(標示於圖12)。更進一步地說，在本實施例 中，多個第二分支部153C-1、153C-2可包括彼此交錯的多個第二分支部153C-1及多個第二分支部153C-2，其中多個第二分支部153C-1可選擇性地平行於資料線DL的第二部DLb，且多個第二分支部153C-1可選擇性地垂直於資料線DL的第二部DLb。
圖13為本發明一實施例之畫素陣列基板100D之一區域的俯視示意圖。
圖14為本發明一實施例之畫素陣列基板100D之一區域的俯視示意圖。圖14省略圖13的透明導電層150。
圖15為本發明一實施例之畫素陣列基板100D之一區域的俯視示意圖。圖15省略圖13的畫素電極122。
圖13至圖15的畫素陣列基板100D與圖2至圖4的畫素陣列基板100類似，兩者主要的差異在於：兩者之透明導電層150的開口152不同。
請參照圖13至圖15，具體而言，在本實施例中，多條資料線DL在第一方向x上排列，多條閘極線GL在第二方向y上排列，透明導電層150的多個開口152在第四方向d4上排列，且第一方向x、第二方向y及第四方向d4互不相同。
更進一步地說，在本實施例中，畫素結構120的畫素電極122具有多個狹縫122s，畫素電極122的多個狹縫122s重疊於透明導電層150的多個開口152，畫素電極122的多個狹縫122s在第五方向d5上排列，透明導電層150的多個開口152在第四方向d4上排列，且第四方向d4與第五方向d5實質上相同。
圖16為本發明一實施例之畫素陣列基板100E之一區域的俯視示意圖。
圖17為本發明一實施例之畫素陣列基板100E之一區域的俯視示意圖。圖17省略圖16的透明導電層150。
圖18為本發明一實施例之畫素陣列基板100E之一區域的俯視示意圖。圖18省略圖16的畫素電極122。
圖16至圖18的畫素陣列基板100E與圖13至圖15的畫素陣列基板100D類似，兩者主要的差異在於：兩者之透明導電層150的開口152不同。
請參照圖16至圖18，具體而言，在本實施例中，畫素電極122的多個狹縫122s在第五方向d5上排列，透明導電層150的多個開口152在第四方向d4上排列，且第四方向d4與第五方向d5夾有一角度θ，且0°<θ
Figure 110103109-A0305-02-0028-2
90°。
圖19為本發明一實施例之畫素陣列基板100F之一區域的俯視示意圖。
圖20為本發明一實施例之畫素陣列基板100F之一區域的俯視示意圖。圖20省略圖19的透明導電層150。
圖21為本發明一實施例之畫素陣列基板100F之一區域的俯視示意圖。圖21省略圖19的畫素電極122。
圖19至圖21的畫素陣列基板100F與圖10至圖12的畫素陣列基板100類似，兩者主要的差異在於：兩者之透明導電層150的開口152不同。
請參照圖19至圖21，類似地，在本實施例中，透明導電層150具有多個第二分支部153C-1、153C-2(標示於圖21)，彼此交錯呈網狀，以定義多個開口152；透明導電層150的多個第二分支部153C-1、153C-2可包括彼此交錯的多個第二分支部153C-1及多個第二分支部153C-2。與圖10至圖12之實施例不同的是，在本實施例中，多個第二分支部153C-1不平行也不垂直於資料線DL的第二部DLb，且多個第二分支部153C-1不平行也不垂直於資料線DL的第二部DLb。簡言之，在本實施例中，透明導電層150的多個第二分支部153C-1、153C-2可交織成斜向設置的網狀圖案。
圖22為本發明一實施例之畫素陣列基板100G之一區域的俯視示意圖。
圖23為本發明一實施例之畫素陣列基板100G之一區域的俯視示意圖。圖23省略圖22的透明導電層150。
圖24為本發明一實施例之畫素陣列基板100G之一區域的俯視示意圖。圖24省略圖22的畫素電極122。
圖22至圖24的畫素陣列基板100G與圖2至圖4的畫素陣列基板100類似，兩者主要的差異在於：兩者之透明導電層150的開口152不同。
請參照圖22至圖24，在本實施例中，透明導電層150不具有前述畫素陣列基板100的開口152，透明導電層150的實體可與畫素電極122重疊。
圖25為本發明一實施例之畫素陣列基板100H之一區域的俯視示意圖。圖25的畫素陣列基板100H與圖2的畫素陣列基板100類似，以下說明兩者主要的差異，兩者相同或相似處請參照前述說明，於此便不再重述。
請參照圖25，在本實施例中，多個畫素結構120更包括第四畫素結構120-4；第一畫素結構120-1與第四畫素結構120-4分別設置於第一轉接線gl1的相對兩側；多條資料線DL更包括電性連接至第四畫素結構120-4的第四資料線DL4；第四資料線DL4具有第一部DLa，設置於第四畫素結構120-4的畫素電極122外，且位於第四畫素結構120-4的主動元件121旁。特別是，在畫素陣列基板100H的俯視圖中，第一資料線DL1的第一部DLa設置於第一畫素結構120-1之主動元件121的第二側(例如但不限於：右側)，且第四資料線DL4的第一部DLa設置於第四畫素結構120-4之主動元件121的第一側(例如但不限於：右側)。也就是說，在本實施例中，有兩個畫素結構120相鄰於同一條轉接線gl且分別位於同一條轉接線gl的相對兩側，而分別電性連接至所述兩個畫素結構120的兩條資料線DL的兩個第一部DLa均設置在遠離所述轉接線gl處。
請參照圖25，在本實施例中，第一畫素結構120-1及第四畫素結構120-4分別用以顯示紅色及藍色。也就是說，在畫素陣列基板100的俯視圖中，一轉接線gl設置於分別用以顯示紅色及藍色的多個畫素結構120之間。
請參照圖25，在本實施例中，多個畫素結構120更包括第五畫素結構120-5及、第六畫素結構120-6、第七畫素結構120-7及第八畫素結構120-8。第七畫素結構120-7、第八畫素結構120-8、第四畫素結構120-4、第一畫素結構120-1、第五畫素結構120-5及第六畫素結構120-6在第一方向x上依序排列。第七畫素結構120-7、第八畫素結構120-8、第四畫素結構120-4、第一畫素結構120-1、第五畫素結構120-5及第六畫素結構120-6分別用以顯示紅色、綠色、藍色、紅色、綠色及藍色。多條資料線DL更包括電性連接至第五畫素結構120-5的第五資料線DL5。第五資料線DL5具有第一部DLa，設置於第五畫素結構120-5的畫素電極122外，且位於第五畫素結構120-5的主動元件121旁。多條資料線DL更包括電性連接至第六畫素結構120-6的第六資料線DL6。第六資料線DL6具有第一部DLa，設置於第六畫素結構120-6的畫素電極122外，且位於第六畫素結構120-6的主動元件121旁。
特別是，在畫素陣列基板100H的俯視圖中，第五資料線DL5的第一部DLa設置於第五畫素結構120-5之主動元件121的第二側(例如但不限於：右側)，且第六資料線DL6的第一部DLa設置於第六畫素結構120-6之主動元件121的第一側(例如但不限於：左側)。也就是說，分別電性連接至用以顯示綠色及藍色之兩個畫素結構120的兩條資料線DL的兩第一部DLa係相鄰設置。
圖26為本發明一實施例之畫素陣列基板100I之一區域的俯視示意圖。圖26的畫素陣列基板100I與圖25的畫素陣列基板 100H類似，兩者的差異在於：在圖26之畫素陣列基板100I的俯視圖中，第一資料線DL1的第一部DLa設置於第一畫素結構120-1之主動元件121的第二側(例如但不限於：右側)，且第五資料線DL5的第一部DLa設置於第五畫素結構120-5之主動元件121的第一側(例如但不限於：左側)。也就是說，在圖26的實施例中，分別電性連接至用以顯示紅色及綠色之兩個畫素結構120之兩條資料線DL的兩第一部DLa係相鄰設置。
圖27為本發明一實施例之畫素陣列基板100J之一區域的俯視示意圖。圖27的畫素陣列基板100J與圖2的畫素陣列基板100類似，以下說明兩者主要的差異，兩者相同或相似處請參照前述說明，於此便不再重述。
請參照圖27，在本實施例中，第一畫素結構120-1及第二畫素結構120-2分別設置於第一轉接線gl1的相對兩側。多條資料線DL包括第一資料線DL1及第二資料線DL2，分別電性連接至第一畫素結構120-1及第二畫素結構120-2。第一資料線DL1具有第一部DLa，設置於第一畫素結構120-1的畫素電極122外，且位於第一畫素結構120-1的主動元件121旁。第二資料線DL2具有第一部DLa，設置於第二畫素結構120-2的畫素電極122外，且位於第二畫素結構120-2的主動元件121旁。
特別是，在畫素陣列基板100J的俯視圖中，第一轉接線gl1設置於第一畫素結構120-1之主動元件121的第一側(例如但不限於：左側)，第一資料線DL1的第一部DLa設置於第一畫素 結構120-1之主動元件121的第二側(例如但不限於：右側)，第一轉接線gl1設置於第二畫素結構120-2之主動元件121的第二側(例如但不限於：右側)，且第二資料線DL2的第一部DLa設置於第二畫素結構120-2之主動元件121的第一側(例如但不限於：左側)。也就是說，在本實施例中，有兩個畫素結構120相鄰於同一條轉接線g1且分別位於同一條轉接線g1的相對兩側，而分別電性連接至所述兩個畫素結構120的兩條資料線DL的兩個第一部DLa均設置在遠離所述轉接線gl處。
請參照圖27，在本實施例中，多個畫素結構120更包括第九畫素結構120-9、第十畫素結構120-10、第十一畫素結構120-11及第十二畫素結構120-12。第十一畫素結構120-11、第十二畫素結構120-12、第二畫素結構120-2、第一畫素結構120-1、第九畫素結構120-9及第十畫素結構120-10在第一方向x上依序排列。第十一畫素結構120-11、第十二畫素結構120-12、第二畫素結構120-2、第一畫素結構120-1、第九畫素結構120-9及第十畫素結構120-10可分別用以顯示紅色、綠色、藍色、紅色、綠色及藍色。
此外，圖27之畫素陣列基板100J不包括圖2之畫素陣列基板100的共用線CL，而包括共用電極CL’。請參照圖27，在本實施例中，共用電極CL’包括至少一第一部CL’-1，共用電極CL’的至少一第一部CL’-1與閘極線GL在第二方向y上排列，且共用電極CL’的至少一第一部CL’-1與畫素電極122部分地重疊。在本 實施例中，共用電極CL’更包括至少一第二部CL’-2，共用電極CL’的至少一第二部CL’-2與資料線DL在第一方向x上排列，且共用電極CL’的至少一第二部CL’-2與畫素電極122部分地重疊。再者，圖27之畫素陣列基板100J可不包括圖2之畫素陣列基板100的透明導電層150。
100: 畫素陣列基板 120: 畫素結構 120-1: 第一畫素結構 120-2: 第二畫素結構 120-3: 第三畫素結構 121: 主動元件 121a: 源極 121b: 汲極 121c: 閘極 121d: 半導體圖案 122: 畫素電極 122s: 狹縫 150: 透明導電層 152: 開口 CL: 共用線 D1: 第一距離 D2: 第二距離 D3: 第三距離 D4: 第四距離 DL: 資料線 DL1: 第一資料線 DL2: 第二資料線 DL3: 第三資料線 DLa: 第一部 DLb: 第二部 GL: 閘極線 gl: 轉接線 gl1: 第一轉接線 gl2: 第二轉接線 gl3: 第三轉接線 x: 第一方向 y: 第二方向 І-І’: 剖線

Claims (24)

  1. 一種畫素陣列基板，包括：一基底；多條資料線，設置於該基底上，且在一第一方向上排列；多條閘極線，設置於該基底上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；多個畫素結構，設置於該基底上，其中每一該畫素結構包括一主動元件及電性連接至該主動元件的一畫素電極，且該主動元件電性連接至對應的一該資料線及對應的一該閘極線；多條轉接線，設置於該基底上，電性連接至該些閘極線，且在該第一方向上排列；以及一共用線，設置於該基底上，其中該些資料線及該共用線在該第一方向上排列；其中，該些畫素結構包括一第一畫素結構，該些資料線包括電性連接至該第一畫素結構的一第一資料線，且該些轉接線包括一第一轉接線；該第一資料線具有一第一部，設置於該第一畫素結構的該畫素電極外，且位於該第一畫素結構的該主動元件旁；該些畫素結構的每一者具有相對的一第一側及一第二側；在該畫素陣列基板的俯視圖中，該第一轉接線設置於該第一畫素結構之該主動元件的該第一側，且該第一資料線的該第一部及該共用線設置於該第一畫素結構之該主動元件的該第二側。
  2. 如請求項1所述的畫素陣列基板，其中在該畫素陣列基板的俯視圖中，該第一資料線的該第一部與該第一轉接線在該第一方向上具有一第一距離，該第一資料線的該第一部與該共用線在該第一方向上具有一第二距離，且該第一距離大於該第二距離。
  3. 如請求項1所述的畫素陣列基板，其中該些畫素結構更包括一第二畫素結構，該第一畫素結構與該第二畫素結構相鄰設置且在該第一方向上排列；該些資料線更包括電性連接至該第二畫素結構的一第二資料線；該些轉接線更包括一第二轉接線；該第二資料線具有一第一部，設置於該第二畫素結構的該畫素電極外，且位於該第二畫素結構的該主動元件旁；在該畫素陣列基板的俯視圖中，該共用線及該第二資料線的該第一部設置於該第二畫素結構之該主動元件的該第一側，且該第二轉接線設置於該第二畫素結構之該主動元件的該第二側。
  4. 如請求項3所述的畫素陣列基板，其中在該畫素陣列基板的俯視圖中，該第二資料線的該第一部與該共用線在該第一方向上具有一第三距離，該第二資料線的該第一部與該第二轉接線在該第一方向上具有一第四距離，且該第四距離大於該第三距離。
  5. 如請求項3所述的畫素陣列基板，其中該些畫素結構更包括一第三畫素結構，該第一畫素結構、該第二畫素結構及該第三畫素結構在該第一方向上依序排列；該些資料線更包括電性 連接至該第三畫素結構的一第三資料線；該些轉接線更包括一第三轉接線；該第三資料線具有一第一部，設置於該第三畫素結構的該畫素電極外，且位於該第三畫素結構的該主動元件旁；在該畫素陣列基板的俯視圖中，該第二轉接線及該第三資料線的該第一部設置於該第三畫素結構之該主動元件的該第一側，且該第三轉接線設置於該第三畫素結構之該主動元件的該第二側；或者，在該畫素陣列基板的俯視圖中，該第二轉接線設置於該第三畫素結構之該主動元件的該第一側，且該第三資料線的該第一部及該第三轉接線設置於該第三畫素結構之該主動元件的該第二側。
  6. 如請求項1所述的畫素陣列基板，更包括：一透明導電層，其中一該資料線、該透明導電層及一該畫素結構的一該畫素電極在垂直於該基底的一第三方向上堆疊，且該透明導電層設置於該資料線與該畫素結構的該畫素電極之間；該透明導電層具有多個開口，重疊於該畫素結構的該畫素電極。
  7. 如請求項6所述的畫素陣列基板，其中在該畫素陣列基板的俯視圖中，該透明導電層的該些開口位於該資料線的相對兩側。
  8. 如請求項6所述的畫素陣列基板，其中該共用線、該透明導電層及該畫素結構之該畫素電極在垂直於該基底的該第三 方向上堆疊，且該透明導電層設置於該共用線與該畫素結構的該畫素電極之間。
  9. 如請求項6所述的畫素陣列基板，其中該畫素結構的該畫素電極具有多個狹縫，重疊於該透明導電層的該些開口。
  10. 如請求項9所述的畫素陣列基板，其中在該畫素陣列基板的俯視圖中，該畫素電極的該些狹縫設置於一第一範圍，該透明導電層的該些開口設置於一第二範圍，該第一範圍及該第二範圍重疊，且該第二範圍的面積小於該第一範圍的面積。
  11. 如請求項9所述的畫素陣列基板，其中該畫素結構的該畫素電極具有多個第一分支部，該些第一分支部彼此隔開以定義該些狹縫，一該第一分支部具有一第一線寬，該些第一分支部的相鄰兩者具有一第一間距；該透明導電層具有多個第二分支部，該些第二分支部彼此隔開以定義該些開口，一該第二分支部具有一第二線寬，該些第二分支部的相鄰兩者具有一第二間距；該透明導電層之該第二線寬與該第二間距的和大於該畫素電極之該第一線寬與該第一間距的和。
  12. 如請求項6所述的畫素陣列基板，其中該透明導電層具有與該資料線重疊的一第一實體部；在該畫素陣列基板的俯視圖中，該透明導電層的該第一實體部具有定義該些開口的一邊緣，且該透明導電層之該第一實體部的該邊緣位於該資料線外。
  13. 如請求項1所述的畫素陣列基板，其中該些畫素結構更包括一第四畫素結構；該第一畫素結構與該第四畫素結構 分別設置於該第一轉接線的相對兩側；該些資料線更包括電性連接至該第四畫素結構的一第四資料線；該第四資料線具有一第一部，設置於該第四畫素結構的該畫素電極外，且位於該第四畫素結構的該主動元件旁；在該畫素陣列基板的俯視圖中，該第一資料線的該第一部設置於該第一畫素結構之該主動元件的該第二側，且該第四資料線的該第一部設置於該第四畫素結構之該主動元件的該第一側。
  14. 如請求項13所述的畫素陣列基板，其中該第一畫素結構及該第四畫素結構分別用以顯示紅色及藍色。
  15. 如請求項13所述的畫素陣列基板，其中該些畫素結構更包括一第五畫素結構及一第六畫素結構，該第四畫素結構、該第一畫素結構、該第五畫素結構及該第六畫素結構在該第一方向上依序排列；該第四畫素結構、該第一畫素結構、該第五畫素結構及該第六畫素結構分別用以顯示藍色、紅色、綠色及藍色；該些資料線更包括電性連接至該第五畫素結構的一第五資料線；該第五資料線具有一第一部，設置於該第五畫素結構的該畫素電極外，且位於該第五畫素結構的該主動元件旁；該些資料線更包括電性連接至該第六畫素結構的一第六資料線；該第六資料線具有一第一部，設置於該第六畫素結構的該畫素電極外，且位於該第六畫素結構的該主動元件旁；在該畫素陣列基板的俯視圖中，該第五資料線的該第一部設置於該第五畫素結構之該主動元 件的該第二側，且該第六資料線的該第一部設置於該第六畫素結構之該主動元件的該第一側。
  16. 如請求項13所述的畫素陣列基板，其中該些畫素結構更包括一第五畫素結構，該第四畫素結構、該第一畫素結構及該第五畫素結構在該第一方向上依序排列；該第四畫素結構、該第一畫素結構及該第五畫素結構分別用以顯示藍色、紅色及綠色；該些資料線更包括電性連接至該第五畫素結構的一第五資料線；該第五資料線具有一第一部，設置於該第五畫素結構的該畫素電極外，且位於該第六畫素結構的該主動元件旁；在該畫素陣列基板的俯視圖中，該第一資料線的該第一部設置於該第一畫素結構之該主動元件的該第二側，且該第五資料線的該第一部設置於該第五畫素結構之該主動元件的該第一側。
  17. 一種畫素陣列基板，包括：一基底；多條資料線，設置於該基底上，且在一第一方向上排列；多條閘極線，設置於該基底上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；多個畫素結構，設置於該基底上，其中每一該畫素結構包括一主動元件及電性連接至該主動元件的一畫素電極，且該主動元件電性連接至對應的一該資料線及對應的一該閘極線；以及多條轉接線，設置於該基底上，電性連接至該些閘極線，且在該第一方向上排列； 其中，該些轉接線包括一第一轉接線；該些畫素結構包括一第一畫素結構及一第二畫素結構，分別設置於該第一轉接線的相對兩側；該些資料線包括一第一資料線及一第二資料線，分別電性連接至該第一畫素結構及該第二畫素結構；該第一資料線具有一第一部，設置於該第一畫素結構的該畫素電極外，且位於該第一畫素結構的該主動元件旁；該第二資料線具有一第二部，設置於該第二畫素結構的該畫素電極外，且位於該第二畫素結構的該主動元件旁；在該畫素陣列基板的俯視圖中，該第一資料線的該第一部設置於該第一畫素結構之該主動元件的該第二側，且該第二資料線的該第一部設置於該第二畫素結構之該主動元件的該第一側。
  18. 一種畫素陣列基板，包括：一基底；多條資料線，設置於該基底上，且在一第一方向上排列；多條閘極線，設置於該基底上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；多個畫素結構，設置於該基底上，其中每一該畫素結構包括一主動元件及電性連接至該主動元件的一畫素電極，且該主動元件電性連接至對應的一該資料線及對應的一該閘極線；以及一透明導電層，其中一該資料線、該透明導電層及一該畫素結構的一該畫素電極在垂直於該基底的一第三方向上堆疊，且該透明導電層設置於該資料線與該畫素結構的該畫素電極之間； 該透明導電層具有多個開口，重疊於該畫素結構的該畫素電極，其中該畫素結構的該畫素電極具有多個狹縫，重疊於該透明導電層的該些開口。
  19. 如請求項18所述的畫素陣列基板，還包括一共用線，其中該共用線、該透明導電層及該畫素結構之該畫素電極在垂直於該基底的該第三方向上堆疊，且該透明導電層設置於該共用線與該畫素結構的該畫素電極之間。
  20. 如請求項18所述的畫素陣列基板，其中在該畫素陣列基板的俯視圖中，該畫素電極的該些狹縫設置於一第一範圍，該透明導電層的該些開口設置於一第二範圍，該第一範圍及該第二範圍重疊，且該第二範圍的面積小於該第一範圍的面積。
  21. 如請求項18所述的畫素陣列基板，其中該畫素結構的該畫素電極具有多個第一分支部，該些第一分支部彼此隔開以定義該些狹縫，一該第一分支部具有一第一線寬，該些第一分支部的相鄰兩者具有一第一間距；該透明導電層具有多個第二分支部，該些第二分支部彼此隔開以定義該些開口，一該第二分支部具有一第二線寬，該些第二分支部的相鄰兩者具有一第二間距；該透明導電層之該第二線寬與該第二間距的和大於該畫素電極之該第一線寬與該第一間距的和。
  22. 如請求項18所述的畫素陣列基板，其中該透明導電層具有與該資料線重疊的一第一實體部；在該畫素陣列基板的 俯視圖中，該透明導電層的該第一實體部具有定義該些開口的一邊緣，且該透明導電層之該第一實體部的該邊緣位於該資料線外。
  23. 如請求項18所述的畫素陣列基板，其中該透明導電層的該些開口在一第四方向上排列，且該第一方向、該第二方向及該第四方向互不相同。
  24. 如請求項23所述的畫素陣列基板，其中該些狹縫在一第五方向上排列；該第四方向與該第五方向夾有一角度θ，且0°<θ
    Figure 110103109-A0305-02-0046-3
    90°。
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