TW202207202A - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板，包括多個畫素結構、多條掃描線、多條資料線及多條轉接線。多個畫素結構排成多個畫素行。多個畫素行在第一方向上排列。多條掃描線在第二方向上排列，且電性連接至多個畫素結構。多條轉接線在第一方向上排列，且電性連接至多條掃描線。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。
一般而言，顯示裝置包括設置於顯示區的多個畫素結構、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在垂直方向上排列的閘極線須透過在水平方向上排列的轉接線方能電性連接至閘極驅動電路。然而，轉接線的閘極開啟脈衝訊號會影響還在充電中的其它畫素結構的電位，進而造成顯示異常（例如：斜向亮線）。
本發明提供一種畫素陣列基板，採用所述畫素陣列基板的顯示裝置的顯示品質佳。
本發明的畫素陣列基板，包括基底、多個畫素結構、多條掃描線、多條資料線及多條轉接線。多個畫素結構設置於基底上，且排成多個畫素行，其中多個畫素行在第一方向上排列。多條掃描線在第二方向上排列，且電性連接至多個畫素結構，其中第一方向與第二方向交錯。多條資料線在第一方向上排列，且電性連接至多個畫素行。多條轉接線在第一方向上排列，且電性連接至多條掃描線。多條掃描線包括在第二方向上依序排列的第x-n條掃描線至第x條掃描線，x為大於或等於2的正整數，n為正整數且小於x，第x條掃描線的閘極脈衝訊號的開始時間與第x-n條掃描線的閘極脈衝訊號的結束時間於時序上重疊。多條轉接線包括第x-n轉接線及第x轉接線，分別電性連接至第x-n條掃描線及第x條掃描線。多個畫素行包括在第一方向上依序排列的第k-1個畫素行、第k個畫素行及第k+1個畫素行，且k為大於或等於2的正整數。多條資料線包括第k-1資料線、第k資料線及第k+1資料線，分別電性連接至第k-1個畫素行、第k個畫素行及第k+1個畫素行。在畫素陣列基板的俯視圖中，第x-n轉接線設置於第k-1資料線與第k資料線之間，且第x轉接線設置於第k資料線與第k＋1資料線之間。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。
圖2示出圖1之第x-n條掃描線HGx-n～第x+n條掃描線HGx+n的多個閘極脈衝訊號SHGx-n ～SHGx+n 。
圖3為本發明一實施例之畫素陣列基板100的畫素結構PX的佈局（layout）的俯視示意圖。圖3對應圖1的區域A。
圖4為本發明一實施例之畫素陣列基板100的剖面示意圖。圖4對應圖3的剖線I-I’。
請參照圖1及圖4，畫素陣列基板100包括基底110。舉例而言，在本實施例中，基底110的材質可為玻璃。然而，本發明不限於此，在其它實施例中，基底110的材質也可為石英、有機聚合物、不透光/反射材料（例如：晶圓、陶瓷等）、或是其它可適用的材料。
請參照圖1，畫素陣列基板100更包括多個畫素結構PX，設置於基底110上。多個畫素結構PX排成多個畫素行R。多個畫素行R在第一方向d1上排列。
請參照圖1及圖3，每一畫素結構PX包括一薄膜電晶體T及一畫素電極194。薄膜電晶體T具有源極Ta、汲極Tb、閘極Tc及半導體圖案Td。絕緣層130（繪於圖4）夾設於閘極Tc與半導體圖案Td之間。絕緣層130又可稱閘絕緣層。源極Ta和汲極Tb分別與半導體圖案Td的不同兩區電性連接，且畫素電極194電性連接至汲極Tb。
舉例而言，在本實施例中，薄膜電晶體T的閘極Tc可屬於第一導電層，薄膜電晶體T的源極Ta與汲極Tb可屬於第二導電層，但本發明不以此為限。
在本實施例中，所述第一導電層可為第一金屬層；也就是說，所述第一導電層的材質可為金屬。然而，本發明不限於此，在其他實施例中，所述第一導電層的材質可為其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
在本實施例中，所述第二導電層可為第二金屬層；也就是說，所述第二導電層的材質可為金屬。然而，本發明不限於此，在其他實施例中，所述第二導電層的材質也可為其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖1及圖3，畫素陣列基板100更包括在第二方向d2上排列的多條掃描線HG，其中第一方向d1與第二方向d2交錯。舉例而言，在本實施例中，第一方向d1與第二方向d2可垂直，但本發明不以此為限。多條掃描線HG電性連接至多個畫素結構PX。詳細而言，多條掃描線HG電性連接至多個畫素結構PX之多個薄膜電晶體T的多個閘極Tc。在本實施例中，掃描線HG可屬於所述第一導電層，但本發明不以此為限。
請參照圖1及圖3，畫素陣列基板100更包括多條資料線DL，在第一方向d1上排列，且電性連接至多個畫素行R。詳細而言，在本實施例中，多條資料線DL電性連接至多個畫素行R之多個薄膜電晶體T的多個源極Ta，且同一畫素行R之多個畫素結構PX的多個源極Ta電性連接至同一條資料線DL。在本實施例中，資料線DL可屬於所述第二導電層，但本發明不以此為限。
請參照圖1及圖3，畫素陣列基板100更包括多條轉接線VG，在第一方向d1上排列，且電性連接至多條掃描線HG。請參照圖1、圖3及圖4，舉例而言，在本實施例中，掃描線HG屬於所述第一導電層，轉接線VG的至少一部分VGa（標示於圖4）屬於所述第二導電層；絕緣層130設置於所述第一導電層與所述第二導電層之間，且具有一接觸窗132（標示於圖4）；轉接線VG的至少一部分VGa是透過絕緣層130的接觸窗132電性連接至掃描線HG。
請參照圖1，多條掃描線HG包括在第二方向d2上依序排列的第x-n條掃描線HGx-n至第x+n條掃描線HGx+n，其中x為大於或等於2的正整數，n為正整數且小於x。
請參照圖1及圖2，第x-n條掃描線HGx-n至第x+n條掃描線HGx+n分別具有閘極脈衝訊號SHGx-n 至閘極脈衝訊號SHGx+n 。詳細而言，第x-n條掃描線HGx-n具有閘極脈衝訊號SHGx-n ，第x-n+1條掃描線HGx-n+1具有閘極脈衝訊號SHGx-n+1 ，第x-n+2條掃描線HGx-n+2具有閘極脈衝訊號SHGx-n+2 ，…，第x條掃描線HGx具有閘極脈衝訊號SHGx ，第x+1條掃描線HGx+1具有閘極脈衝訊號SHGx+1 ，第x+2條掃描線HGx+2具有閘極脈衝訊號SHGx+2 ，…，第x+n條掃描線HGx+n具有閘極脈衝訊號SHGx+n 。
請參照圖1及圖2，在本實施例中，以一時間延遲依序開啟第x-n條掃描線HGx-n至第x+n條掃描線HGx+n，其中時間延遲的時間長度為t（繪於圖2），閘極脈衝訊號SHGx-n 至閘極脈衝訊號SHGx+n 之每一者的脈衝時間長度為Tp（繪於圖2），且n=Tp/t。第x條掃描線HGx的閘極脈衝訊號SHGx 的開始時間tonx與第x-n條掃描線HGx-n的閘極脈衝訊號SHGx-n 的結束時間toffx-n於時序上重疊。也就是說，第x條掃描線HGx之閘極脈衝訊號SHGx 由低電位Vgl上升至高電位Vgh的一時段與第x-n條掃描線HGx-n之閘極脈衝訊號SHGx-n 由高電位Vgh下降至低電位Vgl的一時段於時序上至少部分重疊。第x條掃描線HGx之閘極脈衝訊號SHGx 的結束時間toffx與第x+n條掃描線HGx+n之閘極脈衝訊號SHGx+n 的開始時間tonx+n於時序上重疊。也就是說，第x條掃描線HGx之閘極脈衝訊號SHGx 由高電位Vgh下降至低電位Vgl的一時段與第x+n條掃描線HGx+n之閘極脈衝訊號SHGx+n 由低電位Vgl上升至高電位Vgh的一時段於時序上至少部分重疊。
請參照圖1，多條轉接線VG包括第x-n轉接線VGx-n、第x轉接線VGx及第x+n轉接線VGx+n，分別電性連接至第x-n條掃描線HGx-n、第x條掃描線HGx及第x+n條掃描線HGx+n。請參照圖1及圖2，第x-n轉接線VGx-n、第x轉接線VGx及第x+n轉接線VGx+n分別具有閘極脈衝訊號SVGx-n 、閘極脈衝訊號SVGx 及閘極脈衝訊號SVGx+n ，其中第x-n轉接線VGx-n的閘極脈衝訊號SVGx-n 、第x轉接線VGx的閘極脈衝訊號SVGx 及第x+n轉接線VGx+n的閘極脈衝訊號SVGx+n 分別與第x-n條掃描線HGx-n的閘極脈衝訊號SHGx-n 、第x條掃描線HGx的閘極脈衝訊號SHGx 及第x+n條掃描線HGx+n的閘極脈衝訊號SHGx+n 相同。
請參照圖1，多個畫素行R包括在第一方向d1上依序排列的第k-1個畫素行Rk-1、第k個畫素行Rk及第k+1個畫素行Rk+1，k為大於或等於2的正整數；多條資料線DL包括第k-1資料線DLk-1、第k資料線DLk及第k+1資料線DLk+1，分別電性連接至第k-1個畫素行Rk-1、第k個畫素行Rk及第k+1個畫素行Rk+1。
請參照圖1，值得注意的是，在畫素陣列基板100的俯視圖中，第x-n轉接線VGx-n設置於第k-1資料線DLk-1與第k資料線DLk之間，且第x轉接線VGx設置於第k資料線DLk與第k＋1資料線DLk+1之間。換言之，第x-n轉接線VGx-n與第x轉接線VGx相鄰於同一第k資料線DLk，且分別位於同一第k資料線DLk的左右兩側。請參照圖1及圖2，特別是，由於第x轉接線VGx的閘極脈衝訊號SVGx 的開始時間tonx與第x-n條轉接線VGx-n的閘極脈衝訊號SVGx-n 的結束時間toffx-n於時序上重疊，因此，第x-n轉接線VGx-n與第k資料線DLk之間的電容耦合效應和第x轉接線VGx與第k資料線DLk之間的電容耦合效應可相抵銷，使得位於第k個畫素行Rk且電性連接至第x條掃描線HGx之畫素結構PX的畫素電極194（繪於圖3）的電位不易因設置於其左右兩旁的多條轉接線VG而過度偏離於理想值。藉此，位於第k個畫素行Rk且電性連接至第x條掃描線HGx的畫素結構PX不易出現異常的亮度（例如：過亮），進而使習知技術所述之斜向亮線的問題獲得改善。以下配合其它圖式具體舉例說明之。
圖5為本發明一實施例之畫素陣列基板100的俯視示意圖。
圖6示出本發明一實施例之第1條掃描線HG1～第18條掃描線HG18的多個閘極脈衝訊號SHG1 ～SHG18 。
請參照圖5，多個畫素結構PX設置於基底110上，且排成第1個畫素行R1至第23個畫素行R23，其中第1個畫素行R1至第23個畫素行R23在第一方向d1上排列。多條掃描線HG包括第1條掃描線HG1至第18條掃描線HG18，在第二方向d2上依序排列。多條資料線DL包括第1資料線DL1至第23資料線DL23，分別電性連接至第1個畫素行R1至第23個畫素行R23。
請參照圖5及圖6，第1條掃描線HG1至第18條掃描線HG18分別具有閘極脈衝訊號SHG1 至閘極脈衝訊號SHG18 。在本實施例中，以一時間延遲依序開啟第1條掃描線HG1至第18條掃描線HG18，其中時間延遲的時間長度為t（繪於圖6），閘極脈衝訊號SHG1 至閘極脈衝訊號SHG18 之每一者的脈衝時間長度為Tp（繪於圖6），n=Tp/t，n例如為8，但本發明不以此為限。
請參照圖5，多條轉接線VG包括第1轉接線VG1至第18轉接線VG18，分別電性連接至第1條掃描線HG1至第18條掃描線HG18。請參照圖5及圖6，第1轉接線VG1至第18轉接線VG18分別具有閘極脈衝訊號SVG1 至閘極脈衝訊號SVG18 ，其中第1轉接線VG1的閘極脈衝訊號SVG1 至第18轉接線VG18的閘極脈衝訊號SVG18 分別與第1條掃描線HG1的閘極脈衝訊號SHG1 至第18掃描線HG18的閘極脈衝訊號SHG18 相同。
請再參照圖1及圖2，多條掃描線HG包括在第二方向d2上依序排列的第x-n條掃描線HGx-n至第x+n條掃描線HGx+n，x為大於或等於2的正整數，n為正整數且小於x；第x條掃描線HGx的閘極脈衝訊號SHGx 的開始時間tonx與第x-n條掃描線HG的閘極脈衝訊號SHGx-n 的結束時間toffx-n於時序上重疊；第x條掃描線HG的閘極脈衝訊號SHGx 的結束時間toffx與第x＋n條掃描線HG的閘極脈衝訊號SHGx+n 的開始時間tonx+n於時序上重疊；多條轉接線VG包括第x-n轉接線VGx-n、第x轉接線VGx及第x+n轉接線VGx+n，分別電性連接至第x-n條掃描線HGx-n、第x條掃描線HGx及第x+n條掃描線HGx+n；多個畫素行R包括在第一方向d1上依序排列的第k-1個畫素行Rk-1、第k個畫素行Rk及第k+1個畫素行Rk+1，k為大於或等於2的正整數；多條資料線DL包括第k-1資料線DLk-1、第k資料線DLk及第k+1資料線DLk+1，分別電性連接至第k-1個畫素行Rk-1、第k個畫素行Rk及第k+1個畫素行Rk+1。在畫素陣列基板100的俯視圖中，第x-n轉接線VGx-n設置於第k-1資料線DLk-1與第k資料線DLk之間，且第x轉接線VGx設置於第k資料線DLk與第k＋1資料線DLk+1之間；以下以圖5及圖6為例說明之。
請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，可將上一段所述之n、x、k分別視為8、9、2（即，n=8，x＝9，k＝2）。請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，多條掃描線HG包括在第二方向d2上依序排列的第1條掃描線HG1至第17條掃描線HG17；第9條掃描線HG9的閘極脈衝訊號SHG9 的開始時間ton9與第1條掃描線HG1的閘極脈衝訊號SHG1 的結束時間toff1於時序上重疊；第9條掃描線HG9的閘極脈衝訊號SHG9 的結束時間toff9與第17條掃描線HG17的閘極脈衝訊號SHG17 的開始時間ton17於時序上重疊；多條轉接線VG包括第1轉接線VG1、第9轉接線VG9及第17轉接線VG17，分別電性連接至第1條掃描線HG1、第9條掃描線HG9及第17條掃描線HG17；多個畫素行R包括在第一方向d1上依序排列的第1個畫素行R1、第2個畫素行R2及第3個畫素行R3；多條資料線DL包括第1資料線DL1、第2資料線DL2及第3資料線DL3，分別電性連接至第1個畫素行R1、第2個畫素行R2及第3個畫素行R3。在畫素陣列基板100的俯視圖中，第1轉接線VG1設置於第1資料線DL1與第2資料線DL2之間，且第9轉接線VG設置於第2資料線DL2與第3資料線DL3之間。
請參照圖5，換言之，第1轉接線VG1與第9轉接線VG9相鄰於第2資料線DL2且分別位於第2資料線DL2的左右兩側。請參照圖5及圖6，特別是，由於第9轉接線VG9的閘極脈衝訊號SVG9 的開始時間ton9與第1條轉接線VG1的閘極脈衝訊號SVG1 的結束時間toff1於時序上重疊，因此第1轉接線VG1與第2資料線DL2之間的電容耦合效應和第9轉接線VG9與第2資料線DL2之間的電容耦合效應可相抵銷，使得位於第2個畫素行R2且電性連接至第9條掃描線HG9的畫素結構PX之畫素電極194（繪於圖3）的電位不易因設置於其左右兩旁之多條轉接線VG而過度偏離於理想值。藉此，位於第2個畫素行R2且電性連接至第9條掃描線HG9的畫素結構PX不易出現異常的亮度（例如：偏亮），進而使習知技術中所述之斜向亮線的問題獲得改善。
請再參照圖1及圖2，多條掃描線HG包括在第二方向d2上依序排列的第x-n條掃描線HGx-n至第x+n條掃描線HGx+n，第x條掃描線HGx的閘極脈衝訊號SHGx 的結束時間toffx與第x＋n條掃描線HGx+n的閘極脈衝訊號SHGx+n 的開始時間tonx+n於時序上重疊；多條轉接線VG更包括第x+n轉接線VGx+n，電性連接至第x+n條掃描線HGx+n；多個畫素行R更包括第k+2個畫素行Rk+2，第k-1個畫素行Rk-1、第k個畫素行Rk、第k+1個畫素行Rk+1及第k+2個畫素行Rk+2在第一方向d1上依序排列；多條資料線DL更包括第k+2資料線DLk+2，電性連接至第k+2個畫素行Rk+2；在畫素陣列基板100的俯視圖中，第x+n轉接線VGx+n設置於第k+1資料線DLk+1與第k+2資料線DLk+2之間；以下以圖5及圖6為例說明之。
請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，可將上一段所述之n、x、k分別視為8、9、2（即，n=8，x＝9，k＝2）。請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，多條掃描線HG包括在第二方向d2上依序排列的第1條掃描線HG1至第17條掃描線HG17，第9條掃描線HG9的閘極脈衝訊號SHG9 的結束時間toff9與第17條掃描線HG17的閘極脈衝訊號SHG17 的開始時間ton17於時序上重疊；多條轉接線VG更包括第17轉接線VG17，電性連接至第17條掃描線HG17；多個畫素行R更包括第4個畫素行R4，第1個畫素行R1、第2個畫素行R2、第3個畫素行R3及第4個畫素行R4在第一方向d1上依序排列；多條資料線DL更包括第4資料線DL4，電性連接至第4個畫素行R4；在畫素陣列基板100的俯視圖中，第17轉接線VG17設置於第3資料線DL3與第4資料線DL4之間。
請參照圖5，換言之，第9轉接線VG9與第17轉接線VG17相鄰於第3資料線DL3且分別位於第3資料線DL3的左右兩側。請參照圖5及圖6，類似地，由於第9條轉接線VG9的閘極脈衝訊號SVG9 的結束時間toff9與第17條轉接線VG17的閘極脈衝訊號SVG17 的開始時間ton17於時序上重疊，因此第9轉接線VG9與第3資料線DL3之間的電容耦合效應和第17轉接線VG9與第3資料線DL3之間的電容耦合效應可相抵銷，使得位於第3個畫素行R3且電性連接至第17條掃描線HG17的畫素結構PX之畫素電極194（繪於圖3）的電位不易因設置於其左右兩旁的多條轉接線VG而過度偏離於理想值。藉此，位於第3個畫素行R3且電性連接至第17條掃描線HG17的畫素結構PX不易出現異常的亮度（例如：偏亮），進而使習知技術中所述之斜向亮線的問題獲得改善。
圖7為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。
圖8示出圖7之第x-n條掃描線HGx-n～第x+n條掃描線HGx+n的多個閘極脈衝訊號SHGx-n ～SHGx+n 。
請參照圖7及圖8，多條掃描線HG包括在第二方向d2上依序排列的第x-n條掃描線HGx-n至第x條掃描線HGx，x為大於或等於2的正整數，n為正整數且小於x，第x條掃描線HGx的閘極脈衝訊號SHGx 的開始時間tonx與第x-n條掃描線HGx-n的閘極脈衝訊號SHGx-n 的結束時間toffx-n於時序上重疊；多條轉接線VG包括第x-n轉接線VGx-n及第x轉接線VGx，分別電性連接至第x-n條掃描線HGx-n及第x條掃描線HGx；多個畫素行R包括在第一方向d1上依序排列的第k-1個畫素行Rk-1、第k個畫素行Rk、第k+1個畫素行Rk+1及第k+2個畫素行Rk+2，k為大於或等於2的正整數；多條資料線DL包括第k-1資料線DLk-1、第k資料線DLk、第k+1資料線DLk+1及第k+2資料線DLk+2，分別電性連接至第k-1個畫素行Rk-1、第k個畫素行Rk、第k+1個畫素行Rk+1及第k+2個畫素行Rk+2；畫素陣列基板100更包括第一共用線VSS1；在畫素陣列基板100的俯視圖中，第x-n轉接線VGx-n設置於第k-1資料線DLk-1與第k資料線DLk之間，第x轉接線VGx設置於第k資料線DLk與第k＋1資料線DLk+1之間，且第一共用線VSS1設置於第k+1資料線DLk+1及第k+2資料線DLk+2之間；以下以圖5及圖6為例說明之。
請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，可將前一段所述之n、x、k分別視為8、17、3（即，n=8，x＝17，k＝3）。請參照圖5及圖6，多條掃描線HG包括在第二方向d2上依序排列的第9條掃描線HG9至第17條掃描線HG17，第17條掃描線HG17的閘極脈衝訊號SHG17 的開始時間ton17與第9條掃描線HG9的閘極脈衝訊號SHG9 的結束時間toff9於時序上重疊；多條轉接線VG包括第9轉接線VG9及第17轉接線VG17，分別電性連接至第9條掃描線HG9及第17條掃描線HG17；多個畫素行R包括在第一方向d1上依序排列的第2個畫素行R2、第3個畫素行R3、第4個畫素行R4及第5個畫素行R5；多條資料線DL包括第2資料線DL2、第3資料線DL3、第4資料線DL4及第5資料線DL5，分別電性連接至第2個畫素行R2、第3個畫素行R3、第4個畫素行R4及第5個畫素行R5；畫素陣列基板100更包括第一共用線VSS1a；在畫素陣列基板100的俯視圖中，第9轉接線VG9設置於第2資料線DL2與第3資料線DL3之間，第17轉接線VG17設置於第3資料線DL3與第4資料線DL4之間，且第一共用線VSS1a設置於第4資料線DL4及第5資料線DL5之間。
請參照圖5及圖6，在本實施例之畫素陣列基板100的另一處中，也可將前二段所述之n、x、k分別視為8、11、11（即，n=8，x＝11，k＝11）。請參照圖5及圖6，多條掃描線HG包括在第二方向d2上依序排列的第3條掃描線HG3至第11條掃描線HG11，第11條掃描線HG11的閘極脈衝訊號SHG11 的開始時間ton11與第3條掃描線HG3的閘極脈衝訊號SHG3 的結束時間toff3於時序上重疊；多條轉接線VG包括第3轉接線VG3及第11轉接線VG11，分別電性連接至第3條掃描線HG3及第11條掃描線HG11；多個畫素行R包括在第一方向d1上依序排列的第10個畫素行R10、第11個畫素行R11、第12個畫素行R12及第13個畫素行R13；多條資料線DL包括第10資料線DL10、第11資料線DL11、第12資料線DL12及第13資料線DL13，分別電性連接至第10個畫素行R10、第11個畫素行R11、第12個畫素行R12及第13個畫素行R13；畫素陣列基板100更包括第一共用線VSS1b；在畫素陣列基板100的俯視圖中，第3轉接線VG3設置於第10資料線DL10與第11資料線DL11之間，第11轉接線VG11設置於第11資料線DL11與第12資料線DL12之間，且第一共用線VSS1b設置於第12資料線DL12及第13資料線DL13之間。
請參照圖5及圖6，在本實施例之畫素陣列基板100的又一處中，也可將前三段所述之n、x、k分別視為8、18、15（即，n=8，x＝18，k＝15）。請參照圖5及圖6，多條掃描線HG包括在第二方向d2上依序排列的第10條掃描線HG10至第18條掃描線HG18，第18條掃描線HG18的閘極脈衝訊號SHG18 的開始時間ton18與第10條掃描線HG10的閘極脈衝訊號SHG10 的結束時間toff10於時序上重疊；多條轉接線VG包括第10轉接線VG10及第18轉接線VG18，分別電性連接至第10條掃描線HG10及第18條掃描線HG18；多個畫素行R包括在第一方向d1上依序排列的第14個畫素行R14、第15個畫素行R15、第16個畫素行R16及第17個畫素行R17；多條資料線DL包括第14資料線DL14、第15資料線DL15、第16資料線DL16及第17資料線DL17，分別電性連接至第14個畫素行R14、第15個畫素行R15、第16個畫素行R16及第17個畫素行R17；畫素陣列基板100更包括第一共用線VSS1c；在畫素陣列基板100的俯視圖中，第10轉接線VG10設置於第14資料線DL14與第15資料線DL15之間，第18轉接線VG18設置於第15資料線DL15與第16資料線DL16之間，且第一共用線VSS1c設置於第16資料線DL16及第17資料線DL17之間。
請參照圖5及圖6，在本實施例之畫素陣列基板100的又一處中，也可將前四段所述之n、x、k分別視為8、14、18（即，n=8，x＝14，k＝18）。請參照圖5及圖6，多條掃描線HG包括在第二方向d2上依序排列的第6條掃描線HG6至第14條掃描線HG14，第14條掃描線HG14的閘極脈衝訊號SHG14 的開始時間ton14與第6條掃描線HG6的閘極脈衝訊號SHG6 的結束時間toff6於時序上重疊；多條轉接線VG包括第6轉接線VG6及第14轉接線VG14，分別電性連接至第6條掃描線HG6及第14條掃描線HG14；多個畫素行R包括在第一方向d1上依序排列的第17個畫素行R17、第18個畫素行R18、第19個畫素行R19及第20個畫素行R20；多條資料線DL包括第17資料線DL17、第18資料線DL18、第19資料線DL19及第20資料線DL20，分別電性連接至第17個畫素行R17、第18個畫素行R18、第19個畫素行R19及第20個畫素行R20；畫素陣列基板100更包括第一共用線VSS1d；在畫素陣列基板100的俯視圖中，第6轉接線VG6設置於第17資料線DL17與第18資料線DL18之間，第14轉接線VG14設置於第18資料線DL18與第19資料線DL19之間，且第一共用線VSS1d設置於第19資料線DL19及第20資料線DL20之間。
圖9為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。
圖10示出圖9之第x-n條掃描線HGx-n～第x+n條掃描線HGx+n的多個閘極脈衝訊號SHGx-n ～SHGx+n 。
請參照圖9及圖10，多條掃描線HG包括在第二方向d2上依序排列的第x-n條掃描線HGx-n至第x條掃描線HGx，x為大於或等於2的正整數，n為正整數且小於x，第x條掃描線HGx的閘極脈衝訊號SHGx 的開始時間tonx與第x-n條掃描線HGx-n的閘極脈衝訊號SHGx-n 的結束時間toffx-n於時序上重疊；多條掃描線HG更包括第m條掃描線HGm，m為大於2的正整數，|x-m|不等於n；多條轉接線VG包括第x-n轉接線VGx-n、第x轉接線VGx及第m轉接線VGm，分別電性連接至第x-n條掃描線HGx-n、第x條掃描線HGx及第m掃描線HGm；多個畫素行R包括在第一方向d1上依序排列的第k-1個畫素行Rk-1、第k個畫素行Rk、第k+1個畫素行Rk+1及第k+2個畫素行Rk+2，k為大於或等於2的正整數；多條資料線DL包括第k-1資料線DLk-1、第k資料線DLk、第k+1資料線DLk+1及第k+2資料線DLk+2，分別電性連接至第k-1個畫素行Rk-1、第k個畫素行Rk、第k+1個畫素行Rk+1及第k+2個畫素行Rk+2；在畫素陣列基板100的俯視圖中，第x-n轉接線VGx-n設置於第k-1資料線DLk-1與第k資料線DLk之間，第x轉接線VGx設置於第k資料線DLk與第k＋1資料線DLk+1之間，第m轉接線VGm設置於第k+1資料線DLk+1與第k+2資料線DLk+2之間；以下以圖5及圖6為例說明之。
請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，可將前一段所述之n、x、k、m分別視為8、16、21、4（即，n=8，x＝16，k＝21，m=4）。請參照圖5及圖6，多條掃描線HG包括在第二方向d2上依序排列的第8條掃描線HG8至第16條掃描線HG16，第16條掃描線HG16的閘極脈衝訊號SHG16 的開始時間ton16與第8條掃描線HG8的閘極脈衝訊號SHG8 的結束時間toff8於時序上重疊；多條掃描線HG更包括第4條掃描線HG4，4為大於2的正整數，|16-4|不等於8；多條轉接線VG包括第8轉接線VG8、第16轉接線VG16及第4轉接線VG4，分別電性連接至第8條掃描線HG8、第16條掃描線HG16及第4掃描線HG4；多個畫素行R包括在第一方向d1上依序排列的第20個畫素行R20、第21個畫素行R21、第22個畫素行R22及第23個畫素行R23；多條資料線DL包括第20資料線DL20、第21資料線DL21、第22資料線DL22及第23資料線DL23，分別電性連接至第20個畫素行R20、第21個畫素行R21、第22個畫素行R22及第23個畫素行R23；在畫素陣列基板100的俯視圖中，第8轉接線VG8設置於第20資料線DL20與第21資料線DL21之間，第16轉接線VG16設置於第21資料線DL21與第22資料線DL22之間，第4轉接線VG4設置於第22資料線DL22與第23資料線DL23之間。
也就是說，在本實施例中，於畫素陣列基板100的一處，位於同一資料線DL（例如：第21資料線DL21）左右兩側的多條轉接線VG（例如：第8轉接線VG8及第16轉接線VG16）的閘極脈衝訊號（例如：SVG8 、SVG16 ）的開始時間（例如：ton8、ton16）可相差n個所述時間延遲的時間長度t（例如：8個t）；但，在畫素陣列基板100的另一處，位於同一資料線DL（例如：第22資料線DL22）左右兩側的多條轉接線VG（例如：第16轉接線VG16及第4轉接線VG4）的閘極脈衝訊號（例如：SVG16 、SVG4 ）的開始時間（例如：ton16、ton4）可不相差n個t（例如：相差12個t）。
圖11為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。
圖12示出圖11之第y-n條掃描線HGy-n～第y條掃描線HGy的多個閘極脈衝訊號SHGy-n ～SHGy 。
請參照圖11，多條掃描線HG包括在第二方向d2上依序排列的第y-n條掃描線HGy-n至第y條掃描線HGy，y為大於或等於2的正整數，n為正整數且小於y。
請參照圖11及圖12，第y-n條掃描線HGy-n至第y條掃描線HGy分別具有閘極脈衝訊號SHGy-n 至閘極脈衝訊號SHGy 。詳細而言，第y-n條掃描線HGy-n具有閘極脈衝訊號SHGy-n ，第y-n+1條掃描線HGy-n+1具有閘極脈衝訊號SHGy-n+1 ，第y-n+2條掃描線HGy-n+2具有閘極脈衝訊號SHGy-n+2 ，…，第y條掃描線HGy具有閘極脈衝訊號SHGy 。
請參照圖11及圖12，以一時間延遲依序開啟第y-n條掃描線HGy-n至第y條掃描線HGy，其中時間延遲的時間長度為t（繪於圖12），閘極脈衝訊號SHGy-n 至閘極脈衝訊號SHGy 之每一者的脈衝時間長度為Tp（繪於圖12），且n=Tp/t。第y條掃描線HGy的閘極脈衝訊號SHGy 的開始時間tony與第y-n條掃描線HGy-n的閘極脈衝訊號SHGy-n 的結束時間toffy-n於時序上重疊。
請參照圖11，多條轉接線VG包括第y-n轉接線VGy-n及第y轉接線VGy，分別電性連接至第y-n條掃描線HGy-n及第y條掃描線HGy。請參照圖11及圖12，第y-n轉接線VGy-n及第y轉接線VGy分別具有閘極脈衝訊號SVGy-n 及閘極脈衝訊號SVGy ，其中第y-n轉接線VGy-n的閘極脈衝訊號SVGy-n 及第y轉接線VGy的閘極脈衝訊號SVGy 分別與第y-n條掃描線HGy-n的閘極脈衝訊號SHGy-n 及第y條掃描線HGy的閘極脈衝訊號SHGy 相同。
請參照圖11，多個畫素行R包括在第一方向d1上依序排列的第q-1個畫素行Rq-1、第q個畫素行Rq、第q+1個畫素行Rq+1及第q+2個畫素行Rq+2，q為大於或等於2的正整數；多條資料線DL包括第q-1資料線DLq-1、第q資料線DLq、第q+1資料線DLq+1及第q+2資料線DLq+2，分別電性連接至第q-1個畫素行Rq-1、第q個畫素行Rq、第q+1個畫素行Rq+1及第q+2個畫素行Rq+2，q為大於或等於2的正整數。
請參照圖11，值得注意的是，在畫素陣列基板100的俯視圖中，第y轉接線VGy設置於第q-1資料線DLq-1與第q資料線DLq之間，且第y-n轉接線VGy-n設置於第q資料線DLq與第q＋1資料線DLq+1之間；以下以圖5及圖6為例說明之。
請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，可將前述之對應圖11及圖12的n、y、q分別視為8、13、6（即，n=8，y＝13，q＝6）。請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，多條掃描線HG包括在第二方向d2上依序排列的第5條掃描線HG5至第13條掃描線HG13；第13條掃描線HG13的閘極脈衝訊號SHG13 的開始時間ton13與第5條掃描線HG5的閘極脈衝訊號SHG5 的結束時間toff5於時序上重疊。多條轉接線VG包括第5轉接線VG5及第13轉接線VG13，分別電性連接至第5條掃描線HG5及第13條掃描線HG13。第5轉接線VG5及第13轉接線VG13分別具有閘極脈衝訊號SVG5 及閘極脈衝訊號SVG13 ，其中第5轉接線VG5的閘極脈衝訊號SVG5 及第13轉接線VG13的閘極脈衝訊號SVG13 分別與第5條掃描線HG5的閘極脈衝訊號SHG5 及第13條掃描線HG13的閘極脈衝訊號SHG13 相同。多個畫素行R包括在第一方向d1上依序排列的第5個畫素行R5、第6個畫素行R6、第7個畫素行R7及第8個畫素行R8；多條資料線DL包括第5資料線DL5、第6資料線DL6、第7資料線DL7及第8資料線DL8，分別電性連接至第5個畫素行R5、第6個畫素行R6、第7個畫素行R7及第8個畫素行R8。
請參照圖5，值得注意的是，在畫素陣列基板100的俯視圖中，第13轉接線VG13設置於第5資料線DL5與第6資料線DL6之間，且第5轉接線VG5設置於第6資料線DL6與第7資料線DL7之間。類似地，第13轉接線VG13與第5轉接線VG5相鄰於第6資料線DL6且分別位於第6資料線DL6的左右兩側。請參照圖5及圖6，類似地，由於第5條轉接線VG5的閘極脈衝訊號SVG5 的結束時間toff5與第13條轉接線VG13的閘極脈衝訊號SVG13 的開始時間ton13於時序上重疊，因此第13轉接線VG13與第6資料線DL6之間的電容耦合效應和第5轉接線VG5與第6資料線DL6之間的電容耦合效應可相抵銷，使得位於第6個畫素行R6且電性連接至第13條掃描線HG13之畫素結構PX的畫素電極194（繪於圖3）的電位不易因設置於其左右兩旁的多條轉接線VG而過度偏離於理想值。藉此，位於第6個畫素行R6且電性連接至第13條掃描線HG13的畫素結構PX不易出現異常的亮度（例如：偏亮），進而使習知技術中所述之斜向亮線的問題獲得改善。
須說明的是，位於同一條資料線DL左右兩側且在第一方向d1上依序排列的兩條轉接線VG，其與所述同一條資料線DL的多個電容效應可相抵銷；但本發明並不限制，在第一方向d1上先排列之其中一條轉接線VG的閘極脈衝訊號的開始時間必須早於後排列之另一條轉接線VG的閘極脈衝訊號的開始時間；本發明也不限制，在第一方向d1上先排列之其中一條轉接線VG的閘極脈衝訊號的開始時間必須晚於後排列之另一條轉接線VG的閘極脈衝訊號的開始時間。
舉例而言，在圖5之畫素陣列基板100的一處，設置於同一條資料線（例如：第2資料線DL2）左右兩側且在第一方向d1上依序排列的兩條轉接線（例如：第1轉接線VG1及第9轉接線VG9），其與所述同一條資料線（例如：第2資料線DL2）的多個電容效應可相抵銷，在第一方向d1上先排列之其中一條轉接線VG的閘極脈衝訊號的開始時間可早於後排列的另一條轉接線VG的閘極脈衝訊號的開始時間（例如：在第一方向d1上先排列之第1轉接線VG1的閘極脈衝訊號SVG1 的開始時間ton1可早於後排列之第9轉接線VG9的閘極脈衝訊號SVG9 的開始時間ton9）；但在圖5之畫素陣列基板100的另一處，設置於同一條資料線（例如：第6資料線DL6）左右兩側且在第一方向d1上依序排列的多條轉接線（例如：第13轉接線VG13及第5轉接線VG5），其與所述同一條資料線（例如：第6資料線DL6）的多個電容效應可相抵銷，在第一方向d1上先排列之一條轉接線VG的閘極脈衝訊號的開始時間可晚於後排列之另一條轉接線VG的閘極脈衝訊號的開始時間（例如：在第一方向d1上先排列之第13轉接線VG13的閘極脈衝訊號SVG13 的開始時間ton13可晚於後排列之第5轉接線VG5的閘極脈衝訊號SVG5 的開始時間ton5）。
請再參照圖11及圖12，畫素陣列基板100更包括第二共用線VSS2；在畫素陣列基板100的俯視圖中，第y轉接線VGy設置於第q-1資料線DLq-1與第q資料線DLq之間，第y-n轉接線VGy-n設置於第q資料線DLq與第q＋1資料線DLq+1之間，且第二共用線VSS2設置於第q+1資料線DLq+1及第q+2資料線DLq+2之間；以下以圖5及圖6為例說明之。
請參照圖5，在本實施例之畫素陣列基板100的一處中，可將前述之對應圖11及圖12的n、y、q分別視為8、13、6（即，n=8，y＝13，q＝6）。請參照圖5，在畫素陣列基板100的俯視圖中，第13轉接線VG13設置於第5資料線DL5與第6資料線DL6之間，第5轉接線VG5設置於第6資料線DL6與第7資料線DL7之間，且第二共用線VSS2設置於第7資料線DL7及第8資料線DL8之間。
圖13為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。
圖14示出圖13之第y-n條掃描線HGy-n～第y條掃描線HGy的多個閘極脈衝訊號SHGy-n ～SHGy 。
請參照圖13及圖14，多條掃描線HG包括在第二方向d2上依序排列的第y-n條掃描線HGy-n至第y條掃描線HGy，y為大於或等於2的正整數，n為正整數且小於y，第y條掃描線HGy的閘極脈衝訊號SHGy 的開始時間tony與第y-n條掃描線HGy-n的閘極脈衝訊號SHGy-n 的結束時間toffy-n於時序上重疊；多條掃描線HG更包括第p條掃描線HGp；多條轉接線VG包括第y-n轉接線VGy-n及第y轉接線VGy，分別電性連接至第y-n條掃描線HGy-n及第y條掃描線HGy；多條轉接線VG更包括第p轉接線VGp，電性連接至第p條掃描線HGp；多條畫素行R包括在第一方向d1上依序排列的第q-1個畫素行Rq-1、第q個畫素行Rq、第q+1個畫素行Rq+1及第q+2個畫素行Rq+2，q為大於或等於2的正整數；多條資料線DL包括第q-1資料線DLq-1、第q資料線DLq、第q+1資料線DLq+1及第q+2資料線DLq+2，分別電性連接至第q-1個畫素行Rq-1、第q個畫素行Rq、第q+1個畫素行Rq+1及第q+2個畫素行Rq+2；在畫素陣列基板100的俯視圖中，第y轉接線VGy設置於第q-1資料線DLq-1與第q資料線DLq之間，第y-n轉接線VGy-n設置於第q資料線DLq與第q＋1資料線DLq+1之間，第p轉接線VGp設置於第q+1資料線DLq+1與第q+2資料線DLq+2之間；特別是，p為大於2的正整數，且|y-p|不等於n；以下以圖5及圖6為例說明之。
請參照圖5及圖6，在本實施例之畫素陣列基板100的一處中，可將前述之對應圖13及圖14的n、y、q、p分別視為8、13、6（即，n=8，y＝15，q＝9，p=3）。請參照圖5及圖6，在畫素陣列基板100的俯視圖中，多條掃描線HG包括在第二方向d2上依序排列的第7條掃描線HG7至第15條掃描線HG15，第15條掃描線HG15的閘極脈衝訊號SHG15 的開始時間ton15與第7條掃描線HG7的閘極脈衝訊號SHG7 的結束時間toff7於時序上重疊；多條掃描線HG更包括第3條掃描線HG3；多條轉接線VG包括第7轉接線VG7及第15轉接線VG15，分別電性連接至第7條掃描線HG7及第15條掃描線HG15；多條轉接線VG更包括第3轉接線VG3，電性連接至第3條掃描線HG3；多條畫素行R包括在第一方向d1上依序排列的第8個畫素行R8、第9個畫素行R9、第10個畫素行R10及第11個畫素行R11；多條資料線DL包括第8資料線DL8、第9資料線DL9、第10資料線DL10及第11資料線DL11，分別電性連接至第8個畫素行R8、第9個畫素行R9、第10個畫素行R10及第11個畫素行R11；在畫素陣列基板100的俯視圖中，第15轉接線VG15設置於第8資料線DL8與第9資料線DL9之間，第7轉接線VG7設置於第9資料線DL9與第10資料線DL10之間，第3轉接線VG3設置於第10資料線DL10與第11資料線DL11之間；特別是，3為大於2的正整數，且|15-3|不等於8。
也就是說，在本實施例中，於畫素陣列基板100的一處，位於同一資料線DL（例如：第9資料線DL9）左右兩側的兩條轉接線VG（例如：第15轉接線VG15及第7轉接線VG7）的閘極脈衝訊號（例如：SVG15 、SVG7 ）的開始時間（例如：ton15、ton7）可相差n個所述時間延遲的時間長度t（例如：8個t；但在畫素陣列基板100的另一處，位於同一資料線DL（例如：第10資料線DL10）左右兩側的多條轉接線VG（例如：第7轉接線VG7及第3轉接線VG3）的閘極脈衝訊號（例如：SVG7 、SVG3 ）的開始時間（例如：ton7、ton3）也可不相差n個t（例如是，相差4個t）。
在前述的說明中，是以Tp/t=n=8為例說明。然而，本發明不限於此，在其它實施例中，Tp/t=n，且n也可以是除了8以外的其它正整數，以下配合圖15及圖16舉例說明之。
圖15為本發明一實施例之畫素陣列基板100A之一處的俯視示意圖。
圖16示出圖15之第1條掃描線HG1～第9條掃描線HG9的多個閘極脈衝訊號SHG1 ～SHG9 。
請再參照圖1及圖2，多條掃描線HG包括在第二方向d2上依序排列的第x-n條掃描線HGx-n至第x+n條掃描線HGx+n，x為大於或等於2的正整數，n為正整數且小於x；第x條掃描線HGx的閘極脈衝訊號SHGx 的開始時間tonx與第x-n條掃描線HG的閘極脈衝訊號SHGx-n 的結束時間toffx-n於時序上重疊；第x條掃描線HGx的閘極脈衝訊號SHGx 的結束時間toffx與第x＋n條掃描線HGx+n的閘極脈衝訊號SHGx+n 的開始時間tonx+n於時序上重疊；多條轉接線VG包括第x-n轉接線VGx-n、第x轉接線VGx及第x+n轉接線VGx+n，分別電性連接至第x-n條掃描線HGx-n、第x條掃描線HGx及第x+n條掃描線HGx+n；多個畫素行R包括在第一方向d1上依序排列的第k-1個畫素行Rk-1、第k個畫素行Rk、第k+1個畫素行Rk+1及第k+2個畫素行Rk+2，k為大於或等於2的正整數；多條資料線DL包括第k-1資料線DLk-1、第k資料線DLk、第k+1資料線DLk+1及第k+2資料線DLk+2，分別電性連接至第k-1個畫素行Rk-1、第k個畫素行Rk、第k+1個畫素行Rk+1及第k+2個畫素行Rk+2。在畫素陣列基板100的俯視圖中，第x-n轉接線VGx-n設置於第k-1資料線DLk-1與第k資料線DLk之間，第x轉接線VGx設置於第k資料線DLk與第k＋1資料線DLk+1之間，且第x+n轉接線VGx+n設置於第k+1資料線DLk+1與第k+2資料線DLk+2之間；以下以圖15及圖16為例說明之。
在本實施例之畫素陣列基板100A的一處中，可將上一段所述之n、x、k分別視為4、5、2（即，n=4，x＝5，k＝2）。請參照圖15及圖16，多條掃描線HG包括在第二方向d2上依序排列的第1條掃描線HG1至第9條掃描線HG9；第5條掃描線HG5的閘極脈衝訊號SHG5 的開始時間ton5與第1條掃描線HG的閘極脈衝訊號SHG1 的結束時間toff1於時序上重疊；第5條掃描線HG5的閘極脈衝訊號SHG5 的結束時間toff5與第9條掃描線HG9的閘極脈衝訊號SHG9 的開始時間ton9於時序上重疊；多條轉接線VG包括第1轉接線VG1、第5轉接線VG5及第9轉接線VG9，分別電性連接至第1條掃描線HG1、第5條掃描線HG5及第9條掃描線HG9；多個畫素行R包括在第一方向d1上依序排列的第1個畫素行R1、第2個畫素行R2、第3個畫素行R3及第4個畫素行R4；多條資料線DL包括第1資料線DL1、第2資料線DL2、第3資料線DL3及第4資料線DL4，分別電性連接至第1個畫素行R1、第2個畫素行R2、第3個畫素行R3及第4個畫素行R4。在畫素陣列基板100的俯視圖中，第1轉接線VG1設置於第1資料線DL1與第2資料線DL2之間，第5轉接線VG5設置於第2資料線DL2與第3資料線DL3之間，且第9轉接線VG9設置於第3資料線DL3與第4資料線DL4之間。
圖17為本發明一實施例之畫素陣列基板100的畫素結構PX的剖面示意圖。圖17對應圖3的剖線II-II’。
以下配合圖3及圖17舉例說明本發明一實施例的畫素結構PX的具體構造。畫素結構PX可選擇性地被應用在前述畫素陣列基板100或100A中。
請參照圖3及圖17，畫素結構PX除了包括前述的薄膜電晶體T和電性連接至薄膜電晶體T的畫素電極194外，畫素結構PX更包括第一共用電極122。第一共用電極122與畫素電極194部分地重疊，以形成一儲存電容。
在本實施例中，畫素結構PX可選擇性地包括第二共用電極124，與第一共用電極122分離。請參照圖3，在畫素陣列基板100的俯視圖中，第一共用電極122、第二共用電極124及掃描線HG在第二方向d2上排列且彼此分離。
舉例而言，在本實施例中，第一共用電極122、第二共用電極124及掃描線HG可屬於所述第一導電層且彼此分離，薄膜電晶體T的閘極Tc可屬於所述第一導電層，且薄膜電晶體T的閘極Tc與掃描線HG可直接連接；薄膜電晶體T的源極Ta和汲極Tb可屬於第二導電層且彼此分離，資料線DL可屬於第二導電層，且資料線DL與薄膜電晶體T的源極Ta可直接連接；但本發明不以此為限。
請參照圖3及圖17，畫素結構PX更包括導電圖案142，電性連接至薄膜電晶體T。具體而言，導電圖案142電性連接至薄膜電晶體T的汲極Tb。舉例而言，在本實施例中，導電圖案142與薄膜電晶體T的汲極Tb可屬於同一第二導電層且可直接連接，但本發明不以此為限。
導電圖案142具有第一部142-1，設置於第一共用電極122上。具體而言，導電圖案142設置於絕緣層130上，且導電圖案142的第一部142-1與第一共用電極122重疊。在本實施例中，導電圖案142更具有第二部142-2，設置於第二共用電極124上。具體而言，導電圖案142設置於絕緣層130上，且導電圖案142的第二部142-2與第二共用電極124重疊。在本實施例中，導電圖案142更具有第三部142-3，連接於第一部142-1與第二部142-2之間。在畫素陣列基板100的俯視圖中，導電圖案142的第三部142-3位於第一共用電極122與第二共用電極124之間，且不重疊於第一共用電極122及第二共用電極124。
請參照圖3及圖17，畫素結構PX更包括第一絕緣層150，設置於導電圖案142上，且具有與導電圖案142重疊的一開口152。在本實施例中，第一絕緣層150的開口152可重疊於導電圖案142的第三部142-3。舉例而言，在本實施例中，第一絕緣層150的材質可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。
請參照圖3及圖17，畫素結構PX更包括彩色濾光圖案160，設置於第一絕緣層150上，且具有與導電圖案142重疊的一開口162。請參照圖3，舉例而言，在畫素陣列基板100的俯視圖中，第一絕緣層150的開口152可位於彩色濾光圖案160的開口162以內。
請參照圖3及圖17，畫素結構PX更包括第二絕緣層170，設置於彩色濾光圖案160上，且具有與導電圖案142重疊的一開口172。舉例而言，在本實施例中，第二絕緣層170的材質可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。
在本實施例中，畫素陣列基板100可選擇性地包括一透明導電層180，設置於第二絕緣層170上。透明導電層180設置於轉接線VG所屬的膜層與畫素電極194所屬的膜層之間，以屏蔽畫素電極194，使畫素電極194的電位不易受轉接線VG的影響。舉例而言，在本實施例中，透明導電層180的材質可包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、其它合適的氧化物、或者是上述至少二者的堆疊層，但本發明不以此為限。
畫素電極194設置於第二絕緣層170上，且透過第一絕緣層150的開口152及第二絕緣層170的開口172電性連接至導電圖案142。舉例而言，在本實施例中，畫素結構PX可選擇性地包括第三絕緣層190，設置於第二絕緣層170上，且覆蓋透明導電層180；第三絕緣層190具有開口192，重疊於導電圖案142；畫素電極194可設置於第三絕緣層190上，且透過第三絕緣層190的開口192、第二絕緣層170的開口172及第一絕緣層150的開口152電性接觸於導電圖案142的第三部142-3，但本發明不以此為限。
在本實施例中，第三絕緣層190的開口192、第二絕緣層170的開口172及第一絕緣層150的開口152可位於導電圖案142的第三部142-3上；第三絕緣層190的開口192、第二絕緣層170的開口172及第一絕緣層150的開口152實質上可切齊；但本發明不以此為限。
在本實施例中，於畫素陣列基板100的俯視圖中，第一絕緣層150的開口152及第二絕緣層170的開口172可位於第一共用電極122與第二共用電極124之間且不重疊於第一共用電極122與第二共用電極124。
請參照圖3，值得注意的是，在畫素陣列基板100的俯視圖中，導電圖案142的第一部142-1覆蓋第一共用電極122之位於彩色濾光圖案160之開口162內的所有邊緣122e。請參照圖3及圖17，也就是說，在彩色濾光圖案160的開口162內，不會出現導電圖案142之邊緣142e與第一共用電極122之邊緣122e的重合處或交錯處，而第一共用電極122、導電圖案142及夾設於兩者之間的絕緣層130不易形成具有陡峭側壁的堆疊結構。在第一共用電極122的邊緣122e附近，第二絕緣層170不需形成在具有陡峭側壁的堆疊結構上，而能良好地設置在第一絕緣層150上。藉此，第二絕緣層170能良好地包覆彩色濾光圖案160及其側壁164，使得彩色濾光圖案160內的氣體不易穿過第二絕緣層170而洩漏至畫素陣列基板100外，造成顯示面板的氣泡問題。
請參照圖3，在本實施例中，於畫素陣列基板100的俯視圖中，導電圖案142的第二部142-2覆蓋第二共用電極124之位於彩色濾光圖案160之開口162內的所有邊緣124e。請參照圖3及圖17，也就是說，在彩色濾光圖案160的開口162內，不會出現導電圖案142之邊緣142e與第二共用電極124之邊緣124e的重合處或交錯處，而第二共用電極124、導電圖案142及夾設於兩者之間的絕緣層130不易形成具有陡峭側壁的堆疊結構。在第二共用電極124的邊緣124e附近，第二絕緣層170不需形成在具有陡峭側壁的堆疊結構上，而能良好地設置在第一絕緣層150上。藉此，第二絕緣層170能良好地包覆彩色濾光圖案160及其側壁164，使得彩色濾光圖案160內的氣體不易穿過第二絕緣層170而洩漏至畫素陣列基板100外，造成顯示面板的氣泡問題。
圖18為本發明一實施例之畫素陣列基板100B的畫素結構PX的佈局（layout）的俯視示意圖。
圖19為本發明一實施例之畫素陣列基板100B的畫素結構PX的剖面示意圖。圖19對應圖18的剖線III-III’。
圖18及圖19的畫素結構PX也可選擇性地被應用在前述畫素陣列基板100或100A中。
圖18及圖19的畫素結構PX與圖3及圖17的畫素結構PX類似，因此相同或相似的元件以相同或相似的標號表示，以下說明兩者的差異，兩者相同或相似處請參照前述說明，於此便不再重述。
請參照圖18及圖19，在本實施例中，畫素結構PX可不包括圖3及圖17之實施例的第二共用電極124。此外，畫素結構PX可不包括圖3及圖17之實施例的第三絕緣層190及透明導電層180。
請參照圖18及圖19，在本實施例中，導電圖案142的第二部142-2可設置於薄膜電晶體T的閘極Tc上。請參照圖18，在畫素陣列基板100B的俯視圖中，導電圖案142的第二部142-2可覆蓋閘極Tc之位於彩色濾光圖案160之開口162內的所有邊緣Tcs。
在畫素陣列基板100B的俯視圖中，導電圖案142的第三部142-3位於第一共用電極122與閘極Tc之間，第一絕緣層150的開口152及第二絕緣層170的開口172位於導電圖案142的第三部142-3上，且第一絕緣層150的開口152及第二絕緣層170的開口172不重疊於第一共用電極122與閘極Tc。
圖20為本發明一實施例之畫素陣列基板100C的畫素結構PX的佈局（layout）的俯視示意圖。
圖21為本發明一實施例之畫素陣列基板100C的畫素結構PX的剖面示意圖。圖21對應圖20的剖線IV-IV’。
圖20及圖21的畫素結構PX也可選擇性地被應用在前述畫素陣列基板100或100A中。
圖20及圖21的畫素結構PX與圖3及圖17的畫素結構PX類似，因此相同或相似的元件以相同或相似的標號表示，以下說明兩者的差異，兩者相同或相似處請參照前述說明，於此便不再重述。
與圖3及圖17之畫素結構PX不同的是，在圖20及圖21的實施例中，畫素結構PX更包括第三共用電極126，與第一共用電極122及第二共用電極124分離。在本實施例中，第三共用電極126可屬於所述第一導電層。請參照圖20，導電圖案142更包括第四部142-4設置於第三共用電極126上。在畫素陣列基板100C的俯視圖中，導電圖案142的第四部142-4覆蓋第三共用電極126之位於彩色濾光圖案160之開口162內的所有邊緣126e。
圖22為本發明一實施例之畫素陣列基板100D的畫素結構PX的佈局（layout）的俯視示意圖。
圖23為本發明一實施例之畫素陣列基板100D的畫素結構PX的剖面示意圖。圖23對應圖22的剖線V-V’。
圖22及圖23的畫素結構PX也可選擇性地被應用在前述畫素陣列基板100或100A中。
圖22及圖23的畫素結構PX與圖3及圖17的畫素結構PX類似，因此相同或相似的元件以相同或相似的標號表示，以下說明兩者的差異，兩者相同或相似處請參照前述說明，於此便不再重述。
在圖3及圖17的實施例中，導電圖案142之第一部142-1的一邊緣142-1e（標示於圖3）與彩色濾光圖案160之開口162的一邊緣162e（標示於圖3）實質上切齊。也就是說，在圖3及圖17的實施例中，導電圖案142的第一部142-1未超出彩色濾光圖案160的開口162。
在圖22及圖23的實施例中，導電圖案142更具有第五部142-5；在畫素陣列基板100D的俯視圖中，導電圖案142的第五部142-5與第一共用電極122重疊且位於彩色濾光圖案160的開口162外。也就是說，在圖22及圖23的實施例中，導電圖案142可超出彩色濾光圖案160的開口162。
100、100A、100B、100C、100D:畫素陣列基板 110:基底 122:第一共用電極 122e、124e、126e、142e、142-1e、162e、Tcs:邊緣 124:第二共用電極 126:第三共用電極 130:絕緣層 132:接觸窗 142:導電圖案 142-1:第一部 142-2:第二部 142-3:第三部 142-4:第四部 142-5:第五部 150:第一絕緣層 152、172、162、192:開口 160:彩色濾光圖案 164:側壁 170:第二絕緣層 180:透明導電層 190:第三絕緣層 194:畫素電極 A:區域 DL、DLk-1、DLk、DLk+1、DLk+2、DLq-1、DLq、DLq+1、DLq+2、DL1～DL23:資料線 d1:第一方向 d2:第二方向 HG、HGm、HGp、HGx-n～HGx+n、HGy-n～HGy、HG1～HG18:掃描線 PX:畫素結構 R、Rk-1、Rk、Rk+1、Rk+2、Rq-1、Rq、Rq+1、Rq+2、R1～R23:畫素行 SHGx-n ～SHGx+n 、SHGy-n ～SHGy 、SHG1 ～SHG18 、SVGx-n 、SVGx 、SVGx+n 、SVG1 ～SVG18 :閘極脈衝訊號 T:薄膜電晶體 Ta:源極 Tb:汲極 Tc:閘極 Td:半導體圖案 Tp:脈衝時間長度 t:時間延遲的時間長度 tonx、tonx+n、tony、ton1、ton3、ton5、ton7、ton9、ton11、ton13、ton14、ton15、ton16、ton17、ton18:開始時間 toffx-n、toffx、toffy-n、toff1、toff3、toff5、toff6、toff7、toff8、toff9、toff10:結束時間 VG、VGp、VGm、VGx-n、VGx、VGx+n、VGy-n、VGy、VG1～VG18:轉接線 VGa:至少一部分 Vgh:高電位 Vgl:低電位 VSS1、VSS1a、VSS1b、VSS1c、VSS1d:第一共用線 VSS2:第二共用線 I-I’、II-II’、III-III’、IV-IV’、V-V’:剖線
圖1為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。 圖2示出圖1之第x-n條掃描線HGx-n～第x+n條掃描線HGx+n的多個閘極脈衝訊號SHGx-n ～SHGx+n 。 圖3為本發明一實施例之畫素陣列基板100的畫素結構PX的佈局（layout）的俯視示意圖。 圖4為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖5為本發明一實施例之畫素陣列基板100的俯視示意圖。 圖6示出本發明一實施例之第1條掃描線HG1～第18條掃描線HG18的多個閘極脈衝訊號SHG1 ～SHG18 。 圖7為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。 圖8示出圖7之第x-n條掃描線HGx-n～第x+n條掃描線HGx+n的多個閘極脈衝訊號SHGx-n ～SHGx+n 。 圖9為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。 圖10示出圖9之第x-n條掃描線HGx-n～第x+n條掃描線HGx+n的多個閘極脈衝訊號SHGx-n ～SHGx+n 。 圖11為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。 圖12示出圖11之第y-n條掃描線HGy-n～第y條掃描線HGy的多個閘極脈衝訊號SHGy-n ～SHGy 。 圖13為本發明一實施例之畫素陣列基板100之一處的俯視示意圖。 圖14示出圖13之第y-n條掃描線HGy-n～第y條掃描線HGy的多個閘極脈衝訊號SHGy-n ～SHGy 。 圖15為本發明一實施例之畫素陣列基板100A之一處的俯視示意圖。 圖16示出圖15之第1條掃描線HG1～第9條掃描線HG9的多個閘極脈衝訊號SHG1 ～SHG9 。 圖17為本發明一實施例之畫素陣列基板100的畫素結構PX的剖面示意圖。 圖18為本發明一實施例之畫素陣列基板100B的畫素結構PX的佈局（layout）的俯視示意圖。 圖19為本發明一實施例之畫素陣列基板100B的畫素結構PX的剖面示意圖。 圖20為本發明一實施例之畫素陣列基板100C的畫素結構PX的佈局（layout）的俯視示意圖。 圖21為本發明一實施例之畫素陣列基板100C的畫素結構PX的剖面示意圖。 圖22為本發明一實施例之畫素陣列基板100D的畫素結構PX的佈局（layout）的俯視示意圖。 圖23為本發明一實施例之畫素陣列基板100D的畫素結構PX的剖面示意圖。
100:畫素陣列基板
110:基底
A:區域
DL、DLk-1、DLk、DLk+1、DLk+2:資料線
d1:第一方向
d2:第二方向
HG、HGx-n~HGx+n:掃描線
PX:畫素結構
R、Rk-1、Rk、Rk+1、Rk+2:畫素行
VG、VGx-n、VGx、VGx+n:轉接線

Claims (10)

  1. 一種畫素陣列基板，包括： 一基底； 多個畫素結構，設置於該基底上，且排成多個畫素行，其中該些畫素行在一第一方向上排列； 多條掃描線，在一第二方向上排列，且電性連接至該些畫素結構，其中該第一方向與該第二方向交錯； 多條資料線，在該第一方向上排列，且電性連接至該些畫素行；以及 多條轉接線，在該第一方向上排列，且電性連接至該些掃描線； 該些掃描線包括在該第二方向上依序排列的第x-n條掃描線至第x條掃描線，x為大於或等於2的正整數，n為正整數且小於x，該第x條掃描線的一閘極脈衝訊號的一開始時間與該第x-n條掃描線的一閘極脈衝訊號的一結束時間於時序上重疊； 該些轉接線包括一第x-n轉接線及一第x轉接線，分別電性連接至該第x-n條掃描線及該第x條掃描線； 該些畫素行包括在該第一方向上依序排列的一第k-1個畫素行、一第k個畫素行及一第k+1個畫素行，且k為大於或等於2的正整數； 該些資料線包括一第k-1資料線、一第k資料線及一第k+1資料線，分別電性連接至該第k-1個畫素行、該第k個畫素行及該第k+1個畫素行； 在該畫素陣列基板的俯視圖中，該第x-n轉接線設置於該第k-1資料線與該第k資料線之間，且該第x轉接線設置於該第k資料線與該第k＋1資料線之間。
  2. 如請求項1所述的畫素陣列基板，其中該些掃描線包括在該第二方向上依序排列的該第x-n條掃描線至第x+n條掃描線，該第x條掃描線的該閘極脈衝訊號的一結束時間與第x＋n條掃描線的一閘極脈衝訊號的一開始時間於時序上重疊；該些轉接線更包括一第x+n轉接線，電性連接至該第x+n條掃描線；該些畫素行更包括一第k+2個畫素行，該第k-1個畫素行、該第k個畫素行、該第k+1個畫素行及該第k+2個畫素行在該第一方向上依序排列；該些資料線更包括一第k+2資料線，電性連接至該第k+2個畫素行；在該畫素陣列基板的俯視圖中，該第x+n轉接線設置於該第k+1資料線與該第k+2資料線之間。
  3. 如請求項1所述的畫素陣列基板，其中該些畫素行更包括一第k+2個畫素行，該第k-1個畫素行、該第k個畫素行、該第k+1個畫素行及該第k+2個畫素行在該第一方向上依序排列；該些資料線更包括一第k+2資料線，電性連接至該第k+2個畫素行；該畫素陣列基板更包括： 一第一共用線，其中在該畫素陣列基板的俯視圖中，該第一共用線設置於該第k+1資料線及該第k+2資料線之間。
  4. 如請求項1所述的畫素陣列基板，其中該些畫素行更包括一第k+2個畫素行，該第k-1個畫素行、該第k個畫素行、該第k+1個畫素行及該第k+2個畫素行在該第一方向上依序排列；該些資料線更包括一第k+2資料線，電性連接至該第k+2個畫素行；該些掃描線包括第m條掃描線；該些轉接線更包括一第m轉接線，電性連接至該第m條掃描線；m為大於2的正整數，|x-m|不等於n；在該畫素陣列基板的俯視圖中，該第m轉接線設置於該第k+1資料線與該第k+2資料線之間。
  5. 如請求項1所述的畫素陣列基板，其中該些掃描線包括在該第二方向上依序排列的第y-n條掃描線至第y條掃描線，y為大於或等於2的正整數，n為正整數且小於y，該第y條掃描線的一閘極脈衝訊號的一開始時間與該第y-n條掃描線的一閘極脈衝訊號的一結束時間於時序上重疊；該些轉接線包括一第y-n轉接線及一第y轉接線，分別電性連接至該第y-n條掃描線及該第y條掃描線；該些畫素行包括在該第一方向上依序排列的一第q-1個畫素行、一第q個畫素行及一第q+1個畫素行，q為大於或等於2的正整數；該些資料線包括一第q-1資料線、一第q資料線及一第q+1資料線，分別電性連接至該第q-1個畫素行、該第q個畫素行及該第q+1個畫素行；在該畫素陣列基板的俯視圖中，該第y轉接線設置於該第q-1資料線與該第q資料線之間，且該第y-n轉接線設置於該第q資料線與該第q＋1資料線之間。
  6. 如請求項5所述的畫素陣列基板，其中該些畫素行更包括一第q+2個畫素行，該第q-1個畫素行、該第q個畫素行、該第q+1個畫素行及該第q+2個畫素行在該第一方向上依序排列；該些資料線更包括一第q+2資料線，電性連接至該第q+2個畫素行；該畫素陣列基板更包括： 一第二共用線，其中在該畫素陣列基板的俯視圖中，該第二共用線設置於該第q+1資料線及該第q+2資料線之間。
  7. 如請求項5所述的畫素陣列基板，其中該些畫素行更包括一第q+2個畫素行，該第q-1個畫素行、該第q個畫素行、該第q+1個畫素行及該第q+2個畫素行在該第一方向上依序排列；該些資料線更包括一第q+2資料線，電性連接至該第q+2個畫素行；該些掃描線包括第p條掃描線；該些轉接線更包括一第p轉接線，電性連接至該第p條掃描線；p為大於2的正整數，|y-p|不等於n；在該畫素陣列基板的俯視圖中，該第p轉接線設置於該第q+1資料線與該第q+2資料線之間。
  8. 如請求項1所述的畫素陣列基板，其中n=4。
  9. 如請求項1所述的畫素陣列基板，其中n=8。
  10. 如請求項1所述的畫素陣列基板，其中該些掃描線的一者屬於一第一導電層，該些轉接線的一者屬於一第二導電層；該畫素陣列基板更包括一絕緣層，設置於該第一導電層與該第二導電層之間，且具有一接觸窗；該些掃描線之該者透過該絕緣層的該接觸窗電性連接至該些轉接線的該者。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI802393B (zh) * 2022-05-03 2023-05-11 友達光電股份有限公司 畫素陣列基板

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI392943B (zh) * 2009-01-08 2013-04-11 Au Optronics Corp 具窄型邊框區架構之顯示裝置與其驅動方法
CN102081246A (zh) * 2009-12-01 2011-06-01 群康科技(深圳)有限公司 液晶显示面板及液晶显示装置
CN102819361B (zh) * 2011-06-08 2016-04-27 比亚迪股份有限公司 电容触摸屏及具有其的触控装置
TWI505334B (zh) * 2012-01-05 2015-10-21 E Ink Holdings Inc 畫素陣列基板及使用其之顯示面板
US9646559B2 (en) * 2012-08-10 2017-05-09 Lg Display Co., Ltd. Liquid crystal display device
KR101906248B1 (ko) * 2012-12-13 2018-10-11 엘지디스플레이 주식회사 액정 디스플레이 장치
TWI495110B (zh) * 2013-03-22 2015-08-01 Au Optronics Corp 顯示面板及其製作方法
CN104252073B (zh) * 2013-06-27 2017-11-03 瀚宇彩晶股份有限公司 触控液晶显示器
KR102321635B1 (ko) * 2014-08-14 2021-11-08 삼성디스플레이 주식회사 터치 스크린 패널
JP2016071082A (ja) * 2014-09-29 2016-05-09 パナソニック液晶ディスプレイ株式会社 表示装置
TWI591402B (zh) * 2015-05-28 2017-07-11 Toppan Printing Co Ltd Liquid crystal display device
CN104977740A (zh) * 2015-07-29 2015-10-14 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
KR102519516B1 (ko) * 2015-12-18 2023-04-06 엘지디스플레이 주식회사 액정 표시 장치
CN106200176A (zh) * 2016-08-25 2016-12-07 深圳市华星光电技术有限公司 显示面板及显示器
TWI639110B (zh) * 2017-09-05 2018-10-21 奇景光電股份有限公司 穿戴式電子裝置及其反射電容式觸控面板
CN107783696B (zh) * 2017-10-16 2020-11-03 友达光电（苏州）有限公司 触控面板
CN108594554B (zh) * 2018-05-09 2020-11-17 京东方科技集团股份有限公司 一种阵列基板，其驱动方法及显示装置
CN110570801B (zh) * 2018-12-05 2022-12-06 友达光电股份有限公司 显示装置
KR102512914B1 (ko) * 2018-12-28 2023-03-22 엘지디스플레이 주식회사 디스플레이 패널, 디스플레이 장치 및 구동회로
TWI685828B (zh) * 2019-01-03 2020-02-21 友達光電股份有限公司 顯示裝置
CN110825264B (zh) * 2019-10-31 2022-10-11 厦门天马微电子有限公司 显示面板及驱动方法、触控显示装置

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