TW202109155A - 顯示裝置 - Google Patents

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李珉澤
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翁嘉鴻
陳品妏
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徐雅玲
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Abstract

一種顯示裝置，包括多條資料線、多條第一閘極線、多個畫素結構、多條第二閘極線及多條第一共用線。多條資料線在第一方向上排列。多條第一閘極線在第二方向上排列。多個畫素結構設電性連接多條資料線及多條第一閘極線。多條資料線及多條第二閘極線在第一方向上排列，且多條第二閘極線電性連接至多條第一閘極線。多個畫素結構排成多個畫素行，多個畫素行在第一方向上排列。每一第一共用線與對應的一第二閘極線設置於相鄰兩畫素行的之間。每一第一共用線及對應的第二閘極線分別設置於與對應之第二閘極線電性連接之第一閘極線的相對兩側，且每一第一共用線與對應的第二閘極線於結構上分離。

Description

顯示裝置
本發明是有關於一種電子裝置，且特別是有關於一種顯示裝置。
隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。
一般而言，顯示裝置包括設置於顯示區的多個畫素結構、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在水平閘極線須透過垂直閘極線方能電性連接至閘極驅動電路。然而，垂直閘極線的閘極開啟脈衝訊號會影響還在部分畫素結構的電位，進而造成顯示異常。
本發明提供一種顯示裝置，性能佳。
本發明提供另一種顯示裝置，性能也佳。
本發明的一種顯示裝置，包括第一基板、多條資料線、多條第一閘極線、多個畫素結構、多條第二閘極線、多條第一共用線、第二基板以及顯示介質。多條資料線設置於第一基板上，且在第一方向上排列。多條第一閘極線設置於第一基板上，且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素結構設置於第一基板上，且電性連接多條資料線及多條第一閘極線。多條第二閘極線設置於第一基板上，其中多條資料線及多條第二閘極線在第一方向上排列，且多條第二閘極線電性連接至多條第一閘極線。多條第一共用線設置於第一基板上，其中多個畫素結構排成多個畫素行，多個畫素行在第一方向上排列，每一第一共用線與對應的一第二閘極線設置於多個畫素行的相鄰兩者之間，第一共用線及對應的第二閘極線分別設置於與第二閘極線電性連接之一第一閘極線的相對兩側，且第一共用線與對應的第二閘極線於結構上分離。第二基板設置於第一基板的對向。顯示介質設置於第一基板與第二基板之間。
本發明的一種顯示裝置，包括第一基板、多條資料線、多條第一閘極線、多個畫素結構、多條第二閘極線、第二基板及顯示介質。多條資料線設置於第一基板上，且在第一方向上排列。多條第一閘極線設置於第一基板上，且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素結構設置於第一基板上，電性連接多條資料線及多條第一閘極線，且在排成x個畫素行及y個畫素列。x個畫素行在第一方向上排列，y個畫素列在第二方向上排列，x及y為大於2的正整數，一畫素結構在第一方向及第二方向上分別具有第一寬度a1及第二寬度a2。多條第二閘極線設置於第一基板上，其中資料線及第二閘極線在第一方向上排列，且第二閘極線電性連接至第一閘極線。第二基板設置於第一基板的對向。顯示介質設置於第一基板與第二基板之間。每一第一閘極線與n條第二閘極線電性連接。(a1∙x+a2∙y)>2000000，且n=2；或2000000>(a1∙x+a2∙y)>2400000，且n=3；或2400000>(a1∙x+a2∙y)>3000000，且n=4；或(a1∙x+a2∙y)>3000000，且n=5。
在本發明的一實施例中，上述的一第一共用線的訊號與一第二閘極線的一閘極關閉訊號實質上相同。
在本發明的一實施例中，上述的每一第一閘極線與n條第二閘極線電性連接，n為正整數，每一第一閘極線與n條第二閘極線具有在第一方向上依序排列的第1～n個連接點，多條第二閘極線包括在第一方向上依序排列的第1～n個第二閘極線群，第1～n個第二閘極線群之第m個第二閘極線群的多條第二閘極線與對應的多條第一閘極線具有第1～n個連接點的第m個連接點，m為正整數，n≥m≥1。顯示裝置更包括共用電極、多個共用墊組、多個第一轉接元件、n個第二共用墊以及n個第二轉接元件。共用電極設置於第二基板上，且位於第二基板與顯示介質之間。多個共用墊組設置於第一基板上，且分別對應第1～n個第二閘極線群設置，其中多個畫素結構具有相對的第一側及第二側，多個共用墊組設置於多個畫素結構的第二側，且每一共用墊組包括多個第一共用墊。多個第一轉接元件分別設置於多個共用墊組的多個第一共用墊上，且電性連接至多個共用墊組的多個第一共用墊及共用電極。n個第二共用墊設置於第一基板上，分別對應第1～n個第二閘極線群設置，且位於多個畫素結構的第一側。n個第二轉接元件分別設置於n個第二共用墊上，且電性連接至n個第二共用墊及共用電極。一共用墊組及一第二共用墊對應同一個第二閘極線群，且第二共用墊的電位大於共用墊組之多個第一共用墊的電位。
在本發明的一實施例中，上述的顯示裝置，更包括第三共用墊，設置於第一基板上，且位於多個畫素結構的第一側。第三共用墊及多個第二共用墊在第一方向上依序排列且於結構上彼此分離，第三共用墊對應第1～n個第二閘極線群的第1個第二閘極線群設置，而第三共用墊的電位大於對應多個第二共用墊的電位。
在本發明的一實施例中，上述的顯示裝置更包括多條第二共用線、第一周邊走線以及第二周邊走線。多條第二共用線設置於第一基板上，多條第二閘極線及多條第二共用線在第一方向上排列，其中每一第二共用線設置於多個畫素行的相鄰兩者之間。第一周邊走線設置於第一基板上且位於多個畫素結構的一第一側，其中多條第一共用線電性連接至第一周邊走線。第二周邊走線設置於第一基板上且位於多個畫素結構的第二側，其中每一第二共用線的兩端分別電性連接至第一周邊走線及第二周邊走線。
在本發明的一實施例中，上述的多條第一閘極線包括奇數條第一閘極線及偶數條第一閘極線，奇數條第一閘極線包括第(1＋2∙K)條第一閘極線，K=0, 1,…, p，p為大於或等於2的正整數，偶數條第一閘極線包括第2L條第一閘極線，L=1, 2,…, q，q為大於或等於3的正整數；多條第二閘極線包括在第一方向上依序排列的第1～(p+1)條第二閘極線及第(p+2)~(p+q+1)條第二閘極線；第1～(p+1)條第二閘極線電性連接至第(1＋2∙K)條第一閘極線，且第(p+2)～(p+q+1)條第二閘極線電性連接至第2L條第一閘極線。
在本發明的一實施例中，上述的第1～(p+1)條第二閘極線與第(1＋2∙K)條第一閘極線的多個連接點以及第(p+2)～(p+q+1)條第二閘極線與第2L條的多個連接點大致上沿著互相平行的多條斜線分佈。
在本發明的一實施例中，上述的第1～(p+1)條第二閘極線與第(1＋2∙K)條第一閘極線的多個連接點以及第(p+2)～(p+q+1)條第二閘極線與第2L條的多個連接點大致上呈V字型分佈。
在本發明的一實施例中，上述的顯示裝置更包括多條第一共用線，設置於第一基板上。每一第一共用線與對應的一第二閘極線設置於x個畫素行的相鄰兩者之間，第一共用線及對應的第二閘極線分別設置於與第二閘極線電性連接之一第一閘極線的相對兩側，且第一共用線與對應的第二閘極線於結構上分離。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之顯示裝置10的剖面示意圖。
請參照圖1，顯示裝置10包括畫素陣列基板100、對向基板200及顯示介質300，其中顯示介質300設置於畫素陣列基板100與對向基板200之間。畫素陣列基板100包括第一基板110及元件層120，其中元件層120設置於第一基板110上且位於顯示介質300與第一基板110之間。對向基板200包括第二基板210，其中第二基板210設置於第一基板110的對向，且顯示介質300位於第一基板110與第二基板210之間。
在本實施例中，第一基板110的材質可為玻璃、石英、有機聚合物、或是其它可適用的材料；第二基板210的材質可為玻璃、石英、有機聚合物、或是其它可適用的材料。
在本實施例中，顯示介質300例如是液晶。然而，本發明不限於此，在其它實施例中，顯示介質300也可以是有機電致發光層或其它可適用的材料。
圖2為本發明一實施例之畫素陣列基板100、第一轉接元件T1、第二轉接元件T2及第三轉接元件T3的俯視示意圖。
請參照圖1及圖2，畫素陣列基板100的元件層120包括多條資料線DL、多條第一閘極線HG、多個畫素結構PX及多條第二閘極線VG。
請參照圖2，多條資料線DL設置於第一基板110上且在第一方向D1上排列。多條第一閘極線HG設置於第一基板110上且在第二方向D2上排列，其中第一方向D1與第二方向D2交錯。舉例而言，在本實施例中，第一方向D1與第二方向D2實質上可垂直，但本發明不以此為限。
在本實施例中，資料線DL與第一閘極線HG是屬於不同的膜層。舉例而言，在本實施例中，第一閘極線HG可屬於第一金屬層，資料線DL可屬於第二金屬層，但本發明不以此為限。基於導電性的考量，在本實施例中，資料線DL與第一閘極線HG是使用金屬材料；但本發明不限於此，在其他實施例中，資料線DL及/或第一閘極線HG也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
多個畫素結構PX設置於第一基板110上，且電性連接多條資料線DL及多條第一閘極線HG。具體而言，在本實施例中，每一畫素結構PX可包括一薄膜電晶體（未繪示）和一畫素電極（未繪示），其中所述薄膜電晶體具有第一端、第二端及控制端，所述薄膜電晶體的第一端電性連接至對應的一條資料線DL，所述薄膜電晶體的控制端電性連接至對應的一第一閘極線HG，且所述薄膜電晶體的第二端電性連接至所述畫素電極。
多條第二閘極線VG設置於第一基板110上，其中多條資料線DL及多條第二閘極線VG在第一方向D1上排列，且多條第二閘極線VG電性連接至多條第一閘極線HG。
具體而言，在本實施例中，多個畫素結構PX排成多個畫素行Cpx及多個畫素列Rpx，多個畫素行Cpx在第一方向D1上排列，每一畫素行Cpx的多個畫素PX在第二方向D2上排列，多個畫素列Rpx在第二方向D2上排列，每一畫素列Rpx的多個畫素PX在第一方向D1上排列；在畫素陣列基板100的俯視圖中，每一第二閘極線VG是設置於相鄰兩畫素行Cpx之間。也就是說，多條第二閘極線VG是穿插在畫素陣列基板100的主動區（active area）內，且每一第二閘極線VG是在所述主動區內與對應的至少一條第一閘極線HG電性連接。
舉例而言，在本實施例中，多條第一閘極線HG包括在第二方向D2上依序排列的第一閘極線HG1、第一閘極線HG2、第一閘極線HG3、第一閘極線HG4、第一閘極線HG5及第一閘極線HG6，多條第二閘極線VG包括在第一方向D1上依序排列的第二閘極線VG1、第二閘極線VG2、第二閘極線VG3、第二閘極線VG4、第二閘極線VG5及第二閘極線VG6，第二閘極線VG1、第二閘極線VG2、第二閘極線VG3、第二閘極線VG4、第二閘極線VG5及第二閘極線VG6可分別與第一閘極線HG1、第一閘極線HG2、第一閘極線HG3、第一閘極線HG4、第一閘極線HG5及第一閘極線HG6電性連接。然而，本發明不限於此，在其它實施例中，多條第二閘極線VG與多條第一閘極線HG也可利用其它方式彼此連接。
請參照圖1及圖2，值得注意的是，畫素陣列基板100的元件層120還包括多條第一共用線CL1。請參照圖2，多條第一共用線CL1設置於第一基板110上。在畫素陣列基板100的俯視圖中，每一第一共用線CL1與對應的一條第二閘極線VG設置於相鄰的兩畫素行Cpx之間，每一第一共用線CL1及對應的一條第二閘極線VG分別設置於與第二閘極線VG電性連接之一第一閘極線HG的相對兩側，且每一第一共用線CL1與對應的一條第二閘極線VG於結構上分離。
舉例而言，在本實施例中，多條第二閘極線VG包括分別與第一閘極線HG1、第一閘極線HG2、第一閘極線HG3、第一閘極線HG4、第一閘極線HG5及第一閘極線HG6電性連接的第二閘極線VG1、第二閘極線VG2、第二閘極線VG3、第二閘極線VG4、第二閘極線VG5及第二閘極線VG6；多條第一共用線CL1包括分別與第二閘極線VG1、第二閘極線VG2、第二閘極線VG3、第二閘極線VG4、第二閘極線VG5及第二閘極線VG6對應的第一共用線CL11、第一共用線CL12、第一共用線CL13、第一共用線CL14、第一共用線CL15及第一共用線CL16；在畫素陣列基板100的俯視圖中，第一共用線CL11及第二閘極線VG1分別設置於與第二閘極線VG1電性連接之第一閘極線HG1的相對兩側，且第一共用線CL11與第二閘極線VG1於結構上分離；第一共用線CL12及第二閘極線VG2分別設置於與第二閘極線VG2電性連接之第一閘極線HG2的相對兩側，且第一共用線CL12與第二閘極線VG2於結構上分離；第一共用線CL13及第二閘極線VG3分別設置於與第二閘極線VG3電性連接之第一閘極線HG3的相對兩側，且第一共用線CL13與第二閘極線VG3於結構上分離；第一共用線CL14及第二閘極線VG4分別設置於與第二閘極線VG4電性連接之第一閘極線HG4的相對兩側，且第一共用線CL14與第二閘極線VG4於結構上分離；第一共用線CL15及第二閘極線VG5分別設置於與第二閘極線VG5電性連接之第一閘極線HG5的相對兩側，且第一共用線CL15與第二閘極線VG5於結構上分離；第一共用線CL16及第二閘極線VG6分別設置於與第二閘極線VG6電性連接之第一閘極線HG6的相對兩側，且第一共用線CL16與第二閘極線VG6於結構上分離。
值得一提的是，透過第一共用線CL1的設置，無論畫素結構PX旁是否設有第二閘極線VG，多個畫素結構PX可感受到相同或相近的電場分佈，進而能提升顯示品質。
在本實施例中，第一共用線CL1的訊號與第二閘極線VG的閘極關閉訊號實質上相同。具體而言，在本實施例中，無論是在第二閘極線VG的訊號為閘極關閉訊號或閘極開啟訊號時，第一共用線CL1的訊號都可固定為所述閘極關閉訊號。舉例而言，在本實施例中，所述閘極關閉訊號可是-9伏特～-10伏特之間的一直流電訊號，但本發明不以此為限。
在本實施例中，第一共用線CL1與第一閘極線HG屬於不同的膜層。舉例而言，在本實施例中，第一閘極線HG可屬於第一金屬層，第一共用線CL1可屬於第二金屬層，但本發明不以此為限。基於導電性的考量，在本實施例中，第一共用線CL1是使用金屬材料。但本發明不限於此，在其他實施例中，第一共用線CL1也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖1及圖2，在本實施例中，畫素陣列基板100的元件層120還包括一第一周邊走線L1。請參照圖2，第一周邊走線L1設置於第一基板110上且位於多個畫素結構PX的第一側S1。多條第一共用線CL1電性連接至第一周邊走線L1。
請參照圖1及圖2，在本實施例中，畫素陣列基板100的元件層120還包括多條第二共用線CL2。請參照圖2，多條第二共用線CL2設置於第一基板110上，多個第二閘極線VG及多條第二共用線CL2在第一方向D1上排列，且每一第二共用線CL2設置於相鄰兩畫素行Cpx之間。具體而言，多個畫素行Cpx之間具有多個佈局面積，而第二共用線CL2是設置於未設有第二閘極線VG及第一共用線CL1的所述佈局面積上。
在本實施例中，第二共用線CL2與第一閘極線HG屬於不同的膜層。舉例而言，在本實施例中，第一閘極線HG可屬於第一金屬層，第二共用線CL2可屬於第二金屬層，但本發明不以此為限。基於導電性的考量，在本實施例中，第二共用線CL2是使用金屬材料。但本發明不限於此，在其他實施例中，第二共用線CL2也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖1及圖2，在本實施例中，畫素陣列基板100的元件層120還包括一第二周邊走線L2。請參照圖2，第二周邊走線L2設置於第一基板110上且位於多個畫素結構PX的第二側S2，多條第二共用線CL2電性連接至第二周邊走線L2。
在本實施例中，每一第二共用線CL2之靠近第二周邊走線L2的一端是電性連接至第二周邊走線L2，而每一第二共用線CL2之遠離第二周邊走線L2的另一端可選擇性地與第一周邊走線L1分離，但本發明不以此為限。
請參照圖2，每一第一閘極線HG與n條第二閘極線VG電性連接，n為正整數，每一第一閘極線HG與n條第二閘極線VG具有在第一方向D1上依序排列的第1～n個連接點（或稱接觸點）C，多條第二閘極線VG包括在第一方向D1上依序排列的第1～n個第二閘極線群Gvg，第1～n個第二閘極線群Gvg之第m個第二閘極線群Gvg的多條第二閘極線VG與對應的多條第一閘極線HG具有第1～n個連接點C的第m個連接點C，m為正整數，且n≥m≥1。
舉例而言，在本實施例中，n=3，每一第一閘極線HG與對應的3條第二閘極線VG電性連接，每一第一閘極線HG與對應的3條第二閘極線VG具有在第一方向D1上依序排列的第1～3個連接點C1、C2、C3，多條第二閘極線VG包括在第一方向D1上依序排列的第1～3個第二閘極線群Gvg1、Gvg2、Gvg3，第1個第二閘極線群Gvg1的多條第二閘極線VG1～VG6與對應的多條第一閘極線HG1～HL6具有多個第1個連接點C1，第2個第二閘極線群Gvg2的多條第二閘極線VG1～VG6與對應的多條第一閘極線HG1～HG6具有多個第2個連接點C2，且第3個第二閘極線群Gvg3的多條第二閘極線VG1～VG6與對應的多條第一閘極線HG1～HG6具有多個第3個連接點C3。
圖3為本發明一實施例之對向基板200、第一轉接元件T1、第二轉接元件T2及第三轉接元件T3的俯視示意圖。
請參照圖1及圖3，在本實施例中，顯示裝置10的對向基板200可選擇性地包括共用電極220，其中共用電極220設置於第二基板210上且位於第二基板210與顯示介質300之間。請參照圖2及圖3，在本實施例中，共用電極220是一整面電極，且重疊於所有的畫素結構PX，但本發明不以此為限。
在本實施例中，共用電極220例如是透明導電層，其包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。
請參照圖1及圖2，在本實施例中，畫素陣列基板100的元件層120還包括多個共用墊組Gp1a、Gp1b、Gp1c及n個第二共用墊p2a、p2b、p2c。請參照圖2，多個共用墊組Gp1a、Gp1b、Gp1c設置於第一基板110上，分別對應第1～n個第二閘極線群Gvg1、Gvgl2、Gvgl3設置，且位於多個畫素結構PX的第二側S2。每一共用墊組Gp1a、Gp1b、Gp1c包括於結構上分離的多個第一共用墊p1a、p1b、p1c。n個第二共用墊p2a、p2b、p2c設置於第一基板110上，分別對應第1～n個第二閘極線群Gvg1、Gvgl2、Gvgl3設置，且位於多個畫素結構PX的第一側S1。
舉例而言，在本實施例中，n=3，畫素陣列基板100包括3個共用墊組Gp1a、Gp1b、Gp1c及3個第二共用墊p2a、p2b、p2c。3個共用墊組Gp1a、Gp1b、Gp1c分別對應第1～3個第二閘極線群Gvg1、Gvg2、Gvg3設置，且位於多個畫素結構PX的第二側S2。3個第二共用墊p2a、p2b、p2c設置於第一基板110上，分別對應第1～3個第二閘極線群Gvg1、Gvg2、Gvg3設置，且位於多個畫素結構PX的第一側S1。
在本實施例中，同一共用墊組Gp1a的多個第一共用墊p1a分散在對應之一第二閘極線群Gvg1的多條第二閘極線VG1～VG6的一側，與第二閘極線群Gvg1對應之一第二共用墊p2a設置在第二閘極線群Gvg1的多條第二閘極線VG1～VG6的另一側，且第二共用墊p2a可位於第二閘極線群Gvg1中最長的一條第二閘極線VG6旁。
請參照圖1、圖2及圖3，在本實施例中，顯示裝置10還包括多個第一轉接元件T1，設置於畫素陣列基板100的元件層120與對向基板200的共用電極220之間。多個第一轉接元件T1分別設置於多個共用墊組Gp1a、Gp1b、Gp1c的多個第一共用墊p1a、p1b、p1c上，且電性連接至多個第一共用墊p1a、p1b、p1c及共用電極220的第一部221。
在本實施例中，顯示裝置10還包括n個第二轉接元件T2，設置於畫素陣列基板100的元件層120與對向基板200的共用電極220之間。n個第二轉接元件T2分別設置於n個第二共用墊p2a、p2b、p2c上，且電性連接至n個第二共用墊p2a、p2b、p2c及共用電極220的第二部222。
在本實施例中，一共用墊組Gp1a及一第二共用墊p2a對應同一個第二閘極線群Gvg1，且第二共用墊p2a的電位大於共用墊組Gp1a之多個第一共用墊p1a的電位。藉此，分別與設置於第一共用墊p1a上之第一轉接元件T1及設置於第二共用墊p2a上之第二轉接元件T2電性連接的共用電極220的第一部221與第二部222之間會形成一電位分佈，所述電位分佈能補償因第二閘極線群Gvg1之多條第二閘極線VG1～VG6的阻抗不一所造成的亮度差異。
在本實施例中，多個第一共用墊p1a、p1b、p1c是分別透過多條導線Lp1a、Lp1b、Lp1c電性連接至一驅動元件（未繪示），多個第二共用墊p2a、p2b、p2c是分別透過多條導線Lp2a、Lp2b、Lp2c電性連接至一驅動元件（未繪示），且多條導線Lp1a、Lp1b、Lp1c、Lp2a、Lp2b、Lp2c於結構上彼此分離。換言之，多個第一共用墊p1a、p1b、p1c及多個第二共用墊p2a、p2b、p2c的多個電位可被獨立控制，多個第一共用墊p1a、p1b、p1c及多個第二共用墊p2a、p2b、p2c的電位大小可視實際需求調整之。
請參照圖1及圖2，在本實施例中，畫素陣列基板100的元件層120還包括第三共用墊p3。請參照圖2，第三共用墊p3設置於第一基板110上，且位於多個畫素結構PX的第一側S1。第三共用墊p3及多個第二共用墊p2a、p2b、p2c在第一方向D1上依序排列且於結構上彼此分離，第三共用墊p3對應第1個第二閘極線群Gvg1設置，而第三共用墊p3的電位大於多個第二共用墊p2a、p2b、p2c的電位。在本實施例中，第三共用墊p3的電位也大於第一共用墊p1a、p1b、p1c的電位；舉例而言，第三共用墊p3與第一共用墊p1a、p1b、p1c之任一者的電位差可相差1伏特或1伏特以上，但本發明不以此為限。
請參照圖1、圖2及圖3，在本實施例中，顯示裝置10還包括第三轉接元件T3，設置於畫素陣列基板100的元件層120與對向基板200的共用電極220之間。第三轉接元件T3設置於第三共用墊p3上，且電性連接至第三共用墊p3及共用電極220的第三部223。
在本實施例中，第三共用墊p3是透過導線Lp3電性連接至所述驅動元件，且導線Lp3和與第一共用墊p1a、p1b、p1c及第二共用墊p2a、p2b、p2c電性連接的多條導線Lp1a、Lp1b、Lp1c、Lp2a、Lp2b、Lp2c於結構上彼此分離。換言之，第三共用墊p3的電位可被獨立控制，第三共用墊p3的電位大小可視實際需求調整之。
在本實施例中，第一轉接元件T1、第二轉接元件T2及第三轉接元件T3包括導電球（例如：金球），但本發明不以此為限。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖4為本發明一實施例之畫素陣列基板100A、第一轉接元件T1、第二轉接元件T2及第三轉接元件T3的俯視示意圖。
圖4的畫素陣列基板100A與圖2的畫素陣列基板100類似，兩者的差異在於：在圖4的實施例中，每一第二共用線CL2的兩端可分別電性連接至第一周邊走線L1及第二周邊走線L2。
請參照圖4，在本實施例中，輸入至第一周邊走線L1的訊號及輸入至第二周邊走線L2的訊號可被獨立控制。具體而言，第一周邊走線L1及第二周邊走線L2是分別透過各自的導線Ll1及導線Ll2電性連接至所述驅動元件，且導線Ll1及導線Ll2於結構上彼此分離。舉例而言，在本實施例中，輸入至第一周邊走線L1的訊號及輸入至第二周邊走線L2的訊號可以選擇性地相同。舉例而言，輸入至第一周邊走線L1的訊號及輸入至第二周邊走線L2的訊號可皆與第二閘極線VG的閘極關閉訊號相同。然而，本發明不限於此，在其它實施例中，輸入至第一周邊走線L1的訊號及輸入至第二周邊走線L2的訊號也可不同。
圖5為本發明一實施例之畫素陣列基板100B及第一轉接元件T1的俯視的上視示意圖。
圖5的畫素陣列基板100B與圖2的畫素陣列基板100類似，兩者的差異在於：在圖2的實施例中，n為3，亦即，每一第一閘極線HG與3條第二閘極線VG電性連接；但在圖5的實施例中，n為4，亦即，每一第一閘極線HG與4條第二閘極線VG電性連接。然而，本發明不限於此，與每一第一閘極線HG電性連接之第二閘極線VG的數量（即n）可視實際需求而定。
具體而言，多個畫素結構PX排成x個畫素行Cpx及y個畫素列Rpx，其中x個畫素行Cpx在第一方向D1上排列，y個畫素列Rpx在第二方向D2上排列，x及y為大於2的正整數。每一畫素結構PX在第一方向D1及第二方向D2上分別具有第一寬度a1及第二寬度a2。第一寬度a1可指分別位於同一畫素結構PX之左右兩側且相鄰之兩第二閘極線VG的距離，第一寬度a1可指分別位於同一畫素結構PX之左右兩側且相鄰之一第二閘極線VG及一第一共用線CL1的距離，第一寬度a1可指分別位於同一畫素結構PX之左右兩側且相鄰之兩第一共用線CL1的距離，第一寬度a1可指分別位於同一畫素結構PX之左右兩側且相鄰之一第一共用線CL1及一第二共用線CL2的距離，或者第一寬度a1可指分別位於同一畫素結構PX之兩側且相鄰之一第二閘極線VG及一第二共用線CL2的距離。第二寬度a2可指位於同一畫素結構PX之上下兩側且相鄰之兩第一閘極線HG的距離。若(a1∙x+a2∙y)>2000000，則n以等於2為佳。若2000000>(a1∙x+a2∙y)>2400000，則n以等於3為佳。若2400000>(a1∙x+a2∙y)>3000000，則n以等於4為佳。若(a1∙x+a2∙y)>3000000，則n以等於5為佳。
圖6為本發明一實施例之畫素陣列基板100C及第一轉接元件T1的俯視示意圖。
圖6的畫素陣列基板100C與圖2的畫素陣列基板100類似，兩者的差異在於：多條第二閘極線VG與多條第一閘極線HG的連接方式不同。
請參照圖6，具體而言，在本實施例中，多條第一閘極線HG在第二方向D2上依序排列，且多條第一閘極線HG包括奇數條第一閘極線HG及偶數條第一閘極線HG。奇數條第一閘極線HG包括第(1＋2∙K)條第一閘極線HG，K=0, 1,…, p，p為大於或等於2的正整數。偶數條第一閘極線HG包括第2L條第一閘極線HG，L=1, 2,…, q，q為大於或等於3的正整數。多條第二閘極線VG包括在第一方向D1上依序排列的第1～(p+1)條第二閘極線VG及第(p+2)~(p+q+1)條第二閘極線VG。第1～(p+1)條第二閘極線VG分別電性連接至第(1＋2∙K)條第一閘極線HG，且第(p+2)～(p+q+1)條第二閘極線VG分別電性連接至第2L條第一閘極線HG。
舉例而言，在本實施例中，p=2，K=0, 1, 2，奇數條第一閘極線HG包括第1、3、5條第一閘極線HG1、HG3、HG5；q=3，L=1, 2, 3，偶數條第一閘極線HG包括第2、4、6條第一閘極線HG2、HG4、HG6；多條第二閘極線VG包括在第一方向D1上依序排列的第1～3條第二閘極線VG1～VG3及第4~6條第二閘極線VG4～VG6；第1～3條第二閘極線VG1～VG3分別電性連接至第1、3、5條第一閘極線HG1、HG3、HG5，且第4～6條第二閘極線VG4～VG6分別電性連接至第2、4、6條第一閘極線HG2、HG4、HG6。換言之，在本實施例中，同一第二閘極線群Gvg之多條第二閘極線VG與多條第一閘極線HG的多個連接點C（例如：第1～3條第二閘極線VG1～VG3與第1、3、5條第一閘極線HG1、HG3、HG5的多個連接點C及第4～6條第二閘極線VG4～VG6與第2、4、6條第一閘極線HG2、HG4、HG6的多個連接點C）大致上可沿著互相平行的多條斜線K分佈。
圖7為本發明一實施例之畫素陣列基板100D及第一轉接元件T1的俯視示意圖。
圖7的畫素陣列基板100D與圖2的畫素陣列基板100類似，兩者的差異在於：多條第二閘極線VG與多條第一閘極線HG的連接方式不同。
請參照圖7，具體而言，具體而言，在本實施例中，多條第一閘極線HG在第二方向D2上依序排列，且多條第一閘極線HG包括奇數條第一閘極線HG及偶數條第一閘極線HG。奇數條第一閘極線HG包括第(1＋2∙K)條第一閘極線HG，K=0, 1,…, p，p為大於或等於2的正整數。偶數條第一閘極線HG包括第2L條第一閘極線HG，L=1, 2,…, q，q為大於或等於3的正整數。多條第二閘極線VG包括在第一方向D1上依序排列的第1～(p+1)條第二閘極線VG及第(p+2)~(p+q+1)條第二閘極線VG。第1～(p+1)條第二閘極線VG分別電性連接至第(1＋2∙K)條第一閘極線HG，且第(p+q+1)～(p+2)條第二閘極線VG分別電性連接至第2L條第一閘極線HG。
舉例而言，在本實施例中，p=2，K=0, 1, 2，奇數條第一閘極線HG包括第1、3、5條第一閘極線HG1、HG3、HG5；q=3，L=1, 2, 3，偶數條第一閘極線HG包括第2、4、6條第一閘極線HG2、HG4、HG6；多條第二閘極線VG包括在第一方向D1上依序排列的第1～3條第二閘極線VG1～VG3及第4~6條第二閘極線VG4～VG6；第1～3條第二閘極線VG1～VG3分別電性連接至第1、3、5條第一閘極線HG1、HG3、HG5，且第6～4條第二閘極線VG6～VG4分別電性連接至第2、4、6條第一閘極線HG2、HG4、HG6。換言之，在本實施例中，同一第二閘極線群Gvg之多條第二閘極線VG與多條第一閘極線HG的多個連接點C（例如：第1～3條第二閘極線VG1～VG3與第1、3、5條第一閘極線HG1、HG3、HG5的多個連接點C及第6～4條第二閘極線VG4～VG6與第2、4、6條第一閘極線HG2、HG4、HG6的多個連接點C）大致上呈V字型分佈。
10:顯示裝置 100、100A、100B、100C、100D:畫素陣列基板 110:第一基板 120:元件層 200:對向基板 210:第二基板 220:共用電極 221:第一部 222:第二部 223:第三部 300:顯示介質 a1:第一寬度 a2:第二寬度 Cpx:畫素行 C、C1、C2、C3:連接點 CL1、CL11、CL12、CL13、CL14、CL15、CL16:第一共用線 CL2:第二共用線 D1:第一方向 D2:第二方向 DL:資料線 Gvg、Gvg1、Gvg2、Gvg3:第二閘極線群 Gp1a、Gp1b、Gp1c:共用墊組 HG、HG1、HG2、HG3、HG4、HG5、HG6:第一閘極線 K:斜線 L1:第一周邊走線 L2:第二周邊走線 Lp1a、Lp1b、Lp1c、Lp2a、Lp2b、Lp2c、Lp3、Ll1、Ll2:導線 PX:畫素結構 p1a、p1b、p1c:第一共用墊 p2a、p2b、p2c:第二共用墊 p3:第三共用墊 Rpx:畫素列 S1:第一側 S2:第二側 T1:第一轉接元件 T2:第二轉接元件 T3:第三轉接元件 VG、VG1、VG2、VG3、VG4、VG5、VG6:第二閘極線
圖1為本發明一實施例之顯示裝置10的剖面示意圖。 圖2為本發明一實施例之畫素陣列基板100、第一轉接元件T1、第二轉接元件T2及第三轉接元件T3的俯視示意圖。 圖3為本發明一實施例之對向基板200、第一轉接元件T1、第二轉接元件T2及第三轉接元件T3的俯視示意圖。 圖4為本發明一實施例之畫素陣列基板100A、第一轉接元件T1、第二轉接元件T2及第三轉接元件T3的俯視示意圖。 圖5為本發明一實施例之畫素陣列基板100B及第一轉接元件T1的俯視的上視示意圖。 圖6為本發明一實施例之畫素陣列基板100C及第一轉接元件T1的俯視示意圖。 圖7為本發明一實施例之畫素陣列基板100D及第一轉接元件T1的俯視示意圖。
100:畫素陣列基板
110:第一基板
Cpx:畫素行
C、C1、C2、C3:連接點
CL1、CL11、CL12、CL13、CL14、CL15、CL16:第一共用線
CL2:第二共用線
D1:第一方向
D2:第二方向
DL:資料線
Gvg、Gvg1、Gvg2、Gvg3:第二閘極線群
Gp1a、Gp1b、Gp1c:共用墊組
HG、HG1、HG2、HG3、HG4、HG5、HG6:第一閘極線
L1:第一周邊走線
L2:第二周邊走線
Lp1a、Lp1b、Lp1c、Lp2a、Lp2b、Lp2c、Lp3:導線
PX:畫素結構
p1a、p1b、p1c:第一共用墊
p2a、p2b、p2c:第二共用墊
p3:第三共用墊
Rpx:畫素列
S1:第一側
S2:第二側
T1:第一轉接元件
T2:第二轉接元件
T3:第三轉接元件
VG、VG1、VG2、VG3、VG4、VG5、VG6:第二閘極線

Claims (17)

  1. 一種顯示裝置，包括： 一第一基板； 多條資料線，設置於該第一基板上，且在一第一方向上排列； 多條第一閘極線，設置於該第一基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯； 多個畫素結構，設置於該第一基板上，且電性連接該些資料線及該些第一閘極線； 多條第二閘極線，設置於該第一基板上，其中該些資料線及該些第二閘極線在該第一方向上排列，且該些第二閘極線電性連接至該些第一閘極線； 多條第一共用線，設置於該第一基板上，其中該些畫素結構排成多個畫素行，該些畫素行在該第一方向上排列，每一該第一共用線與對應的一該第二閘極線設置於該些畫素行的相鄰兩者之間，該第一共用線及對應的該第二閘極線分別設置於與該第二閘極線電性連接之一該第一閘極線的相對兩側，且該第一共用線與對應的該第二閘極線於結構上分離； 一第二基板，設置於該第一基板的對向；以及 一顯示介質，設置於該第一基板與該第二基板之間。
  2. 如申請專利範圍第1項所述的顯示裝置，其中一該第一共用線的訊號與一該第二閘極線的一閘極關閉訊號實質上相同。
  3. 如申請專利範圍第1項所述的顯示裝置，其中每一該第一閘極線與n條第二閘極線電性連接，n為正整數，每一該第一閘極線與該n條第二閘極線具有在該第一方向上依序排列的第1～n個連接點，該些第二閘極線包括在該第一方向上依序排列的第1～n個第二閘極線群，該第1～n個第二閘極線群之第m個第二閘極線群的多條第二閘極線與對應的多條第一閘極線具有該第1～n個連接點的第m個連接點，m為正整數，n≥m≥1，且該顯示裝置更包括： 一共用電極，設置於該第二基板上，且位於該第二基板與該顯示介質之間； 多個共用墊組，設置於該第一基板上，且分別對應該第1～n個第二閘極線群設置，其中該些畫素結構具有相對的一第一側及一第二側，該些共用墊組設置於該些畫素結構的該第二側，且每一該共用墊組包括多個第一共用墊； 多個第一轉接元件，分別設置於該些共用墊組的該些第一共用墊上，且電性連接至該些共用墊組的該些第一共用墊及該共用電極； n個第二共用墊，設置於該第一基板上，分別對應該第1～n個第二閘極線群設置，且位於該些畫素結構的該第一側；以及 n個第二轉接元件，分別設置於該n個第二共用墊上，且電性連接至該n個第二共用墊及該共用電極； 其中該些共用墊組的一共用墊組及該n個第二共用墊的一第二共用墊對應同一個第二閘極線群，且該第二共用墊的電位大於該共用墊組之該些第一共用墊的電位。
  4. 如申請專利範圍第3項所述的顯示裝置，更包括： 一第三共用墊，設置於該第一基板上，且位於該些畫素結構的該第一側，其中該第三共用墊及該些第二共用墊在該第一方向上依序排列且於結構上彼此分離，該第三共用墊對應該第1～n個第二閘極線群的第1個第二閘極線群設置，而該第三共用墊的電位大於對應該些第二共用墊的電位；以及 一第三轉接元件，設置於該第三共用墊上，且電性連接至該第三共用墊及該共用電極。
  5. 如申請專利範圍第1項所述的顯示裝置，更包括： 多條第二共用線，設置於該第一基板上，該些第二閘極線及該些第二共用線在該第一方向上排列，其中每一該第二共用線設置於該些畫素行的相鄰兩者之間； 一第一周邊走線，設置於該第一基板上且位於該些畫素結構的一第一側，其中該些第一共用線電性連接至該第一周邊走線；以及 一第二周邊走線，設置於該第一基板上且位於該些畫素結構的一第二側，其中每一該第二共用線的兩端分別電性連接至該第一周邊走線及該第二周邊走線。
  6. 如申請專利範圍第1項所述的顯示裝置，其中該些第一閘極線包括奇數條第一閘極線及偶數條第一閘極線，該奇數條第一閘極線包括第(1＋2∙K)條第一閘極線，K=0, 1,…, p，p為大於或等於2的正整數，該偶數條第一閘極線包括第2L條第一閘極線，L=1, 2,…, q，q為大於或等於3的正整數；該些第二閘極線包括在該第一方向上依序排列的第1～(p+1)條第二閘極線及第(p+2)~(p+q+1)條第二閘極線；該第1～(p+1)條第二閘極線電性連接至該第(1＋2∙K)條第一閘極線，且該第(p+2)～(p+q+1)條第二閘極線電性連接至該第2L條第一閘極線。
  7. 如申請專利範圍第6項所述的顯示裝置，其中該第1～(p+1)條第二閘極線與該第(1＋2∙K)條第一閘極線的多個連接點以及該第(p+2)～(p+q+1)條第二閘極線與該第2L條的多個連接點大致上沿著互相平行的多條斜線分佈。
  8. 如申請專利範圍第6項所述的顯示裝置，其中該第1～(p+1)條第二閘極線與該第(1＋2∙K)條第一閘極線的多個連接點以及該第(p+2)～(p+q+1)條第二閘極線與該第2L條的多個連接點大致上呈V字型分佈。
  9. 一種顯示裝置，包括： 一第一基板； 多條資料線，設置於該第一基板上，且在一第一方向上排列； 多條第一閘極線，設置於該第一基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯； 多個畫素結構，設置於該第一基板上，電性連接該些資料線及該些第一閘極線，且在排成x個畫素行及y個畫素列，其中該x個畫素行在該第一方向上排列，該y個畫素列在該第二方向上排列，x及y為大於2的正整數，一該畫素結構在該第一方向及該第二方向上分別具有一第一寬度a1及一第二寬度a2； 多條第二閘極線，設置於該第一基板上，其中該些資料線及該些第二閘極線在該第一方向上排列，且該些第二閘極線電性連接至該些第一閘極線； 一第二基板，設置於該第一基板的對向；以及 一顯示介質，設置於該第一基板與該第二基板之間； 其中，每一該第一閘極線與n條第二閘極線電性連接； (a1∙x+a2∙y)>2000000，且n=2；或 2000000>(a1∙x+a2∙y)>2400000，且n=3；或 2400000>(a1∙x+a2∙y)>3000000，且n=4；或 (a1∙x+a2∙y)>3000000，且n=5。
  10. 如申請專利範圍第9項所述的顯示裝置，更包括： 多條第一共用線，設置於該第一基板上，其中每一該第一共用線與對應的一該第二閘極線設置於該x個畫素行的相鄰兩者之間，該第一共用線及對應的該第二閘極線分別設置於與該第二閘極線電性連接之一該第一閘極線的相對兩側，且該第一共用線與對應的該第二閘極線於結構上分離。
  11. 如申請專利範圍第10項所述的顯示裝置，其中一該第一共用線的訊號與一該第二閘極線的一閘極關閉訊號實質上相同。
  12. 如申請專利範圍第9項所述的顯示裝置，其中每一該第一閘極線與n條第二閘極線電性連接，n為正整數，每一該第一閘極線與該n條第二閘極線具有在該第一方向上依序排列的第1～n個連接點，該些第二閘極線包括在該第一方向上依序排列的第1～n個第二閘極線群，該第1～n個第二閘極線群之第m個第二閘極線群的多條第二閘極線與對應的多條第一閘極線具有該第1～n個連接點的第m個連接點，m為正整數，n≥m≥1，且該顯示裝置更包括： 一共用電極，設置於該第二基板上，且位於該第二基板與該顯示介質之間； 多個共用墊組，設置於該第一基板上，且分別對應該第1～n個第二閘極線群設置，其中該些畫素結構具有相對的一第一側及一第二側，該些共用墊組設置於該些畫素結構的該第二側，且每一該共用墊組包括多個第一共用墊； 多個第一轉接元件，分別設置於該些共用墊組的該些第一共用墊上，且電性連接至該些共用墊組的該些第一共用墊及該共用電極； n個第二共用墊，設置於該第一基板上，分別對應該第1～n個第二閘極線群設置，且位於該些畫素結構的該第一側；以及 n個第二轉接元件，分別設置於該n個第二共用墊上，且電性連接至該n個第二共用墊及該共用電極； 其中該些共用墊組的一共用墊組及該n個第二共用墊的一第二共用墊對應同一個第二閘極線群，且該第二共用墊的電位大於該共用墊組之該些第一共用墊的電位。
  13. 如申請專利範圍第12項所述的顯示裝置，更包括： 一第三共用墊，設置於該第一基板上，且位於該些畫素結構的該第一側，其中該第三共用墊及該些第二共用墊在該第一方向上依序排列且於結構上彼此分離，該第三共用墊對應該第1～n個第二閘極線群的該第1個第二閘極線群設置，而該第三共用墊的電位大於對應該些第二共用墊的電位；以及 一第三轉接元件，分別設置於該第三共用墊上，且電性連接至該第三共用墊及該共用電極。
  14. 如申請專利範圍第9項所述的顯示裝置，更包括： 多條第二共用線，設置於該第一基板上，該些第二閘極線及該些第二共用線在該第一方向上排列，其中每一該第二共用線設置於該些畫素行的相鄰兩者之間； 一第一周邊走線，設置於該第一基板上且位於該些畫素結構的一第一側，其中該些第一共用線電性連接至該第一周邊走線；以及 一第二周邊走線，設置於該第一基板上且位於該些畫素結構的一第二側，其中每一該第二共用線的兩端分別電性連接至該第一周邊走線及該第二周邊走線。
  15. 如申請專利範圍第9項所述的顯示裝置，其中該些第一閘極線包括奇數條第一閘極線及偶數條第一閘極線，該奇數條第一閘極線包括第(1＋2∙K)條第一閘極線，K=0, 1,…, p，p為大於或等於2的正整數，該偶數條第一閘極線包括第2L條第一閘極線，L=1, 2,…, q，q為大於或等於3的正整數；該些第二閘極線包括在該第一方向上依序排列的第1～(p+1)條第二閘極線及第(p+2)~(p+q+1)條第二閘極線；該第1～(p+1)條第二閘極線電性連接至該第(1＋2∙K)條第一閘極線，且該第(p+2)～(p+q+1)條第二閘極線電性連接至該第2L條第一閘極線。
  16. 如申請專利範圍第15項所述的顯示裝置，其中該第1～(p+1)條第二閘極線與該第(1＋2∙K)條第一閘極線的多個連接點以及該第(p+2)～(p+q+1)條第二閘極線與該第2L條的多個連接點大致上沿互相平行的多條斜線分佈。
  17. 如申請專利範圍第15項所述的顯示裝置，其中該第1～(p+1)條第二閘極線與該第(1＋2∙K)條第一閘極線的多個連接點以及該第(p+2)～(p+q+1)條第二閘極線與該第2L條的多個連接點大致上呈V字型分佈。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767701B (zh) * 2021-05-13 2022-06-11 友達光電股份有限公司 電路基板以及檢測方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11305681A (ja) * 1998-04-17 1999-11-05 Casio Comput Co Ltd 表示装置
JP4472116B2 (ja) * 2000-05-19 2010-06-02 Ｎｅｃ液晶テクノロジー株式会社 アクティブマトリクス型液晶表示装置
TW469496B (en) * 2001-01-19 2001-12-21 Hannstar Display Corp Electrode arrangement structure of In-Plane switching mode LCD
KR20080008562A (ko) * 2006-07-20 2008-01-24 삼성전자주식회사 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치
CN101201469B (zh) * 2006-12-13 2010-11-24 群康科技(深圳)有限公司 液晶显示面板及其修补方法
TWI374324B (en) * 2007-12-17 2012-10-11 Au Optronics Corp Active device array substrate and driving method thereof
CN201289561Y (zh) * 2008-11-17 2009-08-12 上海广电光电子有限公司 液晶显示装置
CN102081246A (zh) * 2009-12-01 2011-06-01 群康科技(深圳)有限公司 液晶显示面板及液晶显示装置
JP5482393B2 (ja) * 2010-04-08 2014-05-07 ソニー株式会社 表示装置、表示装置のレイアウト方法、及び、電子機器
KR101739801B1 (ko) * 2010-05-28 2017-05-26 삼성디스플레이 주식회사 액정 표시 장치 및 그의 제조 방법
CN102403320B (zh) * 2010-09-16 2015-05-20 上海天马微电子有限公司 阵列基板及其制作方法、液晶显示面板
KR101717076B1 (ko) * 2010-11-20 2017-03-17 엘지디스플레이 주식회사 네로우 베젤 타입 어레이 기판 및 이를 구비한 액정표시장치
KR101842537B1 (ko) * 2010-11-25 2018-03-28 삼성디스플레이 주식회사 액정 표시 장치 및 액정 표시 장치의 어레이 기판
CN102540585B (zh) * 2010-12-09 2014-12-24 群创光电股份有限公司 液晶面板及应用该液晶面板的液晶显示装置
TWM432061U (en) 2012-01-05 2012-06-21 Chunghwa Picture Tubes Ltd Pixel array substrate
KR101991675B1 (ko) * 2012-08-10 2019-06-25 엘지디스플레이 주식회사 액정표시장치
US9646559B2 (en) * 2012-08-10 2017-05-09 Lg Display Co., Ltd. Liquid crystal display device
KR101991674B1 (ko) * 2012-08-10 2019-06-25 엘지디스플레이 주식회사 액정표시장치
KR101325325B1 (ko) * 2012-11-30 2013-11-08 엘지디스플레이 주식회사 액정표시장치와 그 제조 방법
KR101906248B1 (ko) * 2012-12-13 2018-10-11 엘지디스플레이 주식회사 액정 디스플레이 장치
KR102009388B1 (ko) * 2012-12-13 2019-08-12 엘지디스플레이 주식회사 액정 디스플레이 장치
KR102007831B1 (ko) * 2012-12-14 2019-08-06 엘지디스플레이 주식회사 네로우 베젤 타입 액정표시장치용 어레이 기판
KR102059785B1 (ko) * 2013-04-30 2019-12-27 엘지디스플레이 주식회사 네로우 베젤 타입 액정표시장치용 어레이 기판
KR102081598B1 (ko) * 2013-05-31 2020-02-26 엘지디스플레이 주식회사 네로우 베젤 타입 액정표시장치용 어레이 기판 및 이의 제조방법
KR102016568B1 (ko) * 2013-06-27 2019-08-30 엘지디스플레이 주식회사 네로우 베젤을 갖는 표시장치와 그 제조 방법
KR102049738B1 (ko) * 2013-09-11 2019-11-28 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR102052741B1 (ko) * 2013-09-23 2019-12-06 엘지디스플레이 주식회사 액정 디스플레이 장치
CN103744239A (zh) * 2013-12-26 2014-04-23 深圳市华星光电技术有限公司 一种内嵌式触控阵列基板结构
KR102164308B1 (ko) * 2013-12-30 2020-10-12 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 액정표시장치
US9990904B2 (en) 2014-01-23 2018-06-05 E Ink Holdings Inc. Pixel array suitable for slim border designs
TWI533269B (zh) * 2014-01-28 2016-05-11 元太科技工業股份有限公司 畫素陣列
CN104505391B (zh) * 2014-12-23 2017-06-27 上海天马微电子有限公司 一种阵列基板及其制造方法和显示面板
TWI550320B (zh) * 2014-12-31 2016-09-21 友達光電股份有限公司 畫素結構
KR102284296B1 (ko) * 2015-01-13 2021-08-03 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
CN104701302A (zh) * 2015-03-18 2015-06-10 合肥京东方光电科技有限公司 阵列基板及其制作方法以及显示装置
CN105425490A (zh) * 2016-01-04 2016-03-23 京东方科技集团股份有限公司 阵列基板和显示装置
CN105870105B (zh) * 2016-04-07 2018-09-04 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板及显示装置
CN106200176A (zh) * 2016-08-25 2016-12-07 深圳市华星光电技术有限公司 显示面板及显示器
CN106504689B (zh) * 2016-11-08 2020-02-11 深圳市华星光电技术有限公司 显示驱动电路及显示面板
CN107219702A (zh) 2017-07-20 2017-09-29 深圳市华星光电技术有限公司 一种阵列基板及其制造方法、液晶显示装置
CN109387965A (zh) * 2017-08-03 2019-02-26 中华映管股份有限公司 像素阵列基板
TWI706554B (zh) * 2017-12-13 2020-10-01 友達光電股份有限公司 畫素陣列基板及其製造方法
KR102555144B1 (ko) * 2017-12-29 2023-07-12 엘지디스플레이 주식회사 디스플레이 장치
CN208570607U (zh) * 2018-09-06 2019-03-01 京东方科技集团股份有限公司 一种布线结构、阵列基板及显示装置
CN109521613A (zh) * 2018-12-24 2019-03-26 上海天马微电子有限公司 一种阵列基板、其制作方法、显示面板及显示装置

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