TWI722890B - 畫素陣列基板 - Google Patents

Abstract

一種畫素陣列基板，包括多條資料線、多條閘極線、多個畫素結構、多個第一共用元件及多個轉接元件。多條資料線在第一方向上排列，多條閘極線在第二方向上排列，其中第一方向與第二方向交錯。多個畫素結構電性連接資料線及閘極線。資料線及轉接元件在第一方向上排列，且轉接元件電性連接至閘極線。多個轉接元件包括在第一方向上依序排列的第一轉接元件及第二轉接元件。多條閘極線包括分別電性連接至第一轉接元件及第二轉接元件的至少一第一閘極線及至少一第二閘極線。第一轉接元件包括多條第一導線、至少一第二導線及多個屏蔽圖案。多條第一導線與至少一第二導線在第二方向上交替排列且彼此電性連接。第一轉接元件的至少一第二導線跨越至少一第二閘極線。多個屏蔽圖案分別遮蔽多條第一導線，其中至少一屏蔽圖案與至少一第一共用元件電性連接。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板。

隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。

一般而言，顯示裝置包括設置於顯示區的多個畫素結構、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在垂直方向上排列的閘極線須透過在水平方向上排列的轉接線方能電性連接至閘極驅動電路。然而，轉接線的閘極開啟脈衝訊號會影響還在充電中的其它畫素結構的電位，進而造成顯示異常。

本發明提供一種畫素陣列基板，性能佳。

本發明的一種畫素陣列基板，包括基板、多條資料線、多條閘極線、多個畫素結構、多個第一共用元件及多個轉接元件。多條資料線設置於基板上且在第一方向上排列。多條閘極線設置於基板上且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素結構設置於基板上，且分別電性連接資料線及閘極線。多個第一共用元件設置於基板上。多個第一共用元件與多條閘極線在第二方向上排列，且多個第一共用元件與多條閘極線於結構上分離。多個轉接元件設置於基板上。多條資料線及多個轉接元件在第一方向上排列，且多個轉接元件電性連接至多條閘極線。多個轉接元件包括在第一方向上依序排列的第一轉接元件及第二轉接元件。多條閘極線包括至少一第一閘極線及至少一第二閘極線。至少一第一閘極線及至少一第二閘極線分別電性連接至第一轉接元件及第二轉接元件。至少一第一閘極線及至少一第二閘極線在第二方向上依序排列。第一轉接元件包括多條第一導線、至少一第二導線以及多個屏蔽圖案。多條第一導線與至少一第二導線在第二方向上交替排列且彼此電性連接，其中第一轉接元件的至少一第二導線跨越至少一第二閘極線。多個屏蔽圖案分別遮蔽多條第一導線，其中多個屏蔽圖案的至少一者電性連接至多個第一共用元件的至少一者。

基於上述，本發明之畫素陣列基板的轉接元件的閘極開啟脈衝不易影響相鄰畫素結構之畫素電極的電位，有助於提升畫素陣列基板的電性。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明一實施例之畫素陣列基板100的示意圖。

圖2為本發明一實施例之畫素陣列基板100的佈局（layout）的上視透視示意圖。圖2對應圖1的區域R。

圖3為本發明一實施例之畫素陣列基板100的剖面示意圖。圖3對應圖2的剖線A-A’。

圖4為本發明一實施例之畫素陣列基板100的剖面示意圖。圖4對應圖2的剖線B-B’。

請參照圖1，畫素陣列基板100包括基板110。基板110具有一主動區110a及主動區110a外的一周邊區110b。在本實施例中，基板110的材質可以是玻璃、石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷、或其它可適用的材料）、或是其它可適用的材料。

請參照圖1及圖2，畫素陣列基板100還包括多條資料線DL及多條閘極線GL，設置於基板110上。多條資料線DL在第一方向x上排列，多條閘極線GL在第二方向y上排列，其中第一方向x與第二方向y交錯。舉例而言，在本實施例中，第一方向x與第二方向y實質上可垂直，但本發明不以此為限。

在本實施例中，閘極線GL與資料線DL是屬於不同兩膜層。舉例而言，在本實施例中，閘極線GL可屬於第一金屬層，且資料線DL可屬於第二金屬層，但本發明不以此為限。

畫素陣列基板100還包括多個畫素結構PX，設置於基板110的主動區110a上，且電性連接多條資料線DL及多條閘極線GL。舉例而言，在本實施例中，每一畫素結構PX可包括一薄膜電晶體T和畫素電極（未繪示），其中薄膜電晶體T具有第一端Ta、第二端Tb及控制端Tc，薄膜電晶體T的第一端Ta電性連接至對應的一資料線DL，薄膜電晶體T的控制端Tc電性連接至對應的一閘極線GL，薄膜電晶體T的第二端Tb電性連接至所述畫素電極。

畫素陣列基板100還包括多個第一共用元件com1，設置於基板110上。多個第一共用元件com1與多條閘極線GL在第二方向y上排列，且多個第一共用元件com1與多條閘極線GL於結構上分離。舉例而言，在本實施例中，每一第一共用元件com1設置於相鄰兩條閘極線GL之間；第一共用元件com1與畫素結構PX的畫素電極（未繪示）部分地重疊，以形成畫素結構PX之儲存電容的至少一部分。在本實施例中，第一共用元件com1與閘極線GL可屬於同一膜層（例如但不限於：第一金屬層）。

在本實施例中，畫素陣列基板100還包括多個第二共用元件com2，設置於基板110上。多個第二共用元件com2與多條閘極線GL在第二方向y上排列。多個第二共用元件com2與多條閘極線GL於結構上分離。在本實施例中，第二共用元件com2與閘極線GL可屬於同一膜層（例如但不限於：第一金屬層）。

舉例而言，在本實施例中，相鄰的兩條閘極線GL之間可設有一第一共用元件com1及一第二共用元件com2，一畫素結構PX的畫素電極（未繪示）設置於所述相鄰的兩條閘極線GL之間，所述畫素結構PX的畫素電極具有靠近所述畫素結構PX之薄膜電晶體T的第一側邊及遠離所述畫素結構PX之薄膜電晶體T的第二側邊，其中第一共用元件com1可與所述畫素結構PX之畫素電極的第一側邊重疊，而第二共用元件com2可與所述畫素結構PX之畫素電極的第二側邊重疊，但本發明不以此為限。

畫素陣列基板100還包括多個轉接元件gl，設置於基板110上。多條資料線DL及多個轉接元件gl在第一方向x上排列，且多條資料線DL及多個轉接元件gl於結構上分離。具體而言，在本實施例中，多個畫素結構PX排成多個畫素列CPX，每一畫素列CPX的多個畫素結構PX在第二方向y上排列，而每一轉接元件gl是設置於相鄰兩畫素列CPX之間。舉例而言，在本實施例中，轉接元件gl是以設置在分別用以顯示紅色及藍色之相鄰兩畫素列CPX-R、CPX-B之間為佳，但本發明不以此為限。

多個轉接元件gl電性連接至多個閘極線GL。舉例而言，在本實施例中，一個轉接元件gl可電性連接至多條閘極線GL；然而，本發明不限於此，在其它實施例中，一個轉接元件gl也可電性連接至一條閘極線GL。

每一轉接元件gl包括多條第一導線122、至少一第二導線142及多個屏蔽圖案144，其中多條第一導線122與至少一第二導線142在第二方向y上交替排列且彼此電性連接，至少一第二導線142跨越與其它轉接元件gl電性連接的閘極線GL，多個屏蔽圖案144分別遮蔽多條第一導線122，且多個屏蔽圖案144的至少一者電性連接至多個第一共用元件com1的至少一者。

請參照圖1、圖2及圖3，具體而言，在本實施例中，第一導線122與第二導線142分屬於不同的兩膜層，所述兩膜層之間設有絕緣層130，而每一第二導線142的兩端是透過絕緣層130的多個接觸窗132與相鄰兩條第一導線122電性連接。舉例而言，在本實施例中，第一金屬層、絕緣層130及第二金屬層依序設置於基板110上，第一導線122可屬於第一金屬層，而第二導線142可屬於第二金屬層，但本發明不以此為限。

在本實施例中，每一轉接元件gl的第一導線122與至少一閘極線GL具有至少一連接點（或稱接觸點）C，每一轉接元件gl的多個屏蔽圖案144包括第一屏蔽圖案144-1，第一屏蔽圖案144-1遮蔽至少一連接點C，每一轉接元件gl的多個屏蔽圖案144還包括多個第二屏蔽圖案144-2，且多個第二屏蔽圖案144-2分別電性連接至多個第一共用元件com1。

舉例而言，在本實施例中，絕緣層130設置於屏蔽圖案144與第一共用元件com1之間，第二屏蔽圖案144-2會透過絕緣層130的接觸窗134電性連接至第一共用元件com1，接觸窗134於基板110上的垂直投影位於相鄰之多個畫素結構PX於基板110上的多個垂直投影之間。也就是說，轉接元件gl的第二屏蔽圖案144-2是在主動區110a內便與第一共用元件com1電性連接。在本實施例中，屏蔽圖案144可屬於第二金屬層，但本發明不以此為限。

請參照圖1及圖2，在本實施例中，畫素陣列基100更包括設置於基板110之周邊區110b的周邊共用元件com4（繪於圖1），每一轉接元件gl的第一屏蔽圖案144-1由主動區110a延伸至周邊區110b且電性連接至設置於周邊共用元件com4。也就是說，在本實施例中，無論是轉接元件gl的第一屏蔽圖案144-1或第二屏蔽圖案144-2都會電性連接至共用元件而具有一參考電位，以具有良好的屏蔽作用。

請參照圖2，在本實施例中，屏蔽圖案144是用以遮蔽轉接元件gl的第一導線122，以降低轉接元件gl的閘極開啟脈衝對相鄰畫素結構PX造成的干擾；因此，屏蔽圖案144在第一方向x上的寬度W1以大於轉接元件gl之第一導線122在第一方向x上的寬度W2為佳，但本發明不以此為限。

請參照圖1及圖2，在本實施例中，每一轉接元件gl的多條第二導線142會跨越與其它轉接元件gl電性連接的多條閘極線GL，且被跨越多條閘極線GL的多個閘極開啟脈衝會與轉接元件gl的閘極開啟脈衝於時間上重疊。

舉例而言，在本實施例中，多個閘極線GL包括在第二方向y上依序排列的第一閘極線GL1、第二閘極線GL2、第三閘極線GL3及第四閘極線GL4，多個轉接元件gl包括在第一方向x上依序排列的第一轉接元件gl1、第二轉接元件gl2、第三轉接元件gl3及第四轉接元件gl4，其中第一轉接元件gl1與第一閘極線GL1電性連接，第二轉接元件gl2與第二閘極線GL2電性連接，第三轉接元件gl3與第三閘極線GL3電性連接，且第四轉接元件gl4與第四閘極線GL4電性連接。

圖5示出本發明一實施例的多個轉接元件的多個閘極開啟脈衝。

請參照圖1及圖5，第一轉接元件gl1以及與第一轉接元件gl1電性連接的第一閘極線GL1具有第一閘極開啟脈衝Vgl1，第二轉接元件gl2以及與第二轉接元件gl2電性連接的第二閘極線GL2具有第二閘極開啟脈衝Vgl2，第三轉接元件gl3以及與第三轉接元件gl3電性連接的第三閘極線GL3具有第三閘極開啟脈衝Vgl3，第四轉接元件gl4以及與第四轉接元件gl4電性連接的第四閘極線GL4具有第四閘極開啟脈衝Vgl4，第一閘極開啟脈衝Vgl1、第二閘極開啟脈衝Vgl2、第三閘極開啟脈衝Vgl3及第四閘極開啟脈衝Vgl4之每一者的時間長度T1實質上相同，第一閘極開啟脈衝Vgl1、第二閘極開啟脈衝Vgl2、第三閘極開啟脈衝Vgl3及第四閘極開啟脈衝Vgl4以一時間延遲依序開啟第一閘極線GL1、第二閘極線GL2、第三閘極線GL3及第四閘極線GL4，其中時間延遲的時間長度為t1。舉例而言，在本實施例中，t1=T1/3，但本發明不以此為限。

第一轉接元件gl1具有多條第二導線142，每一第二導線142電性連接於相鄰的兩條第一導線122之間，第一轉接元件gl1的多條第二導線142會跨越第二閘極線GL2及第三閘極線GL3，其中第二閘極線GL2及第三閘極線GL3的多個閘極開啟脈衝Vgl2、Vgl3會與第一轉接元件gl1的閘極開啟脈衝Vgl1於時間上重疊。

第二轉接元件gl2具有多條第二導線142，每一第二導線142電性連接於相鄰的兩第一導線122之間，第二轉接元件gl2的多條第二導線142會跨越第三閘極線GL3及第四閘極線GL4，其中第三閘極線GL3及第四閘極線GL4的多個閘極開啟脈衝Vgl3、Vgl4會與第二轉接元件gl2的閘極開啟脈衝Vgl2於時間上重疊。

請參照圖1及圖2，此外，在本實施例中，每一轉接元件gl的第二導線142還跨越第一共用元件com1。具體而言，在本實施例中，第一共用元件com1具有彎曲部com1-a（標示於圖2），且彎曲部com1-a與轉接元件gl的第二導線142交錯。

在本實施例中，畫素陣列基板100還包括多個第三共用元件com3，其中多個第三共用元件com3、多條資料線DL及多個轉接元件gl在第一方向x上排列，多個第三共用元件com3與多個資料線DL於結構上分離。舉例而言，在本實施例中，每一第三共用元件com3可設置於相鄰的多條資料線DL之間且與轉接線gl隔開。

在本實施例中，第三共用元件com3可延伸至周邊區110b且電性連接至周邊共用元件com4；第三共用元件com3可屬於第二金屬層；但本發明不以此為限。

在本實施例中，第二共用元件com2會被彼此相鄰的多個轉接元件gl分成多個部分，其中位於相鄰兩轉接元件gl之間的一部分可與一第三共用元件com3電性連接，而不致於浮置。

舉例而言，在本實施例中，第二共用元件com2具有第一部com2-a、第二部com2-b及第三部com2-c，第一部com2-a、第二部com2-b及第三部com2-c於結構上彼此分離且在第一方向x上依序排列，第一部com2-a及第二部com2-b分別位於第一轉接元件gl1的兩側且與第一轉接元件gl1於結構上分離，第二部com2-b位於第一轉接元件gl1與第二轉接元件gl2之間，第二部com2-b及第三部com2-c分別位於第二轉接元件gl2的兩側且與第二轉接元件gl2於結構上分離，其中第二共用元件com2的第二部com2-b與第三共用元件com3交錯且彼此電性連接。

請參照圖1、圖2及圖4，具體而言，在本實施例中，絕緣層130設置於第二共用元件com2與第三共用元件com3之間，其中第三共用元件com3透過絕緣層130的接觸窗136電性連接至第二共用元件com2的第二部com2-b，接觸窗136於基板110上的垂直投影位於第一轉接元件gl1及第二轉接元件gl2於基板110上的多個垂直投影之間。

綜上所述，本發明一實施例的畫素陣列基板包括多條資料線、多條閘極線、多個畫素結構、多個第一共用元件及多個轉接元件。多條資料線及多個轉接元件在第一方向上排列，多條閘極線在第二方向上排列，且多個轉接元件電性連接至多條閘極線。特別是，轉接元件包括多條第一導線、至少一第二導線和多個屏蔽圖案，其中多條第一導線與至少一第二導線在第二方向上交替排列且彼此電性連接，至少一第二導線會跨越與其它轉接元件電性連接的至少一閘極線，多個屏蔽圖案分別遮蔽多條第一導線，且至少一屏蔽圖案會與至少一第一共用元件電性連接。藉此，轉接元件的閘極開啟脈衝不易影響相鄰畫素結構之畫素電極的電位，有助於提升畫素陣列基板的電性。

此外，在本發明一實施例中，由於轉接元件的第二導線還會跨過第一共用元件，因此第一共用元件在主動區內毋需斷開，而有助於畫素陣列基板的電性檢測。

100:畫素陣列基板 110:基板 110a:主動區 110b:周邊區 122:第一導線 130:絕緣層 132、134、136:接觸窗 142:第二導線 144:屏蔽圖案 144-1:第一屏蔽圖案 144-2:第二屏蔽圖案 A-A’、B-B’:剖線 C:連接點 CPX、CPX-R、CPX-B:畫素列 com1:第一共用元件 com1-a:彎曲部 com2:第二共用元件 com2-a:第一部 com2-b:第二部 com2-c:第三部 com3:第三共用元件 com4:周邊共用元件 DL:資料線 GL:閘極線 GL1:第一閘極線 GL2:第二閘極線 GL3:第三閘極線 GL4:第四閘極線 gl:轉接元件 gl1:第一轉接元件 gl2:第二轉接元件 gl3:第三轉接元件 gl4:第四轉接元件 PX:畫素結構 R:區域 T:薄膜電晶體 Ta:第一端 Tb:第二端 Tc:控制端 T1、t1:時間長度 Vgl1:第一閘極開啟脈衝 Vgl2:第二閘極開啟脈衝 Vgl3:第三閘極開啟脈衝 Vgl4:第四閘極開啟脈衝 W1、W2:寬度 x:第一方向 y:第二方向

圖1為本發明一實施例之畫素陣列基板100的示意圖。 圖2為本發明一實施例之畫素陣列基板100的佈局（layout）的上視透視示意圖。 圖3為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖4為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖5示出本發明一實施例的多個轉接元件的多個閘極開啟脈衝。

100:畫素陣列基板

110:基板

110a:主動區

110b:周邊區

122:第一導線

132、134、136:接觸窗

142:第二導線

144:屏蔽圖案

144-1:第一屏蔽圖案

144-2:第二屏蔽圖案

C:連接點

CPX、CPX-R、CPX-B:畫素列

com1:第一共用元件

com2:第二共用元件

com2-a:第一部

com2-b:第二部

com2-c:第三部

com3:第三共用元件

com4:周邊共用元件

DL:資料線

GL:閘極線

GL1:第一閘極線

GL2:第二閘極線

GL3:第三閘極線

GL4:第四閘極線

gl:轉接元件

gl1:第一轉接元件

gl2:第二轉接元件

gl3:第三轉接元件

gl4:第四轉接元件

PX:畫素結構

R:區域

x:第一方向

y:第二方向

Claims (10)

1. 一種畫素陣列基板，包括：一基板；多條資料線，設置於該基板上，且在一第一方向上排列；多條閘極線，設置於該基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；多個畫素結構，設置於該基板上，且電性連接該些資料線及該些閘極線；多個第一共用元件，設置於該基板上，其中該些第一共用元件與該些閘極線在該第二方向上排列，且該些第一共用元件與該些閘極線於結構上分離；以及多個轉接元件，設置於該基板上，其中該些資料線及該些轉接元件在該第一方向上排列，且該些轉接元件電性連接至該些閘極線；該些轉接元件包括在該第一方向上依序排列的一第一轉接元件及一第二轉接元件，該些閘極線包括至少一第一閘極線及至少一第二閘極線，該至少一第一閘極線及該至少一第二閘極線分別電性連接至該第一轉接元件及該第二轉接元件，該至少一第一閘極線及該至少一第二閘極線在該第二方向上依序排列；該第一轉接元件，包括：多條第一導線；至少一第二導線，其中該些第一導線與該至少一第二導 線在該第二方向上交替排列且彼此電性連接，其中該第一轉接元件的該至少一該第二導線跨越該至少一第二閘極線；以及多個屏蔽圖案，分別遮蔽該些第一導線，其中該些屏蔽圖案的至少一者電性連接至該些第一共用元件的至少一者；該畫素陣列基板更包括：一絕緣層，設置於該些屏蔽圖案與該些第一共用元件之間，其中該些屏蔽圖案的該至少一者是透過該絕緣層的至少一第一接觸窗電性連接至該些第一共用元件的該至少一者，且該至少一第一接觸窗於該基板上的垂直投影位於相鄰的該些畫素結構於該基板上的多個垂直投影之間。
2. 如申請專利範圍第1項所述的畫素陣列基板，其中該第一轉接元件的該至少一該第二導線更跨越該些第一共用元件的該至少一者。
3. 如申請專利範圍第2項所述的畫素陣列基板，其中該些第一共用元件的該至少一者具有至少一彎曲部，且該至少一彎曲部與該第一轉接元件的該至少一第二導線交錯。
4. 如申請專利範圍第1項所述的畫素陣列基板，其中該第一轉接元件的一該第一導線與該至少一第一閘極線具有至少一連接點，該第一轉接元件的該些屏蔽圖案包括一第一屏蔽圖案，且該第一屏蔽圖案遮蔽該至少一連接點。
5. 如申請專利範圍第4項所述的畫素陣列基板，其中該基板具有一主動區及該主動區外的一周邊區，該些畫素結構設置於該基板的該主動區上，而該畫素陣列基板更包括： 一周邊共用元件，設置於該基板的該周邊區，其中該第一屏蔽圖案由該主動區延伸至該周邊區且電性連接至該周邊共用元件。
6. 如申請專利範圍第1項所述的畫素陣列基板，其中一該屏蔽圖案於該第一方向上的寬度大於一該第一導線於該第一方向上的寬度。
7. 如申請專利範圍第1項所述的畫素陣列基板，更包括：多個第二共用元件，其中該些第二共用元件與該些閘極線在該第二方向上排列，且該些第二共用元件與該些閘極線於結構上分離，其中一該第二共用元件具有一第一部、一第二部及一第三部，該第一部、該第二部及該第三部於結構上彼此分離且在該第一方向上依序排列，該第一部及該第二部分別位於該第一轉接元件的兩側且與該第一轉接元件於結構上分離，該第二部及該第三部分別位於該第二轉接元件的兩側且與該第二轉接元件於結構上分離；以及多個第三共用元件，其中該些第三共用元件、該些資料線及該些轉接元件在該第一方向上排列，該些第三共用元件與該些資料線於結構上分離，而該第二共用元件的該第二部與一該第三共用元件交錯且彼此電性連接。
8. 如申請專利範圍第7所述的畫素陣列基板，其中： 該絕緣層設置於該些第二共用元件與該些第三共用元件之間，其中該第三共用元件透過該絕緣層的一第二接觸窗電性連接至該第二共用元件的該第二部，且該第二接觸窗於該基板上的垂直投影位於該第一轉接元件及該第二轉接元件於該基板上的多個垂直投影之間。
9. 如申請專利範圍第7項所述的畫素陣列基板，其中該基板具有一主動區及該主動區外的一周邊區，該些畫素結構設置於該基板的該主動區上，而該畫素陣列基板更包括：一周邊共用元件，設置於該基板的一周邊區，其中該第三共用元件延伸至該周邊區且電性連接至該周邊共用元件。
10. 如申請專利範圍第1項所述的畫素陣列基板，其中該些畫素結構排成多個畫素列，每一該畫素列的多個畫素結構在該第二方向上排列，而該第一轉接元件設置於分別用以顯示紅色及藍色之該些畫素列的相鄰兩畫素列之間。

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