TW202224190A - 碳化矽半導體元件 - Google Patents
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Abstract
一種溝槽式碳化矽金屬氧化物半導體場效電晶體,包括一碳化矽半導體基底及一溝槽式金屬氧化物半導體場效電晶體,該場效電晶體包括一垂直地設置並且沿一第一水平方向穿過的溝槽、一形成於該溝槽的一內壁面的閘極絕緣層、一形成於該閘極絕緣層上的第一複晶閘極、一形成於該溝槽之外且位於該溝槽下方的屏蔽區以及一設置於該溝槽的一底壁和該屏蔽區之間的場板,該場板具有一半導體摻雜且側向地接觸一電流擴散層以在施加一反向偏壓時經由該場板空乏掉該電流擴散層的電子。
Description
本發明是有關於一種半導體元件,且特別關於一種碳化矽半導體元件。
半導體功率元件在特性上,通常要求高的崩潰電壓 (Breakdown voltage),且具備盡量小的導通電阻、低反向漏電流以及較快的開關速度,以減少操作時的導通損耗(Conduction loss)及切換損耗(Switching loss)。由於碳化矽(Silicon carbide,簡稱SiC)具有寬能隙(BandgapE
g=3.26eV)、高臨界崩潰電場強度(2.2MV/cm)及高熱導係數(4.9W/cm-K)等特性,被認為是功率開關元件的極佳材料。而在相同崩潰電壓條件下,以碳化矽為基材製成之功率元件的耐壓層(低摻雜濃度之漂移層(Drift layer))厚度僅為矽(Si)功率元件厚度的十分之一,且理論上的導通電阻可達矽的數百分之一。因此在某些應用中,扮演重要的角色,也因為根據不同的應用需求,而有需要改善之處。
本發明有關一種半導體元件,且特別關於一種碳化矽半導體元件。
本發明提供一種碳化矽半導體元件,包括:一第一碳化矽半導體層,具有一第一導電類型;一第二碳化矽半導體層,具有該第一導電類型,該第二碳化矽半導體層包括一設置於該第一碳化矽半導體層上的漂移層以及一設置於該漂移層上的電流擴散層;一第三碳化矽半導體層,具有一第二導電類型,設置於該第二碳化矽半導體層的一上表面上;一第一半導體區域,具有該第一導電類型,設置於該第三碳化矽半導體層之中;一溝槽,垂直地穿透該第一半導體區域以及該第三碳化矽半導體層而至該第二碳化矽半導體層,且沿一第一水平方向延伸;一第二半導體區域,具有該第二導電類型,該第二半導體區域包括複數條沿一第二水平方向延伸且形成於該第三碳化矽半導體層的第一部分以及至少一設置於位在該溝槽下方的該第二碳化矽半導體層之中的第二部分,該第一部分和該第二部分彼此鄰接;一閘極部,埋入於該溝槽之中,包括一形成於該溝槽的一壁面的閘極絕緣層以及一形成於該閘極絕緣層上的複晶閘極;一第三半導體區域設置於該溝槽之外且具有該第二導電類型,包括一至少部分地形成於該第二碳化矽半導體層之中且位於該溝槽和該第二半導體區域的該第二部分之間的場板,該場板側向地接觸該電流擴散層;一屏蔽區,具有該第二導電類型,該屏蔽區位在該溝槽下方的該第二碳化矽半導體層之中,且位於該場板之下;以及一金屬電極,係與該第一半導體區域和該閘極部接觸。
本發明還提供一種溝槽式碳化矽金屬氧化物半導體場效電晶體,包括:一碳化矽半導體基底;以及一形成於該碳化矽半導體基底上的溝槽式金屬氧化物半導體場效電晶體,包括一垂直地設置並且沿一第一水平方向穿過的溝槽、一形成於該溝槽的一內壁面的閘極絕緣層、一形成於該閘極絕緣層上的第一複晶閘極、一形成於該溝槽之外且位於該溝槽下方的屏蔽區以及一設置於該溝槽的一底壁和該屏蔽區之間的場板,該場板具有一半導體摻雜且側向地接觸一電流擴散層以在施加一反向偏壓時經由該場板空乏掉該電流擴散層的電子。
在本文中,對各種實施例的描述中所使用的術語只是為了描述特定示例的目的,而並非旨在進行限制。
除非上下文另外明確地表明,或非刻意限定元件的數量,否則本文所用的單數形式「一」、「一個」及「該」也包含複數形式。另一方面,術語「包括」和「包含」旨在被包括在內,意指可存在除列出的元件之外的附加元件;當一個元件被表述為「連接」或「耦接」到另一元件時,該元件可以直接或通過中間元件連接或耦接至該另一元件;當描述層、區域或基板的元件被稱為在另一元件「上」時,係指可直接在該另一元件上或彼此間可存在一中間元件,相對來說,當元件被稱作「直接在另一元件上」時,彼此間不存在該中間元件;另外,各實施例的描述的順序不應被解釋為暗示操作或步驟必須依賴於字面上的順序,另選實施方案可使用與本文描述的順序不同的順序來執行步驟、操作、方法等。
在本文中,各層和/或區域被表徵為具有如n型或p型的導電類型,其指的是層和/或區域中的多數載子種類,n型材料包括一平衡過量電子,而p型材料包括一平衡過量電洞。一些材料可用「+」或「-」(如n+、n-、p+、p-)標示以指示與另一層或區域相比具有相對較大(+)或較小(-)的多數載子濃度,該記號並不代表載子的具體濃度。在圖示中,各層和/或區域之厚度被放大以使圖示更加清楚。
本發明提供一種碳化矽半導體元件,具體上為一種溝槽式碳化矽金屬氧化物半導體場效電晶體,而在某些實施例中,該碳化矽半導體元件也可以是整合其他元件的溝槽式金屬氧化物半導體場效電晶體,例如整合蕭特基二極體的溝槽式金屬氧化物半導體場效電晶體的結構。
參閱『圖1』及『圖2』,為本發明一實施例的立體結構示意圖以及『圖1』的前視示意圖,基於方便說明的考量,部分元件是以虛線呈現。該碳化矽半導體元件包括一第一碳化矽半導體層10、一第二碳化矽半導體層20、一第三碳化矽半導體層30、一第一半導體區域40、一第二半導體區域50、一閘極部60、一第三半導體區域、一屏蔽區80(顯示於『圖3』)以及一金屬電極90。
該第一碳化矽半導體層10具有一第一導電類型,在本實施例中,該第一導電類型為n型,而該第一碳化矽半導體層10為一n+碳化矽基板,該第一碳化矽半導體層10上方提供有一緩衝層11,該第一碳化矽半導體層10下方提供有一金屬汲極層12,該第二碳化矽半導體層20提供於該緩衝層11上,該第二碳化矽半導體層20包括一n−漂移層20a以及一n型電流擴散層20b,該第三碳化矽半導體層30提供於該n型電流擴散層20b上,該第三碳化矽半導體層30是一p型基極區域,設置於該第二碳化矽半導體層20的一上表面21上,該第一半導體區域40以離子佈植(ion implantation)形成於該第三碳化矽半導體層30的一上表面中,該第一半導體區域40是一n+源極區域。
在本實施例中,該n型電流擴散層20b的厚度介於0.5μm至1.5μm之間,該第三碳化矽半導體層30的厚度介於1.0μm至2.0μm之間,該第一半導體區域40的厚度約為0.5μm。該n−漂移層20a具有一介於5E14至5E16之間的摻雜濃度;該n型電流擴散層20b具有一介於1E16至5E18之間的摻雜濃度,例如5E17;該p型基極區域具有一介於1E17至5E19之間的摻雜濃度,例如1E18;該n+源極區域具有一介於1E18至5E20之間的摻雜濃度,例如1E20。於一實施例中,該緩衝層11、該第二碳化矽半導體層20、該第三碳化矽半導體層30係採用磊晶成長而為一磊晶層。
該碳化矽半導體元件包括複數個溝槽T,該溝槽T是利用蝕刻製程形成,該溝槽T相隔地設置且沿一第一水平方向延伸穿過,本實施例中,該第一水平方向為圖中的Y軸。本實施例中,該溝槽T垂直地穿透該第一半導體區域40以及該第三碳化矽半導體層30而至接近該n型電流擴散層20b以及該第三碳化矽半導體層30之間的一接面,即該第二碳化矽半導體層20的該上表面21。該溝槽T具有一介於1μm至2.0μm之間的深度以及一介於0.5μm至2.0μm之間的寬度。
參閱『圖3』,為『圖1』沿A-A的立體剖面示意圖,該第二半導體區域50(p+-type implant)具有該第二導電類型,該第二半導體區域50包括複數條第一部分(p+ pickup)51以及複數個第二部分(p+ pickup)52,該第二半導體區域50為一間隔設置且沿一第二水平方向延伸的條狀佈植區域(segmental implant region),間段地(segmentally)佈植且形成於該第三碳化矽半導體層30以及該第二碳化矽半導體層20之中,進而圍繞於該溝槽T,該第二水平方向為圖中的X軸。由『圖3』可見,該第一部分51垂直地從相鄰於該第一半導體區域40的上表面的區域形成至相鄰於該n型電流擴散層20b內,該第二部分52形成於該溝槽T下方的該第二碳化矽半導體層20之中。在一實施例中,該第二半導體區域50的佈植深度介於1.0μm至2.5μm之間,該深度係足夠使該第二半導體區域50比該溝槽T深。
該閘極部60包括一閘極絕緣層61以及一複晶閘極62 (Poly gate),該閘極絕緣層61形成於該第一半導體區域40以及該第一部分51的部分表面上,且沿著該溝槽T的側壁縱向地延伸而覆蓋於該第三碳化矽半導體層30以及該第二碳化矽半導體層20的部分表面,該複晶閘極62則形成於該閘極絕緣層61上。
該第三半導體區域(p+-type implant)設置於該溝槽T之外且具有該第二導電類型,該第三半導體區域包括一場板(field plate)70,該場板70位於該溝槽T下方,該場板70側向地接觸該電流擴散層20b而形成一側向接面,在本實施例中,該場板70的厚度約對應至該電流擴散層20b的厚度,換言之,該側向接面的高度介於0.5μm至1.5μm之間。該屏蔽區80形成於該n−漂移層20a。該第二半導體區域50的該第二部分52係電性連接至該場板70,如『圖3』所示。參閱『圖4』,為『圖1』沿B-B的立體剖面示意圖,該屏蔽區80具有該第二導電類型,該屏蔽區80位在該溝槽T下方的該第二碳化矽半導體層20之中,且位於該場板70之下,本實施例中,該屏蔽區80包括複數個屏蔽塊,該屏蔽塊沿著Y軸在該溝槽T下方間段地(segmentally)設置。在本實施例中,該場板70以及該屏蔽區80均為P型摻雜,該場板70的摻雜濃度介於1E18至1E20之間,該屏蔽區80的摻雜濃度介於1E18至1E20之間。
該第三碳化矽半導體層30以及該第二半導體區域50的該第一部分51的表面上形成有一金屬矽化物層(metal silicide)91,且該金屬矽化物層91上形成有一金屬層92,在本實施例中,該金屬矽化物層91為鎳矽化物(nickel silicide,NiSi),該金屬層92為一合金,例如Ti/TiN。該金屬電極90覆蓋於該金屬層92以及該閘極部60的上表面,在本實施例中,該金屬電極90為AuCu。
以下將說明該碳化矽半導體元件部分元件/區域的尺寸關係,基於製造方法之故,該些元件/區域的尺寸乃非一定值,舉例來說,當形成該場板70時,離子佈植的製程可能使得該場板70的摻雜物輪廓不均勻,因此,在此以最大寬度定義該些元件/區域的尺寸。參閱『圖3』,該閘極部60具有一第一最大寬度W1,該場板70具有一最大第二寬度W2,該屏蔽區80具有一第三最大寬度W3,在一實施例中,該第二最大寬度W2小於該第一最大寬度W1以及該第三最大寬度W3,而該第三最大寬度W3大於該第一最大寬度W1。另一方面,參閱『圖4』,該屏蔽區80的該屏蔽塊沿著Y軸在該溝槽T下方間段地設置,該屏蔽塊具有一間距W4,該間距W4介於0.5umμm至2.0μm之間,且該屏蔽塊在Y軸具有一相隔的長度W5,該長度W5介於0.5μm至3.0μm之間。利用間隔設置的該屏蔽塊,可以適當地保護該溝槽T的角落(corner),也能保留更多的區域(即未形成該屏蔽區80的該n−漂移層20a)讓電子及/或電流通過,確保低導通電阻(R
ON, SP)。
然而,該屏蔽區80的結構可以根據不同的應用或配置而做調整,且該閘極部60、該場板70以及該屏蔽區80之間的尺寸關係亦然。舉例來說,參閱『圖5』、『圖6』、『圖7』、『圖8』,為根據本發明另一實施例的示意圖,在本實施例中,該屏蔽區80沿著Y軸在該溝槽T下方延伸而形成一連續結構的一屏蔽段。或者,參閱『圖9』,在另一實施例中,該第一最大寬度W1小於該第二最大寬度W2以及該第三最大寬度W3,而該第三最大寬度W3大於該第二最大寬度W2。
參閱『圖10』,在其他實施例中,該場板70可根據該溝槽T相對於該第二碳化矽半導體層20的深度而做調整,在『圖10』的實施例中,該溝槽T的一底壁更接近該n−漂移層20a,而該場板70形成於該溝槽T下方的該n−漂移層20a以及該電流擴散層20b之中,其中,該場板70仍和該電流擴散層20b側向地接觸而形成該側向接面。
本發明利用設置在該溝槽T外的該場板70,而和該電流擴散層20b側向地接觸而形成該側向接面,藉此得以在該碳化矽半導體元件施加一反向偏壓時,經由該場板70快速地空乏掉該電流擴散層20b的電子,藉此改善(降低)導通電阻(R
ON, SP)以及閘-汲反向電容C
rss,可使元件更高速地操作。
根據本發明一實施例,該碳化矽半導體元件的製造方法包括以下步驟:
步驟A1:提供一碳化矽半導體基底,在該半導體基底利用磊晶製程形成該n−漂移層20a。
步驟A2:以『圖1』至『圖8』的實施例來說,完成該n−漂移層20a後,利用離子佈植先形成該屏蔽區80。
步驟A3:利用磊晶製程形成該n型電流擴散層20b以及該第三碳化矽半導體層30。或者,在本步驟中,可利用離子佈植形成該第三碳化矽半導體層30。該n型電流擴散層20b具有一介於0.5μm至1.5μm之間的厚度,該第三碳化矽半導體層30具有一介於1.0μm至2.0μm之間的厚度。
步驟A4:利用離子佈植形成該第二半導體區域50,該第二半導體區域50具有一介於1.0μm至2.5μm之間的厚度。
步驟A5:利用離子佈植在該第二半導體區域50之間的該第三碳化矽半導體層30上形成該第一半導體區域40,該第一半導體區域40具有一約為0.5μm的厚度。
步驟A6:以蝕刻方式形成該溝槽T,該溝槽T具有一介於1μm至2.0μm之間的深度。本實施例中,該溝槽T的一底壁接近該第三碳化矽半導體層30的一底部,即該n型電流擴散層20b的該上表面21。
步驟A7:利用離子佈植在該溝槽T的下方形成該場板70,該場板70的厚度約對應至該電流擴散層20b的厚度。
步驟A8:在該溝槽T內形成該閘極部60,之後再形成該金屬矽化物層91、該金屬層92以及該金屬電極90等元件。
根據本發明另一實施例,該碳化矽半導體元件的製造方法包括以下步驟:
步驟B1:提供一碳化矽半導體基底,在該半導體基底利用磊晶製程形成該n−漂移層20a以及該n型電流擴散層20b。該n型電流擴散層20b具有一介於0.5μm至1.5μm之間的厚度。
步驟B2:利用磊晶製程形成該第三碳化矽半導體層30。或者,在本步驟中,可利用離子佈植形成該第三碳化矽半導體層30。該第三碳化矽半導體層30具有一介於1.0μm至2.0μm之間的厚度。
步驟B4:利用離子佈植形成該第二半導體區域50,該第二半導體區域50具有一介於1.0μm至2.5μm之間的厚度。
步驟B5:利用離子佈植在該第二半導體區域50之間的該第三碳化矽半導體層30上形成該第一半導體區域40,該第一半導體區域40具有一約為0.5μm的厚度。
步驟B6:以蝕刻方式形成該溝槽T,該溝槽T具有一介於1.0μm至2.0μm之間的深度。本實施例中,該溝槽T的一底壁接近該第三碳化矽半導體層30的一底部,即該n型電流擴散層20b的該上表面21。
步驟B7:利用離子佈植在該溝槽T的下方形成該屏蔽區80。
步驟B8:利用離子佈植在該溝槽T的下方形成該場板70,該場板70的厚度約對應至該電流擴散層20b的厚度。在其他實施例中,也可以是先形成該場板70,再形成該屏蔽區80。
步驟B9:在該溝槽T內形成該閘極部60,之後再形成該金屬矽化物層91、該金屬層92以及該金屬電極90等元件。
根據本實施例,在步驟B7、B8中,可以適當地調整離子佈植的傾斜角度,來改變該屏蔽區80以及/或該場板70的寬度。
根據本發明又一實施例,該碳化矽半導體元件的製造方法包括以下步驟:
步驟C1:提供一碳化矽半導體基底,在該半導體基底利用磊晶製程形成該n−漂移層20a以及該n型電流擴散層20b。該n型電流擴散層20b具有一介於0.5μm至1.5μm之間的厚度。
步驟C2:利用磊晶製程形成該第三碳化矽半導體層30。或者,在本步驟中,可利用離子佈植形成該第三碳化矽半導體層30。該第三碳化矽半導體層30具有一介於1.0μm至2.0μm之間的厚度。
步驟C4:利用離子佈植形成該第二半導體區域50,該第二半導體區域50具有一介於1.0μm至2.5μm之間的厚度。
步驟C5:利用離子佈植在該第二半導體區域50之間的該第三碳化矽半導體層30上形成該第一半導體區域40,該第一半導體區域40具有一約為0.5μm的厚度。
步驟C6:以蝕刻方式形成該溝槽T,該溝槽T具有一介於1.5μm至2.0μm之間的深度。本實施例中,該溝槽T的一底壁接近該n型電流擴散層20b的一下表面。
步驟C7:利用離子佈植在該溝槽T的下方形成該屏蔽區80。
步驟C8:利用磊晶製程從該溝槽T的該底壁成長形成該場板70,該場板70的厚度約對應至該電流擴散層20b的厚度。
步驟C9:在該溝槽T內形成該閘極部60,之後再形成該金屬矽化物層91、該金屬層92以及該金屬電極90等元件。
以上製造方法僅為舉例說明,本發明並不限於此,根據不同的需求,也可採用其他製造方法。
10:第一碳化矽半導體層
11:緩衝層
12:金屬汲極層
20:第二碳化矽半導體層
20a:n−漂移層
20b:n型電流擴散層
21:上表面
30:第三碳化矽半導體層
40:第一半導體區域
50:第二半導體區域
51:第一部分
52:第二部分
60:閘極部
61:閘極絕緣層
62:複晶閘極
70:場板
80:屏蔽區
90:金屬電極
91:金屬矽化物層
92:金屬層
T:溝槽
W1:第一最大寬度
W2:第二最大寬度
W3:第三最大寬度
W4:間距
W5:長度
『圖1』,為根據本發明一實施例的立體結構示意圖。
『圖2』,為『圖1』的前視示意圖。
『圖3』,為『圖1』沿A-A的立體剖面示意圖。
『圖4』,為『圖1』沿B-B的立體剖面示意圖。
『圖5』,為根據本發明另一實施例的立體結構示意圖。
『圖6』,為『圖5』的前視示意圖。
『圖7』,為『圖5』沿A-A的立體剖面示意圖。
『圖8』,為『圖5』沿B-B的立體剖面示意圖。
『圖9』,為根據本發明又一實施例的立體剖面示意圖。
『圖10』,為根據本發明再一實施例的立體剖面示意圖。
10:第一碳化矽半導體層
11:緩衝層
12:金屬汲極層
20:第二碳化矽半導體層
20a:n-漂移層
20b:n型電流擴散層
21:上表面
40:第一半導體區域
51:第一部分
52:第二部分
60:閘極部
61:閘極絕緣層
62:複晶閘極
70:場板
80:屏蔽區
90:金屬電極
91:金屬矽化物層
92:金屬層
W1:第一最大寬度
W2:第二最大寬度
W3:第三最大寬度
Claims (17)
- 一種碳化矽半導體元件,包括: 一第一碳化矽半導體層,具有一第一導電類型; 一第二碳化矽半導體層,具有該第一導電類型,該第二碳化矽半導體層包括一設置於該第一碳化矽半導體層上的漂移層以及一設置於該漂移層上的電流擴散層; 一第三碳化矽半導體層,具有一第二導電類型,設置於該第二碳化矽半導體層的一上表面上; 一第一半導體區域,具有該第一導電類型,設置於該第三碳化矽半導體層之中; 一溝槽,垂直地穿透該第一半導體區域以及該第三碳化矽半導體層而至該第二碳化矽半導體層,且沿一第一水平方向延伸; 一第二半導體區域,具有該第二導電類型,該第二半導體區域包括複數條沿一第二水平方向延伸且形成於該第三碳化矽半導體層的第一部分以及至少一設置於位在該溝槽下方的該第二碳化矽半導體層之中的第二部分,該第一部分和該第二部分彼此鄰接; 一閘極部,埋入於該溝槽之中,包括一形成於該溝槽的一壁面的閘極絕緣層以及一形成於該閘極絕緣層上的複晶閘極; 一第三半導體區域設置於該溝槽之外且具有該第二導電類型,包括一至少部分地形成於該第二碳化矽半導體層之中且位於該溝槽和該第二半導體區域的該第二部分之間的場板,該場板側向地接觸該電流擴散層; 一屏蔽區,具有該第二導電類型,該屏蔽區位在該溝槽下方的該第二碳化矽半導體層之中,且位於該場板之下;以及 一金屬電極,係與該第一半導體區域和該閘極部接觸。
- 如請求項1所述的碳化矽半導體元件,其中該閘極部具有一第一最大寬度,該場板具有一最大第二寬度,該屏蔽區具有一第三最大寬度,該第二最大寬度小於該第一最大寬度,且該第二最大寬度小於該第三最大寬度。
- 如請求項1所述的碳化矽半導體元件,其中該閘極部具有一第一最大寬度,該場板具有一最大第二寬度,該屏蔽區具有一第三最大寬度,該第二最大寬度大於該第一最大寬度,且該第二最大寬度小於該第三最大寬度。
- 如請求項1所述的碳化矽半導體元件,其中該場板的一厚度對應該電流擴散層的一厚度。
- 如請求項1所述的碳化矽半導體元件,其中該溝槽垂直地穿透該第一半導體區域以及該第三碳化矽半導體層而使得該溝槽的一底壁接近該第三碳化矽半導體層的一底部。
- 如請求項1所述的碳化矽半導體元件,其中該溝槽垂直地穿透該第一半導體區域以及該第三碳化矽半導體層而使得該溝槽的一底壁接近該第電流擴散層的一底部。
- 如請求項1所述的碳化矽半導體元件,其中該屏蔽區沿著該第一水平方向在該溝槽下方延伸而形成一連續結構的一屏蔽段。
- 如請求項1所述的碳化矽半導體元件,其中該屏蔽區包括複數個沿著該第一水平方向在該溝槽下方間段地設置的屏蔽塊。
- 如請求項8所述的碳化矽半導體元件,其中該屏蔽塊在該第一水平方向具有一相隔0.5μm至3.0μm之間的間距。
- 如請求項1所述的碳化矽半導體元件,其中該場板以及該電流擴散層之間形成一側向接面,該側向接面具有一介於0.5μm至1.5μm之間的高度。
- 如請求項1所述的碳化矽半導體元件,其中該閘極部以及該場板係彼此分離,且該場板接觸該屏蔽區。
- 一種溝槽式碳化矽金屬氧化物半導體場效電晶體,包括: 一碳化矽半導體基底;以及 一形成於該碳化矽半導體基底上的溝槽式金屬氧化物半導體場效電晶體,包括一垂直地設置並且沿一第一水平方向穿過的溝槽、一形成於該溝槽的一內壁面的閘極絕緣層、一形成於該閘極絕緣層上的第一複晶閘極、一形成於該溝槽之外且位於該溝槽下方的屏蔽區以及一設置於該溝槽的一底壁和該屏蔽區之間的場板,該場板具有一半導體摻雜且側向地接觸一電流擴散層以在施加一反向偏壓時經由該場板空乏掉該電流擴散層的電子。
- 如請求項12所述的碳化矽半導體元件,其中該場板位於該溝槽之外。
- 如請求項12所述的碳化矽半導體元件,其中該屏蔽區沿著該第一水平方向在該溝槽下方延伸而形成一連續結構。
- 如請求項12所述的碳化矽半導體元件,其中該屏蔽區包括複數個沿著該第一水平方向在該溝槽下方間段地設置的屏蔽塊。
- 如請求項15所述的碳化矽半導體元件,其中該屏蔽塊在該第一水平方向具有一相隔0.5μm至3μm之間的間距。
- 如請求項12所述的碳化矽半導體元件,其中該第二複晶閘極以及一電流擴散層之間形成一側向接面,該側向接面具有一介於0.5μm至1.5μm之間的高度。
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