TW202220164A - 三維積體半導體架構及其製造方法 - Google Patents

三維積體半導體架構及其製造方法 Download PDF

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金基一
趙錫元
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Abstract

本發明提供一種半導體架構，包含：載體基底；對準標記，設置於載體基底中，對準標記自載體基底的第一表面設置至載體基底的第二表面；第一半導體裝置，基於對準標記設置於載體基底的第一表面上；第二半導體裝置，基於對準標記設置於載體基底的第二表面上且與第一半導體裝置對準。

Description

三維積體半導體架構及其製造方法
相關申請案的交叉參考
本申請案是基於2020年11月13日在美國專利商標局（U.S. Patent and Trademark Office）申請的美國臨時申請案第63/113,626號且主張所述臨時申請案的優先權，所述臨時申請案的揭露內容以全文引用的方式併入本文中。
本揭露的實例實施例是關於一種製造三維（3D）異質積體半導體架構的方法及其設備，且更特定言之，是關於一種藉由在製造3D異質積體半導體架構中使用擋止層來提高對準精確度的方法及其設備。
基於電子技術的開發且在近來半導體裝置按比例縮小的情況下，正開發半導體裝置的3D異質整合。半導體架構中的半導體裝置的3D整合可按比例縮小半導體架構的面積且減小半導體架構的功率消耗。
然而，製造3D積體半導體架構存在困難，此是因為製造3D積體半導體架構需要使用半導體晶圓的第一側及第二側兩者進行整合。基於設置於第一側上的對準標記進行半導體裝置的第二側整合。然而，歸因於較弱對準標記信號，可難以在第二側整合製程期間使用第一側對準標記。因此，將積體於晶圓的第一側上的半導體裝置與積體於晶圓的第二側上的另一半導體裝置精確地對準以在晶圓的兩側上的整合之間實現高疊對性能可為困難的。
此背景章節中所揭露的資訊在達成本申請案的實施例之前已由發明者知曉，或為在達成實施例的過程中獲取的技術資訊。因此，其可含有未形成已由公眾知曉的先前技術的資訊。
一或多個實例實施例提供一種製造3D異質積體半導體架構的方法及其設備。
一或多個實例實施例亦提供一種提高製造3D異質積體半導體架構中的對準精確度的方法及其設備。
根據實例實施例的態樣，提供一種半導體架構，包含：載體基底；對準標記，設置於載體基底中，對準標記自載體基底的第一表面設置至載體基底的第二表面；第一半導體裝置，基於對準標記設置於載體基底的第一表面上；第二半導體裝置，基於對準標記設置於載體基底的第二表面上且與第一半導體裝置對準。
根據實例實施例的態樣，提供一種製造半導體架構的方法，方法包含：設置包括載體基底及犧牲層的第一晶圓；在第一晶圓中設置擋止層；在載體基底中設置自載體基底的第一表面至擋止層的第一表面的對準標記；基於設置於載體基底的第一表面上的對準標記的位置將第一半導體裝置設置於載體基底的第一表面上；在第一半導體裝置的第一表面上設置第二晶圓；移除犧牲層；移除擋止層；以及基於設置於載體基底的第二表面上的對準標記的位置將第二半導體裝置設置於載體基底的第二表面上。
根據實例實施例的態樣，提供一種半導體架構，包含：晶圓；對準標記，設置於晶圓中，對準標記為自晶圓的第一表面設置至晶圓的與第一表面相對的第二表面的開口；第一半導體裝置，基於對準標記設置於晶圓的第一表面上；以及第二半導體裝置，基於對準標記設置於晶圓的第二表面上且與第一半導體裝置對準。
本文中所描述的實例實施例為實例，且因此，本揭露不限於此，且可以各種其他形式實現。以下描述中所提供的實例實施例中的每一者不排除與本文中亦提供或本文中未提供但與本揭露一致的另一實例或另一實例實施例的一或多個特徵相關聯。舉例而言，即使特定實例或實例實施例中所描述的物質未在另外的不同實例或實例實施例描述，除非在其描述中另外提及，否則所述物質仍可理解為與不同實例或實施例有關或與不同實例或實施例組合。
另外，應理解，對原理、態樣、實例以及實例實施例的所有描述均意圖涵蓋其結構及功能等效物。另外，此等等效物應理解為不僅包含當前眾所周知的等效物，且亦包含未來待開發的等效物，亦即，發明以進行相同功能的所有裝置，無論其結構如何。
應理解，當將半導體裝置的元件、組件、層、圖案、結構、區等（在下文中統稱為「元件」）稱為「在」半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件時，其可直接在所述另一元件之上、上方、上、下方、之下、底下、連接至或耦接至所述另一元件，或可存在介入元件。相反，當將半導體裝置的元件稱為「直接在」半導體裝置的另一元件「之上」、「直接在」所述另一元件「上方」、「直接在」所述另一元件「上」、「直接在」所述另一元件「下方」、「直接在」所述另一元件「之下」、「直接在」所述另一元件「底下」、「直接連接至」或「直接耦接至」所述另一元件時，不存在介入元件。相同標號貫穿本揭露指相同元件。
為易於描述，本文中可使用諸如「在…之上」、「在…上方」、「在…上」、「上部」、「在…下方」、「在…之下」、「在…底下」、「下部」、「頂部」以及「底部」及其類似者的空間相對術語以描述如在諸圖中所示出的一個元件與另一（其他）元件的關係。應理解，除了諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋半導體裝置在使用或操作中的不同定向。舉例而言，若翻轉諸圖中的半導體裝置，則描述為「在」其他元件「下方」或「在」其他元件「底下」的元件將定向「在」其他元件「上方」。因此，術語「在…下方」可涵蓋在上方以及在下方的定向兩者。半導體裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞相應地進行解釋。
如本文所使用，諸如「…中的至少一者」的表述在位於元件清單之前時修飾元件的整個清單，而不修飾清單的個別元件。舉例而言，表述「a、b以及c中的至少一者」應理解為僅包含a、僅包含b、僅包含c、包含a及b兩者、包含a及c兩者、包含b及c兩者，或包含a、b以及c中的所有。在本文中，當術語「相同（same）」用於比較兩個或大於兩個元件的尺寸時，所述術語可覆蓋「實質上相同（substantially same）」的尺寸。
應理解，儘管在本文中可使用術語「第一」、「第二」、「第三」、「第四」等以描述各種元件，但此等元件不應受限於此等術語。此等術語僅用以將一個元件與另一元件區分開來。因此，在不脫離本揭露的教示的情況下，下文所論述的第一元件可稱為第二元件。
亦應理解，即使製造設備或結構的某一步驟或操作比另一步驟或操作更晚描述，所述步驟或操作亦可比另一步驟或操作更晚進行，除非將所述另一步驟或操作描述為在所述步驟或操作之後進行。
本文中參考為實施例（及中間結構）的示意性圖示的橫截面圖示來描述實例實施例。因此，將預期到因例如製造技術及/或容限所致的圖示的形狀的變化。因此，實例實施例不應視為受限於本文中所示出的區的特定形狀，而應包含由於例如製造造成的形狀偏差。舉例而言，示出為矩形的植入區將通常在其邊緣處具有圓形或彎曲特徵及/或植入物濃度梯度，而非自植入區至非植入區的二元變化。同樣，由植入形成的內埋區可在內埋區與進行植入的表面之間的區中產生某種植入。因此，諸圖中所示出的區在本質上為示意性的，且其形狀並不意欲示出裝置區的實際形狀，且並不意欲限制本揭露的範疇。此外，在圖式中，出於清楚起見，可放大層及區的大小及相對大小。
出於簡潔起見，在本文中可或可不詳細地描述半導體裝置的一般元件。
圖1示出根據相關實施例的半導體架構的橫截面圖。
參考圖1，半導體架構11可包含晶圓，所述晶圓包含載體基底1100。載體基底1100可包含裝置區域1100a及對準標記區域1100b。對準標記區域1100b包含以預定深度形成於載體基底1100的第一表面上的對準標記110。
如圖1中所示出，半導體架構11亦包含設置於載體基底1100的第一表面上的第一半導體裝置1200a。第一半導體裝置1200a可為包含諸如內埋式電力軌（buried power rails；BPR）120的組件的積體電路。BPR 120可設置於載體基底1100的第一表面上。半導體架構11亦可包含設置於載體基底1100的第二表面上的第二半導體裝置1200b。諸如矽穿孔（through-silicon via；TSV）130的組件可自第二半導體裝置1200b突出。TSV 130可經形成以穿透載體基底1100。第二半導體裝置1200b可基於對準標記110的位置設置於載體基底1100的待與第一半導體裝置1200a對準的第二表面上。舉例而言，第二半導體裝置1200b可設置於載體基底1100的第二表面上，以使得第二半導體裝置1200b的TSV 130與諸如第一半導體裝置1200a的BPR 120的組件對準。
如圖1中所示出，第二半導體裝置1200b的TSV 130可不恰當地與第一半導體裝置1200a的BPR 120對準。因此，未對準可出現在第一半導體裝置1200a與第二半導體裝置1200b之間，其可劣化半導體架構11的性能。
圖2A至圖2G示出製造根據相關實施例的如圖1中所示出的半導體架構的方法。
參考圖2A，方法可包含設置包含載體基底1100及犧牲層1600的晶圓，所述載體基底1100包含裝置區域1100a及對準標記區域1100b。
如圖2B中所示出，在形成載體基底1100及犧牲層1600之後，對準標記110可在豎直方向上以某一深度形成於載體基底1100的第一表面上。
在形成對準標記110之後，如圖2C中所示出，可基於對準標記110將第一半導體裝置1200a設置於載體基底1100的第一表面上。第一半導體裝置1200a可為包含諸如BPR 120的組件的積體電路。BPR 120可設置於載體基底1100的第一表面上。
參考圖2D，在設置第一半導體裝置1200a之後，可執行晶圓間接合製程。舉例而言，第二晶圓1300可設置於第一半導體裝置1200a的第一表面上。第二晶圓1300可藉由設置於第一半導體裝置1200a與第二晶圓1300之間的黏著層1400接合。在晶圓間接合之後，如圖2E中所示出翻轉半導體架構11。
參考圖2F，在翻轉半導體架構11之後，可移除犧牲層1600。如圖2G中所示出，在移除犧牲層1600之後，可基於設置於載體基底1100的第一表面上的對準標記110的位置將第二半導體裝置1200b設置於載體基底1100的第二表面上。第二半導體裝置1200b可為包含諸如TSV 130的組件的積體電路。TSV 130可經形成以穿透載體基底1100。可基於對準標記110將第二半導體裝置1200b設置於載體基底1100的第二表面上。
然而，如圖2G中所示出，第一半導體裝置1200a與第二半導體裝置1200b之間可存在未對準。舉例而言，TSV 130可與BPR 120未對準。歸因於設置於載體基底1100的第一表面上的對準標記110的相對較低深度，當設置第二半導體裝置1200b時，可難以自載體基底1100的第二表面精確地偵測對準標記110的位置。對準標記110可包含藉由微影掃描法偵測到的對準標記及/或藉由使用疊對工具偵測到的對準標記（疊對標記）。歸因於對準標記110的較低深度，由對準標記110自載體基底1100的第二側提供的信號可較弱。因此，自載體基底1100的第二表面精確偵測對準標記的位置可為困難的。歸因於第一半導體裝置1200a與第二半導體裝置1200b之間的未對準，半導體架構11的性能可劣化。
圖3示出根據實例實施例的3D異質積體半導體架構的透視圖。
如圖3中所示出，3D異質積體半導體架構1可包含載體基底100、設置於載體基底100的第一表面上的第一半導體裝置200a以及設置於載體基底100的與第一半導體裝置200a相對的第二表面上的第二半導體裝置200b。第一半導體裝置200a及第二半導體裝置200b可整合至彼此且可形成3D異質積體半導體架構1。
載體基底100可包含例如矽（Si）基底、玻璃基底、藍寶石基底等。然而，實施例不限於此。如圖3中所示出，載體基底100可為圓形面板，但載體基底100的形狀不限於此。舉例而言，載體基底100可為四邊形面板。載體基底100可包含單層或多層。
圖4示出根據實例實施例的沿圖3的線I-I'截取的橫截面圖。
參考圖4，3D異質積體半導體架構1可包含載體基底100。載體基底100包含裝置區域100a及對準標記區域100b。對準標記區域100b包含可自載體基底100的第一表面至載體基底100的第二表面形成的對準標記10。
3D異質積體半導體架構1亦包含形成於載體基底100的第一表面上的第一半導體裝置200a及設置於載體基底100的第二表面上的第二半導體裝置200b。舉例而言，第一半導體裝置200a可為包含諸如BPR 20的組件的積體電路。BPR 20可經設置以面向載體基底100的第一表面。第二半導體裝置200b可為另一積體電路，且諸如TSV 30的組件可自第二半導體裝置200b突出。TSV 30可經形成以穿透載體基底100。
如圖4中所示出，歸因於，如下文將論述的對準標記10的改良，BPR 20與TSV 30之間的對準相較於相關實施例可得以改良，且第一半導體裝置200a及第二半導體裝置200b相較於相關實施例可更精確地彼此對準。基於第一半導體裝置200a與第二半導體裝置200b的改良對準，可改良半導體架構1的整合及性能。此外，藉由在載體基底100的第一表面及載體基底100的第二表面兩者上設置半導體裝置，可減小半導體架構1的大小，且亦可減小功率消耗。
圖5A至圖5G示出根據實例實施例的製造3D異質積體半導體架構1的方法。
參考圖5A，方法包含設置包含載體基底100的晶圓、擋止層500以及犧牲層600。載體基底100可包含裝置區域100a及對準標記區域100b。對準標記區域100b可為載體基底100中形成對準標記10的區域。載體基底100可包含例如矽（Si）基底、玻璃基底、藍寶石基底等。然而，載體基底100的材料不限於此。載體基底100可設置為圓形面板，但載體基底100的形狀不限於此。舉例而言，載體基底100可為四邊形面板。載體基底100可經設置為單層或多層。
犧牲層600可包含單層或多層。犧牲層600可包含聚合物材料、紫外線（ultraviolet；UV）膜、Si或樹脂。然而，犧牲層600的材料不限於此。根據實例實施例，可省略犧牲層600。
擋止層500可為例如反應離子蝕刻（reactive-ion etching；RIE）擋止層。擋止層500可形成於載體基底100及犧牲層600中的一者上。舉例而言，擋止層500可藉由矽鍺（SiGe）層的磊晶生長而形成於載體基底100上。然而，實施例不限於此。根據另一實例實施例，擋止層500可為形成於絕緣層上矽（silicon-on-insulator；SOI）晶圓中的氧化層。舉例而言，擋止層500可包含二氧化矽（SiO 2）、Si、藍寶石等。根據另一實例實施例，擋止層500可為氮化矽（SiN）層。
參考圖5B，在形成包含如圖5A中所示出的擋止層500的晶圓之後，方法包含在載體基底100的對準標記區域100b中形成至擋止層500的深度的對準標記10。舉例而言，將對準標記10設置至擋止層500的第一表面的層級。可藉由將載體基底100的第一表面上的開口或溝槽蝕刻至擋止層500的第一表面而形成對準標記10。蝕刻可包含乾式蝕刻或濕式蝕刻。然而，實施例不限於此。
如圖5B中所示出，對準標記10的第二表面與擋止層500的第一表面共面，藉由形成對準標記10至擋止層500的深度，對準標記10的深度的均勻性可經改良，且對準標記10可在不損害晶圓的情況下以更深深度形成。
參考圖5C，在形成如圖5B中所示出的對準標記10之後，方法包含基於對準標記10的經偵測位置而在載體基底100的第一表面上設置第一半導體裝置200a。舉例而言，對準標記10可包含藉由微影掃描法偵測到的對準標記及藉由使用疊對工具偵測到的疊對標記。第一半導體裝置200a可為包含諸如BPR 20的組件的積體電路。當將第一半導體裝置200a整合於載體基底100上時，BPR 20可經設置於載體基底100的第一表面上。
參考圖5D，在如圖5C中所示出的第一半導體裝置200a的整合之後，方法可包含執行晶圓間接合製程。舉例而言，第二晶圓300可設置於第一半導體裝置200a的第一表面上。第二晶圓300可藉由在第一半導體裝置200a與第二晶圓300之間設置黏著層400而接合至第一半導體裝置200a。然而，實施例不限於此。根據另一實例實施例，第二晶圓300可直接設置於第一半導體裝置200a上。舉例而言，第二晶圓300可藉由Si直接接合來直接接合至第一半導體裝置200a而無需使用黏著層。
在晶圓間接合之後，可如圖5E中所示出翻轉半導體架構1，以用於第二表面整合。
參考圖5F，在如圖5E中所示出翻轉半導體架構1之後，方法可包含藉由研磨製程將犧牲層600移除至擋止層500的層級。研磨製程可包含化學機械研磨（chemical-mechanical polishing；CMP）或乾式蝕刻，但實施例不限於此。在移除犧牲層600之後，可移除擋止層500。可藉由諸如乾式蝕刻的蝕刻移除擋止層500。然而，實施例不限於此。
參考圖5G，在移除擋止層500之後，方法包含基於對準標記10的經偵測位置在載體基底100的第二表面上設置第二半導體裝置200b。載體基底100的第二表面上的對準標記10可包含基於微影掃描法偵測到的對準標記及藉由使用疊對工具偵測到的疊對標記。當對準標記10暴露於載體基底100的第二表面上時，由微影掃描法及疊對工具中的對準標記10提供的信號可較強，且因此，可提高對準標記10的偵測的精確度。
如圖5G中所示出，第二半導體裝置200b可為積體電路，且諸如TSV 30的組件可自第二半導體裝置200b突出。TSV 30可經形成以穿透載體基底100。第二半導體裝置200b可整合於載體基底100的第二表面上，以使得第二半導體裝置200b的TSV 30基於對準標記10的偵測到的位置而與第一半導體裝置200a的BPR 20對準。對準標記10的一個表面可與第二半導體裝置200b的一個表面共面。
如圖5G中所示出，隨著對準標記10的位置的偵測變得更精確，根據實例實施例，可改良BPR 20與TSV 30之間的疊對的整體對準及精確度。因此，第一半導體裝置200a及第二半導體裝置200b可更精確地彼此對準。
根據實例實施例，基於第一半導體裝置200a與第二半導體裝置200b之間的改良的對準，可改良半導體架構1的整合及性能。另外，晶圓兩側上的半導體裝置的3D整合可導致半導體架構1的大小及功率消耗的減小。
圖6示出根據實例實施例的圖5B中的晶圓的透視圖。
參考圖6，載體基底100的第一表面包含設置於載體基底100的對準標記區域100b中的標記物12。如標記物12的放大圖中所繪示，每一標記物12包含多個對準標記10。如圖6中所示出，對準標記10可具有矩形形狀且可經一維地設置。鄰近的對準標記10的側表面可彼此平行。舉例而言，對準標記10可具有約8微米的寬度及約16微米的間距。然而，對準標記10的形狀及大小不限於此。舉例而言，對準標記10可具有十字形狀。根據另一實例實施例，可二維地設置對準標記10。舉例而言，對準標記10可具有矩形形狀，且來自第一平面圖的對準標記10的方向可彼此垂直。
圖7A及圖7B示出根據實例實施例的包含圖6中的對準標記的標記物的實例俯視平面圖。
參考圖7A，包含於標記物12中的對準標記10可具有矩形形狀且可經一維地設置。對準標記10可包含藉由微影掃描法偵測到的對準標記及藉由使用疊對工具偵測到的疊對標記。
參考圖7B，根據另一實例實施例，對準標記10可二維地形成於標記物12中。舉例而言，如圖7B中所示出，多個對準標記10的群組可設置為彼此垂直。
圖8示出圖5F中的在移除擋止層500之後的半導體架構1的透視圖。
如圖8中所示出，在移除擋止層500之後，對準標記10可暴露於載體基底100的第二表面上。對準標記10的形狀及大小與關於圖6、圖7A以及圖7B所描述的對準標記10的形狀及大小相對應。舉例而言，每一對準標記物12可包含多個對準標記10 。對準標記10可具有矩形形狀，且可經一維地設置。鄰近的對準標記10的側表面可彼此平行。舉例而言，對準標記10可具有約8微米的寬度及約16微米的間距。然而，對準標記10的形狀及大小不限於此。舉例而言，對準標記10可具有十字形狀。根據另一實例實施例，可二維地設置對準標記10。
圖9示出根據實例實施例的製造3D異質積體半導體架構的方法的流程圖。
根據實例實施例，設置包含載體基底的晶圓（S110）。載體基底可包含裝置區域及對準標記區域。對準標記區域可為載體基底中形成對準標記的區域。載體基底可包含例如矽（Si）基底、玻璃基底、藍寶石基底等。然而，載體基底的材料不限於此。載體基底可設置為圓形面板，但載體基底的形狀不限於此。舉例而言，載體基底可為四邊形面板。載體基底可經設置為單層或多層。
接著，在載體基底上形成擋止層，且在擋止層上形成犧牲層（S120）。舉例而言，可藉由矽鍺（SiGe）層的磊晶生長而在載體基底上形成擋止層。然而，實施例不限於此。舉例而言，擋止層可為形成於絕緣層上矽（SOI）晶圓中的氧化層。根據另一實例實施例，擋止層可為氮化矽（SiN）層。
在形成擋止層之後，在載體基底的第一表面上形成至擋止層的深度的對準標記（S130）。可在設置於載體基底的第一表面中的對準標記區域中蝕刻對準標記。可藉由將載體基底的第一表面上的開口或溝槽蝕刻至擋止層的深度來形成對準標記。因此，對準標記的第二表面及擋止層的第一表面可共面。蝕刻可包含乾式蝕刻或濕式蝕刻。然而，實施例不限於此。
載體基底的第一表面可包含設置於載體基底的對準標記區域中的標記物。每一標記物可包含多個對準標記。對準標記可具有矩形形狀，且可經一維地設置。舉例而言，對準標記可具有約8微米的寬度及約16微米的間距。然而，對準標記的形狀及大小不限於此。舉例而言，對準標記可具有十字形狀。根據另一實例實施例，可二維地設置對準標記。
在形成對準標記之後，基於對準標記將第一半導體裝置設置於載體基底的第一表面上（S140）。基於藉由例如微影掃描或藉由使用疊對工具偵測到的對準標記的位置將第一半導體裝置形成於載體基底的第一表面上。第一半導體裝置可為包含諸如BPR的組件的積體電路。BPR可設置於載體基底的第一表面上。
接著，執行晶圓間接合製程（S150）。舉例而言，可將第二晶圓設置於第一半導體裝置的第一表面上。可藉由在第二晶圓於第一半導體裝置之間設置黏著層而將第二晶圓接合至第一半導體裝置的第一表面。根據另一實例實施例，可在不包含黏著層的情況下，經由例如Si直接接合將第二晶圓直接設置於第一半導體裝置上。
在晶圓間接合之後，翻轉半導體架構（S160）。
接著，將犧牲層移除至擋止層的深度（S170）。可藉由包含例如CMP或乾式蝕刻的研磨製程移除犧牲層。然而，實施例不限於此。
在移除犧牲層之後，移除擋止層（S180）。可藉由例如濕式蝕刻移除擋止層。然而，實施例不限於此。在移除擋止層之後，將對準標記暴露於載體基底的第二表面上。對準標記的形狀及大小與設置於載體基底的第一表面上的對準標記的形狀及大小相對應。對準標記可具有矩形形狀，且可經一維地設置。舉例而言，對準標記可具有約8微米的寬度及約16微米的間距。然而，對準標記的形狀及大小不限於此。舉例而言，對準標記可具有十字形狀。根據另一實例實施例，可二維地設置對準標記。
在移除擋止層之後，基於對準標記將第二半導體裝置設置於載體基底的第二表面上（S190）。對準標記可包含基於微影掃描法偵測到的對準標記及藉由使用疊對工具偵測到的對準標記。當對準標記暴露於載體基底的第二表面上時，由微影掃描及疊對工具中的對準標記提供的信號可較強，且因此，可提高對準標記的偵測的精確度。第二半導體裝置可為包含諸如TSV的組件的積體電路。TSV可經設置為穿透載體基底。可將第二半導體裝置整合於載體基底的第二表面上，以使得例如第二半導體裝置的TSV基於對準標記的偵測到的位置而與第一半導體裝置的BPR對準。
根據實例實施例，由於來自晶圓的第二表面的對準標記10的位置的偵測變得更精確，所以設置於晶圓的第一表面與第二表面上的半導體裝置之間的對準可變得更精確。
根據實例實施例，基於3D異質積體半導體架構中的晶圓的兩側上的半導體裝置之間的改良的對準，可改良半導體架構的整合及性能。另外，晶圓的兩側上的半導體裝置的3D整合可減小半導體架構的大小及功率消耗。
圖10示出根據實例實施例的可併入3D異質積體半導體架構的半導體封裝。
參考圖10，根據實例實施例的半導體封裝2000可包含安裝於基底2100上的處理器2200及半導體裝置2300。處理器2200及/或半導體裝置2300可包含在上述實例實施例中描述的3D異質積體半導體架構1中的一或多者。
圖11示出根據實例實施例的電子系統的示意性方塊圖。
參考圖11，根據實施例的電子系統3000可包含使用匯流排3400來進行資料通信的微處理器3100、記憶體3200以及使用者介面3300。微處理器3100可包含中央處理單元（central processing unit；CPU）或應用程式處理器（application processor；AP）。電子系統3000可更包含與微處理器3100直接通信的隨機存取記憶體（random access memory；RAM）3500。微處理器3100及/或RAM 3500可實施於單一模組或架構中。使用者介面3300可用於將資料輸入至電子系統3000，或自電子系統3000輸出資料。舉例而言，使用者介面3300可非限制性地包含鍵盤、觸控板、觸控螢幕、滑鼠、掃描器、語音檢波器、液晶顯示器（liquid crystal display；LCD）、微發光裝置（light-emitting device；LED）、有機發光二極體（organic light-emitting diode；OLED）裝置、主動矩陣發光二極體（active-matrix light-emitting diode；AMOLED）裝置、印表機、照明系統或各種其他輸入/輸出裝置。記憶體3200可儲存微處理器3100的操作碼、由微處理器3100處理的資料或自外部裝置接收到的資料。記憶體3200可包含記憶體控制器、硬碟或固態硬碟（solid state drive；SSD）。
至少電子系統3000中的微處理器3100、記憶體3200以及/或RAM 3500可包含如上述實例實施例中所描述的3D異質積體半導體架構1。
應理解，本文中描述的實例實施例應僅按描述性意義來考慮，而非出於限制的目的。通常應將每一實施例內的特徵或態樣的描述視為可用於其他實施例中的其他類似特徵或態樣。
雖然已參考圖式描述實例實施例，但所屬領域中具有通常知識者應理解，可在不脫離如由所附申請專利範圍定義的精神及範疇的情況下在其中進行形式及細節的各種變化。
1:3D異質積體半導體架構 10、110:對準標記 11:半導體架構 12:標記 20、120:內埋式電力軌 30、130:矽穿孔 100、1100:載體基底 100a、1100a:裝置區域 100b、1100b:對準標記區域 200a、1200a:第一半導體裝置 200b、1200b:第二半導體裝置 300、1300:第二晶圓 400、1400:黏著層 500:擋止層 600、1600:犧牲層 2000:半導體封裝 2100:基底 2200:處理器 2300:半導體裝置 3000:電子系統 3100:微處理器 3200:記憶體 3300:使用者介面 3400:匯流排 3500:隨機存取記憶體 I-I':線 S100、S120、S130、S140、S150、S160、S170、S180、S190:步驟
根據結合隨附圖式進行的以下描述，本揭露的實例實施例的上述及/或其他態樣、特徵以及優勢將更顯而易見，在隨附圖式中： 圖1示出根據相關實施例的半導體架構的橫截面圖。 圖2A、圖2B、圖2C、圖2D、圖2E、圖2F以及圖2G示出根據相關實施例製造如圖1中所示出的半導體架構的方法。 圖3示出根據實例實施例的3D異質積體半導體架構的透視圖。 圖4示出根據實例實施例的沿圖3的線I-I'截取的橫截面圖。 圖5A、圖5B、圖5C、圖5D、圖5E、圖5F以及圖5G示出根據實例實施例的製造3D異質積體半導體架構的方法。 圖6示出根據實例實施例的圖5B中的晶圓的透視圖。 圖7A及圖7B示出根據實例實施例的包含圖6中的對準標記的標記物的實例俯視平面圖。 圖8示出圖5F中的在移除擋止層之後的半導體架構的透視圖。 圖9示出根據實例實施例的製造3D異質積體半導體架構的方法的流程圖。 圖10示出根據實例實施例的可併入3D異質積體半導體架構的半導體封裝。 圖11示出根據實例實施例的電子系統的示意性方塊圖。
11:半導體架構
110:對準標記
120:內埋式電力軌
130:矽穿孔
1100:載體基底
1100a:裝置區域
1100b:對準標記區域
1200a:第一半導體裝置
1200b:第二半導體裝置

Claims (20)

  1. 一種半導體架構，包括： 載體基底； 對準標記，設置於所述載體基底中，所述對準標記自所述載體基底的第一表面設置至所述載體基底的第二表面； 第一半導體裝置，基於所述對準標記設置於所述載體基底的所述第一表面上； 第二半導體裝置，基於所述對準標記設置於所述載體基底的所述第二表面上且與所述第一半導體裝置對準。
  2. 如請求項1所述的半導體架構，其中所述第一半導體裝置包括第一組件， 其中基於設置於所述載體基底的所述第一表面上的所述對準標記的位置，所述第一組件設置於所述載體基底的所述第一表面上。
  3. 如請求項2所述的半導體架構，其中所述第二半導體裝置包括第二組件， 其中基於設置於所述載體基底的所述第二表面上的所述對準標記的位置，所述第二組件設置於所述載體基底的所述第二表面上。
  4. 如請求項3所述的半導體架構，其中所述第一組件與所述第二組件對準。
  5. 如請求項4所述的半導體架構，其中所述第一組件為內埋式電力軌（BPR），且所述第二組件為矽穿孔（TSV）。
  6. 如請求項1所述的半導體架構，其中一維或二維方式設置所述對準標記。
  7. 如請求項6所述的半導體架構，其中所述對準標記中的每一者具有矩形形狀。
  8. 如請求項7所述的半導體架構，其中所述對準標記當中鄰近的對準標記的側表面彼此平行。
  9. 如請求項1所述的半導體架構，其中所述對準標記的表面與所述第二半導體裝置的第一表面共面。
  10. 如請求項1所述的半導體架構，其中所述對準標記為設置於所述載體基底中的開口。
  11. 一種製造半導體架構的方法，所述方法包含： 設置包括載體基底的第一晶圓； 在所述載體基底上設置擋止層； 在所述擋止層上設置犧牲層； 在所述載體基底中設置自所述載體基底的第一表面至所述擋止層的第一表面的對準標記； 基於設置於所述載體基底的所述第一表面上的所述對準標記的位置，將第一半導體裝置設置於所述載體基底的所述第一表面上； 移除所述犧牲層； 移除所述擋止層；以及 基於設置於所述載體基底的所述第二表面上的所述對準標記的位置，將第二半導體裝置設置於所述載體基底的第二表面上。
  12. 如請求項11所述的製造半導體架構的方法，其中設置所述擋止層包括在所述載體基底上設置矽鍺（SiGe）層。
  13. 如請求項11所述的製造半導體架構的方法，其中設置所述擋止層包括在絕緣層上矽（SOI）晶圓中設置氧化層。
  14. 如請求項11所述的製造半導體架構的方法，其中設置所述對準標記包括設置具有一維或二維矩形形狀的所述對準標記。
  15. 如請求項11所述的製造半導體架構的方法，更包括： 在所述第一半導體裝置的第一表面上設置第二晶圓；以及 在所述第二晶圓與所述第一半導體裝置之間設置黏著層。
  16. 如請求項11所述的製造半導體架構的方法，其中移除所述犧牲層包括藉由化學機械研磨（CMP）或蝕刻移除所述犧牲層。
  17. 如請求項11所述的製造半導體架構的方法，其中移除所述擋止層包括藉由蝕刻及暴露所述載體基底的所述第二表面上的所述對準標記來移除所述擋止層。
  18. 如請求項11所述的製造半導體架構的方法，其中設置所述第二半導體裝置更包括基於設置於所述載體基底的所述第二表面上的所述對準標記的所述位置設置包含於所述第二半導體裝置中的第二組件，以使得所述第二組件與包含於所述第一半導體裝置中的第一組件對準。
  19. 如請求項11所述的製造半導體架構的方法，其更包括基於微影掃描偵測設置於所述載體基底的所述第一表面上的所述對準標記的所述位置及設置於所述載體基底的所述第二表面上的所述對準標記的所述位置。
  20. 一種半導體架構，包括： 晶圓； 對準標記，設置於所述晶圓中，所述對準標記為自所述晶圓的第一表面設置至所述晶圓的與所述第一表面相對的第二表面的開口； 第一半導體裝置，基於所述對準標記設置於所述晶圓的所述第一表面上；以及 第二半導體裝置，基於所述對準標記設置於所述晶圓的所述第二表面上且與所述第一半導體裝置對準。
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