KR20220065662A - 3차원 집적 반도체 아키텍처 및 이의 제조 방법 - Google Patents

3차원 집적 반도체 아키텍처 및 이의 제조 방법 Download PDF

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KR20220065662A
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김기일
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삼성전자주식회사
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Abstract

캐리어 기판, 상기 캐리어 기판에 제공되는 얼라인 마크들, 상기 얼라인 마크들은 상기 캐리어 기판의 제1 표면으로부터 상기 캐리어 기판의 제2 표면으로 제공되고, 상기 얼라인 마크들에 기초하여 상기 캐리어 기판의 상기 제1 표면 상에 제공되는 제1 반도체 장치, 상기 얼라인 마크들에 기초하여 상기 캐리어 기판의 상기 제2 표면에 제공되며, 상기 제1 반도체 장치와 정렬되는 제2 반도체 장치를 포함하는 반도체 아키텍처가 제공된다.

Description

3차원 집적 반도체 아키텍처 및 이의 제조 방법{THREE DIMENSIONAL INTEGRATED SEMICONDUCTOR ARCHITECTURE AND METHOD OF MANUFACTURING THE SAME}
본 개시의 예시적인 실시예는 3차원(3D) 이종 집적 반도체 아키텍처의 제조 방법 및 그 장치에 관한 것으로, 보다 상세하게는 3차원 이종 집적 반도체 아키텍처를 제조할 때 스토퍼층을 사용하여 정렬 정확도를 향상시키는 방법 및 그 장치에 관한 것이다.
전자 기술의 발달과 최근 반도체 소자의 다운-스케일링(down-scaling)에 따라 반도체 장치의 3차원 이종 집적화가 진행되고 있다. 반도체 아키텍처에서 반도체 장치의 3D 집적화는 반도체 아키텍처의 영역을 축소(down scale)하고 반도체 아키텍처의 전력 소비를 줄일 수 있다.
그러나, 3차원 집적 반도체 아키텍처를 제조하기 위해서는 반도체 웨이퍼의 제1 면과 제2 면을 모두 집적화해야 하기 때문에 3차원 집적 반도체 아키텍처를 제조하는데 어려움이 있다. 반도체 장치의 제2 면 집적은 제1 면에 제공된 얼라인 마크에 기초하여 수행된다. 다만, 얼라인 마크 신호가 약하여 제2면 집적화 과정에서 제1 면 얼라인 마크를 사용하기 어려울 수 있다. 따라서, 웨이퍼의 두 면 상의 접적체들 사이의 높은 오버레이 성능을 위해 웨이퍼의 제1 면 상에 집적화된 반도체 장치를 정확하게 웨이퍼의 제2 면 상에 집적화된 다른 반도체 장치와 정렬하는 것은 어려울 수 있다.
이 배경기술 섹션에 개시되는 정보는 본 출원의 실시예들을 달성하기 전에 발명자들에게 이미 공지되었거나 실시예들을 달성하는 과정에서 획득된 기술 정보이다. 따라서 이미 대중에게 알려진 선행 기술을 형성하지 않는 정보를 포함할 수 있다.
본 개시의 실시예들에 따른 과제는 웨이퍼 양 면에 각각 집적화되는 반도체 소자들을 정렬시키는 방법 및 그 방법에 의해 제조된 반도체 아키텍처를 제공하는 것이다.
본 개시의 일 실시예는 3차원 이종 집적 반도체 아키텍처의 제조 방법 및 그 장치를 제공한다.
또한, 본 개시의 일 실시예는 3차원 이종 집적 반도체 아키텍처의 정렬의 정확도 향상 방법 및 그 장치를 제공한다.
본 개시의 일 실시예의 양상에 따르면, 캐리어 기판; 상기 캐리어 기판에 제공되는 얼라인 마크들, 상기 얼라인 마크들은 상기 캐리어 기판의 제1 표면으로부터 상기 캐리어 기판의 제2 표면으로 제공되고; 상기 얼라인 마크들에 기초하여 상기 캐리어 기판의 상기 제1 표면에 제공되는 제1 반도체 장치; 상기 얼라인 마크들에 기초하여 상기 캐리어 기판의 상기 제2 표면에 제공되고, 상기 제1 반도체 장치와 정렬되는 제2 반도체 장치를 포함하는 반도체 아키텍처가 제공된다.
본 개시의 일 실시예의 양상에 따르면, 캐리어 기판을 포함하는 제1 웨이퍼를 제공하는 것; 상기 캐리어 기판 상에 스토퍼층을 제공하는 것; 상기 스토퍼층 상에 희생층을 제공하는 것; 상기 캐리어 기판의 제1 표면으로부터 상기 스토퍼층의 제1 표면까지 상기 캐리어 기판에 얼라인 마크들을 제공하는 것;
상기 캐리어 기판의 상기 제1 표면 상에 제공된 얼라인 마크들을 위치에 기초하여 상기 캐리어 기판의 상기 제1 표면 상에 제1 반도체 장치를 제공하는 것; 상기 희생층을 제거하는 것; 상기 스토퍼층을 제거하는 것; 및 상기 캐리어 기판의 제2 표면 상에 제공된 상기 얼라인 마크의 위치에 기초하여 상기 캐리어 기판의 상기 제2 표면 상에 제2 반도체 장치를 제공하는 것을 포함하는 반도체 아키텍처의 제조 방법이 제공된다.
본 개시의 일 실시예의 양상에 따르면, 웨이퍼; 상기 웨이퍼에 제공된 얼라인 마크들, 상기 얼라인 마크들은 상기 웨이퍼의 제1 표면으로부터 상기 제1 표면의 반대면인 상기 웨이퍼의 제2 표면으로 제공되는 개구부들이며; 상기 얼라인 마크들에 기초하여 상기 웨이퍼의 상기 제1 표면 상에 제공되는 제1 반도체 장치; 및 상기 얼라인 마크들에 기초하여 상기 웨이퍼의 상기 제2 표면에 제공되며, 상기 제1 반도체 장치와 정렬되는 제2 반도체 장치를 포함하는 반도체 아키텍처가 제공된다.
본 개시의 실시예에 따르면, 3차원 이종 집적 반도체 아키텍처들이 포함하는 반도체 소자들의 정렬의 정확도를 향상시킬 수 있다.
본 개시의 예시적인 실시예들의 상기 및/또는 다른 양상들, 특징들, 및 이점들은 첨부되는 도면들과 함께 아래의 설명들로부터 더욱 명백해질 것이며, 여기서:
도 1은 관련된 실시예에 따른 반도체 아키텍처의 단면도를 도시한다.
도 2a 내지 도 2g는 관련 실시예에 따른 도 1에 도시된 반도체 아키텍처의 제조 방법을 도시한 도면이다.
도 3은 일 실시예에 따른 3차원 이종 집적 반도체 아키텍처의 사시도이다.
도 4는 일 실시예에 따른 도 3의 I-I'선을 따라 절단한 단면도이다.
도 5a 내지 도 5g는 일 실시예에 따른 3차원 이종 집적 반도체 아키텍처(1)의 제조 방법을 나타내는 도면이다.
도 6은 일 실시예에 따른 도 5b의 웨이퍼의 사시도를 도시한다.
도 7a 및 도 7b는 예시적인 실시예에 따른 도 6의 얼라인 마크들을 포함하는 마커의 예시적인 평면도를 도시한다.
도 8은 도 5f에서 스토퍼층을 제거한 후의 반도체 아키텍처의 사시도를 도시한다.
도 9는 예시적인 실시예에 따른 3차원 이종 집적 반도체 아키텍처의 제조 방법의 흐름도를 도시한다.
도 10은 예시적인 실시예들에 따른 3D 이종 집적 반도체 아키텍처들을 집적할 수 있는 반도체 패키지를 도시한다.
도 11은 예시적인 실시예에 따른 전자 시스템의 개략적인 블록도를 도시한다.
여기에서 설명하는 실시예는 예시적인 것으로, 본 발명은 이에 한정되지 않고 다양한 다른 형태로 구현될 수 있다. 다음 설명에서 제공되는 예시적인 실시예 각각은 본 명세서에 제공되거나 본 명세서에 제공되지 않지만 본 개시내용과 일치하는 다른 예시적인 실시예 또는 다른 예시적인 실시예의 하나 이상의 특징과 연관되는 것으로부터 배제되지 않는다. 예를 들어, 특정 실시예 또는 실시예에서 설명된 사항이 다른 예시 또는 다른 실시예에서 설명되지 않더라도, 그 설명에서 달리 언급하지 않는 한, 다른 예시 또는 다른 실시예와 관련되거나 결합되는 것으로 이해될 수 있다.
또한, 원리, 양태, 예시 및 예시적인 실시예의 모든 설명은 구조적 및 기능적 균등범위를 포함하도록 의도된 것으로 이해되어야 한다. 또한, 이러한 균등범위는 현재 잘 알려진 균등범위뿐만 아니라 향후 개발될 균등범위, 즉 그 구조에 관계없이 동일한 기능을 수행하도록 발명되는 모든 장치를 포함하는 것으로 이해되어야 한다.
반도체 장치의 요소, 구성 요소, 층, 패턴, 구조, 영역 등(이하 총칭하여 "요소")이 반도체 장치의 다른 요소의 "너머에", "위에", "상에," "아래에", "밑에", "아래" 있거나 반도체 장치의 다른 요소와 "연결" 또는 "결합"되는 것으로 언급될 때에는, 반도체 장치의 바로 너머에, 위에, 상에, 아래에, 밑에, 아래, 다른 요소 또는 중간 요소(들)가 존재할 수 있거나, 다른 요소 또는 중간 요소(들)가 연결 또는 결합될 수 있다. 이에 반해 반도체 소자의 하나의 요소가 반도체 장치의 다른 요소의 '바로 너머에', '바로 위에', '바로 상에', '바로 아래에', '바로 밑에', '바로 아래' 있거나 반도체 장치의 다른 요소와 '직접 연결되는'이라고 언급되는 경우, 중간 요소는 존재하지 않는다. 본 개시내용 전반에 걸쳐 유사한 도면부호는 유사한 요소를 지칭한다.
"너머에", "위에", "상에", "상부에", "아래에", "밑에", "아래", "하부에", "최상부" 및 "바닥"과 같은 공간적으로 상대적인 용어 등은 도면에 예시된 바와 같이 다른 구성요소(들)에 대한 하나의 구성요소의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 작동 중인 반도체 장치의 다른 방향을 포함하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면에서 반도체 장치가 뒤집힌 경우, 다른 요소 "아래" 또는 "밑에"로 설명된 요소는 다른 요소 "위"로 배향된다. 따라서 "아래"라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 반도체 장치는 다른 방법으로 배향될 수 있고(90도 또는 다른 배향으로 회전됨) 여기에 사용된 공간적으로 상대적인 기술자는 그에 따라 해석될 수 있다.
본 명세서에 사용된 바와 같이, "중 적어도 하나"와 같은 표현은 요소 목록 앞에 올 때 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b 및 c 중 적어도 하나"라는 표현은 a만, b만, c만, a와 b 모두, a와 c 모두, b와 c 모두 또는 a, b, c, 모두를 포함하는 것으로 이해되어야 한다. 여기서, '동일'이라는 용어가 둘 이상의 요소의 차원을 비교할 때 사용되는 경우, 그 용어는 '실질적으로 동일한' 차원을 포괄할 수 있다.
제1", "제2", "제3", "제4" 등의 용어가 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이러한 용어에 의해 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어는 한 요소를 다른 요소와 구별하는 것에만 사용된다. 따라서, 본 발명의 권리 범위를 벗어나지 않으면서 후술하는 제1 구성요소는 제2 구성요소로 명명될 수 있다.
또한, 장치 또는 구조를 제조하는 특정 단계 또는 동작이 다른 단계 또는 동작보다 나중에 기술되더라도, 다른 단계가 상기 특정 단계 또는 동작 이후에 수행된다는 기재가 없는 한 상기 특정 단계 또는 동작이 상기 다른 단계 또는 동작 이후에 수행될 수 있음이 이해될 수 있다.
예시적인 실시예(및 중간 구조)의 개략도인 단면도를 참조하여 예시적인 실시예가 본 명세서에서 설명된다. 따라서, 예를 들어 제조 기술 및/또는 허용 오차의 결과로 예시의 모양에서 변형이 예상된다. 따라서, 예시적인 실시예는 여기에 예시된 영역의 특정 형상으로 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조로부터 초래되는 형상의 편차를 포함해야 한다. 예를 들어, 직사각형으로 예시된 이식된 영역은 일반적으로 임플란트 영역에서 임플란트 되지 않은 영역으로의 이분법적인 변화(binary change)보다는 그 가장자리에서 둥글거나 만곡된 특징 및/또는 임플란트 농도의 구배를 가질 수 있다. 마찬가지로, 임플란테이션(implantation, 주입)에 의해 형성된 매립 영역은 매립 영역과 임플란테이션이 일어나는 표면 사이의 영역에서 일부 임플란테이션을 초래할 수 있다. 따라서, 도면에서 예시된 영역은 본직적으로 도식적이며 그 형상은 장치의 영역의 실제 형상을 도시하기 위한 것으로 의도되는 것이 아니며, 본 개시의 범위를 제한 하기 위한 것이 아니다. 또한, 도면에서, 층 및 영역의 크기 또는 상대적인 크기는 명료함을 위해 과장되게 표현될 수 있다.
간결함을 위해, 반도체 장치에 대한 일반적인 구성요소는 본 명세서에서 상세히 설명될 수도 있고, 설명되지 않을 수도 있다.
도 1은 관련된 실시예에 따른 반도체 아키텍처의 단면도를 도시한다.
도 1을 참조하면, 반도체 아키텍처(11)는 캐리어 기판(1100)을 포함하는 웨이퍼를 포함할 수 있다. 캐리어 기판(1100)은 소자 영역(1100a) 및 얼라인 마크 영역(1100b)을 포함할 수 있다. 얼라인 마크 영역(1100b)은 캐리어 기판(1100)의 제1 표면에 소정 깊이로 형성된 얼라인 마크(110)를 포함한다.
[0034] 도 1에 도시된 바와 같이, 반도체 아키텍처(11)는 캐리어 기판(1100)의 제1 표면 상에 제공된 제1 반도체 디바이스(1200a)를 또한 포함한다. 제1 반도체 장치(1200a)는 BPR(Buried Power Rails)(120)과 같은 구성요소들을 포함하는 집적 회로일 수 있다. BPR(120)은 캐리어 기판(1100)의 제1 표면에 제공될 수 있다. 반도체 아키텍처(11)는 캐리어 기판(1100)의 제2 표면에 제공되는 제2 반도체 장치(1200b)를 또한 포함할 수 있다. 제2 반도체 장치(1200b)로부터 TSV(through-silicon via)(130)와 같은 구성요소들이 돌출될 수 있다. TSV(130)는 캐리어 기판(1100)을 관통하도록 형성될 수 있다. 제2 반도체 장치(1200b)는 캐리어 기판(1100)의 제2 표면에 제공되어 얼라인 마크(110)의 위치에 기초하여 제1 반도체 장치(1200a)와 정렬될 수 있다. 예를 들어, 제2 반도체 장치(1200b)는 제2 반도체 장치(1200b)의 TSV(130)가 예를 들어 제1 반도체 장치(1200a)의 BPR(120)과 같은 구성요소와 정렬되도록 캐리어 기판(1100)의 제2 표면에 제공될 수 있다.
도 1에 도시된 바와 같이, 제2 반도체 장치(1200b)의 TSV(130)와 제1 반도체 장치(1200a)의 BPR(120)이 제대로 정렬되지 않을 수 있다. 따라서, 제1 반도체 장치(1200a)와 제2 반도체 장치(1200b) 사이에 오정렬(misalignment)이 발생하여 반도체 아키텍처(11)의 성능을 저하시킬 수 있다.
도 2a 내지 도 2g는 관련 실시예에 따른 도 1에 도시된 반도체 아키텍처의 제조 방법을 도시한 도면이다.
도 2a를 참조하면, 상기 방법은 소자 영역(1100a) 및 얼라인 마크 영역(1100b)을 포함하는 캐리어 기판(1100), 및 희생층(1600)을 포함하는 웨이퍼를 제공하는 것을 포함할 수 있다.
도 2b에 도시된 바와 같이, 캐리어 기판(1100) 및 희생층(1600)을 형성한 후, 캐리어 기판(1100)의 제1 표면에 수직 방향으로 일정 깊이로 얼라인 마크(110)를 형성할 수 있다.
얼라인 마크(110)를 형성한 후, 도 2c에 도시된 바와 같이, 얼라인 마크(110)를 기초로 캐리어 기판(1100)의 제1 표면에 제1 반도체 장치(1200a)가 제공될 수 있다. 제1 반도체 장치(1200a)는 예를 들어, BPR(120)과 같은 구성요소를 포함하는 집적 회로일 수 있다. BPR(120)은 캐리어 기판(1100)의 제1 표면 상에 제공될 수 있다.
도 2d를 참조하면, 제1 반도체 장치(1200a)를 제공한 후, 웨이퍼-웨이퍼 본딩 공정(wafer-to-wafer bonding process)을 수행할 수 있다. 예를 들어, 제2 웨이퍼(1300)는 제1 반도체 장치(1200a)의 제1 표면 상에 제공될 수 있다. 제2 웨이퍼(1300)는 제1 반도체 장치(1200a)와 제2 웨이퍼(1300) 사이에 제공된 접착층(1400)에 의해 본딩될 수 있다. 웨이퍼-웨이퍼 본딩 후에, 반도체 아키텍처(11)는 도 2e에 도시된 바와 같이 뒤집힐 수 있다.
도 2f를 참조하면, 반도체 아키텍처(11)가 뒤집힌 후, 희생층(1600)이 제거될 수 있다. 도 2g에 도시된 바와 같이, 희생층(1600)을 제거한 후, 캐리어 기판(1100)의 제1 표면에 제공된 얼라인 마크(110)의 위치에 기초하여 캐리어 기판(1100)의 제2 표면에 제2 반도체 장치(1200b)를 제공할 수 있다. 제2 반도체 장치(1200b)는 예를 들어, TSV(130)와 같은 부품을 포함하는 집적 회로일 수 있다. TSV(130)는 캐리어 기판(1100)을 관통하도록 형성될 수 있다. 제2 반도체 장치(1200b)는 얼라인 마크(110)에 기초하여 캐리어 기판(1100)의 제2 표면 상에 제공될 수 있다.
그러나, 도 2g에 도시된 바와 같이, 제1 반도체 장치(1200a)와 제2 반도체 장치(1200b) 사이에 오정렬(misalignment)이 있을 수 있다. 예를 들어, TSV(130)는 BPR(120)과 어긋날 수 있다. 캐리어 기판(1100)의 제1 표면에 제공되는 얼라인 마크(110)의 깊이가 상대적으로 얕기 때문에, 제2 반도체 장치(1200b)를 제공할 때 캐리어 기판(1100)의 제2 표면으로부터 얼라인 마크(110)의 위치를 정확하게 검출하기 어려울 수 있다. 얼라인 마크(110)는 리소그래피 방식으로 검출된 얼라인 마크 및/또는 오버레이 툴을 이용하여 검출된 얼라인 마크(오버레이 마크)를 포함할 수 있다. 캐리어 기판(1100)의 제2 표면으로부터 얼라인 마크(110)에 의해 제공되는 신호는 얼라인 마크(110)의 깊이가 낮기 때문에 약할 수 있다. 따라서 캐리어 기판(1100)의 제2 표면으로부터 얼라인 마크의 위치를 정확하게 검출하는 것은 어려울 수 있다. 제1 반도체 장치(1200a)와 제2 반도체 장치(1200b) 사이의 오정렬로 인해, 반도체 아키텍처(11)의 성능이 저하될 수 있다.
도 3은 일 실시예에 따른 3차원 이종 집적 반도체 아키텍처의 사시도이다.
도 3에 도시된 바와 같이, 3차원 이종 집적 반도체 아키텍처(1)는 캐리어 기판(100), 캐리어 기판(100)의 제1 표면에 제공된 제1 반도체 장치(200a) 및 제1 반도체 장치(200a)의 반대편인, 캐리어 기판(100)의 제2 표면에 제공된 제2 반도체 장치(200b)를 포함할 수 있다. 제1 반도체 장치(200a)와 제2 반도체 장치(200b)는 서로 집적되어 3차원 이종 집적 반도체 아키텍처(1)를 형성할 수 있다.
[0045] 캐리어 기판(100)은, 예를 들어, 실리콘(Si) 기판, 유리 기판, 사파이어 기판 등을 포함할 수 있다. 그러나, 실시예는 이에 한정되지 않는다. 도 3에 도시된 바와 같이, 캐리어 기판(100)은 원형 패널일 수 있으나, 캐리어 기판(100)의 형상이 이에 한정되는 것은 아니다. 예를 들어, 캐리어 기판(100)은 사각 패널일 수 있다. 캐리어 기판(100)은 단일층 또는 다중층을 포함할 수 있다.
도 4는 일 실시예에 따른 도 3의 I-I'선을 따라 절단한 단면도이다.
도 4를 참조하면, 3차원 이종 집적 반도체 아키텍처(1)는 캐리어 기판(100)을 포함할 수 있다. 캐리어 기판(100)은 소자 영역(100a) 및 얼라인 마크 영역(100b)을 포함한다. 얼라인 마크 영역(100b)은 캐리어 기판(100)의 제1 표면으로부터 캐리어 기판(100)의 제2 표면으로 형성될 수 있는 얼라인 마크(10)를 포함한다.
3차원 이종 집적 반도체 아키텍처(1)는 또한 캐리어 기판(100)의 제1 표면 상에 형성된 제1 반도체 장치(200a)와 캐리어 기판(100)의 제2 표면 상에 제공된 제2 반도체 장치(200b)를 포함한다. 예를 들어, 제1 반도체 장치(200a)는 BPR(20)과 같은 구성요소를 포함하는 집적 회로일 수 있다. BPR(20)은 캐리어 기판(100)의 제1 표면과 대향하도록 제공될 수 있다. 제2 반도체 장치(200b)는 다른 집적 회로일 수 있으며, 예를 들어, TSV(30)와 같은 구성요소들이 제2 반도체 장치(200b)로부터 돌출될 수 있다. TSV(30)는 캐리어 기판(100)을 관통하도록 형성될 수 있다.
도 4에 도시된 바와 같이, BPR(20)과 TSV(30) 사이의 정렬이 기존 실시예에 비해 개선될 수 있고, 제1 반도체 장치(200a)와 제2 반도체 장치(200b)가 기존 실시예와 비교하여, 아래에서 논의되는 바와 같이 얼라인 마크(10)에 대한 개선으로 인해, 서로 정확하게 정렬될 수 있다. 제1 반도체 장치(200a) 및 제2 반도체 장치(200b)의 개선된 정렬에 기초하여, 반도체 아키텍처(1)의 집적도 및 성능이 개선될 수 있다. 또한, 캐리어 기판(100)의 제1 표면 및 캐리어 기판(100)의 제2 표면 모두에 반도체 장치를 제공함으로써, 반도체 아키텍처(1)의 크기가 감소될 수 있고, 전력 소모도 감소될 수 있다.
도 5a 내지 도 5g는 일 실시예에 따른 3차원 이종 집적 반도체 아키텍처(1)의 제조 방법을 나타내는 도면이다.
도 5a를 참조하면, 상기 방법은 캐리어 기판(100), 스토퍼층(500) 및 희생층(600)을 포함하는 웨이퍼를 제공하는 것을 포함한다. 캐리어 기판(100)은 소자 영역(100a) 및 얼라인 마크 영역(100b)을 포함할 수 있다. 얼라인 마크 영역(100b)은 캐리어 기판(100)에서 얼라인 마크들(10)이 형성된 영역일 수 있다. 캐리어 기판(100)은, 예를 들어, 실리콘(Si) 기판, 유리 기판, 사파이어 기판 등을 포함할 수 있다. 다만, 캐리어 기판(100)의 물질이 이에 한정되는 것은 아니다. 캐리어 기판(100)은 원형 패널로 제공될 수 있으나, 캐리어 기판(100)의 형상이 이에 한정되는 것은 아니다. 예를 들어, 캐리어 기판(100)은 사각 패널일 수 있다. 캐리어 기판(100)은 단일층 또는 다중층으로 제공될 수 있다.
희생층(600)은 단일층 또는 다중층을 포함할 수 있다. 희생층(600)은 폴리머 물질, 자외선(UV) 필름, 실리콘 또는 수지(resin)를 포함할 수 있다. 다만, 희생층(600)의 물질이 이에 한정되는 것은 아니다. 일 실시예에 따르면 희생층(600)은 생략될 수 있다.
스토퍼층(500)은 예를 들어, 반응성 이온 식각(Reactive-Ion Etching, RIE) 스토퍼층일 수 있다. 스토퍼층(500)은 캐리어 기판(100) 및 희생층(600) 중 어느 하나 상에 형성될 수 있다. 예를 들어, 스토퍼층(500)은 캐리어 기판(100) 상에 실리콘 게르마늄(SiGe)층의 에피택셜 성장에 의해 형성될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 스토퍼층(500)은 SOI(silicon-on-insulator) 웨이퍼에 형성된 산화막일 수 있다. 예를 들어, 스토퍼층(500)은 실리콘 이산화물(SiO2), 실리콘(Si), 사파이어 등을 포함할 수 있다. 스토퍼층(500)은 다른 실시예에 따라 실리콘 질화물(SiN)층일 수 있다.
도 5b를 참조하면, 도 5a에 도시된 바와 같이 스토퍼층(500)을 포함하는 웨이퍼를 형성한 후, 상기 방법은 캐리어 기판(100)의 얼라인 마크 영역(100b)에 스토퍼층(500)의 깊이로 얼라인 마크(10)를 형성하는 것을 포함한다. 예를 들어, 얼라인 마크(10)는 스토퍼층(500)의 제1 표면의 레벨까지 제공된다. 얼라인 마크(10)는 캐리어 기판(100)의 제1 표면의 개구부 또는 트렌치를 스토퍼층(500)의 제1 표면까지 식각하여 형성될 수 있다. 식각은 건식 식각 또는 습식 식각을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다.
도 5b에 도시된 바와 같이, 얼라인 마크(10)의 제2 표면은 스토퍼층(500)의 제1 표면과 공면(coplanar)일 수 있다. 얼라인 마크(10)를 스토퍼층(500)의 깊이로 형성함으로써, 얼라인 마크(10)의 깊이의 균일성(uniformity)이 개선될 수 있고 얼라인 마크(10)는 웨이퍼를 손상시키지 않고 더 깊은 깊이에 형성될 수 있다.
[0056] 도 5c를 참조하면, 도 5b에 도시된 바와 같이 얼라인 마크(10)를 형성한 후, 상기 방법은 검출된 얼라인 마크(10)의 위치에 기초하여 캐리어 기판(100)의 제1 표면에 제1 반도체 장치(200a)를 제공하는 것을 포함한다. 예를 들어, 얼라인 마크(10)는 리소-스캐닝 방식(Litho-scanning method)에 의해 검출된 얼라인 마크와 오버레이 툴을 이용하여 검출된 오버레이 마크를 포함할 수 있다. 제1 반도체 장치(200a)는 예를 들어, BPR(20)과 같은 구성요소를 포함하는 집적 회로일 수 있다. BPR(20)은 캐리어 기판(100) 상에 제1 반도체 장치(200a)를 집적할 때 캐리어 기판(100)의 제1 표면에 제공될 수 있다.
도 5d를 참조하면, 도 5c에 도시된 바와 같이 제1 반도체 장치(200a)를 집적화(integration)한 후, 상기 방법은 웨이퍼-웨이퍼 본딩 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 제2 웨이퍼(300)는 제1 반도체 장치(200a)의 제1 표면 상에 제공될 수 있다. 제2 웨이퍼(300)는 제1 반도체 장치(200a)와 제2 웨이퍼(300) 사이에 접착층(400)을 제공함으로써 제1 반도체 장치(200a)에 접합될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제2 웨이퍼(300)는 제1 반도체 장치(200a) 상에 직접 제공될 수 있다. 예를 들어, 접착층을 사용하지 않고 제2 웨이퍼(300)와 제1 반도체 장치(200a)를 실리콘 직접 접합 방식(Si direct bonding)으로 직접 접합할 수 있다.
웨이퍼-웨이퍼 본딩 후에, 반도체 아키텍처(1)는 제2 표면 집적화를 위해 도 5e에 도시된 바와 같이 뒤집힐 수 있다.
도 5f를 참조하면, 도 5e에 도시된 바와 같이 반도체 아키텍처(1)를 뒤집은 후, 상기 방법은 그라인딩 공정에 의해 희생층(600)을 스토퍼층(500)의 레벨까지 제거하는 것을 포함할 수 있다. 그라인딩 공정은 CMP(Chemical-Mechanical Polishing) 또는 건식 식각(Dry Etching)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 희생층(600)이 제거된 후, 스토퍼층(500)이 제거될 수 있다. 스토퍼층(500)은 예를 들어, 건식 식각과 같은 식각에 의해 제거될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다.
도 5g를 참조하면, 스토퍼층(500)을 제거한 후, 상기 방법은 검출된 얼라인 마크(10) 위치에 기초하여 캐리어 기판(100)의 제2 표면에 제2 반도체 장치(200b)를 제공하는 것을 포함한다. 캐리어 기판(100)의 제2 표면 상의 얼라인 마크(10)는 리소-스캐닝 방식으로 검출된 얼라인 마크와 오버레이 툴을 이용하여 검출된 오버레이 마크를 포함할 수 있다. 캐리어 기판(100)의 제2 표면에 얼라인 마크(10)가 노출됨에 따라, 리소-스캐닝 방식 및 오버레이 툴에서 얼라인 마크(10)에 의해 제공되는 신호가 더 강해질 수 있고, 따라서 얼라인 마크(10) 검출의 정확도가 향상될 수 있다.
도 5g에 도시된 바와 같이, 제2 반도체 장치(200b)는 집적 회로일 수 있고, 예를 들어, TSV(30)와 같은 구성요소들이 제2 반도체 장치(200b)로부터 돌출될 수 있다. TSV(30)는 캐리어 기판(100)을 관통하도록 형성될 수 있다. 제2 반도체 장치(200b)는 캐리어 기판(100)의 제2 표면 상에 집적되어, 제2 반도체 장치(200b)의 TSV(30)가 얼라인 마크(10)의 검출된 위치에 기초하여 제1 반도체 장치(200a)의 BPR(20)과 정렬되도록 할 수 있다. 얼라인 마크(10)의 일 면은 제2 반도체 장치(200b)의 일 면과 공면을 이룰 수 있다.
도 5g에 도시된 바와 같이, 얼라인 마크(10)의 위치 검출이 보다 정확해짐에 따라, 본 발명의 일 실시예에 따르면 BPR(20)과 TSV(30) 간의 오버레이(overlay)의 전체적인 정렬(alignment) 및 정확도가 향상될 수 있다. 이에 따라, 제1 반도체 장치(200a)와 제2 반도체 장치(200b)가 보다 정확하게 정렬될 수 있다.
본 발명의 일 실시예에 따르면, 제1 반도체 장치(200a)와 제2 반도체 장치(200b) 사이의 개선된 정렬에 기초하여, 반도체 아키텍처(1)의 집적도 및 성능이 향상될 수 있다. 또한, 웨이퍼의 양면에 반도체 장치들의 3차원 집적(3D integration)은 반도체 아키텍처(1)의 크기와 전력 소비를 줄이는 결과를 얻을 수 있다.
도 6은 도 5b의 웨이퍼의 사시도를 도시한다.
도 6을 참조하면, 캐리어 기판(100)의 제1 표면은 캐리어 기판(100)의 얼라인 마크 영역(100b)에 제공되는 마커(12)를 포함한다. 마커(12)의 확대도에 도시된 바와 같이, 각 마커(12)는 복수의 얼라인 마크(10)를 포함한다. 도 6에 도시된 바와 같이, 얼라인 마크들(10)은 직사각형 형상을 가질 수 있으며, 1차원적으로 제공될 수 있다. 인접하는 얼라인 마크들(10)의 측면들은 서로 평행할 수 있다. 예를 들어, 얼라인 마크들(10)은 약 8㎛의 폭과 약 16㎛의 피치를 가질 수 있다. 그러나, 얼라인 마크들(10)의 형상 및 크기가 이에 한정되는 것은 아니다. 예를 들어, 얼라인 마크들(10)은 십자 형상을 가질 수 있다. 다른 실시예에 따르면, 얼라인 마크들(10)은 2차원적으로 제공될 수 있다. 예를 들어, 얼라인 마크들(10)은 직사각형 형상을 가질 수 있고, 제1 평면에서 볼 때 얼라인 마크들(10)의 방향은 서로 수직일 수 있다.
도 7a 및 도 7b는 예시적인 실시예에 따른 도 6의 얼라인 마크들을 포함하는 마커의 예시적인 평면도를 도시한다.
도 7a를 참조하면, 마커(12)에 포함된 얼라인 마크들(10)은 직사각형 형상을 가질 수 있으며, 1차원적으로 제공될 수 있다. 얼라인 마크들(10)은 리소-스캐닝(litho-scanning) 방식에 의해 검출된 얼라인 마크와 오버레이 툴을 이용하여 검출된 오버레이 마크를 포함할 수 있다.
도 7b를 참조하면, 본 발명의 다른 실시예에 따르면, 마커(12)에 얼라인 마크들(10)을 2차원적으로 형성할 수 있다. 예를 들어, 복수의 얼라인 마크들(10)의 그룹들이 도 7b에 도시된 것과 같이 서로 수직하게 제공될 수 있다.
도 8은 도 5f에서 스토퍼층(500)을 제거한 후의 반도체 아키텍처(1)의 사시도를 도시한다.
도 8에 도시된 바와 같이, 스토퍼층(500)을 제거한 후, 캐리어 기판(100)의 제2 표면에 얼라인 마크(10)가 노출될 수 있다. 얼라인 마크(10)의 형상 및 크기는 도 6, 7a 및 7b와 관련하여 설명된 얼라인 마크(10)의 형상 및 크기와 대응한다. 예를 들어, 각각의 얼라인 마커(12)는 복수의 얼라인 마크들(10)을 포함할 수 있다. 얼라인 마크들(10)은 직사각형 형상을 가질 수 있고 1차원적으로 제공될 수 있다. 인접하는 얼라인 마크들(10)의 측면은 서로 평행할 수 있다. 예를 들어, 얼라인 마크들(10)은 약 8㎛의 폭과 약 16㎛의 피치를 가질 수 있다. 그러나, 얼라인 마크들(10)의 형상 및 크기가 이에 한정되는 것은 아니다. 예를 들어, 얼라인 마크들(10)은 십자 형상을 가질 수 있다. 다른 실시예에 따르면, 얼라인 마크들(10)은 2차원적으로 제공될 수 있다.
도 9는 예시적인 실시예에 따른 3차원 이종 집적 반도체 아키텍처의 제조 방법의 흐름도를 도시한다.
본 발명의 일 실시예에 따르면, 캐리어 기판을 포함하는 웨이퍼가 제공된다(S110). 캐리어 기판은 디바이스 영역 및 정렬 마크 영역을 포함할 수 있다. 얼라인먼트 마크 영역은 캐리어 기판에서 얼라인먼트 마크가 형성되는 영역일 수 있다. 캐리어 기판은, 예를 들어, 실리콘(Si) 기판, 유리 기판, 사파이어 기판 등을 포함할 수 있다. 다만, 캐리어 기판의 재질이 이에 한정되는 것은 아니다. 캐리어 기판은 원형 패널로 제공될 수 있으나, 캐리어 기판의 형상이 이에 한정되는 것은 아니다. 예를 들어, 캐리어 기판은 사각형 패널일 수 있다. 캐리어 기판은 단일층 또는 다중층으로 제공될 수 있다.
다음으로, 캐리어 기판 상에 스토퍼층을 형성하고, 스토퍼층 상에 희생층을 형성한다(S120). 예를 들어, 스토퍼층은 캐리어 기판 상에 실리콘 게르마늄(SiGe) 층의 에피택셜 성장에 의해 형성될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다. 예를 들어, 스토퍼층은 SOI(silicon-on-insulator) 웨이퍼에 형성된 산화막일 수 있다. 다른 실시예에 따르면, 스토퍼층은 실리콘 질화물(SiN)층일 수 있다.
스토퍼층을 형성한 후, 캐리어 기판의 제1 표면에 스토퍼층의 깊이까지 얼라인 마크를 형성한다(S130). 얼라인 마크는 캐리어 기판의 제1 표면에 제공된 얼라인 마크 영역에서 식각될 수 있다. 얼라인 마크는 캐리어 기판의 제1 표면 상에서 개구부 또는 트렌치를 스토퍼 층의 깊이까지 식각함으로써 형성될 수 있다. 따라서, 얼라인 마크의 제2 표면과 스토퍼층의 제1 표면은 동일 평면일 수 있다. 식각은 건식 식각 또는 습식 식각을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다.
캐리어 기판의 제1 표면은 캐리어 기판의 얼라인 마크 영역에 제공된 마커를 포함할 수 있다. 각각의 마커는 복수의 얼라인 마크들을 포함할 수 있다. 얼라인 마크들은 직사각형 형태를 가질 수 있고 1차원적으로 제공될 수 있다. 예를 들어, 얼라인 마크들은 약 8㎛의 폭과 약 16㎛의 피치를 가질 수 있다. 그러나, 얼라인 마크들의 형상 및 크기가 이에 한정되는 것은 아니다. 예를 들어, 얼라인 마크들은 십자 모양을 가질 수 있다. 다른 실시예에 따르면, 얼라인 마크들은 2차원적으로 제공될 수 있다.
얼라인 마크를 형성한 후, 얼라인 마크에 기초하여 캐리어 기판의 제1 표면에 제1 반도체 장치를 제공한다(S140). 제1 반도체 장치는 예를 들어 리소 스캐닝에 의해 또는 오버레이 툴을 사용하여 검출된 얼라인 마크의 위치에 기초하여 캐리어 기판의 제1 표면 상에 형성된다. 제1 반도체 장치는 예를 들어, BPR과 같은 구성요소를 포함하는 집적 회로일 수 있다. BPR은 캐리어 기판의 제1 표면에 제공될 수 있다.
다음으로, 웨이퍼-웨이퍼 본딩 공정을 수행한다(S150). 예를 들어, 제1 반도체 장치의 제1 표면에 제2 웨이퍼가 제공될 수 있다. 제2 웨이퍼는 제2 웨이퍼와 제1 반도체 장치 사이에 접착층을 제공함으로써 제1 반도체 장치의 제1 표면에 본딩될 수 있다. 다른 실시예에 따르면, 제2 웨이퍼는 접착층을 포함하지 않고, 예를 들어, Si 직접 접합(Si direct bonding) 방식을 통해 제1 반도체 장치 상에 직접 제공될 수 있다.
웨이퍼-웨이퍼 본딩 후, 반도체 아키텍처를 뒤집는다(S160).
그 다음, 희생층을 스토퍼층의 깊이까지 제거한다(S170). 희생층은 예를 들어, CMP 또는 건식 식각을 포함하는 그라인딩 공정에 의해 제거될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다.
희생층을 제거한 후, 스토퍼층을 제거한다(S180). 스토퍼층은 예를 들어 습식 식각에 의해 제거될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다. 스토퍼층을 제거한 후 캐리어 기판의 제2 표면에 얼라인 마크가 노출된다. 얼라인 마크의 형상 및 크기는 캐리어 기판의 제1 표면에 제공된 얼라인 마크의 형상 및 크기에 대응한다. 얼라인 마크는 직사각형 형태를 가질 수 있고 1차원적으로 제공될 수 있다. 예를 들어, 얼라인 마크는 약 8㎛의 폭과 약 16㎛의 피치를 가질 수 있다. 그러나, 얼라인 마크의 형상 및 크기가 이에 한정되는 것은 아니다. 예를 들어, 얼라인 마크는 십자 형상을 가질 수 있다. 다른 실시예에 따르면, 얼라인 마크는 2차원적으로 제공될 수 있다.
스토퍼층을 제거한 후, 얼라인 마크를 기초로 캐리어 기판의 제2 표면에 제2 반도체 장치를 제공한다(S190). 얼라인 마크는 리소-스캐닝(litho-scanning) 방식으로 검출된 얼라인 마크와 오버레이 툴을 이용하여 검출된 얼라인 마크를 포함할 수 있다. 캐리어 기판의 제2 표면에 얼라인 마크가 노출됨에 따라 리소-스캐닝 및 오버레이 툴에서 얼라인 마크에 의해 제공되는 신호가 더 강해질 수 있고, 따라서 얼라인 마크 검출의 정확도가 향상될 수 있다. 제2 반도체 장치는 예를 들어, TSV와 같은 구성요소를 포함하는 집적 회로일 수 있다. TSV는 캐리어 기판을 관통하도록 제공될 수 있다. 제2 반도체 장치는 예를 들어, 제2 반도체 장치의 TSV가 얼라인 마크의 검출된 위치들에 기초하여 제1 반도체 장치의 BPR과 정렬되도록 캐리어 기판의 제2 표면 상에 집적될 수 있다.
예시적인 실시예들에 따르면, 웨이퍼의 제2 표면에서 얼라인 마크(10)의 위치 검출이 더 정확할수록, 웨이퍼의 제1 표면과 제2 표면에 구비된 반도체 장치들 사이의 정렬이 더 정확해질 수 있다.
본 발명의 일 실시예에 따르면, 3차원 이종 집적 반도체 아키텍처에서 웨이퍼 양면의 반도체 장치들 사이의 개선된 정렬을 기초로 반도체 아키텍처의 집적도 및 성능이 향상될 수 있다. 또한 웨이퍼의 양면에 반도체 장치를 3차원으로 집적(integration)하면 반도체 아키텍처의 크기와 전력 소비를 줄일 수 있다.
도 10은 예시적인 실시예들에 따른 3D 이종 집적 반도체 아키텍처들을 집적할 수 있는 반도체 패키지를 도시한다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(2000)는 기판(2100) 상에 실장된 프로세서(2200) 및 반도체 장치(2300)를 포함할 수 있다. 프로세서(2200) 및/또는 반도체 장치(2300)는 위의 예시적인 실시예에서 설명된 3차원 이동 집적 반도체 아키텍처(1) 중 하나 이상을 포함할 수 있다.
도 11은 예시적인 실시예에 따른 전자 시스템의 개략적인 블록도를 도시한다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(3000)은 버스(3400)를 이용하여 데이터 통신을 수행하는 마이크로프로세서(3100), 메모리(3200) 및 사용자 인터페이스(3300)를 포함할 수 있다. 마이크로 프로세서(3100)는 CPU(Central Processing Unit) 또는 AP(application processor)를 포함할 수 있다. 전자 시스템(3000)은 마이크로프로세서(3100)와 직접 통신하는 RAM(3500)을 더 포함할 수 있다. 마이크로프로세서(3100) 및/또는 RAM(3500)은 단일 모듈 또는 아키텍처로 구현될 수 있다. 사용자 인터페이스(3300)는 전자 시스템(3000)에 데이터를 입력하거나 전자 시스템(3000)으로부터 데이터를 출력하는데 이용될 수 있다. 예를 들어, 사용자 인터페이스(3300)는 키보드, 터치 패드, 터치 스크린, 마우스, 스캐너, 음성 감지기, 액정 디스플레이(LCD), 마이크로 발광 소자(LED), 유기 발광 소자, OLED(Light-Emitting Diode) 소자, AMOLED(Active Matrix Light Emitting Diode) 소자, 프린터, 조명, 기타 다양한 입/출력 소자를 제한 없이 포함할 수 있다. 메모리(3200)는 마이크로 프로세서(3100)의 동작 코드, 마이크로 프로세서(3100)에 의해 처리된 데이터, 또는 외부 장치로부터 수신된 데이터를 저장할 수 있다. 메모리(3200)는 메모리 컨트롤러, 하드 디스크, 또는 솔리드 스테이트 드라이브(SSD)를 포함할 수 있다.
전자 시스템(3000)의 적어도 마이크로프로세서(3100), 메모리(3200) 및/또는 RAM(3500)은 전술한 실시예에서 설명한 바와 같이 3차원 이종 집적 반도체 아키텍처(1)를 포함할 수 있다.
본 명세서에 설명된 예시적인 실시예는 제한의 목적이 아니라 설명적인 의미로만 고려되어야 함을 이해해야 한다. 각각의 예시적인 실시예 내의 특징 또는 양태의 설명은 일반적으로 다른 실시예의 다른 유사한 특징 또는 양태에 대해 이용 가능한 것으로 간주되어야 한다.
예시적인 실시예가 도면을 참조하여 설명되었지만, 다음 청구범위에 의해 정의된 사상 및 범위를 벗어나지 않고 형태 및 세부사항의 다양한 변경이 이루어질 수 있다는 것이 당업자에 의해 이해될 것이다.

Claims (20)

  1. 캐리어 기판;
    상기 캐리어 기판에 제공되는 얼라인 마크들, 상기 얼라인 마크들은 상기 캐리어 기판의 제1 표면으로부터 상기 캐리어 기판의 제2 표면으로 제공되고;
    상기 얼라인 마크들에 기초하여 상기 캐리어 기판의 상기 제1 표면에 제공되는 제1 반도체 장치;
    상기 얼라인 마크들에 기초하여 상기 캐리어 기판의 상기 제2 표면에 제공되고, 상기 제1 반도체 장치와 정렬되는 제2 반도체 장치를 포함하는, 반도체 아키텍처.
  2. 제1항에 있어서,
    상기 제1 반도체 장치는 제1 구성요소를 포함하고,
    상기 제1 구성요소는 상기 캐리어 기판의 상기 제1 표면 상에 제공되는 상기 얼라인 마크들의 위치에 기초하여 상기 캐리어 기판의 상기 제1 표면 상에 제공되는, 반도체 아키텍처.
  3. 제2항에 있어서,
    상기 제2 반도체 장치는 제2 구성요소를 포함하고,
    상기 제2 구성요소는 상기 캐리어 기판의 상기 제2 표면에 제공되는 상기 얼라인 마크들의 위치에 기초하여 상기 캐리어 기판의 제2 표면에 제공되는, 반도체 아키텍처.
  4. 제3항에 있어서,
    상기 제1 구성요소는 상기 제2 구성요소와 정렬되는, 반도체 아키텍처.
  5. 제4항에 있어서,
    상기 제1 구성요소는 BPR(Buried Power Rails)이고, 상기 제2 구성요소는 TSV(through-silicon via)인, 반도체 아키텍처.
  6. 제1항에 있어서,
    상기 얼라인 마크들은 1차원적으로 또는 2차원적으로 제공되는, 반도체 아키텍처.
  7. 제6항에 있어서,
    상기 얼라인 마크들 각각은 직사각형 형상을 갖는, 반도체 아키텍처.
  8. 제6항에 있어서,
    상기 얼라인 마크들 중 인접한 얼라인 마크들의 측면들은 서로 평행한, 반도체 아키텍처.
  9. 제1항에 있어서,
    상기 얼라인 마크들의 일 표면과 상기 제2 반도체 장치의 제1 표면은 공면을 이루는, 반도체 아키텍처.
  10. 제1항에 있어서,
    상기 얼라인 마크들은 상기 캐리어 기판에 제공되는 개구부들인, 반도체 아키텍처.
  11. 캐리어 기판을 포함하는 제1 웨이퍼를 제공하는 것;
    상기 캐리어 기판 상에 스토퍼층을 제공하는 것;
    상기 스토퍼층 상에 희생층을 제공하는 것;
    상기 캐리어 기판의 제1 표면으로부터 상기 스토퍼층의 제1 표면까지 상기 캐리어 기판에 얼라인 마크들을 제공하는 것;
    상기 캐리어 기판의 상기 제1 표면 상에 제공된 얼라인 마크들을 위치에 기초하여 상기 캐리어 기판의 상기 제1 표면 상에 제1 반도체 장치를 제공하는 것;
    상기 희생층을 제거하는 것;
    상기 스토퍼층을 제거하는 것; 및
    상기 캐리어 기판의 제2 표면 상에 제공된 상기 얼라인 마크의 위치에 기초하여 상기 캐리어 기판의 상기 제2 표면 상에 제2 반도체 장치를 제공하는 것을 포함하는, 반도체 아키텍처의 제조 방법.
  12. 제11항에 있어서,
    상기 스토퍼층을 제공하는 것은 상기 캐리어 기판 상에 실리콘 게르마늄층을 제공하는 것을 포함하는, 반도체 아키텍처의 제조 방법.
  13. 제11항에 있어서,
    상기 스토퍼층을 제공하는 것은 SOI(silicon-on-insulator) 웨이퍼에 산화물층을 제공하는 것을 포함하는, 반도체 아키텍처의 제조 방법.
  14. 제11항에 있어서,
    상기 얼라인 마크들을 제공하는 것은 1차원적으로 또는 2차원적으로 직사각형 형상을 갖는 얼라인 마크들을 제공하는 것을 포함하는, 반도체 아키텍처의 제조 방법.
  15. 제11항에 있어서,
    상기 반도체 아키텍처의 제조 방법은:
    상기 제1 반도체 장치의 제1 표면 상에 제2 웨이퍼를 제공하는 것; 및
    상기 제2 웨이퍼 및 상기 제1 반도체 장치 사이에 접착층을 제공하는 것을 더 포함하는, 반도체 아키텍처의 제조 방법.
  16. 제11항에 있어서,
    상기 희생층을 제거하는 것은 CMP(chemical-mechanical polishing) 또는 식각에 의해 희생층을 제거하는 것을 포함하는, 반도체 아키텍처의 제조 방법.
  17. 제11항에 있어서,
    상기 스토퍼층을 제거하는 것은 식각에 의해 상기 스토퍼층을 제거하는 것 및 상기 캐리어 기판의 상기 제2 표면 상에 상기 얼라인 마크들을 노출시키는 것을 포함하는, 반도체 아키텍처의 제조 방법.
  18. 제11항에 있어서,
    상기 제1 반도체 장치를 제공하는 것은 상기 캐리어 기판의 상기 제2 표면에 제공된 상기 얼라인 마크들의 위치에 기초하여 상기 제2 반도체 장치에 포함되는 제2 구성요소를 제공하여, 상기 제2 구성요소가 상기 제1 반도체 장치에 포함하는 제1 구성요소에 정렬되는 것을 더 포함하는, 반도체 아키텍처의 제조 방법.
  19. 제11항에 있어서,
    상기 캐리어 기판의 상기 제1 표면에 제공된 상기 얼라인 마크들의 위치 및 상기 캐리어 기판의 상기 제2 표면에 제공된 얼라인 마크들의 위치를 리소-스캐닝에 기초하여 검출하는 단계를 더 포함하는, 반도체 아키텍처의 제조 방법.
  20. 웨이퍼;
    상기 웨이퍼에 제공된 얼라인 마크들, 상기 얼라인 마크들은 상기 웨이퍼의 제1 표면으로부터 상기 제1 표면의 반대면인 상기 웨이퍼의 제2 표면으로 제공되는 개구부들이며;
    상기 얼라인 마크들에 기초하여 상기 웨이퍼의 상기 제1 표면 상에 제공되는 제1 반도체 장치; 및
    상기 얼라인 마크들에 기초하여 상기 웨이퍼의 상기 제2 표면에 제공되며, 상기 제1 반도체 장치와 정렬되는 제2 반도체 장치를 포함하는 반도체 아키텍처.
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