CN114496992A - 三维集成半导体架构及制造其的方法 - Google Patents

三维集成半导体架构及制造其的方法 Download PDF

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金基一
赵锡元
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Abstract

提供了一种半导体架构，其包括：载体基板；提供在载体基板中的对准标记，对准标记从载体基板的第一表面提供到载体基板的第二表面；第一半导体器件，基于对准标记提供在载体基板的第一表面上；第二半导体器件，基于对准标记提供在载体基板的第二表面上并与第一半导体器件对准。

Description

三维集成半导体架构及制造其的方法
技术领域
本公开的示例实施方式涉及制造三维(3D)异质集成半导体架构的方法及其装置，更具体地，涉及在制造3D异质集成半导体架构时通过使用停止层来改善对准精度的方法及其装置。
背景技术
基于电子技术的发展以及近来半导体器件的按比例缩小，正在开发半导体器件的3D异质集成。半导体架构中半导体器件的3D集成可以按比例缩小半导体架构的面积并降低半导体架构的功耗。
然而，制造3D集成半导体架构存在困难，因为制造3D集成半导体架构需要使用半导体晶片的第一侧和第二侧两者用于集成。半导体器件的第二侧集成基于提供在第一侧上的对准标记执行。然而，由于较弱的对准标记信号，在第二侧集成工艺期间可能难以使用第一侧对准标记。因此，为了在晶片的两侧上的集成之间的高重叠性能而将集成在晶片的第一侧上的半导体器件与集成在晶片的第二侧上的另外的半导体器件精确地对准可能是困难的。
本背景技术部分公开的信息在实现本申请的实施方式之前已经为发明人所知，或者是在实现实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。
发明内容
一个或更多个示例实施方式提供了一种制造3D异质集成半导体架构的方法及其装置。
一个或更多个示例实施方式还提供了一种在制造3D异质集成半导体架构时提高对准精度的方法及其装置。
根据一示例实施方式的一方面，提供了一种半导体架构，其包括：载体基板；提供在载体基板中的对准标记，对准标记从载体基板的第一表面提供到载体基板的第二表面；第一半导体器件，基于对准标记提供在载体基板的第一表面上；第二半导体器件，基于对准标记提供在载体基板的第二表面上并与第一半导体器件对准。
根据一示例实施方式的一方面，提供了一种制造半导体架构的方法，该方法包括：提供包括载体基板和牺牲层的第一晶片；在第一晶片中提供停止层；在载体基板中从载体基板的第一表面到停止层的第一表面提供对准标记；基于提供在载体基板的第一表面上的对准标记的位置，在载体基板的第一表面上提供第一半导体器件；在第一半导体器件的第一表面上提供第二晶片；去除牺牲层；去除停止层；以及基于提供在载体基板的第二表面上的对准标记的位置，在载体基板的第二表面上提供第二半导体器件。
根据一示例实施方式的一方面，提供了一种半导体架构，其包括：晶片；提供在晶片中的对准标记，对准标记是从晶片的第一表面提供到晶片的与第一表面相反的第二表面的开口；第一半导体器件，基于对准标记提供在晶片的第一表面上；以及第二半导体器件，基于对准标记提供在晶片的第二表面上并与第一半导体器件对准。
附图说明
通过结合附图进行的以下描述，本公开的示例实施方式的以上和/或其他方面、特征和优点将更加明显，附图中：
图1示出了根据相关实施方式的半导体架构的剖视图；
图2A、图2B、图2C、图2D、图2E、图2F和图2G示出了根据相关实施方式的制造如图1所示的半导体架构的方法；
图3示出了根据一示例实施方式的3D异质集成半导体架构的透视图；
图4示出了根据一示例实施方式的沿图3的线I-I’截取的剖视图；
图5A、图5B、图5C、图5D、图5E、图5F和图5G示出了根据一示例实施方式的制造3D异质集成半导体架构的方法；
图6示出了根据一示例实施方式的图5B中的晶片的透视图；
图7A和图7B示出了根据示例实施方式的包括图6中的对准标记的标记部的示例俯视图；
图8示出了去除图5F中的停止层之后的半导体架构的透视图；
图9示出了根据一示例实施方式的制造3D异质集成半导体架构的方法的流程图；
图10示出了根据示例实施方式的可结合3D异质集成半导体架构的半导体封装；以及
图11示出了根据一示例实施方式的电子系统的示意框图。
具体实施方式
这里描述的示例实施方式是示例，因此，本公开不限于此，并且可以以各种其他形式来实现。不排除以下描述中提供的每个示例实施方式与这里提供的或者这里未提供但与本公开一致的另一示例或另一示例实施方式的一个或更多个特征相关联。例如，即使在特定示例或示例实施方式中描述的事项没有在与其不同的示例或示例实施方式中描述，该事项也可以被理解为与不同的示例或实施方式相关或组合，除非在其描述中另外提及。
另外，应理解，对原理、方面、示例和示例实施方式的所有描述旨在涵盖其结构和功能等同物。另外，这些等同物应被理解为不仅包括目前众所周知的等同物，而且还包括将来要开发的等同物，即被发明来执行相同功能的所有器件而不管其结构如何。
将理解，当半导体器件的元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为在半导体器件的另一元件“上方”“、之上”、“上”、“下面”、“下方”、“之下”、“连接到”或“联接到”半导体器件的另一元件时，它可以直接在所述另一元件上方、之上、上、下面、下方、之下、连接或联接到所述另一元件，或者可以存在(多个)居间元件。相反，当半导体器件的元件被称为“直接”在半导体器件的另一元件“上方”、“之上”、“上”、“下面”、“下方”、“之下”、“直接连接到”或“直接联接到”半导体器件的另一元件时，不存在居间元件。贯穿本公开，相同的数字指代相同的元件。
为了描述的容易，空间关系术语，诸如“在……上方”、“在……之上”、“在……上”、“在……下面”、“在……下方”、“在……之下”、“下部”、“顶部”和“底部”等，可以在此被用来描述如图中示出的一个元件的与另外的(多个)元件的关系。将理解，除图中描绘的取向之外，空间关系术语还旨在涵盖半导体器件在使用或在操作中的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”另外的元件“下面”或“之下”的元件将取向“在”所述另外的元件“之上”。因此，术语“在……下面”能涵盖上下两取向。半导体器件可以被另外取向(旋转90度或处于另外的取向)，且此处使用的空间关系描述语被相应地解释。
当在此使用时，诸如“……中的至少一个”的表述，当位于一列元素之后时，修饰整列元素，而不修饰列中的个别元素。例如，表述“a、b和c中的至少一个”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。这里，当术语“相同”用于比较两个或更多个元素的尺寸时，该术语可以涵盖“基本相同”的尺寸。
将理解，尽管术语“第一”、“第二”、“第三”、“第四”等可以在此用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。
还将理解，即使制造装置或结构的某个步骤或操作晚于另一步骤或操作被描述，该步骤或操作也可以早于所述另一步骤或操作被执行，除非所述另一步骤或操作被描述为在该步骤或操作之后执行。
在此参照作为示例实施方式(和中间结构)的示意图的剖视图描述示例实施方式。因此，作为例如制造技术和/或公差的结果的相对于图示的形状的变化将被预料到。因此，示例实施方式不应解释为限于此处示出的区域的特定形状，而是将包括例如由制造导致的形状上的偏差。例如，被示出为矩形的注入区在其边缘处通常将具有圆化或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋区和通过其进行注入的表面之间的区域中的一些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状并且不旨在限制本公开的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。
为了简洁起见，对于半导体器件的常规元件在此可以详细描述或可以不详细描述。
图1示出了根据相关实施方式的半导体架构的剖视图。
参照图1，半导体架构11可以包括晶片，该晶片包括载体基板1100。载体基板1100可以包括器件区1100a和对准标记区1100b。对准标记区1100b包括以预定深度形成在载体基板1100的第一表面上的对准标记110。
如图1所示，半导体架构11还包括提供在载体基板1100的第一表面上的第一半导体器件1200a。第一半导体器件1200a可以是包括诸如例如掩埋电源轨(BPR)120的部件的集成电路。BPR 120可以提供在载体基板1100的第一表面上。半导体架构11还可以包括提供在载体基板1100的第二表面上的第二半导体器件1200b。诸如例如穿通硅通路(TSV)130的部件可以从第二半导体器件1200b突出。TSV 130可以形成为穿透载体基板1100。第二半导体器件1200b可以提供在载体基板1100的第二表面上以基于对准标记110的位置与第一半导体器件1200a对准。例如，第二半导体器件1200b可以提供在载体基板1100的第二表面上，使得第二半导体器件1200b的TSV 130与诸如例如第一半导体器件1200a的BPR 120的部件对准。
如图1所示，第二半导体器件1200b的TSV 130可能没有与第一半导体器件1200a的BPR 120正确对准。因此，第一半导体器件1200a和第二半导体器件1200b之间可能出现未对准，这可使半导体架构11的性能劣化。
图2A至图2G示出了根据相关实施方式的制造如图1所示的半导体架构的方法。
参照图2A，该方法可以包括提供包括载体基板1100和牺牲层1600的晶片，该载体基板1100包括器件区1100a和对准标记区1100b。
如图2B所示，在形成载体基板1100和牺牲层1600之后，对准标记110可以在载体基板1100的第一表面上沿垂直方向以一定深度形成。
在形成对准标记110之后，如图2C所示，第一半导体器件1200a可以基于对准标记110在载体基板1100的第一表面上提供。第一半导体器件1200a可以是包括诸如例如BPR120的部件的集成电路。BPR 120可以在载体基板1100的第一表面上提供。
参照图2D，在提供第一半导体器件1200a之后，可以进行晶片到晶片接合工艺。例如，第二晶片1300可以在第一半导体器件1200a的第一表面上提供。第二晶片1300可以通过提供在第一半导体器件1200a和第二晶片1300之间的粘合层1400接合。在晶片到晶片接合之后，半导体架构11被翻转，如图2E所示。
参照图2F，在翻转半导体架构11之后，可以去除牺牲层1600。如图2G所示，在去除牺牲层1600之后，第二半导体器件1200b可以基于提供在载体基板1100的第一表面上的对准标记110的位置在载体基板1100的第二表面上提供。第二半导体器件1200b可以是包括诸如例如TSV 130的部件的集成电路。TSV 130可以形成为穿透载体基板1100。第二半导体器件1200b可以基于对准标记110在载体基板1100的第二表面上提供。
然而，如图2G所示，第一半导体器件1200a和第二半导体器件1200b之间可能存在未对准。例如，TSV 130可能与BPR 120未对准。由于提供在载体基板1100的第一表面上的对准标记110的相对较低的深度，当提供第二半导体器件1200b时可能难以从载体基板1100的第二表面精确地检测对准标记110的位置。对准标记110可以包括通过光刻扫描方法检测到的对准标记和/或通过使用套刻(overlay)工具检测到的对准标记(套刻标记)。由于对准标记110的较低深度，从载体基板1100的第二侧由对准标记110提供的信号可能较弱。因此，从载体基板1100的第二表面精确检测对准标记的位置可能是困难的。由于第一半导体器件1200a和第二半导体器件1200b之间的未对准，半导体架构11的性能可能劣化。
图3示出了根据一示例实施方式的3D异质集成半导体架构的透视图。
如图3所示，3D异质集成半导体架构1可以包括载体基板100、提供在载体基板100的第一表面上的第一半导体器件200a和提供在载体基板100的第二表面上的与第一半导体器件200a相反的第二半导体器件200b。第一半导体器件200a和第二半导体器件200b可以彼此集成并且可以形成3D异质集成半导体架构1。
载体基板100可以包括例如硅(Si)基板、玻璃基板、蓝宝石基板等。然而，实施方式不限于此。如图3所示，载体基板100可以是圆形面板，但是载体基板100的形状不限于此。例如，载体基板100可以是四边形面板。载体基板100可以包括单层或多层。
图4示出了根据一示例实施方式的沿图3的线I-I’截取的剖视图。
参照图4，3D异质集成半导体架构1可以包括载体基板100。载体基板100包括器件区100a和对准标记区100b。对准标记区100b包括对准标记10，其可以从载体基板100的第一表面形成到载体基板100的第二表面。
3D异质集成半导体架构1还包括形成在载体基板100的第一表面上的第一半导体器件200a和提供在载体基板100的第二表面上的第二半导体器件200b。例如，第一半导体器件200a可以是包括诸如例如BPR 20的部件的集成电路。BPR 20可以被提供成面对载体基板100的第一表面。第二半导体器件200b可以是另外的集成电路，并且诸如例如TSV 30的部件可以从第二半导体器件200b突出。TSV 30可以形成为穿透载体基板100。
如图4所示，与相关实施方式相比，可以改进BPR 20和TSV 30之间的对准，并且与相关实施方式相比，由于如下面将讨论的对对准标记10的改进，第一半导体器件200a和第二半导体器件200b可以更精确地彼此对准。基于第一半导体器件200a和第二半导体器件200b的改进的对准，可以改进半导体架构1的集成度和性能。此外，通过在载体基板100的第一表面和载体基板100的第二表面两者上提供半导体器件，可以减小半导体架构1的尺寸，并且也可以降低功耗。
图5A至图5G示出了根据一示例实施方式的制造3D异质集成半导体架构1的方法。
参照图5A，该方法包括提供包括载体基板100、停止层500和牺牲层600的晶片。载体基板100可以包括器件区100a和对准标记区100b。对准标记区100b可以是载体基板100的其中形成对准标记10的区域。载体基板100可以包括例如硅(Si)基板、玻璃基板、蓝宝石基板等。然而，载体基板100的材料不限于此。载体基板100可以被提供为圆形面板，但是载体基板100的形状不限于此。例如，载体基板100可以是四边形面板。载体基板100可以提供为单层或多层。
牺牲层600可以包括单层或多层。牺牲层600可以包括聚合物材料、紫外线(UV)膜、Si或树脂。然而，牺牲层600的材料不限于此。根据一示例实施方式，可以省略牺牲层600。
停止层500可以是例如反应离子蚀刻(RIE)停止层。停止层500可以形成在载体基板100和牺牲层600之一上。例如，停止层500可以通过在载体基板100上外延生长硅锗(SiGe)层而形成。然而，实施方式不限于此。根据另外的示例实施方式，停止层500可以是形成在绝缘体上硅(SOI)晶片中的氧化物层。停止层500可以是SOI晶片的一部分。例如，停止层500可以包括二氧化硅(SiO2)，可以进一步包括Si、蓝宝石等。根据另外的示例实施方式，停止层500可以是硅氮化物(SiN)层。
参照图5B，在如图5A所示形成包括停止层500的晶片之后，该方法包括在载体基板100的对准标记区100b中将对准标记10形成至到达停止层500的深度。例如，对准标记10被提供到停止层500的第一表面的水平。对准标记10可以通过在载体基板100的第一表面上蚀刻开口或沟槽至停止层500的第一表面而形成。蚀刻可以包括干蚀刻或湿蚀刻。然而，实施方式不限于此。
如图5B所示，对准标记10的第二表面与停止层500的第一表面共面。通过将对准标记10形成至到达停止层500的深度，可以改善对准标记10的深度的均匀性并且对准标记10可以形成在更深的深度而不损坏晶片。
参照图5C，在如图5B所示形成对准标记10之后，该方法包括基于检测到的对准标记10的位置在载体基板100的第一表面上提供第一半导体器件200a。例如，对准标记10可以包括通过光刻扫描方法检测到的对准标记和通过使用套刻工具检测到的套刻标记。第一半导体器件200a可以是包括诸如例如BPR 20的部件的集成电路。当将第一半导体器件200a集成在载体基板100上时，BPR 20可以提供在载体基板100的第一表面上。
参照图5D，在如图5C所示集成第一半导体器件200a之后，该方法可以包括执行晶片到晶片接合工艺。例如，第二晶片300可以在第一半导体器件200a的第一表面上提供。通过在第一半导体器件200a和第二晶片300之间提供粘合层400，第二晶片300可以被接合到第一半导体器件200a。然而，实施方式不限于此。根据另外的示例实施方式，第二晶片300可以直接提供在第一半导体器件200a上。例如，第二晶片300可以通过Si直接接合而直接接合到第一半导体器件200a而不使用粘合层。
在晶片到晶片接合之后，半导体架构1可以如图5E所示被翻转用于第二表面集成。
参照图5F，在半导体架构1如图5E所示被翻转之后，该方法可以包括通过研磨工艺将牺牲层600去除至停止层500的水平。研磨工艺可以包括化学机械抛光(CMP)或干蚀刻，但实施方式不限于此。在去除牺牲层600之后，可以去除停止层500。停止层500可以通过诸如例如干蚀刻的蚀刻被去除。然而，实施方式不限于此。
参照图5G，在去除停止层500之后，该方法包括基于检测到的对准标记10的位置在载体基板100的第二表面上提供第二半导体器件200b。载体基板100的第二表面上的对准标记10可以包括基于光刻扫描方法检测到的对准标记和通过使用套刻工具检测到的套刻标记。由于对准标记10在载体基板100的第二表面上暴露，所以在光刻扫描方法和套刻工具中由对准标记10提供的信号可以更强，因此，可以改善对准标记10的检测精度。
如图5G所示，第二半导体器件200b可以是集成电路，并且诸如例如TSV 30的部件可以从第二半导体器件200b突出。TSV 30可以形成为穿透载体基板100。第二半导体器件200b可以集成在载体基板100的第二表面上，使得第二半导体器件200b的TSV 30基于检测到的对准标记10的位置与第一半导体器件200a的BPR 20对准。对准标记10的一个表面可以与第二半导体器件200b的一个表面共面。
如图5G所示，根据一示例实施方式，由于对准标记10的位置的检测变得更精确，BPR 20和TSV 30之间的整体对准和套刻(overlay)的精度可以被改善。因此，第一半导体器件200a和第二半导体器件200b可以更精确地彼此对准。
根据示例实施方式，基于第一半导体器件200a和第二半导体器件200b之间改善的对准，可以改善半导体架构1的集成度和性能。此外，晶片两侧的半导体器件的3D集成可以导致半导体架构1的尺寸和功耗的减小。
图6示出了根据一示例实施方式的图5B中的晶片的透视图。
参照图6，载体基板100的第一表面包括提供在载体基板100的对准标记区100b(见图5B)中的标记部12。如标记部12的放大图所示，每个标记部12包括多个对准标记10。如图6所示，对准标记10可以具有矩形形状并且可以被一维地提供。相邻对准标记10的侧表面可以彼此平行。例如，对准标记10可以具有大约8μm的宽度和大约16μm的节距。然而，对准标记10的形状和尺寸不限于此。例如，对准标记10可以具有十字形状。根据另外的示例实施方式，对准标记10可以被二维地提供。例如，对准标记10可以具有矩形形状并且从平面图来看对准标记10的方向可以彼此垂直。
图7A和图7B示出了根据示例实施方式的包括图6中的对准标记的标记部的示例俯视图。
参照图7A，包括在标记部12中的对准标记10可以具有矩形形状并且可以被一维地提供。对准标记10可以包括通过光刻扫描方法检测到的对准标记和通过使用套刻工具检测到的套刻标记。
参照图7B，根据另外的示例实施方式，对准标记10可以在标记部12中二维地形成。例如，多个对准标记10的组可以被提供为彼此垂直，如图7B所示。
图8示出了去除图5F中的停止层500之后的半导体架构1的透视图。
如图8所示，在去除停止层500之后，对准标记10可以在载体基板100的第二表面上暴露。对准标记10的形状和尺寸对应于关于图6、图7A和图7B描述的对准标记10的形状和尺寸。例如，每个对准标记部12可以包括多个对准标记10。对准标记10可以具有矩形形状并且可以被一维地提供。相邻对准标记10的侧表面可以彼此平行。例如，对准标记10可以具有大约8μm的宽度和大约16μm的节距。然而，对准标记10的形状和尺寸不限于此。例如，对准标记10可以具有十字形状。根据另外的示例实施方式，对准标记10可以被二维地提供。
图9示出了根据一示例实施方式的制造3D异质集成半导体架构的方法的流程图。
根据一示例实施方式，提供包括载体基板的晶片(S110)。载体基板可以包括器件区和对准标记区。对准标记区可以是载体基板的其中形成对准标记的区域。载体基板可以包括例如硅(Si)基板、玻璃基板、蓝宝石基板等。然而，载体基板的材料不限于此。载体基板可以被提供为圆形面板，但是载体基板的形状不限于此。例如，载体基板可以是四边形面板。载体基板可以被提供为单层或多层。
然后，在载体基板上形成停止层，并在停止层上形成牺牲层(S120)。例如，停止层可以通过在载体基板上外延生长硅锗(SiGe)层来形成。然而，实施方式不限于此。例如，停止层可以是形成在绝缘体上硅(SOI)晶片中的氧化物层。根据另外的示例实施方式，停止层可以是硅氮化物(SiN)层。
在形成停止层之后，在载体基板的第一表面上将对准标记形成至到达停止层的深度(S130)。对准标记可以在载体基板的第一表面中提供的对准标记区中被蚀刻。对准标记可以通过在载体基板的第一表面上蚀刻开口或沟槽至到达停止层的深度来形成。因此，对准标记的第二表面和停止层的第一表面可以共面。蚀刻可以包括干蚀刻或湿蚀刻。然而，实施方式不限于此。
载体基板的第一表面可以包括提供在载体基板的对准标记区中的标记部。每个标记部可以包括多个对准标记。对准标记可以具有矩形形状并且可以被一维地提供。例如，对准标记可以具有大约8μm的宽度和大约16μm的节距。然而，对准标记的形状和尺寸不限于此。例如，对准标记可以具有十字形状。根据另外的示例实施方式，对准标记可以被二维地提供。
在形成对准标记之后，基于对准标记在载体基板的第一表面上提供第一半导体器件(S140)。基于通过例如光刻扫描或通过使用套刻工具所检测到的对准标记的位置，在载体基板的第一表面上形成第一半导体器件。第一半导体器件可以是包括诸如例如BPR的部件的集成电路。BPR可以提供在载体基板的第一表面上。
然后，执行晶片到晶片接合工艺(S150)。例如，可以在第一半导体器件的第一表面上提供第二晶片。通过在第二晶片和第一半导体器件之间提供粘合层，第二晶片可以被接合到第一半导体器件的第一表面。根据另外的示例实施方式，第二晶片可以通过例如Si直接接合直接提供在第一半导体器件上而不包括粘合层。
在晶片到晶片接合之后，翻转半导体架构(S160)。
然后，牺牲层被去除至到达停止层的深度(S170)。牺牲层可以通过包括例如CMP或干蚀刻的研磨工艺去除。然而，实施方式不限于此。
在去除牺牲层之后，去除停止层(S180)。停止层可以通过例如湿蚀刻被去除。然而，实施方式不限于此。在去除停止层之后，对准标记在载体基板的第二表面上暴露。该对准标记的形状和尺寸对应于提供在载体基板的第一表面上的对准标记的形状和尺寸。对准标记可以具有矩形形状并且可以被一维地提供。例如，对准标记可以具有大约8μm的宽度和大约16μm的节距。然而，对准标记的形状和尺寸不限于此。例如，对准标记可以具有十字形状。根据另外的示例实施方式，对准标记可以被二维地提供。
在去除停止层之后，基于对准标记在载体基板的第二表面上提供第二半导体器件(S190)。对准标记可以包括基于光刻扫描方法检测到的对准标记和通过使用套刻工具检测到的对准标记。由于对准标记在载体基板的第二表面上暴露，因此在光刻扫描和套刻工具中由对准标记提供的信号可以更强，从而可以改善对准标记的检测精度。第二半导体器件可以是包括诸如例如TSV的部件的集成电路。TSV可以被提供以穿透载体基板。第二半导体器件可以集成在载体基板的第二表面上，使得例如基于检测到的对准标记的位置，第二半导体器件的TSV与第一半导体器件的BPR对准。
根据示例实施方式，由于从晶片的第二表面检测对准标记10的位置变得更精确，提供在晶片的第一表面和第二表面上的半导体器件之间的对准可以变得更精确。
根据示例实施方式，基于3D异质集成半导体架构中晶片两侧的半导体器件之间改善的对准，可以提高半导体架构的集成度和性能。另外，晶片两侧的半导体器件的3D集成可以减小半导体架构的尺寸和功耗。
图10示出了根据示例实施方式的可结合3D异质集成半导体架构的半导体封装。
参照图10，根据一示例实施方式的半导体封装2000可以包括安装在基板2100上的处理器2200和半导体器件2300。处理器2200和/或半导体器件2300可以包括以上示例实施方式中描述的3D异质集成半导体架构1中的一个或更多个。
图11示出了根据一示例实施方式的电子系统的示意框图。
参照图11，根据一实施方式的电子系统3000可以包括使用总线3400执行数据通信的微处理器3100、存储器3200和用户接口3300。微处理器3100可以包括中央处理单元(CPU)或应用处理器(AP)。电子系统3000还可以包括与微处理器3100直接通信的随机存取存储器(RAM)3500。微处理器3100和/或RAM 3500可以在单个模块或架构中实现。用户接口3300可以用于向电子系统3000输入数据，或从电子系统3000输出数据。例如，用户接口3300可以包括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(LCD)、微型发光器件(LED)、有机发光二极管(OLED)器件、有源矩阵发光二极管(AMOLED)器件、打印机、照明装置或各种其他输入/输出装置而不受限制。存储器3200可以存储微处理器3100的操作代码、由微处理器3100处理的数据或从外部设备接收的数据。存储器3200可以包括存储器控制器、硬盘或固态驱动器(SSD)。
电子系统3000中的至少微处理器3100、存储器3200和/或RAM 3500可以包括如以上示例实施方式中描述的3D异质集成半导体架构1。
应理解，这里描述的示例实施方式应仅在描述性的意义上被考虑，而不是出于限制的目的。每个示例实施方式内的特征或方面的描述通常应被认为可用于其他实施方式中的其他类似特征或方面。
虽然已经参照附图描述了示例实施方式，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的精神和范围的情况下，可以在此进行在形式和细节上的各种改变。
本申请基于2020年11月13日在美国专利商标局提交的美国临时申请第63/113,626号并要求其权益，其公开内容通过引用全文在此合并。

Claims (20)

1.一种半导体架构，包括：
载体基板；
提供在所述载体基板中的对准标记，所述对准标记从所述载体基板的第一表面提供到所述载体基板的第二表面；
第一半导体器件，基于所述对准标记提供在所述载体基板的所述第一表面上；
第二半导体器件，基于所述对准标记提供在所述载体基板的所述第二表面上并与所述第一半导体器件对准。
2.根据权利要求1所述的半导体架构，其中所述第一半导体器件包括第一部件，
其中，基于提供在所述载体基板的所述第一表面上的所述对准标记的位置，所述第一部件提供在所述载体基板的所述第一表面上。
3.根据权利要求2所述的半导体架构，其中所述第二半导体器件包括第二部件，
其中，基于提供在所述载体基板的所述第二表面上的所述对准标记的位置，所述第二部件提供在所述载体基板的所述第二表面上。
4.根据权利要求3所述的半导体架构，其中所述第一部件与所述第二部件对准。
5.根据权利要求4所述的半导体架构，其中所述第一部件是掩埋电源轨(BPR)并且所述第二部件是穿通硅通路(TSV)。
6.根据权利要求1所述的半导体架构，其中所述对准标记被一维或二维地提供。
7.根据权利要求6所述的半导体架构，其中所述对准标记的每个具有矩形形状。
8.根据权利要求7所述的半导体架构，其中所述对准标记当中的相邻对准标记的侧表面彼此平行。
9.根据权利要求1所述的半导体架构，其中所述对准标记的表面和所述第二半导体器件的第一表面共面。
10.根据权利要求1所述的半导体架构，其中所述对准标记是提供在所述载体基板中的开口。
11.一种制造半导体架构的方法，所述方法包括：
提供包括载体基板的第一晶片；
在所述载体基板上提供停止层；
在所述停止层上提供牺牲层；
在所述载体基板中从所述载体基板的第一表面到所述停止层的第一表面提供对准标记；
基于提供在所述载体基板的所述第一表面上的所述对准标记的位置，在所述载体基板的所述第一表面上提供第一半导体器件；
去除所述牺牲层；
去除所述停止层；以及
基于提供在所述载体基板的第二表面上的所述对准标记的位置，在所述载体基板的所述第二表面上提供第二半导体器件。
12.根据权利要求11所述的方法，其中提供所述停止层包括在所述载体基板上提供硅锗(SiGe)层。
13.根据权利要求11所述的方法，其中提供所述停止层包括在绝缘体上硅(SOI)晶片中提供氧化物层。
14.根据权利要求11所述的方法，其中提供所述对准标记包括一维或二维地提供具有矩形形状的所述对准标记。
15.根据权利要求11所述的方法，还包括：
在所述第一半导体器件的第一表面上提供第二晶片；以及
在所述第二晶片与所述第一半导体器件之间提供粘合层。
16.根据权利要求11所述的方法，其中去除所述牺牲层包括通过化学机械抛光(CMP)或蚀刻去除所述牺牲层。
17.根据权利要求11所述的方法，其中去除所述停止层包括通过蚀刻并暴露在所述载体基板的所述第二表面上的所述对准标记来去除所述停止层。
18.根据权利要求11所述的方法，其中提供所述第二半导体器件还包括基于提供在所述载体基板的所述第二表面上的所述对准标记的所述位置来提供包括在所述第二半导体器件中的第二部件，使得所述第二部件与包括在所述第一半导体器件中的第一部件对准。
19.根据权利要求11所述的方法，还包括基于光刻扫描检测提供在所述载体基板的所述第一表面上的所述对准标记的所述位置和提供在所述载体基板的所述第二表面上的所述对准标记的所述位置。
20.一种半导体架构，包括：
晶片；
提供在所述晶片中的对准标记，所述对准标记是从所述晶片的第一表面提供到所述晶片的与所述第一表面相反的第二表面的开口；
第一半导体器件，基于所述对准标记提供在所述晶片的所述第一表面上；以及
第二半导体器件，基于所述对准标记提供在所述晶片的所述第二表面上并与所述第一半导体器件对准。
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