KR20200113519A - Soi 제조 방법 - Google Patents

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Abstract

본 발명은 SOI 제조 방법에 관한 것이다.

Description

SOI 제조 방법 {PRODUCING METHOD OF SILICON ON INSULATOR}
본 발명은 SOI 제조 방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 웨이퍼을 대신하여 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이러한 SOI 웨이퍼 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소로 인하여, 고속 동작이 가능한 장점을 갖는다.
종래에는, SOI 웨이퍼를 제조하기 위한 방법으로서 산소 이온주입을 이용하는 SIMOX(Seperation by Implanted Oxygen)법을 이용하고 있다. 그런데, SIMOX법을 이용한 SOI 웨이퍼 제조방법은 제조 시간이 길다는 단점이 있기 때문에 보다 효과적인 제조방법이 필요한 실정이다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, Wafer를 자체 조달할 수 있고, 모든 공정을 내재화 가능하며, Active layer 두께를 감소할 수 있는 SOI의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 상기의 목적은, (a) 제1 단결정 실리콘 기판을 제공하는 단계; (b) 제1 단결정 실리콘 기판의 일면 상에 복수의 트렌치(trench)를 형성하는 단계; (c) 제1 단결정 실리콘 기판 및 트렌치의 표면 상에 산화층을 형성하는 단계; (d) 표면 상에 산화층이 형성된 제2 단결정 실리콘 기판을 제공하는 단계; (e) 트렌치를 매개하여 제1 단결정 실리콘 기판 및 제2 단결정 실리콘 기판을 접합하는 단계; 및 (f) 제1 단결정 실리콘 기판의 타면으로부터 일면 방향으로 두께를 감축하는 단계를 포함하는, SOI 제조 방법에 의해 달성된다.
(f) 단계에서, 트렌치가 형성된 부분까지 두께를 감축할 수 있다.
트렌치에 채워진 산화층이 두께 감축의 스톱퍼(stopper)로 기능할 수 있다.
(f) 단계의 두께 감축은 CMP 방법으로 수행할 수 있다.
상기와 같이 구성된 본 발명에 따르면, Wafer를 자체 조달할 수 있고, 모든 공정을 내재화 가능하며, Active layer 두께를 감소할 수 있는 효과가 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 SOI의 제조 과정을 나타내는 개략도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 SOI의 제조 과정을 나타내는 개략도이다. 각 도면의 (a)는 평면 개략도, (b)는 측단면 개략도를 나타낸다. 각 도면에는 chip 수준의 크기만 도시되어 있으나, 실제로 이들이 가로, 세로 방향을 따라 복수개 배열된 구조를 사용할 수 있음을 밝혀둔다. 각 chip 간에는 간격의 폭에 해당하는 정도의 패턴이 형성되어 패턴 내에 산화층이 채워질 수 있다.
본 발명의 SOI 제조 방법은, (a) 제1 단결정 실리콘 기판을 제공하는 단계, (b) 제1 단결정 실리콘 기판의 일면 상에 복수의 트렌치(trench)를 형성하는 단계, (c) 제1 단결정 실리콘 기판 및 트렌치의 표면 상에 산화층을 형성하는 단계, (d) 표면 상에 산화층이 형성된 제2 단결정 실리콘 기판을 제공하는 단계, (e) 트렌치를 매개하여 제1 단결정 실리콘 기판 및 제2 단결정 실리콘 기판을 접합하는 단계; 및 (f) 제1 단결정 실리콘 기판의 타면으로부터 일면 방향으로 두께를 감축하는 단계를 포함하는 것을 특징으로 한다.
도 1을 참조하면, 제1 단결정 실리콘 기판을 제공할 수 있다.
다음으로, 제1 단결정 실리콘 기판의 일면 상에 복수의 트렌치(trench)를 형성할 수 있다. 트렌치는 공지의 트렌치 형성 방법은 제한없이 사용할 수 있다. 트렌치의 깊이는 추후 제1 단결정 실리콘 기판의 레이어 두께에 대응할 수 있다. 트렌치의 깊이와 폭은 다음 단계에서 산화층이 채워질 정도로 설정할 수 있다. 일 예로, 트렌치는 50nm보다 작은 깊이로 형성될 수 있고, 트렌치의 간격은 28nm일 수 있으나, 이에 제한되지 않는다. 트렌치는 가로, 세로 방향으로 복수개 형성될 수 있으나 이에 제한되지 않는다.
다음으로, 도 2를 참조하면, 제1 단결정 실리콘 기판 및 트렌치의 표면 상에 산화층[도면에서 노란색 표시]을 형성할 수 있다. 산화층은 공지의 방법은 제한없이 사용하여 형성할 수 있다. 일 예로, 산화층은 25nm 이상의 두께로 형성될 수 있으나, 이에 제한되지 않는다. 산화층은 트렌치의 내부에 채워질 수 있다.
또한, 제2 단결정 실리콘 기판[도 2(b)에서 아래 구성]을 제공할 수 있다. 제2 단결정 실리콘 기판의 표면 상에도 산화층이 형성될 수 있다. 제1, 2 단결정 실리콘 기판의 면적은 상호 대응되는 것이 바람직하나, 이에 제한되지 않는다.
다음으로, 도 3을 참조하면, 제1 단결정 실리콘 기판 및 제2 단결정 실리콘 기판을 접합(bonding)할 수 있다. 제1, 2 단결정 실리콘 기판이 접합되는 면 사이에 트렌치가 존재할 수 있다. 즉, 제1 단결정 실리콘 기판의 트렌치가 형성된 면을 제2 단결정 실리콘 기판의 일면에 접합할 수 있다. SDB(Silicon Direct Bonding) 방법으로 제1, 2 단결정 실리콘 기판을 접합할 수 있다.
다음으로, 도 4를 참조하면, 제1 단결정 실리콘 기판의 일부 두께를 감축할 수 있다. 제1 단결정 실리콘 기판의 트렌치가 형성된 일면에 대향하는 타면을 제거함에 따라 두께를 감축할 수 있다. 두께 감축은 트레치가 형성된 부분까지 수행될 수 있다. 즉, 트렌치에 채워진 산화층이 두께 감축의 스톱퍼(stopper) 역할을 할 수 있다.
두께 감축은 CMP 방법으로 수행될 수 있으나, 이에 제한되지 않고 공지의 두께 감축, 식각, 평탄화 방법을 사용할 수 있다. 일 예로, 상용 wafer를 사용시에, 800um에서 100um 두께로 1차 rough grinding 후, 100um에서 50nm 두께로 두께를 감축(thinning)할 수 있다.
이에 따라, SOI의 제조를 완료할 수 있다. 이후에, 반도체, 메모리 형성 공정을 더 수행할 수 있다.
본 발명에 따르면, Wafer를 자체 조달할 수 있고, 모든 공정을 내재화 가능하며, Active layer 두께를 감소할 수 있는 효과가 있다.
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.

Claims (4)

  1. (a) 제1 단결정 실리콘 기판을 제공하는 단계;
    (b) 제1 단결정 실리콘 기판의 일면 상에 복수의 트렌치(trench)를 형성하는 단계;
    (c) 제1 단결정 실리콘 기판 및 트렌치의 표면 상에 산화층을 형성하는 단계;
    (d) 표면 상에 산화층이 형성된 제2 단결정 실리콘 기판을 제공하는 단계;
    (e) 트렌치를 매개하여 제1 단결정 실리콘 기판 및 제2 단결정 실리콘 기판을 접합하는 단계; 및
    (f) 제1 단결정 실리콘 기판의 타면으로부터 일면 방향으로 두께를 감축하는 단계
    를 포함하는, SOI 제조 방법.
  2. 제1항에 있어서,
    (f) 단계에서, 트렌치가 형성된 부분까지 두께를 감축하는, SOI 제조 방법.
  3. 제2항에 있어서,
    트렌치에 채워진 산화층이 두께 감축의 스톱퍼(stopper)로 기능하는, SOI 제조 방법.
  4. 제1항에 있어서,
    (f) 단계의 두께 감축은 CMP 방법으로 수행하는, SOI 제조 방법.
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