JP2014078715A - Utbbに関するコンタクト関連短絡に対して保護する方法 - Google Patents
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Abstract
【課題】 SOI集積回路における基板へのコンタクトに関連する短絡を回避する技術を提供する。
【解決手段】 基板上の埋込酸化膜の上側のアクティブシリコン層を介して該基板内へ、且つ該アクティブシリコン層上のいずれかのパッド誘電体を介して、分離トレンチをエッチングする。該アクティブシリコン層の横方向エピタキシャル成長が少なくとも約5ナノメートルの横方向距離へ該分離トレンチ内への突出部を形成し、且つ該突出部周りの該分離トレンチの部分を誘電体で充填する。誘電体を含むアクティブシリコン層の部分の上に隆起型ソース/ドレイン領域を形成する。その結果、該隆起型ソース/ドレイン領域の端部周りを通過する不整合のコンタクトは該分離トレンチ内の該基板の側壁から離隔されたままである。
【選択図】 図2
【解決手段】 基板上の埋込酸化膜の上側のアクティブシリコン層を介して該基板内へ、且つ該アクティブシリコン層上のいずれかのパッド誘電体を介して、分離トレンチをエッチングする。該アクティブシリコン層の横方向エピタキシャル成長が少なくとも約5ナノメートルの横方向距離へ該分離トレンチ内への突出部を形成し、且つ該突出部周りの該分離トレンチの部分を誘電体で充填する。誘電体を含むアクティブシリコン層の部分の上に隆起型ソース/ドレイン領域を形成する。その結果、該隆起型ソース/ドレイン領域の端部周りを通過する不整合のコンタクトは該分離トレンチ内の該基板の側壁から離隔されたままである。
【選択図】 図2
Description
本発明は、大略、SOI(semiconductor on insulator)集積回路の製造に関するものであって、更に詳細には、SOI集積回路における基板に対してのコンタクトに関連した短絡を回避する技術に関するものである。
典型的なSOIをベースとしたトランジスタ製造プロセスに必然的に伴うフッ化水素(HF)酸の量が制限されているために、薄い埋込酸化膜(BOX)の場合には、基板は窪み(divot)において完全に又は部分的に露出される場合があり、特に超薄型ボディと埋込み酸化膜(UTBB)基板の場合にそうである。このことは、不整合なコンタクトが狭いトレンチ分離(STI)を越えて走行し且つソース/ドレイン(S/D)を基板と接続させることとなりSOI/基板短絡を発生させる場合がある。薄いBOXのために、コンタクトエッチの余裕は非常に僅かなものである。
従って、埋込酸化膜を貫通しての不整合コンタクトの侵入に起因してソース/ドレイン領域から基板への短絡に対して改良した保護に対する必要性が存在している。
基板上の埋込酸化膜の上側にあるアクティブシリコン層を介して該基板内へ、且つ該アクティブシリコン層上のパッド誘電体を介して、該分離トレンチをエッチする。該アクティブシリコン層の横方向エピタキシャル成長が該分離トレンチ内へ少なくとも約5nmの横方向距離への突出部を形成し、且つ該突出部周りの分離トレンチの部分を誘電体で充填させる。誘電体を含んでいる該アクティブシリコン層の部分の上に隆起型ソース/ドレイン領域が形成される。その結果、該隆起型ソース/ドレイン領域の端部周りを通過する不整合のコンタクトは該分離トレンチにおける基板の側壁から離隔されたままである。
以下の詳細な説明を行う前に、本書全体にわたり使用される或る用語及び語句の定義をしておくことが有益である場合がある。「含む」及び「有する」という用語及びその派生語は、限定無しでの包摂を意味しており、「又は」という用語は非排他的、即ち及び/又は、を意味しており、「と関連する」及び「それと関連する」という用語及びそれらの派生語は、包含すること、中に包含されること、と相互接続すること、含有すること、その中に含有されること、へ又はと接続すること、へ又はと結合すること、と通信可能であること、と協働すること、インターリーブすること、並置すること、へ近接していること、へ又はと束縛されていること、持っていること、の特性を持っていること、等を意味場合があり、且つ「制御器」という用語は少なくとも1つの動作を制御する任意の装置、システム、又はその一部を意味しており、この様な装置はハードウエア、ファームウエア、又はソフトウエア、又はそれらの内の少なくとも2個の何らかの組合せで実現することが可能である。注意すべきことであるが、いずれか特定の制御器と関連する機能性は、局所的であるか又は遠隔的であるかに拘らずに、集中型又は分散型とすることが可能である。或る用語及び語句に対する定義は本書にわたり与えてあり、当業者は、殆どではないにしても多くの場合において、この様な定義はこの様に定義した用語及び語句の将来の使用のみならず以前の使用に対しても適用されることを理解すべきである。
本書において本発明の原理を説明するために使用する以下に説明する図1乃至4及び種々の実施例は例示的なものであって本発明の範囲を制限するためにいかなる態様においても解釈されるべきではない。当業者が理解するように、本発明の原理は任意の適宜に構成したシステムにおいて実現させることが可能である。
図1はUTBB基板へのコンタクト短絡を示した集積回路構成体の断面図である。この図において、垂直コンタクトがソース/ドレイン領域と不整合であり、薄いBOXを突き抜けてSTI及び薄いBOX下側の基板の側壁の両方とコンタクトしており、ソース/ドレインを基板へ短絡させている。
図2は本発明の1実施例に従って側部エピタキシー(side epitaxy)を使用して基板へのコンタクトに関連する短絡を回避する半導体集積回路構成体の一部の断面図である。集積回路構成体200は、薄いBOX層202とSTI領域203とが形成されている基板(例えば、P型領域)201を包含している。半導体(例えば、シリコン)層204がBOX層202上に形成されており、且つ、側部エピタキシーによって、突出部205が成長されてBOX層202の端部を越えて延在しており且つSTI領域203の一部にオーバーハングしている。隆起型ソース/ドレイン領域206を、突出部205上を含んで半導体層204上に、ゲート(図2の例においては、ゲート電極と、バリア層と、ゲート絶縁体とを包含している)及びその隣の側壁スペーサ208(図2においては複数の層を包含するものとして例示されている)に隣接して、形成する。
コンタクト209が夫々のソース/ドレイン領域206と不整合である場合には、STI領域203へ下方に(又はその中に)延在するコンタクトの部分210は基板201と接触することはない。突出部205は、ソース/ドレイン領域206の端部と基板201の側壁(STI領域203との界面において)との間に横方向空間を与える。その結果、ソース/ドレイン領域から基板への短絡が発生することは無い。側部エピタキシーを介しての突出部205によって形成される横方向距離は、薄いBOX層202の場合であっても該側部エピタキシーで劇的に増加する量でのコンタクト反応性イオンエッチング(RIE)オーバーエッチを可能とさせる。
図3A乃至3Kは、本発明の1実施例に従って基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の半導体集積回路構成体の一部の断面図である。図4は本発明の1実施例に従って基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセスを例示したハイレベルフローチャートである。トランジスタ領域のみを例示するが、当業者によって理解される如く、同一の構成体は、1個の集積回路ダイ上、及び1個のウエハ内の多数の異なるダイ上の、多数の異なるトランジスタに対して同じプロセスを使用して同時的に形成される。
当業者が認識するように、図3A乃至3Kの構成体は、一般的には近似的に相対的な寸法又は次元を例示するべく図示されるものであるが、寸法通りに図示したものではない。当業者が更に認識するように、集積回路及びその関連する構成体を形成するための完全なプロセスを図面中において又は本書において例示するものではない。その代わりに、説明の便宜上、本発明にとって独特であるか又は本発明を理解するために必要な限りにおいて集積回路及びその関連する構成体を形成するためのプロセスについて説明し且つ図示する。更に、種々のステップが図面中に例示されており且つ本書に記載されているが、この様なステップの順番又は介在するステップの有無に関しての制限を課すものではない。逐次的であるとして図示されるか又は記載されるステップは、明示的に特定されるものでない限り、全部ではないとしても少なくとも部分的に、夫々のステップが実際には同時的に又は重畳的態様で行われる可能性を排除すること無しに、単に説明の便宜上のためにそうされているに過ぎない。
最初に図3Aを参照すると、プロセス400は、ドープした半導体領域301(例えば、P型半導体物質)と、半導体領域301上のBOX層302と、BOX層302上に形成されているアクティブ半導体層303(例えば、ドープしていないシリコン)と、アクティブ半導体層303上に固定されているパッド酸化物304及びパッド窒化物305と、を包含している集積回路構成体300で開始する。リソグラフィ及び、好適には、指向性エッチ(例えば、RIE)を使用して(ステップ401)、図3Bに示した如く、STI領域用のトレンチを形成する。次いで、図3Cに示した如く、コンフォーマルなライナー306を該トレンチ内にデポジット、即ち付着、させる。
エッチしたトレンチの残存する未充填部分を、図3Dに示した如くに、有機誘電体層(ODL)307で充填する(ステップ403)。次いで、図3Eに例示した如く、該ODLアクティブ半導体層303の下側境界下の或るレベルへ除去し(ステップ404)、図3Fに例示した如く、ODL307のレベル上方のライナー306の部分を除去し(ステップ405)、且つ図3Gに例示した如く、残存するOLD物質を剥離する(ステップ406)。次いで、側部(side)即ち横方向(lateral)シリコンエピタキシーを行って(ステップ407)、図3Hに図示した如く、アクティブ半導体層308からトレンチ内へ突出部308を成長させる。突出部308はオーバーハングを発生させるのに充分な横方向距離へ成長させ、該オーバーハングは突出部308の端部を通過して下方へ通過するいずれかの導電性物質が基板301の側壁と物理的に接触することを防止する。次いで、図3Iに例示した如く、トレンチ内の残存するライナー物質の除去をオプションとして実施することが可能である。
次いで、STIトレンチを誘電体309で充填し且つ化学的機械的研磨(CMP)を行って、図3Jに示した如く、集積回路構成体300の上部表面を平坦化させる(ステップ409)。次いで、図3Kに示した如く、パッド酸化膜304及びパッド窒化膜305をアクティブ半導体物質303の表面から除去する(ステップ410)。次いで、ゲート構成体、側壁スペーサ、及び隆起型ソース/ドレイン領域を形成することが可能であり、次いで、上述した如く、隆起型ソース/ドレイン領域の内の少なくとも一つへのコンタクトを形成することが可能である。
本開示では、STI領域との界面においてシリコンをマスクするためにアクティブパターニング及びRIEを使用している。シリコンの横方向エピタキシャル成長はマスクしていない領域上でのみ発生し、この場合には、アクティブ領域の周りにおいてのみ発生する。ソース/ドレイン領域と基板との間の接触短絡に対して保護するためには約5ナノメートル(nm)の横方向成長で充分である。本発明の解決法は良好な一様性及び厚さ制御を与え、且つ同一の分離特性を維持しながらアクティブ区域はエピタキシーで拡大される。存在するとしても、既存の製造プロセスの僅かな修正が必要であるに過ぎない。
本発明を例示的実施例について説明したが、種々の変更及び修正が当業者に示唆される場合がある。本発明はこの様な変更及び修正は本発明の技術的範囲内に入るものであることが意図されている。
201:基板
202:BOX層
203:STI領域
204:半導体層
205:突出部
206:隆起型ソース/ドレイン領域
208:側壁スペーサ
209:コンタクト
300:集積回路基板
301:ドープ済み半導体領域
302:BOX層
303:アクティブ半導体層
304:パッド酸化膜
305:パッド窒化膜
306:コンフォーマルライナー
307:有機誘電体層(ODL)
308:突出部
309:誘電体
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307:有機誘電体層(ODL)
308:突出部
309:誘電体
Claims (20)
- 基板上の薄い埋込酸化膜の上側のアクティブ半導体層を介して分離トレンチを形成し、
該アクティブ半導体層の横方向エピタキシャル成長を行って該分離トレンチ内に延在する該アクティブ半導体層の突出部を形成する、
ことを包含している方法。 - 請求項1において、
該突出部に沿って通過する導電性物質と該基板の側壁との間の接触を防止するのに充分に該突出部を該分離トレンチ内への横方向距離へ形成する、
方法。 - 請求項2において、
該突出部が約5ナノメートル(nm)の横方向距離へ形成される、
方法。 - 請求項1において、更に、
該突出部を形成した後に、該分離トレンチを誘電体で充填する、
ことを包含している方法。 - 請求項1において、更に、
該分離トレンチを該アクティブ半導体層上のパッド酸化膜及びパッド窒化膜を介して形成し、
該分離トレンチによって露出されている該アクティブ半導体層の端部に該突出部を成長させる、
ことを包含している方法。 - 請求項1において、更に、
該突出部を含む該アクティブ半導体層の部分の上にソース/ドレイン領域を形成する、
ことを包含している方法。 - 請求項1において、更に、
該分離トレンチ内にコンフォーマルライナーを形成し、
該分離トレンチの未充填部分を有機誘電体で充填し、
該有機誘電体を該アクティブ半導体層下側の或るレベルへ除去し、
該ライナーを該有機誘電体のレベルへエッチングし、
残存する有機誘電体を該分離トレンチから剥離する、
ことを包含している方法。 - 請求項7において、更に、
該突出部を成長させた後に該分離トレンチ内に残存する該ライナーの部分を除去する、
ことを包含している方法。 - 集積回路構成体において、
基板上の薄い埋込酸化膜の上側のアクティブ半導体層を介して形成した分離トレンチ、
該分離トレンチ内に突出している該アクティブ半導体層の横方向エピタキシャル成長領域、
を有している集積回路構成体。 - 請求項9において、
該横方向エピタキシャル成長領域に沿って通過する導電性物質と該基板の側壁との間の接触を防止するのに充分な該分離トレンチ内への距離へ、該横方向エピタキシャル成長領域が突出している、
集積回路構成体。 - 請求項10において、
該横方向エピタキシャル成長領域が約5ナノメートル(nm)の横方向距離へ突出している、
集積回路構成体。 - 請求項9において、更に、
該横方向エピタキシャル成長領域まわりに該分離トレンチの誘電体充填部分、
を有している集積回路構成体。 - 請求項12において、
該横方向エピタキシャル成長領域周りの該分離トレンチの誘電体充填部分が該基板の側壁と接触する、
集積回路構成体。 - 請求項9において、更に、
該アクティブ半導体層上のパッド酸化膜及びパッド窒化膜、
を有しており、それらを介して、該分離トレンチが延在しており、該横方向エピタキシャル成長領域が該分離トレンチによって露出されている該アクティブ半導体層の端部から突出している、
集積回路構成体。 - 請求項9において、更に、
該横方向エピタキシャル成長領域を含む該アクティブ半導体層の部分上に形成したソース/ドレイン領域、
を有している集積回路構成体。 - 請求項9において、更に、
該分離トレンチ内のコンフォーマルライナー、
該アクティブ半導体層下側の或るレベルへ該分離トレンチの未充填部分を充填している有機誘電体、
を有している集積回路構成体。 - 基板上の薄い埋込酸化膜の上側のアクティブシリコン層を介して且つ該アクティブシリコン層上の誘電体を介して複数個の分離トレンチを形成し、
横方向エピタキシーを使用して、該分離トレンチによって露出されている端部からアクティブシリコン層を成長させて該分離トレンチの各々内に突出させる、
ことを包含している方法。 - 請求項17において、更に、
該アクティブシリコン層を成長させて該分離トレンチの各々内に少なくとも約5ナノメートル(nm)の横方向距離へ突出させる、
ことを包含している方法。 - 請求項17において、更に、
該分離トレンチの各々内への突出部を含んでいる該アクティブシリコン層の部分上にソース/ドレイン領域を形成する、
ことを包含している方法。 - 請求項17において、更に、
該アクティブシリコン層の該突出部周りの該分離トレンチの部分を誘電体で充填する、
ことを包含している方法。
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