KR20220065651A - 후면 배전 네트워크 반도체 패키지 및 그의 제조 방법 - Google Patents

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손길환
서훈석
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Abstract

제공되는 반도체 아키텍처는 캐리어 기판, 상기 캐리어 기판에 포함되는 랜딩 패드, 상기 캐리어 기판의 제1 면 상에 제공되는 제1 반도체 장치, 상기 제1 반도체 장치는 상기 랜딩 패드 상에 제공되는 제1 구성 요소를 포함하고, 상기 캐리어 기판 의 제2 면 상에 제공되는 제2 반도체 장치, 및 상기 제2 반도체 장치로부터 돌출하고 상기 랜딩 패드 상에 제공되는 제2 구성 요소를 포함한다.

Description

후면 배전 네트워크 반도체 패키지 및 그의 제조 방법 {BACKSIDE POWER DISTRIBUTION NETWORK SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 개시의 예시적인 실시예들은 후면 배전 네트워크(backside power distribution network; BSPDN) 반도체 아키텍처 및 그의 제조 방법에 관한 것으로, 특히 랜딩 패드를 포함하는 BSPDN 반도체 아키텍처 및 그의 제조 방법에 관한 것이다.
BSPDN 반도체 아키텍처는 웨이퍼의 제1 측 상에 액티브 트랜지스터들, 신호 와이어들 및 매립된 파워 레일들(buried power rails; BPRs)을 포함하는 집적 회로 및 웨이퍼의 제2 측 상에 배전 네트워크(power distribution network; PDN)를 제공함으로써 반도체 장치의 배전 네트워크로부터 신호 와이어를 분리한다. BSPDN 반도체 아키텍처는 라우팅 혼잡을 최소화할 수 있고, 반도체 아키텍처의 면적을 스케일링 다운시킬 수 있다. BSPDN 반도체 아키텍처는 일반 PDN 반도체 아키텍처와 비교하여 30%까지의 면적 감소 및 개선된 전류-저항(IR) 드롭을 가져올 수 있다.
그러나, 웨이퍼의 각각의 면들에 제공되는 집적 회로 및 PDN을 정확하게 정렬하는 것이 힘들기 때문에, BSPDN 반도체 아키텍처를 제조하는 것에 어려움이 있을 수 있다. 예를 들어, 웨이퍼의 제1 측에 집적된 집적 회로에 포함되는 매립된 파워 레일(BPR)은 웨이퍼의 제2 측에 집적된 PDN으로부터 돌출되는 관통 실리콘 비아(through-silicon via; TSV)와 오정렬이 발생할 수 있다. 이러한 매립된 파워 레일과 관통 실리콘 비아의 오정렬은 반도체 아키텍처의 저항을 증가시킬 수 있고, 장치의 고장을 일으킬 수 있다.
관통 실리콘 비아의 깊이를 크게 함으로써, 매립된 파워 레일 및 관통 실리콘 비아 사이의 정렬을 개선하는 기술이 개발되었다. 예를 들어, 매립된 파워 레일이 제공된 후에 관통 실리콘 비아를 위한 추가적인 에칭이 수행될 수 있다. 그러나, 관통 실리콘 비아의 깊이 증가에 의해 반도체 아키텍처가 손상될 수 있다. 또한, 추가적인 에칭은 매립된 파워 레일의 크기에 의존할 수 있고, 이는 추가적인 에칭 공정을 제한할 수 있다. 따라서, 관통 실리콘 비아와 매립된 파워 레일 사이의 오정렬은 여전히 존재할 수 있다.
이 배경기술 섹션에 개시된 정보는 본 출원의 실시예들을 달성하기 전에 발명자들에게 이미 알려져 있거나, 실시예들을 달성하는 과정에서 획득된 기술 정보이다. 따라서, 이는 대중에 이미 알려진 종래의 기술이 아닐 수 있다.
본 발명의 목적은 매립된 파워 레일과 관통 실리콘 비아 사이의 정렬이 개선된 반도체 아키텍처를 제공하는 것이다.
하나 이상의 예시적인 실시예들은 후면 배전 네트워크(BSPDN) 반도체 아키텍처 및 그의 제조 방법을 제공한다.
하나 이상의 예시적인 실시예들은 또한 랜딩 패드를 포함하는 BSPDN 반도체 아키텍처 및 그의 제조 방법을 제공한다.
예시적인 일 실시예에 따르면, 캐리어 기판; 상기 캐리어 기판에 포함되는 랜딩 패드; 상기 캐리어 기판의 제1 면 상에 제공되는 제1 반도체 장치, 상기 제1 반도체 장치는 상기 랜딩 패드 상에 제공되는 제1 구성 요소를 포함하고; 상기 캐리어 기판의 제2 면 상에 제공되는 제2 반도체 장치; 및 상기 제2 반도체 장치로부터 돌출하고 상기 랜딩 패드 상에 제공되는 제2 구성 요소를 포함하는 반도체 아키텍처가 제공된다.
예시적인 일 실시예에 따르면, 웨이퍼를 제공하는 것; 상기 웨이퍼에 랜딩 패드를 형성하는 것; 상기 제1 반도체 장치에 포함되는 제1 구성 요소가 상기 랜딩 패드 상에 제공되도록 상기 랜딩 패드에 기초하여 상기 웨이퍼의 제1 면 상에 제1 반도체 장치를 제공하는 것; 상기 웨이퍼의 제2 면의 일부를 제거하는 것; 및 제2 반도체 장치로부터 돌출하는 제2 구성 요소가 상기 랜딩 패드 상에 제공되도록 상기 랜딩 패드에 기초하여 상기 웨이퍼의 상기 제2 면 상에 상기 제2 반도체 장치를 제공하는 것을 포함하는 반도체 아키텍처의 제조 방법이 제공된다.
예시적인 일 실시예에 따르면, 웨이퍼; 상기 웨이퍼에 제공되는 랜딩 패드; 상기 웨이퍼의 제1 면 상에 제공되는 신호 라우팅을 위한 반도체 장치, 상기 반도체 장치는 상기 랜딩 패드 상에 제공되는 매립된 파워 레일을 포함하고; 상기 웨이퍼의 제2 면 상에 제공되는 배전 네트워크(PDN) 반도체 장치; 및 상기 배전 네트워크 반도체 장치로부터 돌출되고 상기 랜딩 패드 상에 제공되는 관통 실리콘 비아를 포함하는 반도체 아키텍처가 제공된다.
본 개시의 실시예들에 따른 반도체 아키텍처는 랜딩 패드를 포함함으로써, 매립된 파워 레일과 관통 실리콘 비아 사이의 정렬이 개선될 수 있다.
본 개시의 예시적인 실시예들의 양태들, 특징들 및 이점들은 첨부된 도면들과 함께 아래에서 설명된다.
도 1은 일반적인 PDN 반도체 아키텍처 및 BSPDN 반도체 아키텍처의 사시도를 나타낸다.
도 2는 관련된 실시예에 따른 BSPDN 반도체 아키텍처를 나타낸다.
도 3a, 3b, 3c 및 3d는 관련된 실시예에 따른 BSPDN 반도체 아키텍처의 제조 방법을 나타낸다.
도 4는 예시적인 실시예에 따른 BSPDN 반도체 아키텍처의 사시도를 나타낸다.
도 5는 예시적인 실시예에 따른 도 4의 I-I'선에 따른 단면도를 나타낸다.
도 6a, 6b, 6c, 6d, 6e 및 6f는 예시적인 실시예에 따른 BSPDN 반도체 아키텍처의 제조 방법을 나타낸다.
도 7a, 7b, 7c, 7d, 7e, 7f 및 7g는 예시적인 실시예에 따른 BSPDN 반도체 아키텍처의 제조 방법을 나타낸다.
도 8은 예시적인 실시예에 따른 BSPDN 반도체 아키텍처의 제조 방법의 흐름도를 나타낸다.
도 9는 예시적인 실시예에 따른 반도체 웨이퍼에서 랜딩 패드를 제조하는 방법의 흐름도를 나타낸다.
도 10은 예시적인 실시예에 따른 반도체 웨이퍼에서 랜딩 패드를 제조하는 방법의 흐름도를 나타낸다.
도 11은 예시적인 실시예들에 따른 BSPDN 반도체 아키텍처들을 통합할 수 있는 반도체 아키텍처를 나타낸다.
도 12는 예시적인 실시예에 따른 전자 시스템의 개략적인 블록도를 나타낸다.
본 개시에서 설명되는 실시예들은 예시적인 것이며, 본 개시는 이에 제한되지 않고 다른 다양한 형태들로 구현될 수 있다. 아래의 설명에 제공되는 각각의 예시적인 실시예들은 본 개시에 제공되거나 제공되지 않는 다른 특징들에 연관되는 것이 배제되지 않는다. 예를 들어, 특정 예시적인 실시예에서 설명된 사항이 다른 예시적인 실시예에서 설명되지 않더라도, 그 설명에서 다르게 언급되지 않는 한 해당 사항은 다른 예시적인 실시예와 연관되는 것으로 이해될 수 있다.
또한, 원리들, 양태들 및 예시적 실시예들의 모든 설명들은 그들의 구조적 및 기능적 균등물들을 포함하도록 의도된 것임을 이해해야 한다. 또한, 이러한 균등물들은 현재 잘 알려진 균등물들 뿐만 아니라 향후 개발될 균등물들, 즉 구조에 관계 없이 동일한 기능을 수행하도록 발명될 모든 장치들을 포함하는 것으로 이해되어야 한다.
반도체 장치의 구성 요소, 층, 패턴, 구조, 영역 등(이하, 총칭하여 “구성 요소”)이 반도체 장치의 다른 구성 요소에 “위에”, “상에”, “아래에”, “연결되는” 또는 “결합되는”의 용어로 설명되는 경우, 구성 요소는 다른 구성 요소의 직접 위에, 직접 상에, 직접 아래에, 직접 연결되는 또는 직접 결합되는 것으로 해석될 수도 있고, 구성 요소와 다른 구성 요소 사이에 개재 구성 요소가 존재하는 것으로 해석될 수도 있다. 반면, 반도체 장치의 구성 요소가 반도체 장치의 다른 구성 요소에 “직접 위에”, “직접 상에”, “직접 아래에”, “직접 연결되는” 또는 “직접 결합되는”의 용어로 설명되는 경우, 구성 요소와 다른 구성 요소 사이에 개재 구성 요소가 존재하지 않는다. 유사한 도면 부호는 본 개시 전체에 걸쳐 유사한 구성 요소를 지칭한다.
“위에”, “상에”, “높은”, “아래에”, “낮은”, “상” 및 “하”와 같은 공간적으로 상대적인 용어들은 도면에 도시된 하나의 구성 요소와 다른 구성 요소(들)의 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 동작중인 반도체 장치의 다른 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면의 반도체 장치가 뒤집힌 경우, 다른 구성 요소의 “아래”로 설명된 구성 요소는 다른 구성 요소의 “위”로 향하게 된다. 따라서, “아래”라는 용어는 위와 아래 방향을 모두 포함할 수 있다. 또한, 반도체 장치는 다른 방향(90도 또는 다른 방향)으로 배향될 수 있고, 본 개시에서 사용되는 공간적으로 상대적인 용어들은 그에 따라 해석될 수 있다.
“적어도 하나”와 같은 표현이 구성 요소의 리스트와 사용되는 경우, 이는 구성 요소의 리스트 전체를 수식하는 것이고, 개별 구성 요소를 수식하는 것이 아니다. 예를 들어, “a, b 및 c 중 적어도 하나”라는 표현은 a만, b만, c만, a와 b 모두, b와 c 모두, a와 c 모두 또는 a, b와 c 모두를 포함하는 것으로 이해된다. 여기서, 둘 이상의 구성 요소들의 차원을 비교하기 위해 “동일”이라는 용어를 사용하는 경우, 차원이 “실직절으로 동일”한 것을 포함할 수 있다.
“제1”, “제2”, “제3”, “제4” 등의 용어는 다양한 구성 요소들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음을 이해하여야 한다. 이들 용어는 하나의 구성 요소를 다른 구성 요소와 구별하는 것에만 사용된다. 따라서, 아래에서 설명되는 제1 구성 요소는 본 개시의 내용에서 벗어나지 않으면서 제2 구성 요소로 지칭될 수 있다.
장치 또는 구조물을 제조하는 특정 단계 또는 공정이 다른 단계 또는 공정보다 나중에 설명되더라도, 특정 단계 또는 공정이 다른 단계 또는 공정보다 늦게 수행되는 것으로 설명되지 않는 한, 특정 단계 또는 공정은 다른 단계 또는 공정보다 먼저 수행될 수 있다.
예시적인 실시예들이 단면도 및 개략도를 참조하여 아래에서 설명된다. 제조 기술 및/또는 공차의 결과로 도면의 형태로부터 변화가 있을 수 있다. 따라서, 예시적인 실시예는 도시된 특정 형상에 제한되는 것으로 해석되어서는 안되고, 예를 들어 제조에 따른 형상의 편차를 포함하는 것으로 해석되어야 한다. 예를 들어, 직사각형으로 예시된 주입된 영역은 주입된 영역에서 주입되지 않은 영역으로 이분화되는 것이 아니고, 모서리에서 둥근 형상을 가지며, 주입 농도의 기울기를 가질 것이다. 유사하게, 주입에 의해 형성된 매립된 영역은 매립된 영역과 주입이 일어나는 표면 사이의 영역에 일부 주입을 야기할 수 있다. 따라서, 도면에 예시된 영역은 개략적인 것이고, 장치의 영역의 실제 형태를 예시하는 것이 아니며, 본 개시를 제한하지 않는다. 또한, 도면에서 층 및 영역의 상대적 크기는 명확성을 위해 과장될 수 있다.
간결함을 위해, 반도체 장치에 대한 일반적인 구성 요소는 본 개시에서 상세하게 설명되지 않을 수 있다.
도 1은 일반적인 PDN 반도체 아키텍처 및 BSPDN 반도체 아키텍처의 사시도를 나타낸다.
도 1을 참조하면, 일반적인 PDN 반도체 아키텍처(1110)는 웨이퍼(1100)의 일 측 상의 PDN/신호 와이어 장치(1410)를 포함한다. 그러나, 일반적인 PDN 반도체 아키텍처(1110)의 이러한 구성은 PDN/신호 와이어 장치(1410)의 라우팅 혼잡을 야기하고 반도체 장치의 면적을 증가시킨다. 또한, 일반적인 PDN 반도체 아키텍처(1110)의 저항은 상대적으로 높을 수 있다.
도 1에 도시된 바와 같이, BSPDN 반도체 아키텍처(1000)는 웨이퍼(1100)의 제1 측에 제공되는 신호 와이어 반도체 장치(1210)를 신호 와이어 반도체 장치(1210)에 대향하는 웨이퍼(1100)의 제2 측에 제공되는 배전 네트워크(PDN) 반도체 장치(1300)에서 분리하도록 구성된다. BSPDN 반도체 아키텍처(1000)는 웨이퍼의 제1 측으로부터 PDN을 제거함으로써 라우팅 혼잡 및 반도체 아키텍처 면적을 감소시킬 수 있고, 전류-저항 드롭을 개선할 수 있다. 예를 들어, 반도체 아키텍처의 면적은 일반적인 PDN 반도체 아키텍처(1110)에 비해 30%까지 감소될 수 있다.
도 2는 관련된 실시예에 따른 BSPDN 반도체 아키텍처를 나타낸다.
도 2를 참조하면, 반도체 아키텍처(11)는 웨이퍼(1100), 웨이퍼(1100)의 제1 면 상에 제공되는 제1 반도체 장치(1200a), 웨이퍼(1100)의 제2 면 상에 제공되는 제2 반도체 장치(1200b)를 포함할 수 있다. 제1 반도체 장치(1200a)는 예를 들어 액티브 트랜지스터들, 신호 와이어들 및 매립된 파워 레일들(120)과 같은 구성 요소들을 포함하는 신호 라우팅을 위한 집적 회로일 수 있다. 액티브 트랜지스터들은 파워 탭핑(tapping) 에피택시얼층 및 논-파워 탭핑 에피택시얼층을 포함할 수 있다. 신호 와이어들은 신호 라우팅을 위해 액티브 트랜지스터들 사이에서 액티브 트랜지스터들의 논-파워 탭핑 에피택시얼층을 연결할 수 있다. 매립된 파워 레일들(120)은 액티브 트랜지스터들의 파워 탭핑 에피택시얼층에 연결될 수 있고, 신호 와이어들에 연결되지 않을 수 있다. 매립된 파워 레일들(120) 각각은 액티브 트랜지스터들에 전력을 전달하도록 구성될 수 있다. 제2 반도체 장치(1200b)은 PDN 집적 회로일 수 있다. 전력 연결 구조로 구성되는 관통 실리콘 비아(130)는 반도체 장치(1200b)에서 돌출할 수 있다.
도 2에 도시된대로, 제1 반도체 장치(1200a)에 포함된 매립된 파워 레일(120) 및 제2 반도체 장치(1200b)로부터 돌출되는 관통 실리콘 비아(130)는 서로 오정렬될 수 있다. 매립된 파워 레일(120) 및 관통 실리콘 비아(130) 사이의 오정렬은 반도체 아키텍처(11)의 저항을 증가시킬 수 있고, 반도체 아키텍처(11)의 장치 고정을 야기할 수 있다.
도 3a, 3b, 3c 및 3d는 관련된 실시예에 따른 BSPDN 반도체 아키텍처의 제조 방법을 나타낸다.
도 3a에 도시된대로, 방법은 희생층(1100a), 식각 정지층(1500) 및 캐리어 기판(1100b)을 포함하는 웨이퍼(1100)를 제공하는 것을 포함할 수 있다. 희생층(1100a)은 실리콘(Si) 벌크층일 수 있고, 캐리어 기판(1100b)은 실리콘층일 수 있다. 식각 정지층(1500)은 희생층(1100a) 및 캐리어 기판(1100b) 사이에 제공될 수 있다.
제1 반도체 장치(1200a)는 캐리어 기판(1100b)의 제1 면 상에 제공될 수 있다. 제1 반도체 장치(1200a)는 예를 들어 액티브 트랜지스터들, 신호 와이어들 및 매립된 파워 레일들(120)과 같은 구성 요소들을 포함하는 집적 회로일 수 있다. 매립된 파워 레일들(120)은 캐리어 기판(1100b)의 제1 면 상에 제공될 수 있다.
도 3b를 참조하면, 웨이퍼-웨이퍼 본딩 공정이 수행될 수 있다. 예를 들어, 제2 웨이퍼(1300)가 제1 반도체 장치(1200a)의 제1 면 상에 제공될 수 있다. 제2 웨이퍼(1300)는 제1 반도체 장치(1200a) 및 제2 웨이퍼(1300) 사이에 제공되는 접착층(1400)에 의해 본딩될 수 있다. 웨이퍼-웨이퍼 본딩 반도체 아키텍처는 뒤집힐 수 있다.
도 3c를 참조하면, 희생층(1100a)이 제거될 수 있고, 식각 정지층(1500)이 제거되어 캐리어 기판(1100b)의 제2 면이 노출될 수 있다.
도 3d를 참조하면, 제2 반도체 장치(1200b)는 캐리어 기판(1100b)의 노출된 제2 면 상에 제공될 수 있다. 제2 반도체 장치(1200b)는 예를 들어 제2 반도체 장치(1200b)의 제1 면으로부터 돌출되는 관통 실리콘 비아(130)를 포함하는 PDN 집적 회로일 수 있다. 관통 실리콘 비아(130)는 캐리어 기판(1100b)을 관통하도록 형성될 수 있다. 제2 반도체 장치(1200b)는 제1 반도체 장치(1200a)에 포함되는 매립된 파워 레일(120)의 위치에 기초하여 캐리어 기판(1100b)의 제2 면 상에 제공되어 매립된 파워 레일(120) 상에 랜딩할 수 있다.
그러나, 도 3d에 도시된대로, 캐리어 기판(1100b)의 제2 면 상에 제2 반도체 장치(1200b)를 집적할 때, 관통 실리콘 비아(130)의 랜딩 프로세스 동안 매립된 파워 레일(120)의 위치를 정확하게 감지하는 것이 어렵기 때문에, 관통 실리콘 비아(130) 및 매립된 파워 레일(120) 사이의 오정렬이 발생할 수 있다. 제1 반도체 장치(1200a)와 제2 반도체 장치(1200b) 사이의 오정렬을 야기하는 관통 실리콘 비아(130)와 매립된 파워 레일(120) 사이의 오정렬 때문에, 반도체 아키텍처(11)의 저항이 증가할 수 있다. 또한, 제1 반도체 장치(1200a) 및 제2 반도체 장치(1200b) 사이의 오정렬은 반도체 아키텍처(11)의 고장을 야기할 수 있다.
도 4는 예시적인 실시예에 따른 BSPDN 반도체 아키텍처의 사시도를 나타낸다.
도 4에 도시된대로, BSPDN 반도체 아키텍처(1)는 웨이퍼(100), 웨이퍼(100)의 제1 면 상에 제공되는 제1 반도체 장치(200a), 제1 반도체 장치(200a)에 대향하는 웨이퍼(100)의 제2 면 상에 제공되는 제2 반도체 장치(200b)를 포함할 수 있다. 제1 반도체 장치(200a) 및 제2 반도체 장치(200b)는 서로 집적될 수 있고, BSPDN 반도체 아키텍처를 형성할 수 있다.
웨이퍼(100)는 예를 들어 실리콘 기판, 글래스 기판, 사파이어 기판 등을 포함할 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 도 3에 도시된대로, 웨이퍼(100)는 원형 패널일 수 있으나, 웨이퍼(100)의 형태는 이에 제한되지 않는다. 예를 들어, 웨이퍼(100)는 사각형 패널일 수 있다. 웨이퍼(100)는 단일층 또는 다중층들을 포함할 수 있다.
도 5는 예시적인 실시예에 따른 도 4의 I-I'선에 따른 단면도를 나타낸다.
예시적인 BSPDN 반도체 아키텍처(1)는 웨이퍼(100)의 제1 면 상에 제공되는 제1 반도체 장치(200a) 및 웨이퍼(100)의 제2 면 상에 제공되는 제2 반도체 장치(200b)를 포함할 수 있다. 예를 들어, 제1 반도체 장치(200a)는 액티브 트랜지스터들, 신호 와이어들 및 매립된 파워 레일들(20) 등과 같은 구성 요소들을 포함하는 집적 회로일 수 있다. 매립된 파워 레일(20)은 웨이퍼(100)의 제1 면과 마주보도록 제공될 수 있다. 액티브 트랜지스터들은 파워 탭핑 에피택시얼층 및 논-파워 탭핑 에피택시얼층을 포함할 수 있다. 신호 와이어들은 액티브 트랜지스터들 사이의 신호 라우팅을 위해 액티브 트랜지스터들의 논-파워 탭핑 에피택시얼층에 연결될 수 있다, 매립된 파워 레일들(20)은 액티브 트랜지스터들의 파워 탭핑 에피택시얼층에 연결될 수 있고, 신호 와이어들에 연결되지 않을 수 있다. 매립된 파워 레일들(20) 각각은 액티브 트랜지스터들에 전력을 전달하도록 구성될 수 있다. 제2 반도체 장치(200b)는 PDN 집적 회로일 수 있다. 전력 연결 구조로 구성되는 관통 실리콘 비아(30)는 제2 반도체 장치(200b)의 제1 면으로부터 돌출하고 웨이퍼(100)를 관통하도록 형성될 수 있다.
도 5를 참조하면, BSPDN 반도체 아키텍처(1)는 랜딩 패드(60)를 더 포함할 수 있다. 랜딩 패드(60)는 매립된 파워 레일(20) 및 관통 실리콘 비아(30) 사이에 제공될 수 있다. 랜딩 패드(60)는 관통 실리콘 비아 식각 정지층(40) 및 보호재(50)에 의해 덮일 수 있다. 예를 들어, 랜딩 패드(60)의 제2 면은 관통 실리콘 비아 식각 정지층(40)에 의해 덮일 수 있고, 랜딩 패드(60)의 제1 면 및 제2 면은 보호재(50)에 의해 덮이거나 보호될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 랜딩 패드(60)는 단면적 관점에서 직사각형의 형태를 가질 수 있고, 평평한 제1 면 및 제2 면을 가질 수 있으나, 랜딩 패드(60)의 형태는 이에 제한되지 않는다. 랜딩 패드(60)는 상대적으로 낮은 저항을 가지는 금속으로 형성될 수 있다. 예를 들어, 랜딩 패드(60)는 구리(Cu), 코발트(Co), 루테늄(Ru) 등으로 형성될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 랜딩 패드(60)의 폭은 매립된 파워 레일(20)의 폭 및 관통 실리콘 비아(30)의 폭보다 클 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
도 5에 도시된대로, 웨이퍼(100)에 포함되는 랜딩 패드(60)를 매립된 파워 레일(20) 및 관통 실리콘 비아(30)를 제공하기 전에 제공함으로써, 매립된 파워 레일(20) 및 관통 실리콘 비아(30) 사이의 정렬은 관련된 실시예에 비교하여 개선될 수 있다. 따라서, 제1 반도체 장치(200a) 및 제2 반도체 장치(200b)는 관련된 실시예에 비교하여 서로 더 정확하게 정렬될 수 있다. 제1 반도체 장치(200a) 및 제2 반도체 장치(200b)의 개선된 정렬에 기초하여, BSPDN 반도체 아키텍처(1)의 집적 및 성능이 개선될 수 있다. 또한, 웨이퍼(100)의 제1 면 및 제2 면 모두에 반도체 장치들이 제공됨으로써, BSPDN 반도체 아키텍처(1)의 저항 및 면적이 감소될 수 있다.
도 6a, 6b, 6c, 6d, 6e 및 6f는 예시적인 실시예에 따른 BSPDN 반도체 아키텍처의 제조 방법을 나타낸다.
도 6a를 참조하면, 방법은 희생층(100a), 식각 정지층(500) 및 캐리어 기판(100b)을 포함하는 웨이퍼(100)를 제공하는 것을 포함할 수 있다. 희생층(100a)은 실리콘 벌크층일 수 있다. 식각 정지층(500)은 희생층(100a) 상에 제공될 수 있다. 예를 들어, 식각 정지층(500)은 희생층(100a) 상에서 실리콘 게르마늄(SiGe) 에피택시얼 성장에 의해 제공될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 예를 들어, 식각 정지층(500)은 실리콘-온-인슐레이터(SOI) 웨이퍼의 산화물층일 수 있다. 캐리어 기판(100b)은 예를 들어 실리콘 기판, 글래스 기판, 사파이어 기판 등을 포함할 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
관통 실리콘 비아 식각 정지층(40)이 캐리어 기판(100b)의 제1 면 상에 제공될 수 있다.
도 6b를 참조하면, 랜딩 패드(60)는 금속 물질의 증착 및 패터닝에 의해 관통 실리콘 비아 식각 정지층(40)의 제1 면 상에 형성될 수 있다. 랜딩 패드(60)의 금속 물질은 예를 들어 구리(Cu), 코발트(Co), 루테늄(Ru) 등과 같이 상대적으로 낮은 저항을 가지는 물질일 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 예시적인 실시예에 따라, 랜딩 패드(60)는 단면적 관점에서 직사각형의 형태를 가질 수 있고, 평평한 제1 면 및 제2 면을 가질 수 있다. 그러나, 실시예들은 이에 제한되지 않고, 랜딩 패드(60)는 다양한 형태들을 가질 수 있다. 보호재(50)는 랜딩 패드(60) 및 관통 실리콘 비아 식각 정지층(40)의 제1 면 상에 제공되어 랜딩 패드(60)를 보호할 수 있다. 예를 들어, 보호재(50)는 랜딩 패드(60) 및 관통 실리콘 비아 식각 정지층(40)의 제1 면을 보호할 수 있다. 보호재(50)는 에폭시 레진, 실리카 등으로 형성될 수 있다. 그러나, 보호재(50)의 물질은 이에 제한되지 않는다.
캐리어 기판(100b)의 제1 면을 노출시키기 위해, 보호재(50) 및 관통 실리콘 비아 식각 정지층(40)은 랜딩 패드(60)의 제1 면 및 측면들을 덮는 영역 이외의 영역들에서 제거될 수 있다. 보호재(50) 및 관통 실리콘 비아 식각 정지층(40)은 예를 들어 패터닝 식각에 의해 제거될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
기판층(100b')이 랜딩 패드(60) 및 캐리어 기판(100b)의 노출된 제1 면 상에 제공될 수 있다. 기판층(100b')은 예를 들어 실리콘층일 수 있다. 기판층(100b')은 예를 들어 제1 반도체 장치(200a)에서 FEOL(front-end-of-line) 및 MEOL(middle-end-of-line) 집적을 수행하기 위해 제공될 수 있다. 캐리어 기판(100b) 및 기판층(100b')은 일체로 형성될 수 있고, 캐리어 기판(100b)으로 함께 지칭될 수 있다.
도 6c를 참조하면, 제1 반도체 장치(200a)는 캐리어 기판(100b)의 제1 면 상에 제공될 수 있다. 제1 반도체 장치(200a)는 예를 들어 액티브 트랜지스터들, 신호 와이어들 및 매립된 파워 레일들(20) 등과 같은 구성 요소들을 포함하는 집적 회로일 수 있다. 매립된 파워 레일(20)은 캐리어 기판(100b)의 제1 면 상에 제공되어 랜딩 패드(60)의 위치에 기초하여 랜딩 패드(60)와 접할 수 있다. 랜딩 패드(60)의 위치는 프리셋 정렬 키에 기초하여 감지될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
랜딩 패드(60)는 매립된 파워 레일(20)의 폭보다 큰 폭을 가질 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 예를 들어, 매립된 파워 레일(20)의 폭은 약 5nm 내지 30nm일 수 있다. 그러나, 매립된 파워 레일(20)의 폭은 이에 제한되지 않는다. 랜딩 패드(60)의 폭이 매립된 파워 레일(20)의 폭보다 큰 경우, 매립된 패워 레일(20)과 랜딩 패드(60)의 정렬 및 연결은 용이해질 수 있다. 또한, 랜딩 패드(60)가 매립된 파워 레일(20)을 제공하기 전에 형성되므로, 랜딩 패드(60)의 크기 및 형태는 매립된 파워 레일(20)의 크기 및 형태에 의해 제한되지 않을 수 있고, 랜딩 패드(60)의 제조 공정이 용이해질 수 있다.
도 6d를 참조하면, 웨이퍼-웨이퍼 본딩 공정이 수행될 수 있다. 예를 들어, 제2 웨이퍼(300)가 제1 반도체 장치(200a)의 제1 면 상에 제공될 수 있다. 제1 반도체 장치(200a) 및 제2 웨이퍼(300) 사이에 접착층(400)을 제공함에 따라, 제1 반도체 장치(200a)가 제2 웨이퍼(300)에 본딩될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 일 실시예에 있어서, 제2 웨이퍼(300)는 제1 반도체 장치(200a) 상에 직접 제공될 수 있다. 예를 들어, 제2 웨이퍼(300)는 접착층의 사용 없이 실리콘 다이렉트 본딩에 의해 제1 반도체 ㅈ아치(200a)에 직접 본딩될 수 있다. 웨이퍼-웨이퍼 본딩 반도체 아키텍처는 뒤집힐 수 있다.
도 6e를 참조하면, 희생층(100a)이 제거될 수 있고, 식각 정지층(500)이 제거되어 캐리어 기판(100b)의 제2 면이 노출될 수 있다. 예를 들어, 희생층(100a) 및 식각 정지층(500)은 화학적-기계적 연마(CMP) 또는 건식 식각을 포함하는 그라인딩 공정에 의해 제거될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
도 6f를 참조하면, 제2 반도체 장치(200b)는 캐리어 기판(100b)의 제2 면 상에 제공될 수 있다. 제2 반도체 장치(200b)는 예를 들어 제2 반도체 장치(200b)의 제1 면으로부터 돌출하는 관통 실리콘 비아(30)를 포함하는 PDN 집적 회로 일 수 있다. 관통 실리콘 비아(30)는 랜딩 패드(60)의 위치에 기초하여 캐리어 기판(100b)을 관통하고 랜딩 패드(60)에 접하도록 형성될 수 있다. 랜딩 패드(60)의 위치는 프리셋 정렬 키에 기초하여 감지될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
랜딩 패드(60)는 관통 실리콘 비아(30)의 폭보다 큰 폭을 가질 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 예를 들어, 관통 실리콘 비아(30)의 폭은 약 50nm 내지 100nm일 수 있다. 그러나, 관통 실리콘 비아(30)의 폭은 이에 제한되지 않는다. 랜딩 패드(60)의 폭이 관통 실리콘 비아(30)의 폭보다 큰 경우, 관통 실리콘 비아(30)를 랜딩 패드(60)에 연결 및 정렬하는 것이 쉬워질 수 있다. 관통 실리콘 비아(30)가 매립된 파워 레일(20)에 연결된 랜딩 패드(60)에 더 잘 정렬됨에 따라, 관통 실리콘 비아(30)와 매립된 파워 레일(20) 사이의 정렬이 개선될 수 있다. 또한, 매립된 파워 레일(20) 및 관통 실리콘 비아(30)의 표면들이 랜딩 패드(60)에 전부 접하지 않는다고 해도, 매립된 파워 레일(20) 및 관통 실리콘 비아(30)의 연결성은 금속 랜딩 패드(60)를 통해 연결됨으로써 향상될 수 있다.
도 6f에 도시된대로, 매립된 파워 레일(20) 및 관통 실리콘 비아(30) 사이의 정렬 및 연결성이 개선됨에 따라, BSPDN 반도체 아키텍처(1)의 저항이 감소될 수 있고, 전류-저항 드롭이 개선될 수 있다. 또한, 제1 반도체 장치(200a) 및 제2 반도체 장치(200b)가 서로 더 정확하게 정렬 및 연결되어 BSPDN 반도체 아키텍처(1)의 성능이 개선될 수 있다.
예시적인 실시예에 따르면, 제1 반도체 장치(200a) 및 제2 반도체 장치(200b) 사이의 개선된 정렬에 기초하여, BSPDN 반도체 아키텍처(1)의 집적 및 성능이 개선될 수 있다. 또한, PDN 반도체 장치를 웨이퍼(100)의 제1 측에서 제2 측으로 이동시키는 것은 BSPDN 반도체 아키텍처(1)의 크기 및 저항을 감소시킬 수 있다.
도 7a, 7b, 7c, 7d, 7e, 7f 및 7g는 예시적인 실시예에 따른 BSPDN 반도체 아키텍처의 제조 방법을 나타낸다.
도 7a를 참조하면, 방법은 희생층(100a), 식각 정지층(500) 및 캐리어 기판(100b)을 포함하는 웨이퍼(100)를 제공하는 것을 포함할 수 있다. 희생층(100a)은 실리콘 벌크층일 수 있다. 식각 정지층(500)은 희생층(100a) 상에 제공될 수 있다. 예를 들어, 식각 정지층(500)은 희생층(100a) 상에서 실리콘 게르마늄(SiGe) 에피택시얼 성장에 의해 제공될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 예를 들어, 식각 정지층(500)은 실리콘-온-인슐레이터(SOI) 웨이퍼의 산화물층일 수 있다. 웨이퍼(100)는 예를 들어 실리콘 기판, 글래스 기판, 사파이어 기판 등을 포함할 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
트렌치(70)가 캐리어 기판(100b) 상에 제공될 수 있다. 예를 들어, 트렌치(70)는 캐리어 기판(100b)을 식각함으로써 제공될 수 있고, 단면적 관점에서 직사각형의 형태를 가질 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
도 7b를 참조하면, 관통 실리콘 비아 식각 정지층(40)이 캐리어 기판(100b) 및 트렌치(70)의 상면 상에 제공될 수 있따. 예를 들어, 관통 실리콘 비아 식각 정지층(40)은 캐리어 기판(100b) 및 트렌치(70)의 상면을 덮도록 제공될 수 있다. 금속 물질(60')이 캐리어 기판(100b) 및 트렌치(70) 상에 제공될 수 있다. 금속 물질(60')은 트렌치(70)를 채울 수 있다. 금속 물질(60')은 예를 들어 구리(Cu), 코발트(Co), 루테늄(Ru) 등과 같은 상대적으로 낮은 저항을 가지는 물질일 수 잇다. 그러나, 실시예들은 이에 제한되지 않는다. 캐리어 기판(100b)의 제1 면을 노출시키고 랜딩 패드(60)를 형성하기 위해, 금속 물질(60') 및 관통 실리콘 비아 식각 정지층(40)은 금속 물질(60')로 채워진 트렌치(70)의 제1 면의 영역 이외의 영역들에서 제거될 수 있다. 랜딩 패드(60)의 제1 면은 캐리어 기판(100b)의 노출된 제1 면과 공면을 이룰 수 있다. 금속 물질(60') 및 관통 실리콘 비아 식각 정지층(40)은 예를 들어 CMP 또는 건식 에칭과 같은 그라인딩 공정에 의해 제거될 수 있다. 랜딩 패드(60)의 형태가 트렌치(70)의 형태에 대응됨에 따라, 랜딩 패드(60)는 직사각형의 형태를 가질 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
도 7c를 참조하면, 보호재(50)는 랜딩 패드(60)의 영역 상에 제공될 수 있다. 예를 들어, 보호재(50)는 랜딩 패드(60)를 덮을 수 있고, 평면적 관점에서 랜딩 패드(60)보다 큰 크기를 가질 수 있다. 보호재(50)는 예를 들어 에폭시 레진, 실리카 등을 포함할 수 있다. 그러나, 보호재(50)의 물질은 이에 제한되지 않는다. 기판층(100b')은 랜딩 패드(60) 및 캐리어 기판(100b)의 노출된 제1 면 상에 제공될 수 있다. 기판층(100b')은 예를 들어 실리콘층일 수 있다. 기판층(100b')은 예를 들어 FEOL 및 MEOL 공정을 수행하기 위해 제공될 수 있다. 캐리어 기판(100b) 및 기판층(100b')은 일체로 형성될 수 있고, 함께 캐리어 기판(100b)으로 지칭될 수 있다.
도 7d를 참조하면, 제1 반도체 장치(200a)는 캐리어 기판(100b)의 제1 면 상에 제공될 수 있다. 제1 반도체 장치(200a)는 예를 들어 액티브 트랜지스터들, 신호 와이어들, 매립된 파워 레일들(20) 등과 같은 구성 요소들을 포함하는 집적 회로일 수 있다. 매립된 파워 레일(20)은 랜딩 패드(60)의 위치에 기초하여 캐리어 기판(100b)의 제1 면 상에 제공되고 랜딩 패드(60)와 접할 수 있다. 랜딩 패드(60)의 위치는 프리셋 정렬 키에 기초하여 감지될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
랜딩 패드(60)는 매립된 파워 레일(20)의 폭보다 큰 폭을 가질 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 예를 들어, 매립된 파워 레일(20)의 폭은 약 5nm 내지 30nm일 수 있다. 그러나, 매립된 파워 레일(20)의 폭은 이에 제한되지 않는다. 랜딩 패드(60)의 폭이 매립된 파워 레일(20)의 폭보다 큰 경우, 매립된 파워 레일(20)을 랜딩 패드(60)에 연결 및 정렬하는 것이 더 쉬울 수 있다. 또한, 랜딩 패드(60)가 매립된 파워 레일(20)을 제공하기 전에 형성되므로, 랜딩 패드(60)의 크기 및 형태는 매립된 파워 레일(20)의 크기 및 형태에 제한될 필요가 없어, 랜딩 패드(60)의 제조 공정이 용이해질 수 있다.
도 7e를 참조하면, 웨이퍼-웨이퍼 본딩 공정이 수행될 수 있다. 예를 들어, 제2 웨이퍼(300)가 제1 반도체 장치(200a)의 제1 면 상에 제공될 수 있다. 접착층(400)을 제1 반도체 장치(200a) 및 제2 웨이퍼(300) 사이에 제공함으로써, 제2 웨이퍼(300)가 제1 반도체 장치(200a)에 본딩될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 일 실시예에 따르면, 제2 웨이퍼(300)는 제1 반도체 장치(200a) 상에 직접 제공될 수 있다. 예를 들어, 제2 웨이퍼(300)는 접착층의 사용 없이 실리콘 다이렉트 본딩에 의해 제1 반도체 장치(200a)에 직접 본딩될 수 있다. 웨이퍼-웨이퍼 본딩 반도체 아키텍처는 뒤집힐 수 있다.
도 7f를 참조하면, 희생층(100a)이 제거될 수 있고, 캐리어 기판(100b)의 제2 면을 노출하기 위해 식각 정지층(500)이 제거될 수 있다. 예를 들어, 희생층(100a) 및 식각 정지층(500)은 예를 들어 CMP 또는 건식 에칭을 포함하는 그라인딩 공정에 의해 제거될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
도 7g를 참조하면, 제2 반도체 장치(200b)는 캐리어 기판(100b)의 제2 면 상에 제공될 수 있다. 제2 반도체 장치(200b)는 예를 들어 제2 반도체 장치(200b)의 제1 면으로부터 돌출하는 관통 실리콘 비아(30)를 포함하는 PDN 집적 회로일 수 있다. 관통 실리콘 비아(30)는 랜딩 패드(60)의 위치에 기초하여 캐리어 기판(100b)을 관통하고 랜딩 패드(60) 상에 랜딩하도록 형성될 수 있다. 랜딩 패드(60)의 위치는 프리셋 정렬 키에 기초하여 감지될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
랜딩 패드(60)는 관통 실리콘 비아(30)의 폭보다 큰 폭을 가질 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 예를 들어, 관통 실리콘 비아(30)의 폭은 약 50nm 내지 100nm일 수 있다. 그러나, 관통 실리콘 비아(30)의 폭은 이에 제한되지 않는다. 랜딩 패드(60)의 폭이 관통 실리콘 비아(30)의 폭보다 큰 경우, 관통 실리콘 비아(30)를 랜딩 패드(60)에 정렬 및 연결하는 것이 쉬워질 수 있다. 관통 실리콘 비아(30)가 매립된 파워 레일(20)에 연결되는 랜딩 패드(60)와 더 잘 정렬됨에 따라, 관통 실리콘 비아(30) 및 매립된 패워 레일(20) 사이의 정렬이 개선될 수 있다. 또한, 매립된 파워 레일(20) 및 관통 실리콘 비아(30)의 표면들이 전부 랜딩 패드(60)와 접하지 않더라도, 금속 랜딩 패드(60)를 통한 연결에 기초하여 매립된 파워 레일(20) 및 관통 실리콘 비아(30)의 연결성이 개선될 수 있다.
도 7g에 도시된대로, 매립된 파워 레일(20) 및 관통 실리콘 비아(30)의 정렬 및 연결성이 개선됨에 따라, BSPDN 반도체 아키텍처(1)의 저항이 감소할 수 있고, 전류-저항 드롭이 개선될 수 있다. 또한, 제1 반도체 ㅈ아치(200a) 및 제2 반도체 장치(200b)는 서로 더 정확하게 정렬 및 연결될 수 있다.
예시적인 실시예에 따르면, 제1 반도체 장치(200a) 및 제2 반도체 장치(200b) 사이의 개선된 정렬에 기초하여, 반도체 아키텍처(1)의 집적 및 성능이 개선될 수 있다.
도 8은 예시적인 실시예에 따른 BSPDN 반도체 아키텍처의 제조 방법의 흐름도를 나타낸다.
예시적인 실시예에 따르면, 웨이퍼가 제공될 수 있다(S110). 웨이퍼는 희생층, 식각 정지층 및 캐리어 기판을 포함할 수 있다. 희생층은 실리콘 벌크층일 수 있다. 식각 정지층은 희생층 상에서 실리콘 게르마늄(SiGe) 에피택시얼 성장에 의해 제공될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다. 예를 들어, 식가 정지층은 실리콘-온-인슐레이터(SOI)의 산화물층일 수 있다. 캐리어 기판은 예를 들어 실리콘 기판, 글래스 기판, 사파이어 기판 등을 포함할 수 있다.
웨이퍼에 랜딩 패드를 형성할 수 있다(S120). 도 9 및 10을 참조하여 더 상세하게 설명한대로, 랜딩 패드는 캐리어 기판 상에서 금속 물질을 증착 및 패터닝하여 형성될 수 있다. 기판이 캐리어 기판 상에 제공될 수 있다(S130). 기판은 실리콘층일 수 있고, 캐리어 기판과 일체로 형성될 수 있다.
제1 반도체 장치는 캐리어 기판 상에 제공될 수 있다(S140). 제1 반도체 장치는 예를 들어 액티브 트랜지스터들, 신호 와이어들 및 매립된 파워 레일들과 같은 구성 요소들을 포함하는 집적 회로일 수 있다. 매립된 파워 레일은 랜딩 패드의 위치에 기초하여 캐리어 기판의 제1 면 상에 제공되고 랜딩 패드에 접할 수 있다.
제2 웨이퍼는 제1 반도체 장치 상에 제공될 수 있다(S150). 제1 반도체 장치 및 제2 웨이퍼 사이에 접착층이 제공됨에 따라 제2 웨이퍼가 제1 반도체 장치에 본딩될 수 있다. 일 실시예에 따르면, 제2 웨이퍼는 접착층의 사용 없이 예를 들어 실리콘 다이렉트 본딩에 의해 제1 반도체 장치 상에 직접 제공될 수 있다. 웨이퍼-웨이퍼 본딩 반도체 아키텍처는 뒤집힐 수 있다.
희생층 및 식각 정지층이 제거될 수 있다(S150). 식각 정지층은 캐리어 기판의 제2 면을 노출시키기 위해 제거될 수 있다. 희생층 및 식각 정지층은 예를 들어 CMP 또는 건식 에칭과 같은 그라인딩 공정에 의해 제거될 수 있다. 그러나, 실시예들은 이에 제한되지 않는다.
제2 반도체 장치는 캐리어 기판의 제2 면 상에 제공될 수 있다(S170). 제2 반도체 장치는 예를 들어 제2 반도체 장치의 제1 면으로부터 돌출하는 관통 실리콘 비아를 포함하는 PDN 집적 회로일 수 있다. 관통 실리콘 비아는 랜딩 패드의 위치에 기초하여 캐리어 기판을 관통하고 랜딩 패드에 접하도록 형성될 수 있다.
일 실시예에 따르면, 매립된 파워 레일 및 관통 실리콘 비아 사이의 정렬 및 연결성이 개선될 수 있고, BSPDN 반도체 아키텍처의 저항이 감소될 수 있다. 또한, 신호 와이어 장치 및 PDN이 서로 더 정확하게 정렬됨에 따라, 반도체 아키텍처의 성능이 개선될 수 있다.
도 9는 예시적인 실시예에 따른 반도체 웨이퍼에서 랜딩 패드를 제조하는 방법의 흐름도를 나타낸다.
도 9를 참조하면, 희생층, 식각 정지층 및 캐리어 기판을 포함하는 웨이퍼가 제공될 수 있다(S210). 관통 실리콘 비아 식각 정지층이 웨이퍼의 제1 면 상에 제공될 수 있다(S220). 금속 물질이 관통 실리콘 비아 식각 정지층 상에 증착 및 패터닝되어 랜딩 패드가 형성될 수 있다(S230). 랜딩 패드는 직사각형의 형태를 가질 수 있다. 보호재가 랜딩 패드 및 캐리어 웨이퍼의 제1 면 상에 제공될 수 있다(S240). 보호재 및 관통 실리콘 비아 식각 정지층은 랜딩 패드의 제1 면 및 측면들을 덮는 영역 이외의 영역들에서 제거될 수 있다(S250). 보호재 및 관통 실리콘 비아 식각 정지층이 식각되어 웨이퍼의 제1 면이 노출될 수 있다. 기판이 웨이퍼 및 랜딩 패드 상에 제공될 수 있다(S260). 기판은 실리콘층일 수 있고, 캐리어 기판과 일체로 형성될 수 있다.
도 10은 예시적인 실시예에 따른 반도체 웨이퍼에서 랜딩 패드를 제조하는 방법의 흐름도를 나타낸다.
도 10을 참조하면, 희생층, 식각 정지층, 및 캐리어 기판을 포함하는 웨이퍼가 제공될 수 있다(S310). 웨이퍼에 트렌치가 형성될 수 있다(S320). 트렌치는 에칭될 수 있고, 직사각형의 형태를 가질 수 있다. 관통 실리콘 비아 식각 정지층이 웨이퍼의 제1 면 및 트렌치 상에 제공될 수 있다(S330). 금속 물질이 웨이퍼의 제1 면 및 상에 제공될 수 있고, 트렌치를 채울 수 있다(S340). 금속 물질로 챙워진 트렌치의 제1 면의 영역 이외의 영역에서 금속 물질 및 관통 실리콘 비아 식각 정지층을 제거하여 랜딩 패드를 형성할 수 있다(S350). 금속 물질 및 관통 실리콘 비아 식각 정지층은 예를 들어 CMP 또는 건식 에칭에 의해 제거될 수 있다. 보호재가 랜딩 패드의 영역 상에 제공될 수 있다(S360). 보호재의 크기는 평면적 관점에서 랜딩 패드의 크기보다 클 수 있다. 기판이 웨이퍼 및 랜딩 패드 상에 제공될 수 있다(S370). 기판은 실리콘층일 수 있고, 캐리어 기판과 일체로 형성될 수 있다.
예시적인 실시예들에 따르면, 웨이퍼 상에 반도체 장치들을 집적하기 전에 랜딩 패드가 형성되므로, 랜딩 패드의 제조가 용이해질 수 있다. 예를 들어, 랜딩 패드의 크기 및 형태는 매립된 파워 레일, 관통 실리콘 비아 등과 같은 반도체 장치들의 구성 요소들의 크기 및 형태에 의해 제한되지 않을 수 있다.
도 11은 예시적인 실시예들에 따른 BSPDN 반도체 아키텍처들을 통합할 수 있는 반도체 아키텍처를 나타낸다.
도 11을 참조하면, 예시적인 실시예에 따른 반도체 패키지(2000)는 프로세서(2200) 및 기판(2100) 상에 실장된 반도체 장치들(2300)을 포함할 수 있다. 프로세서(2200) 및/또는 반도체 장치들(2300)은 위의 예시적인 실시예들에서 설명된 하나 이상의 BSPDN 반도체 아키텍처(1)를 포함할 수 있다.
도 12는 예시적인 실시예에 따른 전자 시스템의 개략적인 블록도를 나타낸다.
도 12를 참조하면, 일 실시예에 따른 전자 시스템(3000)은 버스(3400)를 사용하여 통신하는 마이크로 프로세서(3100), 메모리(3200) 및 유저 인터페이스(3300)를 포함할 수 있다. 마이크로 프로세서(3100)는 중앙 처리 유닛(CPU) 또는 애플리케이션 프로세서(AP)를 포함할 수 있다. 전자 시스템(3000)은 마이크로 프로세서(3100)와 직접 통신하는 랜덤 액세스 메모리(RAM, 3500)을 더 포함할 수 있다. 마이크로 프로세서(3100) 및/또는 RAM(3500)은 단일 모듈 또는 패키지로 구현될 수 있다. 유저 인터페이스(3300)는 전자 시스템(3000)에 데이터를 입력하는데 사용될 수 있고, 또는 전자 시스템(3000)으로부터 데이터를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(3300)는 키보드, 터치패드, 터치스크린, 마우스, 스캐너, 음성 검출기, 액정 디스플레이(LCD). 마이크로 발광 소자(LED), 유기 발광 다이오드(OLED) 소자, 액티브 매트릭스 발광 다이오드(AMOLED) 소자, 프린터, 조명 또는 다양한 다른 입/출력 장치들을 제한 없이 포함할 수 있다. 메모리(3200)는 마이크로 프로세서(3100)의 동작 코드들, 마이크로 프로세서(3100)에 의해 처리된 데이터, 또는 외부 장치로부터 수신된 데이터를 저장할 수 있다. 메모리(3200)는 메모리 컨트롤러, 하드 디스크 또는 솔리드 스테이트 드라이드(SSD)를 포함할 수 있다.
전자 시스템(3000)의 적어도 마이크로 프로세서(3100), 메모리(3200) 및/또는 RAM(3500)은 위의 예시적 실시예들에서 설명된대로 BSPDN 반도체 아키텍처(1)를 포함할 수 있다.
본 명세서에서 설명된 예시적인 실시예들은 제한을 목적으로 하지 않고, 설명을 위해서만 고려되어야 한다. 각각의 예시적인 실시예들의 특징들 또는 양태들에 대한 설명은 일반적으로 다른 실시예들의 다른 유사한 특징들 또는 양태들에 대하여 적용될 수 있다.
예시적인 실시예들이 도면을 참조하여 설명되었지만, 본 기술 분야의 통상의 기술자는 본 개시의 청구범위에 의해 정의되는 범위를 벗어나지 않으면서 형태 및 세부사항들에 대하여 다양한 변경이 가능함을 이해할 것이다.

Claims (20)

  1. 캐리어 기판;
    상기 캐리어 기판에 포함되는 랜딩 패드;
    상기 캐리어 기판의 제1 면 상에 제공되는 제1 반도체 장치, 상기 제1 반도체 장치는 상기 랜딩 패드 상에 제공되는 제1 구성 요소를 포함하고;
    상기 캐리어 기판의 제2 면 상에 제공되는 제2 반도체 장치; 및
    상기 제2 반도체 장치로부터 돌출하고 상기 랜딩 패드 상에 제공되는 제2 구성 요소를 포함하는 반도체 아키텍처.
  2. 제1 항에 있어서,
    상기 랜딩 패드는 금속 물질을 포함하는 반도체 아키텍처.
  3. 제2 항에 있어서,
    상기 제1 구성 요소는 매립된 파워 레일(BPR)이고,
    상기 제2 구성 요소는 관통 실리콘 비아(TSV)이고,
    상기 랜딩 패드는 상기 매립된 파워 레일 및 상기 관통 실리콘 비아 사이에 제공되는 반도에 아키텍처.
  4. 제3 항에 있어서,
    상기 매립된 파워 레일 및 상기 관통 실리콘 비아는 상기 랜딩 패드와 접하는 반도체 아키텍처.
  5. 제1 항에 있어서,
    상기 랜딩 패드는 직사각형의 단면적 형태를 가지는 반도체 아키텍처.
  6. 제3 항에 있어서,
    상기 랜딩 패드 및 상기 관통 실리콘 비아 사이에 제공되는 관통 실리콘 비아 식각 정지층; 및
    상기 랜딩 패드 및 상기 매립된 파워 레일 사이에 제공되는 보호재를 더 포함하는 반도체 아키텍처.
  7. 제2 항에 있어서,
    상기 금속 물질은 구리, 코발트 및 루테늄 중 하나를 포함하는 반도체 아키텍처.
  8. 제3 항에 있어서,
    상기 랜딩 패드의 폭은 상기 매립된 파워 레일의 폭보다 크고,
    상기 랜딩 패드의 폭은 상기 관통 실리콘 비아의 폭보다 큰 반도체 아키텍처.
  9. 웨이퍼를 제공하는 것;
    상기 웨이퍼에 랜딩 패드를 형성하는 것;
    상기 제1 반도체 장치에 포함되는 제1 구성 요소가 상기 랜딩 패드 상에 제공되도록 상기 랜딩 패드에 기초하여 상기 웨이퍼의 제1 면 상에 제1 반도체 장치를 제공하는 것;
    상기 웨이퍼의 제2 면의 일부를 제거하는 것; 및
    제2 반도체 장치로부터 돌출하는 제2 구성 요소가 상기 랜딩 패드 상에 제공되도록 상기 랜딩 패드에 기초하여 상기 웨이퍼의 상기 제2 면 상에 상기 제2 반도체 장치를 제공하는 것을 포함하는 반도체 아키텍처의 제조 방법.
  10. 제9 항에 있어서,
    상기 웨이퍼를 제공하는 것은:
    희생층을 제공하는 것;
    상기 희생층 상에 식각 정지층을 제공하는 것; 및
    상기 식각 정지층 상에 캐리어 기판을 제공하는 것을 포함하는 반도체 아키텍처의 제조 방법.
  11. 제10 항에 있어서,
    상기 식각 정지층을 제공하는 것은:
    상기 희생층 상에 실리콘 게르마늄(SiGe)층을 제공하는 것; 및
    실리콘-온-인슐레이터(SOI) 웨이퍼에 산화물층을 제공하는 것 중 하나를 포함하는 반도체 아키텍처의 제조 방법.
  12. 제9 항에 있어서,
    상기 웨이퍼에 상기 랜딩 패드를 형성하는 것은:
    상기 웨이퍼 상에 관통 실리콘 비아 식각 정지층을 제공하는 것;
    상기 관통 실리콘 비아 식각 정지층 상에 금속 물질을 제공하는 것;
    상기 랜딩 패드를 형성하기 위해 상기 금속 물질을 패터닝하는 것;
    상기 랜딩 패드 및 상기 웨이퍼의 상기 제1 면 상에 보호재를 제공하는 것;
    상기 랜딩 패드의 제1 면 및 측면들의 영역 이외의 영역들에서 상기 보호재 및 상기 관통 실리콘 비아 식각 정지층을 제거하는 것; 및
    상기 랜딩 패드 및 상기 웨이퍼 상에 기판을 제공하는 것을 포함하는 반도체 아키텍처의 제조 방법.
  13. 제9 항에 있어서,
    상기 상기 웨이퍼에 상기 랜딩 패드를 형성하는 것은:
    상기 웨이퍼에 트렌치를 제공하는 것;
    상기 웨이퍼 및 상기 트렌치 상에 관통 실리콘 비아 식각 정지층을 제공하는 것;
    상기 웨이퍼 및 상기 트렌치 상에 금속 물질을 제공하는 것;
    상기 금속 물질 및 상기 관통 실리콘 비아 식각 정지층을 제거하여 상기 웨이퍼의 상기 제1 면을 노출시켜 상기 랜딩 패드를 형성하는 것;
    상기 랜딩 패드의 제1 면 상에 보호재를 제공하는 것; 및
    상기 랜딩 패드 상에 기판을 제공하는 것을 포함하는 반도체 아키텍처의 제조 방법.
  14. 제13 항에 있어서,
    상기 금속 물질 및 상기 관통 실리콘 비아 식각 정지층을 제거하는 것은 화학적-기계적 연마(CMP) 또는 에칭에 의해 상기 금속 물질 및 상기 관통 실리콘 비아 식각 정지층을 제거하는 것을 포함하는 반도체 아키텍처의 제조 방법.
  15. 제9 항에 있어서,
    상기 랜딩 패드는 금속 물질을 포함하는 반도체 아키텍처의 제조 방법.
  16. 제9 항에 있어서,
    상기 제1 구성 요소는 매립된 파워 레일이고,
    상기 제2 구성 요소는 관통 실리콘 비아인 반도체 아키텍처의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 반도체 장치를 제공하는 것은 상기 랜딩 패드에 접하도록 상기 매립된 파워 레일을 제공하는 것을 더 포함하고,
    상기 제2 반도체 장치를 제공하는 것은 상기 랜딩 패드에 접하도록 상기 관통 실리콘 비아를 제공하는 것을 더 포함하는 반도체 아키텍처의 제조 방법.
  18. 제9 항에 있어서,
    상기 제1 반도체 장치의 제1 면 상에 제2 웨이퍼를 제공하는 것; 및
    상기 제2 웨이퍼 및 상기 제1 반도체 장치 사이에 접착층을 제공하는 것을 더 포함하는 반도체 아키텍처의 제조 방법.
  19. 제10 항에 있어서,
    상기 웨이퍼의 상기 제2 면의 상기 일부를 제거하는 것은 상기 희생층 및 상기 식각 정지층을 제거하는 것을 포함하는 반도체 아키텍처의 제조 방법.
  20. 웨이퍼;
    상기 웨이퍼에 제공되는 랜딩 패드;
    상기 웨이퍼의 제1 면 상에 제공되는 신호 라우팅을 위한 반도체 장치, 상기 반도체 장치는 상기 랜딩 패드 상에 제공되는 매립된 파워 레일을 포함하고;
    상기 웨이퍼의 제2 면 상에 제공되는 배전 네트워크(PDN) 반도체 장치; 및
    상기 배전 네트워크 반도체 장치로부터 돌출되고 상기 랜딩 패드 상에 제공되는 관통 실리콘 비아를 포함하는 반도체 아키텍처.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11925033B2 (en) * 2021-03-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded backside memory on a field effect transistor
US20220336355A1 (en) * 2021-04-19 2022-10-20 Samsung Electronics Co., Ltd. Thermal budget enhanced buried power rail and method of manufacturing the same
US20230040094A1 (en) * 2021-08-05 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Backside signal routing
US11990412B2 (en) * 2021-09-29 2024-05-21 International Business Machines Corporation Buried power rails located in a base layer including first, second, and third etch stop layers
KR20230141220A (ko) * 2022-03-31 2023-10-10 삼성전자주식회사 반도체 장치
WO2023225155A1 (en) * 2022-05-20 2023-11-23 Tokyo Electron Limited Sequential complimentary fet incorporating backside power distribution network through wafer bonding prior to formation of active devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2378549A1 (en) 2010-04-06 2011-10-19 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
US8921976B2 (en) 2011-01-25 2014-12-30 Stmicroelectronics, Inc. Using backside passive elements for multilevel 3D wafers alignment applications
US9385140B1 (en) 2015-02-04 2016-07-05 Texas Instruments Incorporated Efficient buried oxide layer interconnect scheme
EP3324436B1 (en) 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip
US10475692B2 (en) 2017-04-07 2019-11-12 Globalfoundries Inc. Self aligned buried power rail
US10586765B2 (en) * 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
US11094594B2 (en) 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US10700207B2 (en) 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US11133254B2 (en) * 2018-09-28 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid power rail structure
US10872818B2 (en) * 2018-10-26 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Buried power rail and method forming same
US10878162B2 (en) * 2018-10-31 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Metal with buried power for increased IC device density
EP3671859A1 (en) 2018-12-20 2020-06-24 IMEC vzw A vertical isolated gate field effect transistor integrated in a semiconductor chip
US10985103B2 (en) 2019-03-01 2021-04-20 Samsung Electronics Co., Ltd Apparatus and method of forming backside buried conductor in integrated circuit

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