CN114496954A - 半导体架构及其制造方法 - Google Patents

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CN114496954A CN202110659197.XA CN202110659197A CN114496954A CN 114496954 A CN114496954 A CN 114496954A CN 202110659197 A CN202110659197 A CN 202110659197A CN 114496954 A CN114496954 A CN 114496954A
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孙吉焕
徐训硕
任廷爀
金基一
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Abstract

提供了一种半导体架构及其制造方法。该半导体架构包括：载体衬底；包括在载体衬底中的落着垫；提供在载体衬底的第一表面上的第一半导体器件，第一半导体器件包括提供在落着垫上的第一组件；提供在载体衬底的第二表面上的第二半导体器件；以及第二组件，从第二半导体器件突出并提供在落着垫上。

Description

半导体架构及其制造方法
技术领域
本公开的示例实施方式涉及背面配电网络(BSPDN)半导体架构及其制造方法，更具体地，涉及包括落着垫的BSPDN半导体架构及其制造方法。
背景技术
BSPDN半导体架构通过在晶片的第一侧提供包括有源晶体管、信号线和掩埋电源轨(BPR)的集成电路并在晶片的第二侧提供PDN，将半导体器件中的信号线与配电网络(PDN)分开。BSPDN半导体架构可以最小化走线拥塞，并允许缩小半导体架构的面积。与一般的PDN半导体架构相比，BSPDN半导体架构可以导致约30％的面积减小和改善的电流电阻(IR)压降。
然而，在制造BSPDN半导体架构中可能存在困难，因为准确地对准集成电路和提供在晶片的每侧上的PDN可能是困难的。例如，可能发生集成在晶片的第一侧上的集成电路中包括的掩埋式电源轨(BPR)与从集成在晶片的第二侧上的PDN突出的硅通孔(TSV)之间的未对准。这种BPR和TSV之间的未对准可能导致半导体架构的电阻增加和器件故障。
已经开发了通过在更大深度处提供TSV来改善BPR和TSV之间的对准的技术。例如，可以在提供BPR之后进行对TSV的额外蚀刻。然而，增加TSV的深度可能损坏半导体架构。此外，额外蚀刻将取决于所提供的BPR的尺寸，这将限制额外蚀刻的制造工艺，并且TSV和BPR之间的未对准可能仍然存在。
本背景技术部分中公开的信息在实现本申请的实施方式之前已经为发明人所知，或者是在实现实施方式的过程中获得的技术信息。因此，它可能包含不构成已经为公众所知的现有技术的信息。
发明内容
一个或更多个示例实施方式提供了一种背面配电网络(BSPDN)半导体架构及其制造方法。
一个或更多个示例实施方式还提供了一种包括落着垫的BSPDN半导体架构及其制造方法。
根据一示例实施方式的一方面，提供一种半导体架构，该半导体架构包括：载体衬底；包括在载体衬底中的落着垫；提供在载体衬底的第一表面上的第一半导体器件，第一半导体器件包括提供在落着垫上的第一组件；第二半导体器件，提供在载体衬底的第二表面上；以及第二组件，从第二半导体器件突出并提供在落着垫上。
根据一示例实施方式的一方面，提供一种制造半导体架构的方法，该方法包括：提供晶片；在晶片中形成落着垫；基于落着垫在晶片的第一表面上提供第一半导体器件，使得包括在第一半导体器件中的第一组件被提供在落着垫上；去除晶片的一部分以暴露晶片的第二表面；以及基于落着垫在晶片的第二表面上提供第二半导体器件，使得从第二半导体器件突出的第二组件提供在落着垫上。
根据一示例实施例的另一方面，提供一种半导体架构，该半导体架构包括：晶片；提供在晶片中的落着垫；提供在晶片的第一表面上的用于信号布线的半导体器件，该半导体器件包括提供在落着垫上的BPR；提供在晶片的第二表面上的PDN半导体器件；以及TSV，从PDN半导体器件突出并提供在落着垫上。
附图说明
从以下结合附图进行的描述，本公开的示例实施方式的以上和/或其它方面、特征和优点将更加明显，其中：
图1示出了根据一示例实施方式的一般的PDN半导体架构和BSPDN半导体架构的透视图；
图2示出了根据相关实施方式的BSPDN半导体架构；
图3A、图3B、图3C和图3D示出了根据相关实施方式的制造BSPDN半导体架构的方法；
图4示出了根据一示例实施方式的BSPDN半导体架构的透视图；
图5示出了根据一示例实施方式的沿着图4的线I-I'截取的截面图；
图6A、图6B、图6C、图6D、图6E和图6F示出了根据一示例实施方式的制造BSPDN半导体架构的方法；
图7A、图7B、图7C、图7D、图7E、图7F和图7G示出了根据另一示例实施方式的制造BSPDN半导体架构的方法；
图8示出了根据一示例实施方式的制造BSPDN半导体架构的方法的流程图；
图9示出了根据一示例实施方式的制造半导体晶片中的落着垫的方法的流程图；
图10示出了根据另一示例实施方式的制造半导体晶片中的落着垫的方法的流程图；
图11示出了根据一示例实施方式的可以结合BSPDN半导体架构的半导体架构；以及
图12示出了根据一示例实施方式的电子系统的示意性框图。
具体实施方式
在这里描述的示例实施方式是示例，因此，本公开不限于此，并且可以以各种其它形式实现。在以下描述中提供的每个示例实施方式不排除与另一示例或另一示例实施方式的一个或更多个特征相关联，所述另一示例或另一示例实施方式也在这里被提供或未在这里被提供，但是与本公开一致。例如，即使在特定示例或示例实施方式中描述的事项没有在不同的示例或示例实施方式中描述，该事项也可以被理解为与该不同的示例或实施方式相关或结合，除非在其描述中另外提及。
此外，应理解，对原理、方面、示例和示例实施方式的所有描述旨在涵盖其结构和功能等同物。此外，这些等同物应被理解为不仅包括当前众所周知的等同物，还包括将来开发的等同物，也就是，被发明来执行相同功能的所有器件，而不管其结构如何。
应理解，当半导体器件的元件、组件、层、图案、结构、区域等(在下文被统称为“元件”)被称为是“在”半导体器件的另一元件“上方”、“在”半导体器件的另一元件“之上”、“在”半导体器件的另一元件“上”、“在”半导体器件的另一元件“之下”、“在”半导体器件的另一元件“下方”、“在”半导体器件的另一元件“下面”、“连接到”半导体器件的另一元件或“联接到”半导体器件的另一元件时，它可以直接在该另一元件上方、直接在该另一元件之上、直接在该另一元件上、直接在该另一元件之下、直接在该另一元件下方、直接在该另一元件下面、直接连接到或联接到该另一元件，或者可以存在居间元件。相反，当半导体器件的元件被称为“直接在”半导体器件的另一元件“上方”、“直接在”半导体器件的另一元件“之上”、“直接在”半导体器件的另一元件“上”、“直接在”半导体器件的另一元件“之下”、“直接在”半导体器件的另一元件“下方”、“直接在”半导体器件的另一元件“下面”、“直接连接到”或“直接联接到”半导体器件的另一元件时，不存在居间元件。贯穿本公开，相同的附图标记指代相同的元件。
为了描述的方便，这里可以使用空间关系术语，诸如“在……上方”、“在……之上”、“在……上”、“上”、“在……之下”、“在……下方”、“在……下面”、“下”、“顶”和“底”等，来描述一个元件与另一元件(们)如图所示的关系。将理解，空间关系术语旨在涵盖在使用或操作中半导体器件的除了图中描绘的取向之外的其它不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”其它元件“之下”或“在”其它元件“下面”的元件将被取向为“在”其它元件“之上”。因此，术语“在……之下”可以涵盖之上和之下两种取向。半导体器件可以以其它方式取向(旋转90度或在其它取向)，并且在这里使用的空间关系描述符被相应地解释。
如在这里使用的，当在一列元素之后时，诸如“……中的至少一个”的表述修饰整列元素，而不修饰该列中的个别元素。例如，表述“a、b和c中的至少一个”应被理解为仅包括a、仅包括b、仅包括c、包括a和b两者、包括a和c两者、包括b和c两者、或包括所有的a、b和c。在这里，当术语“相同”用于比较两个或更多个元件的尺寸时，该术语可以包括“基本相同”的尺寸。
将理解，尽管术语“第一”、“第二”、“第三”、“第四”等可以在这里用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一元件。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。
还将理解，即使制造设备或结构的某一步骤或操作比另一步骤或操作晚地描述，该步骤或操作也可以比该另一步骤或操作早地执行，除非该另一步骤或操作被描述为在该步骤或操作之后执行。
在这里参考是示例实施方式(和中间结构)的示意性图示的截面图示来描述示例实施方式。这样，由于例如制造技术和/或公差而引起的图示形状的变化可以被预期。因此，示例实施方式不应被解释为限于在这里示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。例如，被示出为矩形的注入区域通常在其边缘具有圆化的或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的掩埋区域可能导致在掩埋区域和通过其进行注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制本公开的范围。此外，在图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被放大。
为了简洁起见，半导体器件的一般元件在这里可以被详细描述或不被详细描述。
图1示出了根据一示例实施方式的一般的PDN半导体架构和BSPDN半导体架构的透视图。
参照图1，一般的PDN半导体架构1110包括在晶片1100的一侧上的PDN/信号线器件1410。然而，一般的PDN半导体架构1110的这种配置导致PDN/信号线器件1410中的走线拥塞，并且增加了半导体架构的面积。此外，一般的PDN半导体架构1110的电阻可以相对较高。
如图1所示，根据一示例实施方式，BSPDN半导体架构1000被配置为将提供在晶片1100的第一侧上的信号线半导体器件1210与提供在晶片1100的与信号线半导体器件1210相反的第二侧上的配电网络(PDN)半导体器件1300分开。根据一示例实施方式的BSPDN半导体架构1000可以通过从晶片的第一侧去除PDN来减少走线拥塞和半导体架构的面积，因此还可以改善IR压降。例如，与一般的PDN半导体架构1110相比，半导体架构1000的面积可以减小30％。然而，实施方式不限于此。
图2示出了根据相关实施方式的BSPDN半导体架构。
参照图2，半导体架构11可以包括晶片1100、提供在晶片1100的第一表面上的第一半导体器件1200a、以及提供在晶片1100的第二表面上的第二半导体器件1200b。第一半导体器件1200a可以是用于信号布线的集成电路，包括诸如例如有源晶体管、信号线和BPR120等的组件。有源晶体管可以包括电力分接(power tapping)外延层和非电力分接外延层。信号线连接到有源晶体管的非电力分接外延层，用于有源晶体管之间的信号布线。BPR120连接到有源晶体管的电力分接外延层，而不连接到信号线。BPR 120分别被配置为向有源晶体管输送电力。第二半导体器件1200b可以是PDN集成电路。被配置为电力连接结构的TSV 130可以从半导体器件1200b突出。
如图2所示，包括在第一半导体器件1200a中的BPR 120和从第二半导体器件1200b突出的TSV 130可能彼此未对准。BPR 120和TSV 130之间的未对准可能增加半导体架构11的电阻，并且可能导致半导体架构11的器件故障。
图3A至图3D示出了根据相关实施方式的制造BSPDN半导体架构的方法。
如图3A所示，该方法可以包括提供包括牺牲层1100a、蚀刻停止层1500和载体衬底1100b的晶片1100。牺牲层1100a可以是硅(Si)块体层，载体衬底1100b可以是Si层。蚀刻停止层1500可以提供在牺牲层1100a和载体衬底1100b之间。
第一半导体器件1200a可以提供在载体衬底1100b的第一表面上。第一半导体器件1200a可以是包括诸如例如有源晶体管、信号线和BPR 120的组件的集成电路。BPR 120可以提供在载体衬底1100b的第一表面上。
参照图3B，可以执行晶片到晶片的结合工艺。例如，可以在第一半导体器件1200a的第一表面上提供第二晶片1300。第二晶片1300可以通过提供在第一半导体器件1200a和第二晶片1300之间的粘合层1400结合。晶片到晶片结合的半导体架构被翻转。
参照图3C，可以去除牺牲层1100a，并且可以去除蚀刻停止层1500以暴露载体衬底1100b的第二表面。
参照图3D，可以在载体衬底1100b的暴露的第二表面上提供第二半导体器件1200b。第二半导体器件1200b可以是具有例如从第二半导体器件1200b的第一表面突出的TSV 130的PDN集成电路。TSV 130可以形成为穿透载体衬底1100b。基于包括在第一半导体器件1200a中的BPR 120的位置，第二半导体器件1200b可以提供在载体衬底1100b的第二表面上，以落着在BPR 120上。
然而，如图3D所示，由于当在载体衬底1100b的第二表面上集成第二半导体器件1200b时，在TSV 130落着过程期间难以准确地检测BPR 120的位置，所以在TSV 130和BPR120之间可能出现未对准。由于TSV 130和BPR 120之间的未对准(其导致第一半导体器件1200a和第二半导体器件1200b之间的未对准)，半导体架构11的电阻可以增加。此外，第一半导体器件1200a和第二半导体器件1200b之间的未对准可能导致半导体架构11的故障。
图4示出了根据一示例实施方式的BSPDN半导体架构的透视图。
如图4所示，BSPDN半导体架构1可以包括晶片100、提供在晶片100的第一表面上的第一半导体器件200a、以及提供在晶片100的与第一半导体器件200a相反的第二表面上的第二半导体器件200b。第一半导体器件200a和第二半导体器件200b可以彼此集成，并且可以形成BSPDN半导体架构1。
晶片100可以包括例如Si衬底、玻璃衬底、蓝宝石衬底等。然而，实施方式不限于此。如图4所示，晶片100可以是圆形面板，但是晶片100的形状不限于此。例如，晶片100可以是四方形面板。晶片100可以包括单层或多层。
图5示出了根据一示例实施方式的沿着图4的线I-I'截取的截面图。
示例BSPDN半导体架构1包括提供在晶片100的第一表面上的第一半导体器件200a和提供在晶片100的第二表面上的第二半导体器件200b。例如，第一半导体器件200a可以是包括诸如例如有源晶体管、信号线和BPR 20等的组件的集成电路。BPR 20可以被提供成面对晶片100的第一表面。有源晶体管可以包括电力分接外延层和非电力分接外延层。信号线连接到有源晶体管的非电力分接外延层，用于有源晶体管之间的信号布线。BPR 20连接到有源晶体管的电力分接外延层，而不连接到信号线。BPR 20分别被配置为向有源晶体管输送电。第二半导体器件200b可以是PDN集成电路。配置为电力连接结构的TSV 30可以形成为从第二半导体器件200b的第一表面突出并穿透晶片100。
参照图5，BSPDN半导体架构1还包括落着垫60。落着垫60提供在BPR 20和TSV 30之间。落着垫60可以被TSV蚀刻停止层40和密封剂50覆盖。例如，落着垫60的第二表面可以被TSV蚀刻停止层40覆盖，并且落着垫60的第一表面和侧表面可以被密封剂50覆盖或密封。然而，实施方式不限于此。落着垫60从截面图看可以具有矩形形状，并且具有平坦的第一表面和第二表面，但是落着垫60的形状不限于此。落着垫60可以由具有相对低电阻的金属形成。例如，落着垫60可以由铜(Cu)、钴(Co)、钌(Ru)等形成。然而，实施方式不限于此。落着垫60的宽度可以大于BPR 20的宽度和TSV 30的宽度，但是实施方式不限于此。
如图5所示，与相关实施方式相比，通过在提供BPR 20和TSV 30之前提供包含在晶片100中的落着垫60，可以改善BPR 20和TSV 30之间的对准。因此，与相关实施方式相比，第一半导体器件200a和第二半导体器件200b可以更准确地彼此对准。基于第一半导体器件200a和第二半导体器件200b的改善的对准，可以改善BSPDN半导体架构1的集成和性能。此外，通过在晶片100的第一表面和晶片100的第二表面上均提供半导体器件，可以减小BSPDN半导体架构1的面积和电阻。
图6A至图6F示出了根据一示例实施方式的制造BSPDN半导体架构的方法。
参照图6A，该方法包括提供包括牺牲层100a、蚀刻停止层500和载体衬底100b的晶片100。牺牲层100a可以是Si块体层。蚀刻停止层500可以被提供在牺牲层100a上。例如，蚀刻停止层500可以通过在牺牲层100a上的硅锗(SiGe)的外延生长来提供。然而，实施方式不限于此。例如，蚀刻停止层500可以是绝缘体上硅(SOI)晶片中的氧化物层。载体衬底100b可以包括例如Si衬底、玻璃衬底、蓝宝石衬底等。然而，实施方式不限于此。
在载体衬底100b的第一表面上提供TSV蚀刻停止层40。
参照图6B，通过沉积和图案化金属材料，在TSV蚀刻停止层40的第一表面上形成落着垫60。落着垫60的金属材料可以是具有相对低电阻的材料，诸如例如Cu、Co、Ru等。然而，实施方式不限于此。根据一示例实施方式，落着垫60从截面图看可以具有矩形形状，并且具有平的第一表面和第二表面。然而，实施方式不限于此，并且落着垫60可以具有各种形状。密封剂50可以被提供在落着垫60和TSV蚀刻停止层40的第一表面上，以保护落着垫60。例如，密封剂50可以密封落着垫60和TSV蚀刻停止层40的第一表面。密封剂50可以由环氧树脂、二氧化硅等形成。然而，密封剂50的材料不限于此。
可以去除在除了覆盖落着垫60的第一表面和侧表面的区域之外的区域中的密封剂50和TSV蚀刻停止层40，以暴露载体衬底100b的第一表面。密封剂50和TSV蚀刻停止层40可以通过例如图案化蚀刻被去除。然而，实施方式不限于此。
可以在落着垫60和载体衬底100b的暴露的第一表面上提供衬底层100b'。衬底层100b'可以是例如Si层。可以提供衬底层100b'以在第一半导体器件200a中执行例如前道工序(FEOL)和中间工序(MEOL)集成。载体衬底100b和衬底层100b'可以一体地形成，并且可以一起被称为载体衬底100b。
参照图6C，可以在载体衬底100b的第一表面上提供第一半导体器件200a。第一半导体器件200a可以是包括诸如例如有源晶体管、信号线和BPR20等的组件的集成电路。BPR20可以基于落着垫60的位置提供在载体衬底100b的第一表面上，以与落着垫60接触。落着垫60的位置可以基于预设的对准键来检测，但是实施方式不限于此。
落着垫60可以具有比BPR 20的宽度大的宽度，但是实施方式不限于此。例如，BPR20的宽度可以在约5nm到30nm的范围内。然而，BPR 20的宽度不限于此。基于落着垫60的宽度大于BPR 20的宽度，可以在制造工艺期间有助于BPR 20与落着垫60的对准和连接。此外，由于落着垫60在提供BPR 20之前形成，所以落着垫60的尺寸和形状不受BPR 20的形状和尺寸限制，这可以有助于落着垫60的制造工艺。
参照图6D，可以执行晶片到晶片的结合工艺。例如，可以在第一半导体器件200a的第一表面上提供第二晶片300。通过在第一半导体器件200a和第二晶片300之间提供粘合层400，第二晶片300可以结合到第一半导体器件200a。然而，实施方式不限于此。根据另一示例实施方式，第二晶片300可以直接提供在第一半导体器件200a上。例如，第二晶片300可以通过Si直接结合而直接结合到第一半导体器件200a，而不用粘合层。晶片到晶片结合的半导体架构可以被翻转。
参照图6E，可以去除牺牲层100a，并且可以去除蚀刻停止层500以暴露载体衬底100b的第二表面。例如，牺牲层100a和蚀刻停止层500可以通过包括例如化学机械抛光(CMP)或干法蚀刻的研磨工艺被去除。然而，实施方式不限于此。
参照图6F，可以在载体衬底100b的第二表面上提供第二半导体器件200b。第二半导体器件200b可以是具有例如从第二半导体器件200b的第一表面突出的TSV 30的PDN集成电路。基于落着垫60的位置，TSV 30可以形成为穿透载体衬底100b以与落着垫60连接。根据另一示例实施方式，基于落着垫60的位置，TSV 30可以形成为穿透载体基板100b以接触落着垫60。落着垫60的位置可以基于预设的对准键来检测，但是实施方式不限于此。
落着垫60可以具有比TSV 30的宽度大的宽度，但是实施方式不限于此。例如，TSV30的宽度可以在约50nm至100nm的范围内。然而，TSV 30的宽度不限于此。基于落着垫60的宽度大于TSV 30的宽度，将TSV 30对准和连接到落着垫60可以更容易。由于TSV 30与连接到BPR 20的落着垫60更好地对准，所以TSV 30和BPR 20之间的对准可以得到改善。此外，即使当BPR 20和TSV 30的表面没有与落着垫60完全接触时，BPR 20和TSV 30的连接性也可以通过经由金属落着垫60连接来改善。
如图6F所示，由于BPR 20和TSV 30之间的对准和连接性改善，BSPDN半导体架构1的电阻可以减小，并且IR压降可以改善。此外，第一半导体器件200a和第二半导体器件200b可以更准确地彼此对准和连接，以改善BSPDN半导体架构1的性能。
根据示例实施方式，基于第一半导体器件200a和第二半导体器件200b之间的改善的对准，可以改善BSPDN半导体架构1的集成和性能。此外，将PDN半导体器件从晶片100的第一侧移动到第二侧可以减小BSPDN半导体架构1的尺寸和电阻。
图7A至图7G示出了根据另一示例实施方式的制造BSPDN半导体架构1的方法。
参照图7A，该方法包括提供包括牺牲层100a、蚀刻停止层500和载体衬底100b的晶片100。牺牲层100a可以是Si块体层。蚀刻停止层500可以被提供在牺牲层100a上。例如，蚀刻停止层500可以通过在牺牲层100a上的硅锗(SiGe)的外延生长来提供。然而，实施方式不限于此。例如，蚀刻停止层500可以是绝缘体上硅(SOI)晶片中的氧化物层。晶片100可以包括例如Si衬底、玻璃衬底、蓝宝石衬底等。然而，实施方式不限于此。
在载体衬底100b上提供沟槽70。例如，沟槽70可以通过蚀刻载体衬底100b来提供，并且从截面图来看可以具有矩形形状。然而，实施方式不限于此。
参照图7B，在载体衬底100b的顶表面和沟槽70上提供TSV蚀刻停止层40。例如，TSV蚀刻停止层40可以被提供为覆盖载体衬底100b的顶表面和沟槽70。金属材料60'被提供在载体衬底100b和沟槽70上。金属材料60'可以填充沟槽70。金属材料60'可以是具有相对低电阻的材料，诸如例如Cu、Co、Ru等。然而，实施方式不限于此。金属材料60'和TSV蚀刻停止层40可以在除了填充有金属材料60'的沟槽70的第一表面的区域之外的区域中被去除，以形成落着垫60并暴露载体衬底100b的第一表面。落着垫60的第一表面与载体衬底100b的暴露的第一表面共面。金属材料60'和TSV蚀刻停止层40可以通过研磨工艺诸如例如CMP或干法蚀刻被去除。因为落着垫60的形状对应于沟槽70的形状，所以落着垫60可以具有矩形形状。然而，实施方式不限于此。
参照图7C，可以在落着垫60的区域上提供密封剂50。例如，密封剂50可以覆盖落着垫60，并且从平面图看具有比落着垫60大的尺寸。密封剂50可以包括环氧树脂、二氧化硅等，但是密封剂50的材料不限于此。可以在落着垫60上和载体衬底100b的暴露的第一表面上提供衬底层100b'。衬底层100b'可以是例如Si层。衬底层100b'可以被提供来执行例如FEOL和MEOL工艺。载体衬底100b和衬底层100b'可以一体地形成，并且可以一起被称为载体衬底100b。
参照图7D，可以在载体衬底100b的第一表面上提供第一半导体器件200a。第一半导体器件200a可以是包括诸如例如有源晶体管、信号线、BPR 20等的组件的集成电路。BPR20可以基于落着垫60的位置提供在载体衬底100b的第一表面上，以与落着垫60接触。落着垫60的位置可以基于预设的对准键来检测，但是实施方式不限于此。
落着垫60可以具有比BPR 20的宽度大的宽度，但是实施方式不限于此。例如，BPR20的宽度可以在约5nm至30nm的范围内。然而，BPR 20的宽度不限于此。基于落着垫60的宽度大于BPR 20的宽度，将BPR 20对准和连接到落着垫60可以更容易。此外，由于落着垫60在提供BPR 20之前形成，所以落着垫60的尺寸和形状不必受BPR 20的尺寸和形状限制，因此，可以有助于落着垫60的制造工艺。
参照图7E，可以执行晶片到晶片的结合工艺。例如，可以在第一半导体器件200a的第一表面上提供第二晶片300。通过在第一半导体器件200a和第二晶片300之间提供粘合层400，第二晶片300可以结合到第一半导体器件200a。然而，实施方式不限于此。根据另一示例实施方式，第二晶片300可以直接提供在第一半导体器件200a上。例如，第二晶片300可以通过Si直接结合而被直接结合到第一半导体器件200a，而不使用粘合层。晶片到晶片结合的半导体结构可以被翻转。
参照图7F，可以去除牺牲层100a，并且可以去除蚀刻停止层500以暴露载体衬底100b的第二表面。例如，牺牲层100a和蚀刻停止层500可以通过包括例如CMP或干法蚀刻的研磨工艺被去除，但是实施方式不限于此。
参照图7G，可以在载体衬底100b的第二表面上提供第二半导体器件200b。第二半导体器件200b可以是具有例如从第二半导体器件200b的第一表面突出的TSV 30的PDN集成电路。基于落着垫60的位置，TSV 30可以形成为穿透载体衬底100b并落着在落着垫60上。落着垫60的位置可以基于预设的对准键来检测，但是实施方式不限于此。
落着垫60可以具有比TSV 30的宽度大的宽度，但是实施方式不限于此。例如，TSV30的宽度可以在约50nm至100nm的范围内。然而，TSV 30的宽度不限于此。基于落着垫60的宽度大于TSV 30的宽度，将TSV 30对准和连接到落着垫60可以更容易。由于TSV 30与连接到BPR 20的落着垫60更好地对准，所以TSV 30和BPR 20之间的对准可以被改善。此外，即使当BPR 20的表面和TSV 30的表面没有与落着垫60完全接触时，BPR 20和TSV 30的连接性也可以基于通过金属落着垫60连接而被改善。
如图7G所示，由于BPR 20和TSV 30之间的对准和连接性改善，所以BSPDN半导体架构1的电阻可以减小，并且IR压降可以改善。此外，第一半导体器件200a和第二半导体器件200b可以更准确地彼此对准和连接。
根据示例实施方式，基于第一半导体器件200a和第二半导体器件200b之间的改善的对准，可以改善半导体架构1的集成和性能。
图8示出了根据一示例实施方式的制造BSPDN半导体架构的方法的流程图。
根据一示例实施方式，可以提供晶片(S110)。晶片可以包括牺牲层、蚀刻停止层和载体衬底。牺牲层可以是Si块体层。可以通过在牺牲层上的硅锗(SiGe)的外延生长而在牺牲层上提供蚀刻停止层，但是实施方式不限于此。例如，蚀刻停止层可以是绝缘体上硅(SOI)晶片中的氧化物层。载体衬底可以包括例如Si衬底、玻璃衬底、蓝宝石衬底等。
在晶片中形成落着垫(S120)。如参照图9和图10更详细描述的，可以通过在载体衬底上沉积并图案化金属材料来形成落着垫。在载体衬底上提供衬底(S130)。衬底可以是Si层，并且可以与载体衬底一体地形成。
可以在载体衬底上提供第一半导体器件(S140)。第一半导体器件可以是包括诸如例如有源晶体管、信号线和BPR的组件的集成电路。BPR可以基于落着垫的位置提供在载体衬底的第一表面上以与落着垫接触。
可以在第一半导体器件上提供第二晶片(S150)。通过在第一半导体器件和第二晶片之间提供粘合层，第二晶片可以结合到第一半导体器件。根据另一示例实施方式，第二晶片可以通过例如Si直接结合被直接提供在第一半导体器件上而不使用粘合层。晶片到晶片结合的半导体架构可以被翻转。
可以去除牺牲层和蚀刻停止层以暴露晶片的第二表面(S160)。蚀刻停止层可以被去除以暴露载体衬底的第二表面。牺牲层和蚀刻停止层可以通过研磨工艺诸如例如CMP或干法蚀刻被去除，但是实施方式不限于此。
可以在载体衬底的第二表面上提供第二半导体器件(S170)。第二半导体器件可以是具有例如从第二半导体器件的第一表面突出的TSV的PDN集成电路。基于落着垫的位置，TSV可以形成为穿透载体衬底以与落着垫接触。
根据示例实施方式，可以改善BPR和TSV之间的对准和连接性，并且可以降低BSPDN半导体架构1的电阻。此外，基于信号线器件和PDN彼此更准确地对准，半导体架构的性能可以改善。
图9示出了根据一示例实施方式的在半导体晶片中制造落着垫的方法的流程图。
参照图9，提供包括牺牲层、蚀刻停止层和载体衬底的晶片(S210)。可以在晶片的第一表面上提供TSV蚀刻停止层(S220)。在TSV蚀刻停止层上沉积并图案化金属材料以形成落着垫(S230)。落着垫可以具有矩形形状。在落着垫和晶片的第一表面上提供密封剂(S240)。去除在除了覆盖落着垫的第一表面和侧表面的区域之外的区域中的密封剂和TSV蚀刻停止层(S250)。密封剂和TSV蚀刻停止层可以被蚀刻以暴露晶片的第一表面。在晶片和落着垫上提供衬底(S260)。衬底可以是Si层，并且可以与载体衬底一体地形成。
图10示出了根据另一示例实施方式的在半导体晶片中制造落着垫的方法的流程图。
参照图10，提供包括牺牲层、蚀刻停止层和载体衬底的晶片(S310)。可以在晶片中形成沟槽(S320)。沟槽可以被蚀刻并且可以具有矩形形状。可以在晶片的第一表面和沟槽上提供TSV蚀刻停止层(S330)。可以在晶片的第一表面上提供金属材料并且该金属材料填充沟槽(S340)。可以去除在除了填充有金属材料的沟槽的第一表面的区域之外的区域中的金属材料和TSV蚀刻停止层，以形成落着垫(S350)。金属材料和TSV蚀刻停止层可以通过例如CMP或干法蚀刻被去除。在落着垫的一区域上提供密封剂(S360)。从平面图看，密封剂的尺寸可以大于落着垫的尺寸。在晶片和密封剂上提供衬底(S370)。衬底可以是Si层，并且可以与载体衬底一体地形成。
根据示例实施方式，由于在将半导体器件集成到晶片上之前形成落着垫，所以可以有助于落着垫的制造。例如，落着垫的尺寸和形状可以不受半导体器件的组件(诸如例如，BPR、TSV等)的尺寸和形状限制。
图11示出了根据示例实施方式的可以合并BSPDN半导体架构的半导体封装。
参照图11，根据一示例实施方式的半导体封装2000可以包括安装在衬底2100上的处理器2200和半导体器件2300。处理器2200和/或半导体器件2300可以包括在以上示例实施方式中描述的BSPDN半导体架构1中的一个或更多个。
图12示出了根据一示例实施方式的电子系统的示意性框图。
参照图12，根据一实施方式的电子系统3000可以包括使用总线3400执行数据通信的微处理器3100、存储器3200和用户接口3300。微处理器3100可以包括中央处理单元(CPU)或应用处理器(AP)。电子系统3000可以进一步包括与微处理器3100直接通信的随机存取存储器(RAM)3500。微处理器3100和/或RAM 3500可以在单个模块或封装中实现。用户接口3300可以用于向电子系统3000输入数据，或者从电子系统3000输出数据。例如，用户接口3300可以包括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(LCD)、微型发光器件(LED)、有机发光二极管(OLED)器件、有源矩阵发光二极管(AMOLED)器件、打印机、照明设备或各种其它输入/输出装置，而没有限制。存储器3200可以存储微处理器3100的操作代码、由微处理器3100处理的数据或者从外部装置接收的数据。存储器3200可以包括存储器控制器、硬盘或固态驱动器(SSD)。
电子系统3000中的至少微处理器3100、存储器3200和/或RAM 3500可以包括如在以上示例实施方式中描述的BSPDN半导体架构1。
应理解，在这里描述的示例实施方式应仅被认为是描述性的，而不是出于限制的目的。每个示例实施方式中的特征或方面的描述通常应被认为可用于其它实施方式中的其它类似特征或方面。
虽然已经参照附图描述了示例实施方式，但是本领域普通技术人员将理解，在不脱离如由权利要求限定的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请基于2020年11月13日在美国专利商标局提交的美国临时申请第63/113,631号，并要求该美国临时申请的权益，其公开内容通过引用整体结合于此。

Claims (20)

1.一种半导体架构，包括：
载体衬底；
包括在所述载体衬底中的落着垫；
提供在所述载体衬底的第一表面上的第一半导体器件，所述第一半导体器件包括提供在所述落着垫上的第一组件；
第二半导体器件，提供在所述载体衬底的第二表面上；以及
第二组件，从所述第二半导体器件突出并提供在所述落着垫上。
2.根据权利要求1所述的半导体架构，其中所述落着垫包括金属材料。
3.根据权利要求2所述的半导体架构，其中所述第一组件是掩埋式电源轨(BPR)，并且所述第二组件是硅通孔(TSV)，以及
其中所述落着垫被提供在所述掩埋式电源轨和所述硅通孔之间。
4.根据权利要求3所述的半导体架构，其中，所述掩埋式电源轨与所述落着垫接触。
5.根据权利要求1所述的半导体架构，其中所述落着垫具有矩形截面形状。
6.根据权利要求3所述的半导体架构，进一步包括：
提供在所述落着垫和所述硅通孔之间的硅通孔蚀刻停止层；以及
提供在所述硅通孔蚀刻停止层和所述掩埋式电源轨之间的密封剂。
7.根据权利要求2所述的半导体架构，其中所述金属材料包括铜、钴和钌中的一种。
8.根据权利要求3所述的半导体架构，其中，所述落着垫的宽度大于所述掩埋式电源轨的宽度，以及
其中所述落着垫的所述宽度大于所述硅通孔的宽度。
9.一种制造半导体架构的方法，该方法包括：
提供晶片；
在所述晶片中形成落着垫；
基于所述落着垫在所述晶片的第一表面上提供第一半导体器件，使得包括在所述第一半导体器件中的第一组件被提供在所述落着垫上；
去除所述晶片的一部分以暴露所述晶片的第二表面；以及
基于所述落着垫在所述晶片的所述第二表面上提供第二半导体器件，使得从所述第二半导体器件突出的第二组件提供在所述落着垫上。
10.根据权利要求9所述的方法，其中提供所述晶片包括：
提供牺牲层；
在所述牺牲层上提供蚀刻停止层；
在所述蚀刻停止层上提供载体衬底。
11.根据权利要求10所述的方法，其中提供所述蚀刻停止层包括以下之一：
在所述牺牲层上提供硅锗(SiGe)层；以及
在绝缘体上硅(SOI)晶片中提供氧化物层。
12.根据权利要求9所述的方法，其中在所述晶片中形成所述落着垫包括：
在所述晶片上提供硅通孔蚀刻停止层；
在所述硅通孔蚀刻停止层上提供金属材料；
图案化所述金属材料以形成所述落着垫；
在所述落着垫和所述晶片的所述第一表面上提供密封剂；
去除在除了所述落着垫的第一表面和侧表面的区域之外的区域中的所述密封剂和所述硅通孔蚀刻停止层；以及
在所述落着垫和所述晶片上提供衬底。
13.根据权利要求9所述的方法，其中在所述晶片中形成所述落着垫包括：
在所述晶片中提供沟槽；
在所述晶片和所述沟槽上提供硅通孔蚀刻停止层；
在所述晶片和所述沟槽上提供金属材料；
去除所述金属材料和所述硅通孔蚀刻停止层的部分以暴露所述晶片的所述第一表面，以形成所述落着垫；
在所述落着垫的第一表面上提供密封剂；以及
在所述落着垫上提供衬底。
14.根据权利要求13所述的方法，其中去除所述金属材料和所述硅通孔蚀刻停止层的所述部分包括通过化学机械抛光(CMP)或蚀刻去除所述金属材料和所述硅通孔蚀刻停止层。
15.根据权利要求9所述的方法，其中所述落着垫包括金属材料。
16.根据权利要求9所述的方法，其中所述第一组件是掩埋式电源轨并且所述第二组件是硅通孔。
17.根据权利要求16所述的方法，其中提供所述第一半导体器件进一步包括提供所述掩埋式电源轨以与所述落着垫接触，以及
其中提供所述第二半导体器件进一步包括提供所述硅通孔以与所述落着垫接触。
18.根据权利要求9所述的方法，进一步包括：
在所述第一半导体器件的第一表面上提供第二晶片；以及
在所述第二晶片和所述第一半导体器件之间提供粘合层。
19.根据权利要求10所述的方法，其中去除所述晶片的所述一部分包括去除所述牺牲层和所述蚀刻停止层。
20.一种半导体架构，包括：
晶片；
提供在所述晶片中的落着垫；
提供在所述晶片的第一表面上的用于信号布线的半导体器件，所述半导体器件包括提供在所述落着垫上的掩埋式电源轨；
提供在所述晶片的第二表面上的配电网络(PDN)半导体器件；以及
硅通孔，从所述配电网络半导体器件突出并提供在所述落着垫上。
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