TW202220152A - 半導體架構及其製造方法 - Google Patents

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朴璽韓
孫吉煥
徐訓碩
任廷爀
金基一
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體架構及其製造方法。半導體架構包含：載體基板；著陸墊，包含於載體基板中；第一半導體裝置，設置於載體基板的第一表面上，第一半導體裝置包含設置於著陸墊上的第一組件；第二半導體裝置，設置於載體基板的第二表面上；以及第二組件，自第二半導體裝置突出，設置於著陸墊上。

Description

半導體架構及其製造方法
本揭露的實例實施例是關於一種背側配電網（backside power distribution network；BSPDN）半導體架構及其製造方法，且更特定言之，是關於一種包含著陸墊的BSPDN半導體架構及其製造方法。 相關申請案的交叉參考
本申請案是基於2020年11月13日在美國專利商標局（U.S. Patent and Trademark Office）申請的美國臨時申請案第63/113,631號且主張所述臨時申請案的優先權，所述臨時申請案的揭露內容以全文引用的方式併入本文中。
BSPDN半導體架構藉由在晶圓的第一側上設置包含主動電晶體、訊號線以及埋入式電源軌（buried power rail；BPR）的積體電路且在晶圓的第二側上設置PDN來使訊號佈線與半導體裝置中的配電網（power distribution network；PDN）分離。BSPDN半導體架構可最小化路由擁塞且允許按比例縮小半導體架構的區域。與通用PDN半導體架構相比，BSPDN半導體架構可導致約30%的減少及改良的電流-電阻（IR）降。
然而，製造BSPDN半導體架構可能存在困難，此是因為可能難以準確地對準設置於晶圓的每一側上的積體電路與PDN。舉例而言，包含於整合於晶圓的第一側上的積體電路中的埋入式電源軌（BPR）與自整合於晶圓的第二側上的PDN突出的矽通孔（through-silicon via；TSV）之間可出現未對準。BPR與TSV之間的此未對準可導致半導體架構的電阻及裝置失效的增加。
已開發出藉由提供較大深度的TSV來改良BPR與TSV之間的對準的技術。舉例而言，可在提供BPR之後執行TSV的額外蝕刻。然而，增加TSV的深度可能損害半導體架構。此外，額外蝕刻將取決於所提供的BPR大小，所述BPR大小將限制額外蝕刻的製造製程，且TSV與BPR之間的未對準可能仍存在。
此背景章節中所揭露的資訊在實現本申請案的實施例之前已由發明者知曉，或為在實現實施例的過程中所獲取的技術資訊。因此，可含有未形成已由公眾知曉的先前技術的資訊。
一或多個實例實施例提供一種背側配電網（BSPDN）半導體架構及其製造方法。
一或多個實例實施例亦提供一種包含著陸墊的BSPDN半導體架構及其製造方法。
根據實例實施例的一態樣，提供一種半導體架構，包含：載體基板；著陸墊，包含於載體基板中；第一半導體裝置，設置於載體基板的第一表面上，第一半導體裝置包含設置於著陸墊上的第一組件；以及第二半導體裝置，設置於載體基板的第二表面上；第二組件，自第二半導體裝置突出，設置於著陸墊上。
根據實例實施例的另一態樣，提供一種製造半導體架構的方法，方法包含：提供晶圓；在晶圓中形成著陸墊，基於著陸墊在晶圓的第一表面上設置第一半導體裝置以使得包含於第一半導體裝置中的第一組件設置於著陸墊上；移除晶圓的第二表面的一部分；以及基於著陸墊在晶圓的第二表面上設置第二半導體裝置以使得自第二半導體裝置突出的第二組件設置於著陸墊上。
根據實例實施例的另一態樣，提供一種半導體架構，包含：晶圓；著陸墊，設置於晶圓中；訊號路由半導體裝置，設置於晶圓的第一表面上，第一半導體裝置包含設置於著陸墊上的BPR；以及PDN半導體裝置，設置於晶圓的第二表面上；TSV，自第二半導體裝置突出，設置於著陸墊上。
本文中所描述的實例實施例為實例，且因此，本揭露不限於此，且可以各種其他形式實現。以下描述中所提供的實例實施例中的每一者不排除與本文中亦提供或本文中未提供但與本揭露一致的另一實例或另一實例實施例的一或多個特徵相關聯。舉例而言，即使特定實例或實例實施例中所描述的物質未在另外的不同實例或實例實施例描述，除非在其描述中另外提及，否則所述物質仍可理解為與不同實例或實施例有關或與不同實例或實施例組合。
另外，應理解，對原理、態樣、實例以及實例實施例的所有描述均意欲涵蓋其結構及功能等效物。另外，此等等效物應理解為不僅包含當前眾所周知的等效物，且亦包含未來待開發的等效物，亦即，發明以執行相同功能的所有裝置，無論其結構如何。
應理解，當將半導體裝置的元件、組件、層、圖案、結構、區等（在下文中統稱為「元件」）稱為「在」半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件時，其可直接「在」所述另一元件「之上」、「上方」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件，或可存在介入元件。相反，當將半導體裝置的元件稱為「直接在」半導體裝置的另一元件「之上」、「直接在」所述另一元件「上方」、「直接在」所述另一元件「上」、「直接在」所述另一元件「下方」、「直接在」所述另一元件「之下」、「直接在」所述另一元件「底下」、「直接連接至」或「直接耦接至」所述另一元件時，不存在介入元件。相同編號貫穿本揭露是指相同元件。
為易於描述，本文中可使用諸如「在......之上（over）」、「在......上方（above）」、「在......上（on）」、「上部（upper）」、「在......下方（below）」、「在......之下（under）」、「在......底下（beneath）」、「下部（lower）」、「頂部（top）」以及「底部（bottom）」及其類似者的空間相對術語以描述如在圖式中所示出的一個元件與另一元件的關係。應理解，除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋半導體裝置在使用或操作中的不同定向。舉例而言，若翻轉圖式中的半導體裝置，則描述為「在」其他元件「下方」或「在」其他元件「底下」的元件將定向「在」其他元件「上方」。因此，術語「在......下方」可涵蓋上方及下方兩個定向。半導體裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞相應地進行解釋。
如本文中所使用，諸如「中的至少一者（at least one of）」的表述在位於元件清單之前時修飾元件的整個清單，而並不修飾清單中的個別元件。舉例而言，表述「a、b以及c中的至少一者（at least one of a,b,and c）」應理解為僅包含a、僅包含b、僅包含c、包含a及b、包含a及c、包含b及c，或包含a、b以及c中的所有者。在本文中，當術語「相同（same）」用於比較兩個或大於兩個元件的尺寸時，所述術語可覆蓋「實質上相同（substantially same）」的尺寸。
應理解，儘管在本文中可使用術語「第一」、「第二」、「第三」、「第四」等以描述各種元件，但此等元件不應受限於此等術語。此等術語僅用以將一個元件與另一元件區分開來。因此，在不脫離本揭露的教示的情況下，下文所論述的第一元件可稱為第二元件。
亦應理解，即使製造設備或結構的某一步驟或操作比另一步驟或操作更晚描述，所述步驟或操作亦可比另一步驟或操作更晚執行，除非將所述另一步驟或操作描述為在所述步驟或操作之後執行。
本文中參考實施例（及中間結構）的示意性圖示的橫截面圖示來描述實例實施例。因此，將預期到因例如製造技術及/或容限所導致的圖示形狀的變化。因此，實例實施例不應視為受限於本文中所示出的區的特定形狀，而應包含由於例如製造造成的形狀偏差。舉例而言，示出為矩形的植入區將通常在其邊緣處具有圓形或彎曲特徵及/或植入物濃度梯度，而非自植入區至非植入區的二元變化。同樣，由植入形成的內埋區可在內埋區與進行植入的表面之間的區中產生某些植入。因此，圖式中所示出的區在本質上為示意性的，且其形狀並不意欲示出裝置區的實際形狀，且並不意欲限制本揭露的範疇。另外，在圖式中，出於清楚起見，可放大層及區的大小及相對大小。
出於簡潔起見，在本文中可詳細地或可不詳細地描述半導體裝置的通用元件。
圖1示出根據實例實施例的通用PDN半導體架構及BSPDN半導體架構的透視圖。
參考圖1，通用PDN半導體架構1110包含位於晶圓1100的一側上的PDN/訊號佈線裝置1410。然而，通用PDN半導體架構1110的此類組態導致PDN/訊號佈線裝置1410中的路由擁塞且增加半導體架構的面積。另外，通用PDN半導體架構1110的電阻可相對較高。
如圖1中所示出，根據實例實施例，BSPDN半導體架構1000經組態以使待設置於晶圓1100的第一側的訊號佈線半導體裝置1210與待設置於晶圓1100的與訊號佈線半導體裝置1210相對的第二側上的配電網（PDN）半導體裝置1300分離。根據實例實施例的BSPDN半導體架構1000可藉由自晶圓的第一側移除PDN來減少路由擁塞及半導體架構的面積，且因此亦可改良IR降。舉例而言，半導體架構的面積與通用PDN半導體架構1110相比可減小30%。然而，實施例不限於此。
圖2示出根據相關實施例的BSPDN半導體架構。
參考圖2，半導體架構11可包含晶圓1100、設置於晶圓1100的第一表面上的第一半導體裝置1200a以及設置於晶圓1100的第二表面上的第二半導體裝置1200b。第一半導體裝置1200a可為包含諸如主動電晶體、訊號線以及BPR 120等組件的用於訊號路由的積體電路。主動電晶體可包含功率分接磊晶層及非功率分接磊晶層。訊號線連接至主動電晶體的非功率分接磊晶層以用於主動電晶體之間的訊號路由。BPR 120連接至主動電晶體的功率分接磊晶層，且不連接至訊號線。BPR 120分別經組態以將電力輸送至主動電晶體。第二半導體裝置1200b可為PDN積體電路。組態為電力連接結構的TSV 130可自半導體裝置1200b突出。
如圖2中所示出，包含於第一半導體裝置1200a中的BPR 120及自第二半導體裝置1200b突出的TSV 130可能彼此未對準。BPR 120與TSV 130之間的未對準可增加半導體架構11的電阻且可導致半導體架構11的裝置失效。
圖3A至圖3D示出根據相關實施例的製造BSPDN半導體架構的方法。
如圖3A中所示出，方法可包含提供包含犧牲層1100a、蝕刻終止層1500以及載體基板1100b的晶圓1100。犧牲層1100a可為矽（Si）塊體層，且載體基板1100b可為Si層。蝕刻終止層1500可設置於犧牲層1100a與載體基板1100b之間。
第一半導體裝置1200a可設置於載體基板1100b的第一表面上。第一半導體裝置1200a可為包含諸如主動電晶體、訊號線以及BPR 120的組件的積體電路。BPR 120可設置於載體基板1100b的第一表面上。
參考圖3B，可執行晶圓對晶圓接合製程。舉例而言，第二晶圓1300可設置於第一半導體裝置1200a的第一表面上。第二晶圓1300可藉由設置於第一半導體裝置1200a與第二晶圓1300之間的黏著層1400接合。翻轉晶圓對晶圓接合半導體架構。
參考圖3C，可移除犧牲層1100a，且可移除蝕刻終止層1500以暴露載體基板1100b的第二表面。
參考圖3D，第二半導體裝置1200b可設置於載體基板1100b的暴露的第二表面上。第二半導體裝置1200b可為具有例如自第二半導體裝置1200b的第一表面突出的TSV 130的PDN積體電路。TSV 130可經形成以穿透載體基板1100b。可基於包含於第一半導體裝置1200a中的BPR 120的位置將第二半導體裝置1200b設置於載體基板1100b的第二表面上以著陸在BPR 120上。
然而，如圖3D中所示出，TSV 130與BPR 120之間可出現未對準，此是因為當在載體基板1100b的第二側上整合第二半導體裝置1200b時，難以在TSV 130著陸過程期間準確地偵測BPR 120的位置。歸因於導致第一半導體裝置1200a與第二半導體裝置1200b之間的未對準的TSV 130與BPR 120之間的未對準，半導體架構11的電阻可增加。另外，第一半導體裝置1200a與第二半導體裝置1200b之間的未對準可導致半導體架構11的失效。
圖4示出根據實例實施例的BSPDN半導體架構的透視圖。
如圖4中所示出，BSPDN半導體架構1可包含晶圓100、設置於晶圓100的第一表面上的第一半導體裝置200a以及設置於晶圓100的與第一半導體裝置200a相對的第二表面上的第二半導體裝置200b。第一半導體裝置200a及第二半導體裝置200b可彼此整合且可形成BSPDN半導體架構1。
晶圓100可包含例如Si基板、玻璃基板、藍寶石基板等。然而，實施例不限於此。如圖3中所示出，晶圓100可為圓形面板，但晶圓100的形狀不限於此。舉例而言，晶圓100可為四邊形面板。晶圓100可包含單層或多層。
圖5示出根據實例實施例的沿圖4的線I-I'截取的橫截面圖。
實例BSPDN半導體架構1包含設置於晶圓100的第一表面上的第一半導體裝置200a及設置於晶圓100的第二表面上的第二半導體裝置200b。舉例而言，第一半導體裝置200a可為包含諸如主動電晶體、訊號線以及BPR 20等的組件的積體電路。BPR 20可設置為面向晶圓100的第一表面。主動電晶體可包含功率分接磊晶層及非功率分接磊晶層。訊號線連接至主動電晶體的非功率分接磊晶層以用於主動電晶體之間的訊號路由。BPR 20連接至主動電晶體的功率分接磊晶層，且不連接至訊號線。BPR 20分別經組態以將電力遞送至主動電晶體。第二半導體裝置200b可為PDN積體電路。經組態為電力連接結構的TSV 30可經形成以自第二半導體裝置200b的第一表面突出且穿透晶圓100。
參考圖5，BSPDN半導體架構1亦包含著陸墊60。著陸墊60設置於BPR 20與TSV 30之間。著陸墊60可由TSV蝕刻終止層40及包封體50覆蓋。舉例而言，著陸墊60的第二表面可由TSV蝕刻終止層40覆蓋，且著陸墊60的第一表面及側表面可由包封體50覆蓋或密封。然而，實施例不限於此。自橫截面圖看，著陸墊60可具有矩形形狀，且具有平坦的第一表面及第二表面，但著陸墊60的形狀不限於此。著陸墊60可由具有相對較低電阻的金屬形成。舉例而言，著陸墊60可由銅（Cu）、鈷（Co）、釕（Ru）等形成。然而，實施例不限於此。著陸墊60的寬度可大於BPR 20的寬度及TSV 30的寬度，但實施例不限於此。
如圖5中所示出，與相關實施例相比，可藉由在提供BPR 20及TSV 30之前提供包含於晶圓100中的著陸墊60來改良BPR 20與TSV 30之間的對準。因此，與相關實施例相比，第一半導體裝置200a及第二半導體裝置200b可更準確地彼此對準。基於第一半導體裝置200a及第二半導體裝置200b的改良的對準，BSPDN半導體架構1的整合及效能可改良。此外，藉由在晶圓100的第一表面及晶圓100的第二表面兩者上設置半導體裝置，BSPDN半導體架構1的面積及電阻可減小。
圖6A至圖6F示出根據實例實施例的製造BSPDN半導體架構的方法。
參考圖6A，方法包含提供包含犧牲層100a、蝕刻終止層500以及載體基板100b的晶圓100。犧牲層100a可為Si塊體層。蝕刻終止層500可設置於犧牲層100a上。舉例而言，可藉由犧牲層100a上的矽鍺（SiGe）的磊晶生長來提供蝕刻終止層500。然而，實施例不限於此。舉例而言，蝕刻終止層500可為絕緣體上矽（silicon-on-insulator；SOI）晶圓中的氧化層。載體基板100b可包含例如Si基板、玻璃基板、藍寶石基板等。然而，實施例不限於此。
TSV蝕刻終止層40設置於載體基板100b的第一表面上。
參考圖6B，著陸墊60藉由沈積及圖案化金屬材料形成於TSV蝕刻終止層40的第一表面上。著陸墊60的金屬材料可為具有相對較低電阻的材料，諸如Cu、Co、Ru等。然而，實施例不限於此。根據實例實施例，自橫截面圖看，著陸墊60可具有矩形形狀且具有平坦的第一表面及第二表面。然而，實施例不限於此，且著陸墊60可具有各種形狀。包封體50可設置於著陸墊60及TSV蝕刻終止層40的第一表面上以保護著陸墊60。舉例而言，包封體50可密封著陸墊60及TSV蝕刻終止層40的第一表面。包封體50可由環氧樹脂、矽石等形成。然而，包封體50的材料不限於此。
可在除覆蓋著陸墊60的第一表面及側表面的區域以外的區域中移除包封體50及TSV蝕刻終止層40以暴露載體基板100b的第一表面。可藉由例如圖案化蝕刻來移除包封體50及TSV蝕刻終止層40。然而，實施例不限於此。
基板層100b'可設置於著陸墊60及載體基板100b的暴露的第一表面上。基板層100b'可為例如Si層。基板層100b'可設置為在第一半導體裝置200a中執行例如前段製程（front-end-of-line；FEOL）及中段製程（middle-end-of-line；MEOL）整合。載體基板100b及基板層100b'可整體地形成，且可一起稱為載體基板100b。
參考圖6C，第一半導體裝置200a可設置於載體基板100b的第一表面上。第一半導體裝置200a可為包含諸如主動電晶體、訊號線以及BPR 20等組件的積體電路。BPR 20可基於著陸墊60的位置而設置於載體基板100b的第一表面上以與著陸墊60接觸。可基於預設對準鍵偵測著陸墊60的位置，但實施例不限於此。
著陸墊60可具有大於BPR 20的寬度的寬度，但實施例不限於此。舉例而言，BPR 20的寬度可在約5奈米至30奈米的範圍內。然而，BPR 20的寬度不限於此。基於著陸墊60的寬度大於BPR 20的寬度，可在製造製程期間促使BPR 20與著陸墊60對準及連接。另外，由於著陸墊60是在提供BPR 20之前形成的，因此著陸墊60的大小及形狀不受BPR 20的形狀及大小限制，此可促進著陸墊60的製造製程。
參考圖6D，可執行晶圓對晶圓接合製程。舉例而言，第二晶圓300可設置於第一半導體裝置200a的第一表面上。第二晶圓300可藉由在第一半導體裝置200a與第二晶圓300之間提供黏著層400而接合至第一半導體裝置200a。然而，實施例不限於此。根據另一實例實施例，第二晶圓300可直接設置於第一半導體裝置200a上。舉例而言，第二晶圓300可藉由Si直接接合來直接接合至第一半導體裝置200a而無需使用黏著層。可翻轉晶圓對晶圓接合半導體架構。
參考圖6E，可移除犧牲層100a，且可移除蝕刻終止層500以暴露載體基板100b的第二表面。舉例而言，可藉由包含例如化學機械研磨（chemical-mechanical polishing；CMP）或乾式蝕刻的研磨製程移除犧牲層100a及蝕刻終止層500。然而，實施例不限於此。
參考圖6F，第二半導體裝置200b可設置於載體基板100b的第二表面上。第二半導體裝置200b可為具有例如自第二半導體裝置200b的第一表面突出的TSV 30的PDN積體電路。TSV 30可基於著陸墊60的位置而形成以穿透載體基板100b以接觸著陸墊60。可基於預設對準鍵偵測著陸墊60的位置，但實施例不限於此。
著陸墊60可具有大於TSV 30的寬度的寬度，但實施例不限於此。舉例而言，TSV 30的寬度可在約50奈米至100奈米的範圍內。然而，TSV 30的寬度不限於此。基於著陸墊60的寬度大於TSV 30的寬度，將TSV 30對準及連接至著陸墊60可更容易。由於TSV 30較佳地與連接至BPR 20的著陸墊60對準，因此TSV 30與BPR 20之間的對準可改良。另外，即使當BPR 20及TSV 30的表面未完全與著陸墊60接觸時，BPR 20及TSV 30的連接性可藉由經由金屬著陸墊60連接而改良。
如圖6F中所示出，隨著BPR 20與TSV 30之間的對準及連接性改良，BSPDN半導體架構1的電阻可減小且IR降可改良。另外，第一半導體裝置200a及第二半導體裝置200b可更準確地彼此對準及連接以改良BSPDN半導體架構1的效能。
根據實例實施例，基於第一半導體裝置200a與第二半導體裝置200b之間的改良的對準，BSPDN半導體架構1的整合及效能可改良。另外，將PDN半導體裝置自晶圓100的第一側移動至第二側可減小BSPDN半導體架構1的大小及電阻。
圖7A至圖7G示出根據另一實例實施例的製造BSPDN半導體架構1的方法。
參考圖7A，方法包含提供包含犧牲層100a、蝕刻終止層500以及載體基板100b的晶圓100。犧牲層100a可為Si塊體層。蝕刻終止層500可設置於犧牲層100a上。舉例而言，可藉由犧牲層100a上的矽鍺（SiGe）的磊晶生長來提供蝕刻終止層500。然而，實施例不限於此。舉例而言，蝕刻終止層500可為絕緣體上矽（SOI）晶圓中的氧化層。晶圓100可包含例如Si基板、玻璃基板、藍寶石基板等。然而，實施例不限於此。
溝槽70設置於載體基板100b上。舉例而言，溝槽70可由蝕刻載體基板100b提供，且自橫截面圖看可具有矩形形狀。然而，實施例不限於此。
參考圖7B，TSV蝕刻終止層40設置於載體基板100b及溝槽70的頂部表面上。舉例而言，TSV蝕刻終止層40可設置為覆蓋載體基板100b及溝槽70的頂部表面。金屬材料60'設置於載體基板100b及溝槽70上。金屬材料60'可填充溝槽70。金屬材料60'可為具有相對較低電阻的材料，諸如Cu、Co、Ru等。然而，實施例不限於此。可在除填充有金屬材料60'的溝槽70的第一表面的區域以外的區域中移除金屬材料60'及TSV蝕刻終止層40以形成著陸墊60且以暴露載體基板100b的第一表面。著陸墊60的第一表面與載體基板100b的暴露的第一表面共面。可藉由諸如CMP或乾式蝕刻的研磨製程移除金屬材料60'及TSV蝕刻終止層40。由於著陸墊60的形狀與溝槽70的形狀相對應，因此著陸墊60可具有矩形形狀。然而，實施例不限於此。
參考圖7C，包封體50可設置於著陸墊60的區域上。舉例而言，自平面圖看，包封體50可覆蓋著陸墊60且具有大於著陸墊60的大小。包封體50可包含環氧樹脂、矽石等，但包封體50的材料不限於此。基板層100b'可設置於著陸墊60及載體基板100b的暴露的第一表面上。基板層100b'可為例如Si層。基板層100b'可設置為執行例如FEOL及MEOL製程。載體基板100b及基板層100b'可整體地形成，且可一起稱為載體基板100b。
參考圖7D，第一半導體裝置200a可設置於載體基板100b的第一表面上。第一半導體裝置200a可為包含諸如主動電晶體、訊號線、BPR 20等組件的積體電路。BPR 20可基於著陸墊60的位置而設置於載體基板100b的第一表面上以與著陸墊60接觸。可基於預設對準鍵偵測著陸墊60的位置，但實施例不限於此。
著陸墊60可具有大於BPR 20的寬度的寬度，但實施例不限於此。舉例而言，BPR 20的寬度可在約5奈米至30奈米的範圍內。然而，BPR 20的寬度不限於此。基於著陸墊60的寬度大於BPR 20的寬度，將BPR 20對準及連接至著陸墊60可更容易。另外，由於著陸墊60是在提供BPR 20之前形成的，因此著陸墊60的大小及形狀並非必需受BPR 20的大小及形狀限制，且因此可促進著陸墊60的製造製程。
參考圖7E，可執行晶圓對晶圓接合製程。舉例而言，第二晶圓300可設置於第一半導體裝置200a的第一表面上。第二晶圓300可藉由在第一半導體裝置200a與第二晶圓300之間提供黏著層400而接合至第一半導體裝置200a。然而，實施例不限於此。根據另一實例實施例，第二晶圓300可直接設置於第一半導體裝置200a上。舉例而言，第二晶圓300可藉由Si直接接合來直接接合至第一半導體裝置200a而無需使用黏著層。可翻轉晶圓對晶圓接合半導體架構。
參考圖7F，可移除犧牲層100a，且可移除蝕刻終止層500以暴露載體基板100b的第二表面。舉例而言，可藉由包含例如CMP或乾式蝕刻的研磨製程來移除犧牲層100a及蝕刻終止層500，但實施例不限於此。
參考圖7G，第二半導體裝置200b可設置於載體基板100b的第二表面上。第二半導體裝置200b可為具有例如自第二半導體裝置200b的第一表面突出的TSV 30的PDN積體電路。TSV 30可基於著陸墊60的位置而形成以穿透載體基板100b且著陸在著陸墊60上。可基於預設對準鍵偵測著陸墊60的位置，但實施例不限於此。
著陸墊60可具有大於TSV 30的寬度的寬度，但實施例不限於此。舉例而言，TSV 30的寬度可在約50奈米至100奈米的範圍內。然而，TSV 30的寬度不限於此。基於著陸墊60的寬度大於TSV 30的寬度，將TSV 30對準及連接至著陸墊60可更容易。由於TSV 30較佳地與連接至BPR 20的著陸墊60對準，因此TSV 30與BPR 20之間的對準可改良。另外，即使當BPR 20及TSV 30的表面未完全與著陸墊60接觸時，BPR 20及TSV 30的連接性可基於經由金屬著陸墊60連接而改良。
如圖7G中所示出，隨著BPR 20與TSV 30之間的對準及連接性改良，BSPDN半導體架構1的電阻可減小且IR降可改良。另外，第一半導體裝置200a及第二半導體裝置200b可更準確地彼此對準及連接。
根據實例實施例，基於第一半導體裝置200a與第二半導體裝置200b之間的改良的對準，半導體架構1的整合及效能可改良。
圖8示出根據實例實施例的製造BSPDN半導體架構的方法的流程圖。
根據實例實施例，可提供晶圓（步驟S110）。晶圓可包含犧牲層、蝕刻終止層以及載體基板。犧牲層可為Si塊體層。蝕刻終止層可藉由犧牲層上的矽鍺（SiGe）的磊晶生長設置於犧牲層上，但實施例不限於此。舉例而言，蝕刻終止層可為絕緣體上矽（SOI）晶圓中的氧化層。載體基板可包含例如Si基板、玻璃基板、藍寶石基板等。
在晶圓中形成著陸墊（步驟S120）。如參考圖9及圖10更詳細地描述，可藉由在載體基板上沈積及圖案化金屬材料形成著陸墊。在載體基板上設置基板（S130）。基板可為Si層且可與載體基板整體地形成。
可在載體基板上設置第一半導體裝置（步驟S140）。第一半導體裝置可為包含諸如主動電晶體、訊號線以及BPR的組件的積體電路。BPR可基於著陸墊的位置而設置於載體基板的第一表面上以與著陸墊接觸。
在第一半導體裝置上設置第二晶圓（步驟S150）。第二晶圓可藉由在第一半導體裝置與第二晶圓之間提供黏著層而接合至第一半導體裝置。根據另一實例實施例，第二晶圓可藉由例如Si直接接合來直接設置於第一半導體裝置上而無需使用黏著層。可翻轉晶圓對晶圓接合半導體架構。
可移除犧牲層及蝕刻終止層（步驟S160）。可移除蝕刻終止層以暴露載體基板的第二表面。可藉由諸如CMP或乾式蝕刻的研磨製程移除犧牲層及蝕刻終止層，但實施例不限於此。
可在載體基板的第二表面上設置第二半導體裝置（步驟S170）。第二半導體裝置可為具有例如自第二半導體裝置的第一表面突出的TSV的PDN積體電路。TSV可基於著陸墊的位置而形成以穿透載體基板以與著陸墊接觸。
根據實例實施例，BPR與TSV之間的對準及連接性可改良，且BSPDN半導體架構1的電阻可減小。另外，基於訊號佈線裝置與PDN更準確地彼此對準，半導體架構的效能可改良。
圖9示出根據實例實施例的在半導體晶圓中製造著陸墊的方法的流程圖。
參考圖9，提供一種包含犧牲層、蝕刻終止層以及載體基板的晶圓（步驟S210）。可在晶圓的第一表面上設置TSV蝕刻終止層（步驟S220）。在TSV蝕刻終止層上沈積及圖案化金屬材料以形成著陸墊（步驟S230）。著陸墊可具有矩形形狀。在著陸墊及載體晶圓的第一表面上設置包封體（步驟S240）。在除覆蓋著陸墊的第一表面及側表面的區域以外的區域中移除包封體及TSV蝕刻終止層（步驟S250）。可蝕刻包封體及TSV蝕刻終止層以暴露晶圓的第一表面。在晶圓及著陸墊上設置基板（步驟S260）。基板可為Si層且可與載體基板整體地形成。
圖10示出根據另一實例實施例的在半導體晶圓中製造著陸墊的方法的流程圖。
參考圖10，提供一種包含犧牲層、蝕刻終止層以及載體基板的晶圓（步驟S310）。可在晶圓中形成溝槽（步驟S320）。溝槽可經蝕刻且可具有矩形形狀。可在晶圓及溝槽的第一表面上設置TSV蝕刻終止層（步驟S330）。可在晶圓的第一表面上設置金屬材料且填充溝槽（步驟S340）。可在除填充有金屬材料的溝槽的第一表面的區域以外的區域中移除金屬材料及TSV蝕刻終止層以形成著陸墊（步驟S350）。可藉由例如CMP或乾式蝕刻移除金屬材料及TSV蝕刻終止層。在著陸墊的區域上設置包封體（步驟S360）。自平面圖看，包封體的大小可大於著陸墊的大小。在晶圓及著陸墊上設置基板（步驟S370）。基板可為Si層且可與載體基板整體地形成。
根據實例實施例，由於著陸墊是在晶圓上的半導體裝置的整合之前形成的，因此可促進著陸墊的製造。舉例而言，著陸墊的大小及形狀可不受半導體裝置的組件（諸如，BPR、TSV等）的大小及形狀限制。
圖11示出根據實例實施例的可併入BSPDN半導體架構的半導體封裝。
參考圖11，根據實例實施例的半導體封裝2000可包含安裝於基板2100上的處理器2200及半導體裝置2300。處理器2200及/或半導體裝置2300可包含在以上實例實施例中所描述的BSPDN半導體架構1中的一或多個。
圖12示出根據實例實施例的電子系統的示意性方塊圖。
參考圖12，根據實施例的電子系統3000可包含使用匯流排3400來執行資料通信的微處理器3100、記憶體3200以及使用者介面3300。微處理器3100可包含中央處理單元（central processing unit；CPU）或應用程式處理器（application processor；AP）。電子系統3000可更包含與微處理器3100直接通信的隨機存取記憶體（random access memory；RAM）3500。微處理器3100及/或RAM 3500可實施於單一模組或封裝中。使用者介面3300可用於將資料輸入至電子系統3000，或自電子系統3000輸出資料。舉例而言，使用者介面3300可非限制性地包含鍵盤、觸控板、觸控螢幕、滑鼠、掃描器、語音檢波器、液晶顯示器（liquid crystal display；LCD）、微發光裝置（light-emitting device；LED）、有機發光二極體（organic light-emitting diode；OLED）裝置、主動矩陣發光二極體（active-matrix light-emitting diode；AMOLED）裝置、打印機、照明系統或各種其他輸入/輸出裝置。記憶體3200可儲存微處理器3100的操作碼、由微處理器3100處理的資料或自外部裝置接收到的資料。記憶體3200可包含記憶體控制器、硬碟或固態磁碟機（solid state drive；SSD）。
至少電子系統3000中的微處理器3100、記憶體3200以及/或RAM 3500可包含如以上實例實施例中所描述的BSPDN半導體架構1。
應理解，本文中描述的實例實施例應僅按描述性意義來考慮，而非出於限制的目的。通常應將每一實施例內的特徵或態樣的描述視為可用於其他實施例中的其他類似特徵或態樣。
雖然已參考圖式描述實例實施例，但所屬領域中具有通常知識者應理解，可在不脫離如由所附申請專利範圍定義的精神及範疇的情況下在本文中進行形式及細節的各種變化。
1、11:半導體架構 20、120:埋入式電源軌 30、130:矽通孔 40:矽通孔蝕刻終止層 50:包封體 60:著陸墊 60':金屬材料 70:溝槽 100、1100:晶圓 100a、1100a:犧牲層 100b、1100b:載體基板 100b':基板層 200a、1200a:第一半導體裝置 200b、1200b:第二半導體裝置 300、1300:第二晶圓 400、1400:黏著層 500、1500:蝕刻終止層 1000:BSPDN半導體架構 1110:通用PDN半導體架構 1210:訊號佈線半導體裝置 1410:PDN/訊號佈線裝置 2000:半導體封裝 2100:基板 2200:處理器 2300:半導體裝置 3000:電子系統 3100:微處理器 3200:記憶體 3300:使用者介面 3400:匯流排 3500:隨機存取記憶體 I-I':線 S110、S120、S130、S140、S150、S160、S170、S210、S220、S230、S240、S250、S260、S310、S320、S330、S340、S350、S360、S370:步驟
根據結合隨附圖式進行的以下描述，本揭露的實例實施例的上述及/或其他態樣、特徵以及優勢將更顯而易見，在隨附圖式中： 圖1示出根據實例實施例的通用PDN半導體架構及BSPDN半導體架構的透視圖。 圖2示出根據相關實施例的BSPDN半導體架構。 圖3A、圖3B、圖3C以及圖3D示出根據相關實施例的製造BSPDN半導體架構的方法。 圖4示出根據實例實施例的BSPDN半導體架構的透視圖。 圖5示出根據實例實施例的沿圖4的線I-I'截取的橫截面圖。 圖6A、圖6B、圖6C、圖6D、圖6E以及圖6F示出根據實例實施例的製造BSPDN半導體架構的方法。 圖7A、圖7B、圖7C、圖7D、圖7E、圖7F以及圖7G示出根據另一實例實施例的製造BSPDN半導體架構的方法。 圖8示出根據實例實施例的製造BSPDN半導體架構的方法的流程圖。 圖9示出根據實例實施例的在半導體晶圓中製造著陸墊的方法的流程圖。 圖10示出根據另一實例實施例的在半導體晶圓中製造著陸墊的方法的流程圖。 圖11示出根據實例實施例的可併入BSPDN半導體架構的半導體架構。 圖12示出根據實例實施例的電子系統的示意性方塊圖。
11:半導體架構
120:埋入式電源軌
130:矽通孔
1100:晶圓
1200a:第一半導體裝置
1200b:第二半導體裝置

Claims (20)

  1. 一種半導體架構，包括： 載體基板； 著陸墊，包含於所述載體基板中； 第一半導體裝置，提供於所述載體基板的第一表面上，所述第一半導體裝置包括提供於所述著陸墊上的第一組件； 第二半導體裝置，提供於所述載體基板的第二表面上；以及 第二組件，自所述第二半導體裝置突出，且提供於所述著陸墊上。
  2. 如請求項1所述的半導體架構，其中所述著陸墊包括金屬材料。
  3. 如請求項2所述的半導體架構，其中所述第一組件為埋入式電源軌（buried power rail，BPR），且所述第二組件為矽穿孔（through-silicon via，TSV），且 其中所述著陸墊提供於所述電源軌與所述矽穿孔之間。
  4. 如請求項3所述的半導體架構，其中所述電源軌及所述矽穿孔與所述著陸墊接觸。
  5. 如請求項1所述的半導體架構，其中所述著陸墊具有矩形橫截面形狀。
  6. 如請求項3所述的半導體架構，更包括： 矽穿孔蝕刻終止層，提供於所述著陸墊與所述矽穿孔之間；以及 包封體，提供於所述著陸墊與所述埋入式電源軌之間。
  7. 如請求項2所述的半導體架構，其中所述金屬材料包括銅、鈷以及釕中的一者。
  8. 如請求項3所述的半導體架構，其中所述著陸墊的寬度大於所述埋入式電源軌的寬度，且 其中所述著陸墊的所述寬度大於所述矽穿孔的寬度。
  9. 一種製造半導體架構的方法，所述方法包括： 提供晶圓； 在所述晶圓中形成著陸墊； 基於所述著陸墊在所述晶圓的第一表面上提供第一半導體裝置，以使得包含於所述第一半導體裝置中的第一組件提供於所述著陸墊上； 移除所述晶圓的第二表面的一部分；以及 基於所述著陸墊在所述晶圓的所述第二表面上提供第二半導體裝置，以使得自所述第二半導體裝置突出的第二組件提供於所述著陸墊上。
  10. 如請求項9所述的製造半導體架構的方法，其中提供所述晶圓包括： 提供犧牲層； 在所述犧牲層上提供蝕刻終止層；以及 在所述蝕刻終止層上提供載體基板。
  11. 如請求項10所述的製造半導體架構的方法，其中提供所述蝕刻終止層包括以下中的一者： 在所述犧牲層上提供矽鍺（SiGe）層；以及 在絕緣體上矽（SOI）晶圓中提供氧化層。
  12. 如請求項9所述的製造半導體架構的方法，其中在所述晶圓中形成所述著陸墊包括： 在所述晶圓上提供矽穿孔蝕刻終止層； 在所述矽穿孔蝕刻終止層上提供金屬材料； 圖案化所述金屬材料以形成所述著陸墊； 在所述著陸墊及所述晶圓的所述第一表面上提供包封體； 在除所述著陸墊的第一表面及側表面的區域外的區域中移除所述包封體及所述矽穿孔蝕刻終止層；以及 在所述著陸墊及所述晶圓上提供基板。
  13. 如請求項9所述的製造半導體架構的方法，其中在所述晶圓中形成所述著陸墊包括： 在所述晶圓中提供溝槽； 在所述晶圓及所述溝槽上提供矽穿孔蝕刻終止層； 在所述晶圓及所述溝槽上提供金屬材料； 移除所述金屬材料及所述矽穿孔蝕刻終止層以暴露所述晶圓的所述第一表面以形成所述著陸墊； 在所述著陸墊的第一表面上提供包封體；以及 在所述著陸墊上提供基板。
  14. 如請求項13所述的製造半導體架構的方法，其中移除所述金屬材料及所述矽穿孔蝕刻終止層包括藉由化學機械研磨（CMP）或蝕刻來移除所述金屬材料及所述矽穿孔蝕刻終止層。
  15. 如請求項9所述的製造半導體架構的方法，其中所述著陸墊包括金屬材料。
  16. 如請求項9所述的製造半導體架構的方法，其中所述第一組件為埋入式電源軌，且所述第二組件為矽穿孔。
  17. 如請求項16所述的製造半導體架構的方法，其中提供所述第一半導體裝置更包括提供所述埋入式電源軌以與所述著陸墊接觸，且 其中提供所述第二半導體裝置更包括提供所述矽穿孔以與所述著陸墊接觸。
  18. 如請求項9所述的製造半導體架構的方法，更包括： 在所述第一半導體裝置的第一表面上提供第二晶圓；以及 在所述第二晶圓與所述第一半導體裝置之間提供黏著層。
  19. 如請求項10所述的製造半導體架構的方法，其中移除所述晶圓的所述第二表面的所述部分包括移除所述犧牲層及所述蝕刻終止層。
  20. 一種半導體架構，包括： 晶圓； 著陸墊，提供於所述晶圓中； 半導體裝置，用於訊號路由（signal routing），提供於所述晶圓的第一表面上，所述半導體裝置包括提供於所述著陸墊上的埋入式電源軌； 配電網（power distribution network，PDN）半導體裝置，提供於所述晶圓的第二表面上；以及 矽穿孔，自所述配電網半導體裝置突出，提供於所述著陸墊上。
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