TW202203463A - 半導體裝置 - Google Patents

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金傔
金度希
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Abstract

一種半導體裝置包括：基底，包括鰭型主動區，鰭型主動區在第一方向上延伸；多個通道層，位於鰭型主動區上，所述多個通道層包括在與基底的上表面垂直的方向上彼此隔離而不直接接觸的最上通道層、最下通道層及中間通道層；閘極電極，環繞所述多個通道層且在第二方向上延伸，第二方向與第一方向相交；閘極絕緣膜，位於所述多個通道層與閘極電極之間；以及源極/汲極區，電性連接至所述多個通道層。於在第二方向上截取的橫截面中，最上通道層具有較中間通道層的寬度大的寬度。

Description

半導體裝置
一些示例性實施例是有關於半導體裝置及其製作方法。 [相關申請案的交叉參考]
本申請案主張於2020年7月3日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0082374號的權益，所述韓國專利申請案的全部揭露內容出於所有目的併入本案供參考。
近年來，半導體裝置的大小的按比例縮小一直在快速發展。另外，由於半導體裝置在操作中要求高的操作速度及精度，因此正在進行各種研究來使半導體裝置中所包括的電晶體的結構最佳化。舉例而言，作為用於增加積體電路裝置的密度的按比例縮放技術，正在努力開發包括具有三維結構通道的鰭式場效電晶體（fin field-effect transistor，FinFET）的半導體裝置，在所述三維結構通道中，在基底上形成主動鰭且使用主動鰭形成閘極。
示例性實施例提供一種具有包括三維結構的通道的半導體裝置及其製作方法，所述半導體裝置具有改善的電性特性及可靠性。
根據一些示例性實施例，一種半導體裝置可包括：基底，包括鰭型主動區，所述鰭型主動區在與所述基底的上表面平行的第一方向上延伸；多個通道層，位於所述鰭型主動區上，所述多個通道層包括在與所述基底的所述上表面垂直的方向上彼此隔離而不直接接觸的最上通道層、最下通道層及中間通道層；閘極電極，環繞所述多個通道層且在第二方向上延伸，所述第二方向與所述基底的所述上表面平行且與所述第一方向相交；閘極絕緣膜，位於所述多個通道層與所述閘極電極之間；以及源極/汲極區，電性連接至所述多個通道層。於在所述第二方向上截取的橫截面中，所述最上通道層可具有較所述中間通道層的寬度大的寬度。
根據一些示例性實施例，一種半導體裝置可包括：基底，包括在第一方向上延伸的鰭型主動區，所述第一方向與所述基底的上表面平行；多個通道層，位於所述鰭型主動區上，所述多個通道層在與所述基底的所述上表面垂直的方向上彼此隔離而不直接接觸，且所述多個通道層包括最上通道層、最下通道層及中間通道層；閘極電極，環繞所述多個通道層且在第二方向上延伸，所述第二方向與所述基底的所述上表面平行且與所述第一方向相交；閘極絕緣膜，位於所述多個通道層與所述閘極電極之間；以及源極/汲極區，電性連接至所述多個通道層。於在所述第二方向上截取的橫截面中，所述最下通道層可具有較所述中間通道層的寬度大的寬度且具有向上傾斜的側表面。
根據一些示例性實施例，一種半導體裝置可包括：基底，包括在第一方向上延伸的鰭型主動區，所述第一方向與所述基底的上表面平行；多個通道層，位於所述鰭型主動區上，所述多個通道層在與所述基底的所述上表面垂直的方向上彼此隔離而不直接接觸，且所述多個通道層包括最上通道層、最下通道層及中間通道層；閘極電極，環繞所述多個通道層且在第二方向上延伸，所述第二方向與所述基底的所述上表面平行且與所述第一方向相交；閘極絕緣膜，位於所述多個通道層與所述閘極電極之間；以及源極/汲極區，電性連接至所述多個通道層。於在所述第二方向上截取的橫截面中，所述最上通道層及所述最下通道層可各自具有較所述中間通道層的所述寬度大的寬度，且所述最上通道層的上表面可具有突出的邊緣部分。
根據一些示例性實施例，一種製作半導體裝置的方法可包括：藉由在基底的主動區上交替地堆疊多個第一半導體層與多個第二半導體層來形成堆疊結構；對堆疊結構進行蝕刻以在主動區上形成鰭形結構；在鰭形結構的表面上形成矽磊晶襯裡；在矽磊晶襯裡上形成間隙填充絕緣膜以環繞鰭形結構；對間隙填充絕緣膜應用退火製程；以及局部地移除間隙填充絕緣膜以暴露出鰭形結構。
在下文中，將參照附圖詳細闡述各種實施例。
在下文中，除非另外指明，否則例如「上」、「上部部分」、「上表面」、「下方」、「下部部分」、「下表面」、「側表面」等用語可理解為基於圖式中元件、組件、區、層及/或區段的定向而指代該些元件、組件、區、層及/或區段之間的空間關係。類似地，儘管用語「第一」、「第二」、「第三」等在本文中可用來闡述各種元件、組件、區、層及/或區段，但該些元件、組件、區、層及/或區段不應被該些用語所限制。該些用語僅用於區分一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。
圖1是示出根據示例性實施例的半導體裝置的平面圖，圖2是沿著線D1-D1'及D2-D2'截取的圖1中所示的半導體裝置的剖視圖，且圖3是圖2所示半導體裝置的部分「A」的放大剖視圖。
參照圖1至圖3，根據一些示例性實施例的半導體裝置100可包括：基底101；主動區105，設置於基底101上；多個通道層CH，設置於主動區105上；以及閘極結構GS，環繞所述多個通道層CH。
主動區可為鰭型主動區（下文中被稱為鰭型主動區105）且可設置於基底101上。基底101可為半導體基底。舉例而言，基底101可為元素半導體（例如矽（Si）及/或鍺（Ge））基底、化合物半導體基底（例如，SiGe）及/或絕緣體上半導體（例如絕緣體上矽（silicon on insulator，SOI））基底。鰭型主動區105可具有鰭結構。鰭結構可在與基底101的上表面垂直的方向（例如，Z方向）上自基底101的上表面突出，且在與基底101的上表面平行的第一方向（例如，X方向）上延伸。在所示的示例性實施例中，鰭型主動區105的鰭結構被示出為一個，但可被提供為在與第一方向（例如，X方向）相交的第二方向（例如，Y方向）上平行佈置的多個鰭結構。
在基底101上在鰭型主動區105的兩個側上可設置有裝置隔離層110。裝置隔離層110可界定鰭型主動區105。舉例而言，裝置隔離層110可包含電性絕緣材料。裝置隔離層110可包含例如氧化物、氮化物及/或氮氧化物。在一些實施例中，裝置隔離層110可暴露出鰭型主動區105的上側壁。裝置隔離層110的上表面可位於較主動區105的上表面低的水準上。
所述多個通道層CH可在與基底101的上表面垂直的方向（例如，Z方向）上彼此間隔開。所述多個通道層CH可包括作為最上層定位的第一通道層CH1、作為最下層定位的第四通道層CH4以及依序設置於第一通道層CH1與第四通道層CH4之間的第二通道層CH2及第三通道層CH3。在此種情形中，第二通道層及第三通道層被稱為中間通道層。最下第四通道層CH4被設置成鰭型主動區105的上部區，且剩餘的通道層（例如第一通道層CH1、第二通道層CH2及第三通道層CH3）可分別被設置成在與基底101的上表面垂直的方向（例如，Z方向）上與鰭型主動區105彼此間隔開。第一通道層CH1、第二通道層CH2及第三通道層CH3中的每一者可由奈米片材形成及/或可包含與鰭型主動區105的半導體材料相同或類似的半導體材料。舉例而言，所述多個通道層CH與鰭型主動區105二者可共享一種類型的半導體（例如，IV族元素（例如，Si及/或Ge）及/或化合物半導體（例如，SiGe），及/或可包含相同的半導體材料（例如，Si及/或Ge），但具有不同類型及/或濃度的雜質（例如，摻雜劑）。
分別設置於頂部及底部處的第一通道層CH1及第四通道層CH4可在與基底101的上表面平行的第一方向（例如，X方向）上具有較中間通道層的寬度大的寬度。舉例而言，第一通道層CH1及第四通道層CH4可較第二通道層CH2及第三通道層CH3寬。此種寬度差異可出現於在第二方向（例如，Y方向）上截取的橫截面中（如圖3及圖2所示右橫截面中所示），但可不出現於圖2所示左橫截面中所示的在第一方向（例如，X方向）上的橫截面中。即使在第一方向的橫截面（參照圖2所示左截面）中出現差異，第二通道層CH2的寬度及第三通道層CH3的寬度與第一通道層CH1的寬度及第四通道層CH4的寬度之差仍可小於在第二方向上截取的橫截面（參照圖2中的右橫截面）中的寬度差。舉例而言，在第一方向上的橫截面中，第一通道層CH1、第二通道層CH2、第三通道層CH3及第四通道層CH4可具有實質上相同的寬度。舉例而言，通道層在第二方向上的橫截面中的寬度之差（參照圖2中的右橫截面）可介於約1 奈米至約10 奈米的範圍內，但並不限於此。
如圖3中所示，作為最上通道層的第一通道層CH1可在其上表面的兩個側上具有突出部分PT。突出部分PT可具有朝向上部部分的相對尖的端部。此突出部分PT可在第一方向上延伸（參見圖12A及圖12B）。如此一來，於在第二方向上截取的橫截面（參照圖2中的右橫截面）中，第一通道層CH1的上表面具有突出部分PT，但在第一方向上的橫截面（參照圖2中的左橫截面）中，第一通道層CH1可具有實質上平的上表面。
第一通道層CH1及第四通道層CH4具有較設置於第一通道層CH1與第四通道層CH4之間的第二通道層CH2及第三通道層CH3的寬度（W1、W2）大的寬度（Wa、Wb），且第一通道層CH1的通道區的體積可藉由突出部分PT增加，且因此，半導體裝置的直流（「direct current，DC」）效能可得到改善。
另外，如圖3中所示，第一通道層CH1可具有向下傾斜的側表面EC1。類似地，第四通道層CH4可具有向上傾斜的側表面EC2。另一方面，第二通道層CH2的兩個側截表面及第三通道層CH3的兩個側截表面可具有凸的形狀。
通道層CH1、CH2、CH3及CH4的寬度及形狀可由在引入矽磊晶襯裡之後用於形成間隙填充絕緣膜（參見圖8B及圖9B）的退火製程期間對位於通道層CH1、CH2、CH3及CH4之間的犧牲層（例如SiGe）的局部侵佔的結果來確定，且可由以下結果來確定：在此製程中，通道層CH1、CH2、CH3及CH4的與犧牲層的被侵佔部分相鄰的部分亦被侵佔。
舉例而言，所述多個通道層CH可包含矽（Si）、矽鍺（SiGe）及鍺（Ge）中的至少一者。本實施例中採用的通道層CH被示出為引入用於第一通道層CH1、第二通道層CH2及第三通道層CH3的三個奈米片材，但引入作為通道層的奈米片材的數目並不限於此，且可改變為多個不同的數目。
閘極結構GS可設置於鰭型主動區105上且可與鰭型主動區105相交。
閘極結構GS包括環繞所述多個通道層CH且在與第一方向（例如，X方向）相交的第二方向（例如，Y方向）上延伸的閘極電極GE。閘極電極GE可在第二方向（例如，Y方向）上環繞第一通道層CH1、第二通道層CH2及第三通道層CH3，且覆蓋第四通道層CH4，如圖2中所示。閘極電極GE可包括覆蓋第一通道層CH1（亦被稱為「最上通道層」）的上表面的主要部分以及連接至主要部分且位於所述多個通道層CH1之間的空間中的子部分。閘極電極GE的主要部分可在第二方向（例如，Y方向）上延伸，且沿著所述多個通道層CH的兩個側表面覆蓋裝置隔離層110的上表面。閘極電極可包含導電材料。舉例而言，閘極電極GE可包含經摻雜的半導體、導電金屬氮化物及/或金屬。
在所述多個通道層CH與閘極電極GE之間可設置有閘極絕緣膜GI。閘極絕緣膜GI可被設置成在第二方向（例如，Y方向）上環繞所述多個通道層CH中的每一者。閘極絕緣膜GI可在裝置隔離層110的上表面上在第二方向（例如，Y方向）上延伸且可設置於閘極電極GE與裝置隔離層110之間。閘極絕緣膜GI可包含電性絕緣材料。舉例而言，閘極絕緣膜GI可包括氧化矽層、氮化矽層、氮氧化矽層及/或高介電層中的至少一者。高介電層可包含具有高介電常數（例如，較氧化矽膜高的介電常數）的材料，且例如可包括氧化鉿膜（HfO）、氧化鋁膜（AlO）及/或氧化鉭膜（TaO）。
閘極結構GS可包括位於閘極電極GE的側表面上的閘極間隔件GSP以及位於閘極電極GE上的閘極頂蓋圖案GP。閘極絕緣膜GI可在閘極電極GE與閘極間隔件GSP之間延伸，且閘極絕緣膜GI的最上表面可與閘極電極GE的上表面實質上共面。閘極間隔件GSP及閘極頂蓋圖案可包含電性絕緣材料。舉例而言，閘極間隔件GSP及閘極頂蓋圖案GP中的每一者可包括氧化矽層、氮化矽層及氮氧化矽層中的至少一者。
以此種方式，閘極電極GE可被設置成環繞通道層CH，以提供全環繞閘極（gate-all-around，GAA）型場效電晶體。
在鰭型主動區105上在閘極結構GS的兩個側上可設置有源極/汲極區SD，以分別連接至所述多個通道層CH的兩個側。源極/汲極區可為自所述多個通道層的側壁選擇性地再生長的生長層。舉例而言，源極/汲極區SD可為在所述多個通道層CH的側壁及鰭型主動區105的凹陷表面上選擇性地再生長的磊晶層。在此種情形中，源極/汲極區SD可與所述多個通道層CH共享類似的晶體結構及/或定向。源極/汲極區SD可包含SiC、Si、SiGe或SiP中的至少一者。
在源極/汲極區SD上可設置有層間絕緣膜123。閘極結構GS可位於層間絕緣膜123中。層間絕緣膜123的上表面可與閘極頂蓋圖案GP的上表面實質上共面。層間絕緣膜123可包含絕緣材料，例如氧化矽層或氮氧化矽層中的至少一者。
半導體裝置100可包括穿透過層間絕緣膜123且連接至源極/汲極區SD的接觸插塞CT。接觸插塞CT可包含導電材料，例如導電金屬氮化物（例如TiN、WN及TaN）及/或金屬（例如Ti、W及Ta）。
圖4A、圖5A、圖6A及圖7A是示出根據一些示例性實施例的製作半導體裝置的方法中的一些製程（鰭結構形成製程）的立體圖，且圖4B、圖5B、圖6B及圖7B分別是沿著圖4A、圖5A、圖6A及圖7A所示線D2-D2'截取的剖視圖。
參照圖4A及圖4B，在基底101上形成其中交替地堆疊有第一半導體層111與第二半導體層112的堆疊結構ST。
可在與基底101接觸的第一半導體層111上交替地形成第二半導體層112與第一半導體層111。堆疊結構ST的最上層可為第二半導體層112。可使用例如磊晶生長方法來形成第一半導體層111及第二半導體層112，但示例性實施例不限於此。在此種情形中，第一半導體層111與第二半導體層112可共享類似的晶體結構及/或定向。
第一半導體層111與第二半導體層112可包含具有不同的蝕刻選擇性的材料。第一半導體層111可指犧牲半導體層，且第二半導體層112可指奈米片材半導體層。舉例而言，第一半導體層111可用作用於形成閘極結構的犧牲層，且第二半導體層112可用作通道層。第一半導體層111可包含SiGe。第二半導體層112可包含例如Si、Ge及/或III-V族化合物半導體中的至少一者。
隨後，可在堆疊結構ST上形成在第一方向（例如，X方向）上延伸的第一罩幕圖案M1。第一罩幕圖案M1可包括例如氮化矽膜及/或氮氧化矽膜。在形成第一罩幕圖案M1之前，可在堆疊結構ST上（例如，在最上第二半導體層112上）形成緩衝氧化物層180，以減輕堆疊結構ST的材料與第一罩幕圖案M1的材料之間的熱膨脹係數的差異，藉此減少及/或防止第一罩幕圖案M1在隨後的熱製程期間自堆疊結構ST脫離。
隨後，參照圖5A及圖5B，可藉由使用第一罩幕圖案M1對堆疊結構ST進行蝕刻來形成鰭形結構AF。
舉例而言，可藉由對基底101的上表面的一部分進行蝕刻來提供與鰭形結構AF對應的突出的鰭型主動區105。鰭形結構AF可包括交替地堆疊於基底101的鰭型主動區105上的第一半導體圖案151與第二半導體圖案152。鰭形結構AF可具有在第一方向（例如，X方向）上延伸的結構。
在此蝕刻製程中，可藉由過蝕刻來局部地移除緩衝氧化物層180的邊緣部分，且可暴露出最上第二半導體層152的上表面的邊緣部分OE。被暴露出的邊緣部分OE可在第一方向（例如，X方向）上延伸。被暴露出的邊緣部分OE可在隨後的矽磊晶襯裡形成製程中被提供作為矽磊晶生長的生長表面（例如，成核及/或晶種表面）。因此，最上第二半導體層152（例如最上通道層）可具有不同的形狀（例如，突出部分PT），此將在隨後的製程中詳細闡述。
接下來，參照圖6A及圖6B，可在鰭形結構AF的表面上共形地形成矽磊晶襯裡160。
在形成矽磊晶襯裡160之前，可執行使用例如HF或SC-1等清潔溶液對前面製程的經蝕刻表面進行清潔的製程。可自經蝕刻表面移除剩餘的基於氧氧化物及/或基於碳的雜質及顆粒，以製備用於磊晶生長的表面。
作為另外一種選擇，即使在其中未充分執行預清潔製程的情形中，仍可在其中自矽磊晶襯裡160的位於鰭形結構AF的側表面上的部分160E在第一罩幕圖案M1上結晶非晶部分160T的製程中形成突出部分PT（例如，錐形產生部分）。
可藉由對包括周邊電路區域（例如，輸入/輸出（input/output，I/O）電路區域）（未示出）的整個區域執行一般磊晶生長製程及/或僅對單元區域執行選擇性磊晶生長（selective epitaxial growth，SEG）來形成矽磊晶襯裡160。在一般磊晶生長的情形中，端視生長表面條件而定，可在周邊電路區域中在電晶體中形成多晶矽及/或非晶矽，而非磊晶層（參見圖20B）。除了執行一般磊晶生長，亦可藉由應用回蝕製程來移除形成於另一區域（例如，周邊電路區域）中的材料（例如，多晶矽）來執行選擇性磊晶生長（SEG）。
矽磊晶襯裡形成並不限於此，且可在相對低的溫度下執行。舉例而言，可在介於300℃至700℃的範圍內執行矽磊晶襯裡形成。與氮化矽（SiN）襯裡不同，矽磊晶襯裡160可減少由氮元素的電荷引起的阱洩漏問題。
另外，與多晶矽襯裡不同，矽磊晶襯裡160可抑制第二半導體層152中的Ge元素的混合，第二半導體層152可包含例如SiGe。舉例而言，如圖11中所示，在隨後的退火製程中，多晶矽可相對快速地被氧化及/或消耗，而矽磊晶襯裡的氧化及/或消耗相對延遲，且因此在本文中用作襯裡以防止混合。
在此製程中形成的矽磊晶襯裡160中，鰭型主動區105的表面及生長於鰭形結構AF的側上的部分160E的表面被生長成具有所要求的（及/或否則期望的）磊晶形狀，但生長於第一罩幕圖案M1的作為非晶表面的表面上的部分160T因此不是磊晶生長的，而是可由非晶多晶矽形成。
另一方面，在形成矽磊晶襯裡的製程中，第二半導體層152的上表面的藉由移除緩衝氧化物層180而暴露出的邊緣部分OE被提供作為磊晶生長表面，且亦可在邊緣部分OE上生長矽磊晶部分ET。
在此製程中，矽磊晶襯裡160可被共形地形成為具有相對恆定的厚度ts。舉例而言，矽磊晶襯裡160的磊晶地生長的該些區可在製造或操作容差內具有恆定的厚度ts。矽磊晶襯裡160的厚度ts可在隨後的退火製程中被氧化及消耗，且可被適當地確定為鍺（Ge）的混合控制因數。舉例而言，矽磊晶襯裡160的厚度ts可介於5埃至50埃的範圍內。
在此製程中，在形成矽磊晶襯裡之後，可選擇性地執行使用電漿對矽磊晶襯裡的表面進行氮化以形成經氮化處理的表面165的製程。舉例而言，可對矽磊晶襯裡160的表面應用電漿氮化製程。矽磊晶襯裡160在隨後的製程中的氧化速率可由經氮化處理的表面165控制。
接下來，可執行形成裝置隔離層（圖2中的110）的製程。將參照圖7A至圖10B詳細闡述根據本實施例的形成裝置隔離層的製程。
首先，參照圖7A及圖7B，可在矽磊晶襯裡160上形成第一間隙填充絕緣膜110A'以環繞鰭形結構AF。
第一間隙填充絕緣膜110A'可包括藉由沉積製程（如可流動化學氣相沉積（flowable chemical vapor deposition，FCVD）製程）及/或旋轉塗佈製程形成的氧化物層。可在包括形成間隙填充絕緣膜110A'且多次（例如兩次或更多次）執行退火（例如濕式退火）製程的製程中形成裝置隔離層（圖3所示110），且因此，可在隨後的製程中將在此製程中主要提供的第一間隙填充絕緣膜110A'充分硬化。
接下來，參照圖8A及圖8B，可使用退火製程來加強第一間隙填充絕緣膜110A'。
藉由此製程，可將間隙填充絕緣膜110A'氧化，且因此間隙填充絕緣膜110A'改變成例如SiO2 的第一絕緣層110A。可藉由濕式退火及/或乾式退火（由黑色箭頭指示）來執行此製程。舉例而言，濕式退火製程可在300℃至1100℃下在H2 /O2 氣氛中執行。H2 /O2 氣氛可例如包括H2 O蒸汽。在此製程中，矽磊晶襯裡160的至少一部分被氧化，且因此襯裡160'的體積可增加（由白色箭頭標記）。由於矽磊晶襯裡160'的體積增加，因此壓縮應力被施加至第一間隙填充絕緣膜110A'，使得可更有效地加強第一間隙填充絕緣膜110A'。以此種方式，矽磊晶襯裡160'提供有助於第一間隙填充絕緣膜110A'的穩健性（robustness）的效果。
在此製程中，與多晶矽襯裡相比，對第二半導體層152（例如，Si）的侵佔大大減輕，而如圖8B中所示，可能局部地出現對半導體層151（例如，SiGe）的第一侵佔。
接下來，參照圖9A及圖9B，可形成第二間隙填充絕緣膜110B，且可另外地應用退火製程。
可重複間隙填充絕緣膜形成及退火製程，直至鰭結構AF之間的空間被充分地間隙填充。在此退火製程中，可將矽磊晶襯裡160'氧化為矽磊晶襯裡160''以產生壓縮應力，以進一步加強間隙填充絕緣膜110A'。另外，第一半導體層151與第二半導體層152之間的侵佔量之差可能在附加的退火製程期間被放大，使得第一半導體層151及第二半導體層152在寬度及形狀方面可能發生改變。
另一方面，即使在此製程之後，生長於第二半導體層152的上表面的已被移除了緩衝氧化物層180的邊緣部分OE上的矽磊晶部分ET仍可作為突出部分PT保留於最上第二半導體層152的上表面的兩個邊緣上。
在一些示例性實施例中，在形成第二間隙填充絕緣膜110B之前，可在第一間隙填充絕緣膜110A'上形成多晶矽層（未示出）。多晶矽層可藉由在退火製程期間作為氧化消耗較矽磊晶的氧化消耗大得多（參見圖11，約3倍）的點和/或區而產生更大的壓縮應力，藉此大大有助於間隙填充絕緣膜的硬化。舉例而言，可使用二異丙基氨基矽烷（Di-IsoPropyl-Amino-Silane，DIPAS）作為晶種層，在介於300℃至600℃的範圍內的溫度下沉積多晶矽層。
接下來，參照圖10A及圖10B，可藉由局部地移除間隙填充絕緣膜，使得暴露出鰭形結構AF來形成裝置隔離層。
可藉由使用例如化學機械拋光（「chemical-mechanical polishing，CMP」）等製程來移除第一罩幕圖案M1及/或對間隙填充絕緣膜110'執行回蝕製程來執行此製程。在回蝕製程中，可暴露出鰭結構AF及鰭型主動區域中的一些鰭型主動區域。在此製程中被氧化的矽磊晶襯裡160可保留而不被移除，但為了便於說明而被省略。在實際製程中，可在移除針對用於形成閘極結構及形成源極/汲極的選擇性製程而使用的氧化物層的製程中一起移除經氧化的襯裡160。
如上所述，在上述退火製程中，在第二方向（例如，Y方向）上在第一半導體層151的兩側上產生大量侵佔，而第二半導體層152幾乎不會被侵蝕。然而，與第一半導體層151相鄰的邊緣區可能被局部地侵佔，且位於第一半導體層151之間的第二半導體層152在其中上部邊緣區及下部邊緣區被侵佔的製程中具有稍微減小的寬度。
因此，如圖3中所示，位於頂部及底部處的第二半導體層152的寬度Wa及Wb可大於位於頂部與底部之間的第二半導體層152的寬度W1及W2。舉例而言，此種寬度差的範圍可介於約1奈米至約10奈米的範圍內。
另外，設置於頂部處的第二半導體層152可在所述第二半導體層152的上表面的兩個側上具有突出部分PT。突出部分PT可具有朝向頂部的相對尖的端部。如圖12A中所示，突出部分PT可在第一方向（例如，X方向）上延伸。
第二半導體層152被設置成通道層，且最上第二半導體層152及最下第二半導體層152具有相對大的寬度。舉例而言，最上第二半導體層152可藉由突出部分PT而增加通道區的體積，且因此，可改善半導體裝置的DC效能。
另一方面，如圖10B中所示，最上第二半導體層152可具有向下傾斜的側表面EC1。類似地，最下第二半導體層152可具有向上傾斜的側表面EC2。第二半導體層152的兩個側端表面可具有凸的形狀，所述兩個側端表面設置於第一半導體層151之間且第二半導體層152的寬度藉由侵佔上邊緣區及下邊緣區二者而減小。
接下來，可執行形成閘極結構及形成源極/汲極的製程。如上所述，在閘極結構形成及源極/汲極形成期間，在用於選擇性製程（例如，P型電晶體區及N型電晶體區，及/或單元區域及周邊電路區域）的罩幕（例如，氧化物膜）的沉積及移除製程期間，可一起移除氧化矽磊晶襯裡160'。
圖12A至圖12D是示出根據示例性實施例的製作半導體裝置的方法中的一些其他製程（虛設閘極形成及源極/汲極形成）的立體圖。
參照圖12A，可形成在鰭形結構AF上在第二方向（例如，Y方向）上延伸的虛設閘極電極DG。
在鰭結構AF上依序形成蝕刻停止層131及虛設閘極層（未示出），且使用第二罩幕圖案M2執行蝕刻製程以形成虛設閘極電極DG。虛設閘極電極DG可與鰭形結構AF的局部區相交，藉此形成在第二方向（例如，Y方向）上延伸的虛設閘極電極DG。在此蝕刻製程中，半導體頂蓋層及蝕刻停止層131亦可與虛設閘極層一起被圖案化。舉例而言，虛設閘極層及/或虛設閘極電極DG可包含多晶矽及/或非晶矽。舉例而言，蝕刻停止層131可包含氧化矽、氮化矽或氮氧化矽。
接下來，參照圖12B，可在虛設閘極電極DG的側壁上形成閘極間隔件GSP。
舉例而言，可在基底101上形成覆蓋虛設閘極電極DG及鰭形結構AF的間隔件層（未示出）。隨後，可對間隔件層進行回蝕以形成保留於虛設閘極電極DG的側壁上的閘極間隔件GSP。閘極間隔件GSP可包含氧化物、氮化物、氮氧化物、碳氮氧化物或其組合。舉例而言，閘極間隔件GSP可包含氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、碳氮氧化矽（SiOCN）或其組合。閘極間隔件GSP中的每一者可包括單個層，但並不限於此，且可例如具有多層結構。
接下來，參照圖12C，藉由移除鰭形結構AF的暴露於虛設閘極電極DG的兩個側及閘極間隔件GSP上的區，在鰭型主動區105上形成凹槽R。
在形成凹槽R之後，鰭型主動區105的與基底101接觸的一部分可保留，且可被提供為最下通道區。可藉由凹槽R的側表面暴露出交替堆疊的第一半導體層151與第二半導體層152。在一些實施例中，可附加地執行用於形成內部間隔件的選擇性蝕刻製程（參見圖17A及圖17B）。
接下來，參照圖12D，可藉由對由凹槽R暴露出的表面執行選擇性磊晶再生長製程來形成源極/汲極區SD。
生長於虛設閘極電極DG的兩個側上的磊晶結構可被提供為源極/汲極區SD。可自暴露於凹槽R的底表面上的半導體表面及暴露於凹槽R的側表面上的第一半導體層151及第二半導體層152生長再生長磊晶層。因此，源極/汲極區SD可與第一半導體層151及/或第二半導體層152共享類似的晶體結構及/或定向。舉例而言，源極/汲極區SD、第一半導體層151及/或第二半導體層152的晶體結構可在容差內包括相同的晶體結構及/或定向，此乃因晶格失配及/或真實、非理想材料的產生。源極/汲極區SD可具有各種形狀，所述各種形狀被界定為生長製程期間在結晶學上穩定的表面。舉例而言，源極/汲極區SD可具有五邊形橫截面。另一方面，當源極/汲極區SD包含摻雜有n型雜質的矽（Si）及/或碳化矽（SiC）時，源極/汲極區SD的橫截面可具有六邊形形狀及/或具有平緩角度的多邊形。
圖13A及圖13B是沿著線D1-D1'及D2-D2'截取的圖12D中所示的一部分的剖視圖。
參照圖13A及圖13B，源極/汲極區SD可與設置於虛設閘極電極DG及閘極間隔件GSP下方的鰭形結構AF（例如，第一半導體層151及第二半導體層152）的側表面CS接觸。
接下來，可執行藉由使用真實閘極電極替換虛設閘極電極DG來形成閘極結構GS的製程。圖14A至圖16B是分別示出根據一些示例性實施例的製作半導體裝置的方法中的形成閘極結構的製程的剖視圖。
參照圖14A及圖14B，在基底101上形成層間絕緣膜123，以覆蓋源極/汲極區SD、虛設閘極電極DG及閘極間隔件GSP，且隨後，將層間絕緣膜123平坦化，直至暴露出虛設閘極電極DG。
在此平坦化製程中，可移除第二罩幕圖案M2。層間絕緣膜123可包含低介電常數材料（例如，介電常數低於SiO2 的材料）、氧化物、氮化物及氮氧化物中的至少一者。低介電常數材料的實例包括，例如，矽酮介電質（例如，可流動氧化物（Flowable Oxide，FOx））、聚矽氮烷（例如，東燃®矽氮烷（Tonen® SilaZen，TOSZ））、未經摻雜的二氧化矽玻璃（Undoped Silica Glass，USG）、硼二氧化矽玻璃（Borosilica Glass，BSG）、磷二氧化矽玻璃（PhosphoSilica Glass，PSG）、硼磷二氧化矽玻璃（BoroPhosphoSilica Glass，BPSG）、電漿增強型正矽酸四乙酯（Plasma Enhanced TetraEthyl Ortho Silicate，PETEOS）、氟矽酸鹽玻璃（Fluoride Silicate Glass，FSG）、高密度電漿（High Density Plasma，HDP）氧化物、電漿增強型氧化物（Plasma Enhanced Oxide，PEOX）、可流動CVD（FCVD）氧化物及/或其組合。
隨後，參照圖15A及圖15B，可藉由被暴露的區域移除虛設閘極電極DG，且可選擇性地移除蝕刻停止層131。
藉由此製程，可在閘極間隔件GSP之間形成開放區H。可藉由開口區H在第二方向（例如，Y方向）上暴露出鰭形結構AF的第一半導體層151的側表面及第二半導體層152的側表面。
可使用對第一半導體層151較對第二半導體層152具有更高的蝕刻速率的蝕刻劑來移除第一半導體層151。可形成分別對應於第一半導體層151的多個空間H。因此，第二半導體層152可藉由在第一方向（例如，X方向）上連接至源極/汲極區SD而被提供為多個通道層。第二半導體層152的寬度及形狀可具有圖10B中闡述的獨特特性。
接下來，參照圖16A及圖16B，可沿著第二半導體層152的周邊、閘極間隔件GSP的側壁及被暴露的源極/汲極區SD來形成閘極絕緣膜GI。
可共形地形成閘極絕緣膜GI，且可藉由另一絕緣膜形成製程來執行閘極絕緣膜GI的形成。隨後，可在閘極絕緣膜GI上形成在第二方向（例如，Y方向）上延伸的閘極電極GE，且閘極電極GE可形成於閘極間隔件GSP之間的空間、通道層CH之間的空間以及通道層CH與鰭型主動區105之間的空間中。因此，可形成所要求的閘極結構GS。
圖17A及圖17B是根據另一示例性實施例的半導體裝置的沿著線D1-D1'及D2-D2'截取的剖視圖。
除了所包括的內部間隔件IS以及作為最上通道層的第一通道層CH1的形狀不同之外，根據示例性實施例的半導體裝置100A可被理解為類似於圖2中所示的半導體裝置100。另外，除非另有規定，否則可參照圖2中所示的半導體裝置100的相同或類似組件的說明來理解本實施例的組件。
儘管在先前的示例性實施例中採用的半導體裝置100的第一通道層CH1在其上表面的兩個側上具有突出部分（圖2及圖3中的「PT」），但在此示例性實施例中採用的半導體裝置100A的第一通道層CH1可具有相對平的表面。如圖5及圖6中所述，突出部分（圖2及圖3中的「PT」）是罩幕結構，例如，藉由緩衝氧化物層的局部蝕刻提供的結構，且因此，端視罩幕形成製程及罩幕材料而定，可能不會產生過蝕刻部分，且在此種情形中，如圖17B中所示，第一通道層CH1的上表面可能不具有突出部分。作為另外一種選擇，在另一示例性實施例中，當緩衝氧化物層的過蝕刻部分相對大時，突出結構可具有相對大的大小。
如圖17A中所示，半導體裝置100A可包括設置於源極/汲極區SD與閘極電極GE之間的內部間隔件IS。內部間隔件IS可設置於閘極電極GE的一個側上。內部間隔件IS與通道層CH可在與基底101的上表面垂直的方向上交替設置。源極/汲極區SD可與通道層CH接觸，且可與閘極電極GE間隔開，以使內部間隔件IS夾置於源極/汲極區SD與閘極電極GE之間。閘極絕緣膜GI可夾置於閘極電極GE與通道層CH中的每一者之間，且可在閘極電極GE與內部間隔件IS中的每一者之間延伸。內部間隔件IS中的每一者可接觸閘極絕緣膜GI。
在形成凹槽（參見圖12C）之後且在形成源極/汲極區SD（參見圖12D）之前，可選擇性地對第一半導體層151在第一方向（例如，X方向）上的側表面的部分進行蝕刻，且可藉由使用絕緣材料填充所蝕刻的空間來形成內部間隔件IS。舉例而言，內部間隔件IS可包含SiN、SiCN、SiON、SiBN、SiOCN、SiBCN及/或SiOC。
圖18是示出根據一些示例性實施例的半導體裝置的平面圖，且圖19A至圖19C是示出沿著線D2a-D2a'、D2b-D2b'及2C-D2c'截取的圖18所示半導體裝置的剖視圖。
參照圖19A及圖19B以及圖18，第一電晶體TR1及第二電晶體TR2設置於基底101的第一區（I）中，且基底101的第一區（I）可為其中形成多個記憶體單元的記憶體單元區域及/或其中設置有邏輯電晶體的邏輯單元區域。舉例而言，第一電晶體TR1及第二電晶體TR2可為構成多個靜態隨機存取記憶體（static random access memory，SRAM）單元的記憶體單元電晶體的部分及/或構成處理器核心的邏輯電晶體的部分。
參照圖18及圖19C，第三電晶體TR3設置於基底101的第二區（II）中，且基底101的第二區（II）可為構成電源供應電路等的周邊電路區域。在一些實施例中，第三電晶體TR3包括例如輸入/輸出裝置，且可被配置成在較第一電晶體TR1及第二電晶體TR2高的電壓下進行操作。
首先，參照圖19A及圖19B，第一電晶體TR1及第二電晶體TR2被示出為形成於不同導電類型阱W1與W2中的不同導電類型的電晶體。舉例而言，第一電晶體TR1可為形成於n型阱W1中的P-MOSFET，且第二電晶體TR2可為形成於P型阱W2中的N-MOSFET，及/或相反。然而，示例性實施例並不限於此，而是在另一實施例中，第一電晶體TR1與第二電晶體TR2可包括形成於相同導電類型阱中的相同導電類型電晶體。
如圖19A及圖19B中所示，第一電晶體及第二電晶體的相應的通道層CH_A與CH_B可具有不同的寬度。舉例而言，第一電晶體TR1的通道層CH_A可具有較第二電晶體TR2的通道層CH_B的寬度大的寬度。在此種情形中，即使當第一電晶體TR1與第二電晶體TR2具有不同的寬度時，如上所述，在引入矽磊晶襯裡及用於形成裝置隔離層的退火製程中，每一通道層的寬度及形狀可具有其特定的特性。
舉例而言，在第一電晶體TR1中，第一通道層CH1a及第四通道層CH4a可具有較設置於第一通道層CH1a與第四通道層CH4a之間的第二通道層CH2a及第三通道層CH3a的寬度大的寬度，並且同樣，類似地，在第二電晶體TR2中，第一通道層CH1b及第四通道層CH4b可具有較設置於第一通道層CH1b與第四通道層CH4b之間的第二通道層CH2b及第三通道層CH3b的寬度大的寬度。另外，第一電晶體TR1的第一通道層CH1a及第二電晶體TR2的第一通道層CH1b可具有在上表面的兩個邊緣上向上突出的部分，且可具有向下傾斜的側表面。類似地，第一電晶體TR1的第四通道層CH4a及第二電晶體TR2的第四通道層CH4b可具有向上傾斜的側表面。另一方面，第二通道層CH2a、CH2b及第三通道層CH3a及CH3b中的每一者的兩個側端表面可具有凸的形狀。
第一源極/汲極SD及第二源極/汲極區SD可為在鰭型主動區105的底表面及側表面上自通道層CH_A及CH_B再生長的磊晶層。當第一電晶體TR1是P-MOSFET時，第一源極/汲極區SD可包含向通道層CH_A提供壓縮應變的材料。舉例而言，第一源極/汲極區SD可包括具有較Si的晶格常數大的晶格常數的SiGe層。第一源極/汲極區SD可具有P型雜質區。相反，當第二電晶體TR2是N-MOSFET時，第二源極/汲極區SD可包含向通道層CH_B提供拉伸應變的半導體材料。舉例而言，第二源極/汲極區SD可包括具有較Si的晶格常數大的晶格常數的SiC層，或者具有與基底101實質上相同的晶格常數的Si層。第二源極/汲極區SD可具有N型雜質區。
參照圖19C，如上所述，第三電晶體TR3可構成例如輸入/輸出裝置等周邊電路，且可採用具有單個主動鰭FA的通道結構，而非使用多奈米片材的堆疊通道結構。圖20A至圖20C是示出製作圖19C中所示的半導體裝置的方法的一些製程的剖視圖。
首先，參照圖20A，可在主動鰭FA的表面上形成絕緣膜171。絕緣膜171可包含非晶材料及/或氧化物。舉例而言，可對基底101的區段進行蝕刻，進而形成鰭結構，鰭結構可對應於主動鰭FA及/或主動區105。形成主動鰭FA的蝕刻製程可與圖5A及圖5B中所示的蝕刻製程相同或不同。在鰭結構的形成之後，可在基底層上沉積絕緣膜171。接下來，參照圖20B，在絕緣膜171上形成包含多晶矽及/或非晶矽的襯裡175。可與圖6A及圖6B中所示的矽磊晶襯裡製程一起執行此襯裡形成製程。在形成圖6A及圖6B中闡述的矽磊晶襯裡160的製程中，可在第二區中在非晶絕緣膜171上形成由多晶矽或非晶矽而非矽磊晶形成的襯裡175。接下來，參照圖20C，可對襯裡175執行隨後的製程，例如間隙填充絕緣膜110A'及裝置隔離層形成製程（例如退火製程）。
如上所述，根據一些示例性實施例，可提供具有三維結構的通道的半導體裝置，所述半導體裝置具有改善的電性特性及可靠性。
儘管以上已示出及闡述了一些示例性實施例，但對於熟習此項技術者顯而易見的是，在不背離由所附申請專利範圍界定的本發明概念的範圍的條件下，可進行修改及變化。
100、100A:半導體裝置 101:基底 105:鰭型主動區/主動區 110:裝置隔離層 110A:第一絕緣層 110A':第一間隙填充絕緣膜/間隙填充絕緣膜 110B:第二間隙填充絕緣膜 111:第一半導體層 112:第二半導體層 123:層間絕緣膜 131:蝕刻停止層 151:第一半導體圖案/第一半導體層/半導體層 152:第二半導體層/第二半導體圖案 160、160'、160'':矽磊晶襯裡/襯裡 160E、A:部分 160T:非晶部分/部分 165:經氮化處理的表面 171:絕緣膜 175:襯裡 180:緩衝氧化物層 A1、A2、A3、B:部分 AF、AF1:鰭結構/鰭形結構 CH、CH_A、CH_B:通道層 CH1:通道層/第一通道層 CH1a、CH1b:第一通道層 CH2:通道層/第二通道層 CH2a、CH2b:第二通道層 CH3:通道層/第三通道層 CH3a、CH3b:第三通道層 CH4:通道層/第四通道層 CH4a、CH4b:第四通道層 CS:側表面 CT、CT1、CT2、CT3:接觸插塞 D1-D1'、D2-D2'、D2a-D2a'、D2b-D2b'、D2c-D2c':線 DG:虛設閘極電極 EC、EC1、EC2:側表面 ET:矽磊晶部分 FA:主動鰭 GE:閘極電極 GI:閘極絕緣膜 GP:閘極頂蓋圖案 GS:閘極結構 GSP:閘極間隔件 H:開放區/開口區/空間 IS:內部間隔件 M1:第一罩幕圖案 M2:第二罩幕圖案 OE:邊緣部分 PT:突出部分 R:凹槽 SD:源極/汲極區 ST:堆疊結構 TR1:第一電晶體 TR2:第二電晶體 TR3:第三電晶體 ts、ts':厚度 W1:寬度/n型阱/導電類型阱 W2:寬度/P型阱/導電類型阱 Wa、Wb:寬度 X:第一方向/方向 Y:第二方向/方向 Z:方向
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的以上及其他態樣、特徵及優點，在附圖中： 圖1是示出根據一些示例性實施例的半導體裝置的平面圖。 圖2提供沿著線D1-D1'及D2-D2'截取的圖1中所示的半導體裝置的剖視圖。 圖3是圖2所示半導體裝置的部分「A」的放大剖視圖。 圖4A、圖5A、圖6A及圖7A是示出根據一些示例性實施例的製作半導體裝置的方法中的一些製程（鰭結構形成製程）的立體圖。 圖4B、圖5B、圖6B及圖7B分別是沿著線D2-D2'截取的圖4A、圖5A、圖6A及圖7A的製程結果的剖視圖。 圖8A、圖9A及圖10A是示出根據一些示例性實施例的製作半導體裝置的方法中的一些製程（形成裝置隔離層）的剖視圖。 圖8B、圖9B及圖10B分別是圖8A、圖9A及圖10A所示橫截面的部分的局部放大圖。 圖11是示出根據退火製程的矽消耗的曲線圖。 圖12A至圖12D是示出根據一些示例性實施例的製作半導體裝置的方法中的一些其他製程（虛設閘極結構及源極/汲極形成）的立體圖。 圖13A、圖14A、圖15A及圖16A以及圖13B、圖14B、圖15B及圖16B分別是沿著線D1-D1'及D2-D2'截取的剖視圖，示出根據一些示例性實施例的製作半導體裝置的方法中的一些其他製程（閘極結構形成）。 圖17A及圖17B是根據一些示例性實施例的沿著線D1-D1'及D2-D2'截取的半導體裝置的剖視圖。 圖18是示出根據一些示例性實施例的半導體裝置的平面圖。 圖19A至圖19C是沿著線D2a-D2a'、D2b-D2b'及D2c-D2c'截取的圖18中所示的半導體裝置的剖視圖。 圖20A至圖20C是示出製造圖19C中所示的半導體裝置的方法的一些製程的剖視圖。
100:半導體裝置
101:基底
105:鰭型主動區/主動區
110:裝置隔離層
123:層間絕緣膜
A:部分
CH:通道層
CH1:通道層/第一通道層
CH2:通道層/第二通道層
CH3:通道層/第三通道層
CH4:通道層/第四通道層
CT:接觸插塞
D1-D1'、D2-D2':線
GE:閘極電極
GI:閘極絕緣膜
GP:閘極頂蓋圖案
GS:閘極結構
GSP:閘極間隔件
SD:源極/汲極區

Claims (20)

  1. 一種半導體裝置，包括： 基底，包括鰭型主動區，所述鰭型主動區在與所述基底的上表面平行的第一方向上延伸； 多個通道層，在所述鰭型主動區上，所述多個通道層包括在與所述基底的所述上表面垂直的方向上彼此隔離而不直接接觸的最上通道層、最下通道層及中間通道層； 閘極電極，環繞所述多個通道層且在第二方向上延伸，所述第二方向與所述基底的所述上表面平行且與所述第一方向相交； 閘極絕緣膜，在所述多個通道層與所述閘極電極之間；以及 源極/汲極區，電性連接至所述多個通道層， 其中在所述第二方向上截取的橫截面中，所述最上通道層具有較所述中間通道層的寬度大的寬度。
  2. 如請求項1所述的半導體裝置，其中在所述第二方向上截取的所述橫截面中，所述中間通道層的所述寬度小於所述最下通道層的寬度。
  3. 如請求項1所述的半導體裝置，其中在所述第二方向上截取的所述橫截面中，所述最上通道層具有向下傾斜的側表面。
  4. 如請求項1所述的半導體裝置，其中於在所述第二方向上截取的所述橫截面中，所述最下通道層具有向下傾斜的側表面。
  5. 如請求項1所述的半導體裝置，其中在所述第二方向上截取的所述橫截面中，所述中間通道層的兩個側表面均具有凸的形狀。
  6. 如請求項1所述的半導體裝置，其中在所述第二方向上截取的所述橫截面中，所述中間通道層的所述寬度與所述最上通道層的所述寬度之差在1奈米至10奈米的範圍內。
  7. 如請求項1所述的半導體裝置，其中在所述第一方向上截取的橫截面中，所述中間通道層具有與所述最上通道層的寬度相等的寬度。
  8. 如請求項1所述的半導體裝置，其中所述最上通道層的上表面包括突出的邊緣部分，且所述突出的邊緣部分在所述第一方向上延伸。
  9. 如請求項1所述的半導體裝置，其中在所述第一方向上截取的橫截面中，所述最上通道層具有平的上表面。
  10. 如請求項1所述的半導體裝置，更包括： 閘極間隔件，在所述第一方向上截取的橫截面中，分別位於所述閘極電極的兩個側表面上。
  11. 如請求項1所述的半導體裝置，更包括： 多個內部間隔件，在所述多個通道層與所述源極/汲極區之間的所述閘極電極的部分之間。
  12. 如請求項1所述的半導體裝置，更包括： 接觸插塞，連接至所述源極/汲極區且在與所述基底的所述上表面垂直的所述方向上延伸。
  13. 如請求項1所述的半導體裝置，其中所述源極/汲極區與所述多個通道層包含相同的晶體取向。
  14. 如請求項1所述的半導體裝置，其中所述最下通道層在所述鰭型主動區的上部區之上。
  15. 一種半導體裝置，包括： 基底，包括在第一方向上延伸的鰭型主動區，所述第一方向與所述基底的上表面平行； 多個通道層，在所述鰭型主動區上，所述多個通道層在與所述基底的所述上表面垂直的方向上彼此隔離而不直接接觸，且所述多個通道層包括最上通道層、最下通道層及中間通道層； 閘極電極，環繞所述多個通道層且在第二方向上延伸，所述第二方向與所述基底的所述上表面平行且與所述第一方向相交； 閘極絕緣膜，在所述多個通道層與所述閘極電極之間；以及 源極/汲極區，電性連接至所述多個通道層， 其中在所述第二方向上截取的橫截面中，所述最下通道層具有較所述中間通道層的寬度大的寬度且具有向上傾斜的側表面。
  16. 如請求項15所述的半導體裝置，其中在所述第二方向上截取的所述橫截面中，所述最上通道層的上表面具有突出的邊緣部分。
  17. 如請求項16所述的半導體裝置，其中所述突出的邊緣部分在所述第一方向上延伸。
  18. 如請求項15所述的半導體裝置，其中在所述第二方向上截取的所述橫截面中，所述最上通道層具有較所述中間通道層的所述寬度大的寬度。
  19. 如請求項18所述的半導體裝置，其中在所述第二方向上截取的所述橫截面中，所述最上通道層具有向下傾斜的側表面。
  20. 一種半導體裝置，包括： 基底，包括在第一方向上延伸的鰭型主動區，所述第一方向與所述基底的上表面平行； 多個通道層，在所述鰭型主動區上，所述多個通道層在與所述基底的所述上表面垂直的方向上彼此隔離而不直接接觸，且所述多個通道層包括最上通道層、最下通道層及中間通道層； 閘極電極，環繞所述多個通道層且在第二方向上延伸，所述第二方向與所述基底的所述上表面平行且與所述第一方向相交； 閘極絕緣膜，在所述多個通道層與所述閘極電極之間；以及 源極/汲極區，電性連接至所述多個通道層， 其中在所述第二方向上截取的橫截面中，所述最上通道層及所述最下通道層各自具有較所述中間通道層的寬度大的寬度，且所述最上通道層的上表面具有突出的邊緣部分。
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