TW202141775A - 半導體影像感測器 - Google Patents

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Abstract

本發明提供一種對近紅外光高感度且實現小面積下的積體化的半導體影像感測器。本發明的半導體影像感測器包括：光接收元件，形成於SOI基板的所述絕緣膜下的矽基板，並且沿著與矽基板的主面垂直的方向形成，且包括對近紅外光具有感度的pn接合二極體，所述SOI基板包括矽基板、形成於該矽基板上的絕緣膜及形成於絕緣膜上的半導體層；高電壓產生電路，產生用來對pn接合二極體施加反向偏壓的施加電壓；及BOX電容器，隔著絕緣膜，以半導體層作為第一電極，以形成於矽基板的擴散層作為第二電極，第一電極連接於高電壓產生電路的輸出端，矽基板的雜質濃度處於1×1012 /cm3 至1×1014 /cm3 的範圍內，膜厚處於300 μm至700 μm的範圍內，施加電壓處於10 V至60 V的範圍內。

Description

半導體影像感測器
本發明是有關於一種半導體影像感測器，尤其是有關於一種對近紅外光高感度且實現小面積下的積體化的半導體影像感測器。
作為周知的半導體影像感測器（以下稱為光感測器），已知有光接收元件使用形成於矽基板的pn接合二極體者。為了使該光感測器運行，首先需要對pn接合二極體施加反向偏壓，即需要對p型半導體層施加負偏壓，對n型半導體層施加正偏壓。藉此，於pn接合部形成無載子的空乏層。若對該空乏層照射光，則其光能導致產生電子電洞對（載子）（稱為光電效應），藉由空乏層中的電場，電子被拉向施加了正電壓的n型半導體層中，電洞被拉向施加了負電壓的p型半導體層。藉此，pn接合二極體的端子間的電荷量會根據光信號而變化，因此可將光信號轉換為電信號（稱為光電轉換）。
於利用使用矽基板的pn接合二極體進行的光電轉換中，可檢測的光的長波長側（光能低的一側）的極限由矽內的帶隙寬度所決定。 矽的帶隙寬度約為1.1 eV，因此使用矽的pn接合二極體的光感測器僅能夠檢測波長約為1,100 nm以下的光。 該波長（約1,100 nm）處於近紅外區域。
圖1表示以矽作為介質的光的吸收係數，波長為1,100 nm附近的近紅外光的光吸收係數小，檢測感度低。因此，先前藉由對矽的光感測器採取某種措施來提高對近紅外光的感度。 作為該措施之一，專利文獻1或非專利文獻1中記載有藉由使入射至光感測器的近紅外光於光感測器內分散，而延長近紅外光通過光感測器內的光程，提高感度。具體而言，藉由在形成光接收元件的矽的表面形成稜錐狀的凹凸來將其實現。
進而，藉由在光接收元件表面形成被稱為擴散板的特殊的層，而使近紅外光分散，提高感度。然而，該等先前方法會導致製造製程增加，伴隨著成本上升。又，僅使近紅外光分散不能充分改善感度，效果有限。 與此相對，加厚成為光電轉換區域的空乏層的方法對於提高感度而言有效。
圖2表示相對於各光波長的、空乏層寬度與光吸收率的關係。根據該圖可知，若能夠將空乏層寬度控制為300 μm以上，則對於處於近紅外區域的光，可獲得充分的光吸收。
圖3表示相對於形成pn接合的矽基板的雜質濃度的反向偏壓與空乏層寬度的關係。 可知通常使用的矽基板的濃度為1×1015 /cm3 左右，若使用低濃度基板（～1×1012 /cm3 ），則空乏層寬度於同一偏壓下約厚一個數量級。
圖4以光波長為參數，表示用以保持與可見光相同程度的感度的反向偏壓與基板的雜質濃度的關係。 可知為了使用基板濃度為2×1012 /cm3 左右的浮區（Floating Zone，FZ）基板來針對波長940 nm的近紅外光實現保持與可見光相同程度的感度的光感測器，必須施加50 V左右的偏壓。 因此，光感測器包括高電壓產生電路，該高電壓產生電路產生高電壓來對pn接合二極體施加反向偏壓。高電壓產生電路通常是用來將電源電壓（VCC）升壓而獲得特定的高電壓的電路，已知有電荷泵電路。
電荷泵電路是藉由使用電容器（condenser）（C1～C9）與二極體（D1～D9）將輸入信號（電源電壓：VCC）切換為接通/斷開而實現的電路，已知有各種電路結構，圖5表示其一例。 若於矽基板形成該電荷泵電路，則存在其佔有面積增大、光感測器大型化的缺陷。
因此，如專利文獻2所示，亦已知於絕緣層上矽（Silicon on Insulator，SOI）基板的半導體層中形成電荷泵電路，該SOI基板包括矽基板、形成於該矽基板上的絕緣膜及形成於該絕緣膜上的該半導體層。於該文獻所揭示的電荷泵電路中，將於該半導體層中形成的p型區域與n型區域接合，形成互相獨立的多個二極體，並將該二極體串聯。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2017-108062 [專利文獻2]日本專利特開平7-177729 [非專利文獻]
[非專利文獻1]Oshiyama等人（Oshiyama et al.）,「用於衍射結構的具有金字塔表面的背照互補金屬氧化物半導體圖像感測器的近紅外感度增強（Near-infrared sensitivity enhancement of a back-illuminated complementary metal oxide semiconductor image sensor with a pyramid surface for diffraction structure）」, IEEE Tech. Digst. of IEDM 2017,第397-400頁, 2017.
[發明所欲解決之課題] 本發明的目的在於實現一種半導體影像感測器，所述半導體影像感測器於對形成於矽基板的成為光接收元件的pn接合二極體施加高電壓的反向偏壓時，可獲得充分厚的（寬的）空乏層，且不會導致高電壓產生電路的佔有面積增大。 [解決課題之手段]
本發明的半導體影像感測器的特徵在於包括：光接收元件，形成於SOI基板的絕緣膜下的矽基板，並且沿著與所述矽基板的主面垂直的方向形成，且包括對近紅外光具有感度的pn接合二極體，所述SOI基板包括所述矽基板、形成於該矽基板上的所述絕緣膜及形成於該絕緣膜上的半導體層；高電壓產生電路，產生用來對所述pn接合二極體施加反向偏壓的施加電壓；及埋入氧化物（buried oxide，BOX）電容器（capacitor），隔著所述絕緣膜，以所述半導體層作為第一電極，以形成於所述矽基板的擴散層作為第二電極，所述第一電極連接於所述高電壓產生電路的輸出端，所述矽基板的雜質濃度處於1×1012 /cm3 至1×1014 /cm3 的範圍內，膜厚處於300 μm至700 μm的範圍內，所述施加電壓處於10 V至60 V的範圍內。
又，本發明的半導體影像感測器的特徵在於：所述BOX電容器（capacitor）的所述絕緣膜的膜厚處於100 nm至300 nm的範圍內。
本發明的半導體影像感測器的特徵在於：包括第一區域、第二區域及閘極電極，所述第一區域與第二區域形成於所述絕緣膜上的所述半導體層，隔著通道區域且與所述通道區域相接，所述閘極電極形成於所述通道區域上，所述第一區域與所述通道區域具有互相相同的導電型，所述第二區域與所述通道區域具有互不相同的導電型，將所述閘極電極與所述第二區域連接，使用隔著所述通道區域的所述第一區域與所述第二區域作為二極體，且以電荷泵電路作為所述高電壓產生電路，所述電荷泵電路將多個所述二極體串聯，向各二極體提供信號，輸出高電壓。
進而，本發明的半導體影像感測器的特徵在於：所述半導體層的雜質濃度處於1×1015 /cm3 至3×1018 /cm3 的範圍內，所述半導體層的膜厚處於10 nm至100 nm的範圍內。 [發明的效果]
使用低雜質濃度的SOI基板，於SOI基板的半導體層形成包括電荷泵電路的高電壓產生電路，於基板內形成包括對近紅外光具有感度的pn接合二極體的光接收元件，藉此可實現於單一電源下製程或面積的增加亦得以抑制的高感度的近紅外感測器。
以下，參照附圖對本發明的實施形態的一例進行詳細說明。
（第一實施形態） 圖6是表示本發明的第一實施形態的光感測器的結構的概略平面圖，圖7是示意性表示圖6的A-A'截面的A-A'截面概略圖。 本發明的光感測器1000包括感測器電路部100、高電壓產生電路部200及控制電路部300。 感測器電路部100包括光接收元件100a及對流入光接收元件100a的光電流進行檢測的金屬氧化物半導體（metal-oxide-semiconductor，MOS）電晶體110a。光接收元件100a將包括pn接合二極體的多個單感測器像素P排列成陣列狀而構成感測器電路部100。如圖7所示，光接收元件100a以形成於低濃度N型矽基板101的背面的N+ 擴散層103作為陰極電極，以形成於該低濃度N型矽基板101主面附近的P+ 擴散層105作為陽極電極。
如上所述，光接收元件100a沿著與SOI基板的BOX 102下的矽基板101的主面垂直的方向形成，以對波長800 nm至1000 nm左右的近紅外光具有充分的感度的方式選擇矽基板101的雜質濃度與其膜厚，所述SOI基板包括矽基板101、形成於該矽基板上的BOX 102及形成於該埋入氧化膜（BOX）102上的半導體層（SOI層）107。檢測光電流的MOS電晶體110a形成於SOI層107，為如圖8所示的周知的LDD構造的MOSFET。
作為矽基板101的雜質濃度，為1×1012 /cm3 至1×1014 /cm3 的範圍，較佳為選擇為2×1012 /cm3 。關於矽基板101的厚度，以成為光接收元件100a可完全空乏化的矽厚度、例如最終晶圓厚度為300 μm至700 μm、較佳為500 μm的方式進行選擇。將背面的矽蝕刻去除，其後，對背面離子佈植磷（P），為了活化而從背面進行雷射照射（雷射退火），藉此於背面形成N+ 層103。 形成該N+ 層103是為了避免空乏層從主面延伸而到達背面最下部，且為了於像素陣列整體充分降低背面電阻。
控制電路部300對感測器電路部100進行控制，包括垂直移位暫存器310、雜訊消除器320、行類比數位轉換器（column analog-to-digital converter，column ADC）330、水平移位暫存器340，配置於感測器電路部的周邊。 再者，控制電路部300與本發明並無直接關聯，因此省略對其結構或構造的說明。
作為高電壓產生電路部200的一例，以圖5所示的使用電容器（capacitor）（C1～C9）與二極體（D1～D9）的電荷泵電路的形式構成。再者，圖7表示圖5所示的電荷泵電路的一部分，形成於SOI層107，經二極體連接的兩個MOS電晶體110b、MOS電晶體110c分別對應於圖5所示的二極體D8、二極體D9。
又，金屬-絕緣體-金屬（metal-insulator-metal，MIM）電容器（capacitor）111對應於電容器（capacitor）C8，BOX電容器（capacitor）112對應於電容器（capacitor）C9。省略圖5所示的其他二極體（D1～D7）或電容器（capacitor）（C1～C7）的圖示。經二極體連接而構成的兩個MOS電晶體110b、MOS電晶體110c的構造與MOS電晶體110a同樣地為圖8所示的周知的LDD構造的MOSFET。
圖5所示的高電壓產生電路部200所產生的高電壓VO（5）經由未圖示的金屬配線層而供給至設置於感測器電路部100的周邊的矽基板101的下層的N+ 層103，將矽基板101整體保持為高電壓，從光接收元件部100a內的P+ 擴散層105向矽基板101的背面，於矽基板101內形成充分厚度的空乏層。
電容器（capacitor）111（C8）是以MIM電容器（capacitor）的形式形成，所述MIM電容器（capacitor）是藉由化學氣相沈積（Chemical Vapor Deposition，CVD）法將成為絕緣層的SiON膜沈積於下層的鋁配線109a上，其後，使TiN沈積於其上，進行圖案化而製成相對電極109b。電容器（capacitor）112（C9）連接於高電壓產生電路200的輸出端（Output），為了使耐受電壓大，而使用埋入氧化膜（BOX）102作為絕緣層，製成將一電極形成於SOI層107、將另一電極形成於矽基板101內的P阱層106而成的P+ 擴散層105，若預先選擇BOX的膜厚為100 nm至300 nm，則具有50 V以上的足夠高的耐受電壓。
圖5中示出5階的電荷泵電路作為一例，輸出輸入時鐘的高（High）位準（Vcc）的5倍的DC電壓。 若輸入為電源電壓VCC的時鐘信號，則N階的電荷泵電路中，其輸出電壓成為 Vout（N）＝VCC×N-Vf×2（N-1）・・・（1）。 此處，Vf為經二極體連接的MOSFET的閾值電壓。 如上所述，藉由準備適當階數的電荷泵電路，可使電源電壓VCC產生所需的高電壓（例如10 V至60 V）。
於圖5所示的電路中，各階的電位差Vdiff成為 Vdiff＝Vcc-2Vf・・・（2）， 因此僅可對各二極體D1～二極體D9的兩端子間施加VCC以下的電壓。 然而，於如通常的大型積體電路（Large Scale Integration，LSI）般在塊體（矽基板）形成MOSFET的情形時，由於如圖9所示般對後階的經二極體連接的場效應電晶體（field effect transistor，FET）的汲極接合部直接施加高電壓（例如30 V）（再者，對閘極（G）與源極（S）間施加閾值電壓（1.8 V）），因此為了使pn接合部能夠耐受該高電壓，必須採取使接合傾斜而緩和電場等措施，需要追加製程而變得複雜，並且導致MOSFET的面積增大。
與此相對，於本發明中，成為二極體的MOSFET如圖10所示般互相分離為埋入氧化膜（BOX）上的半導體層而形成，因此各階的二極體被完全分離，有可耐受電源電壓VCC的耐受電壓即可，即便為高電壓產生電路，亦可使用可於通常的電源電壓VCC下運行的MOSFET。 又，對電容器（capacitor）C1～電容器（capacitor）C8亦僅可施加VCC以下的電壓，因此可使用如圖7所示的MIM電容器（capacitor）111。 但由於對輸出電壓穩定用的電容器（capacitor）C9直接施加高電壓，因此必須確保電容器（capacitor）的耐受電壓。於本發明中，使用100 nm～300 nm厚度的BOX 102來確保充分的耐受電壓。
再者，於圖7所示的高電壓產生電路部200中，所輸出的高電壓被連接於光接收元件100a的pn接合電容器（capacitor）單側的端子（N+ 層103），因此亦可省略電容器（capacitor）C9。 如上所述，藉由將低雜質濃度的SOI基板與於SOI基板的半導體層中構成電荷泵電路的高電壓產生電路加以組合，而可製作於單一電源下製程或面積的增加亦得以抑制的高感度的近紅外感測器。
繼而，參照圖11的（A）～圖11的（D）～圖17對本發明的光感測器1000的第一實施形態的高電壓產生電路部200的製造步驟進行說明。 首先，如圖11的（A）所示，作為起始材料（Starting material），準備如下矽基板，所述矽基板於雜質濃度處於1×1012 /cm3 至1×1014 /cm3 的範圍內的N型磷摻雜的低濃度矽基板501上包括100 nm至300 nm的埋入氧化膜（BOX）502，且於其上包括膜厚處於10 nm至100 nm的範圍內的雜質濃度約為1×1015 /cm3 的硼摻雜的薄的矽層（SOI層）503。 此種規格的矽基板是藉由公知的智能切離（smart cut）法或貼合法所製造，由晶圓供應商所供給。
繼而，如圖11的（B）所示，藉由使用光阻的光微影術及以該光阻作為光罩的矽（Si）的乾式蝕刻將SOI層503圖案化，形成活性區域。 再者，圖中左側形成N通道MOSFET，右側形成P通道MOSFET。
繼而，如圖11的（C）所示，進行元件分離。使用作為周知的元件分離技術的淺溝槽隔離（Shallow Trench Isolation，STI），以元件分離氧化膜504填埋活性的SOI層503間。 繼而，如圖11的（D）所示，使用光微影術及以光阻作為光罩的離子佈植技術，於N通道MOSFET側的SOI層503a的上層摻雜硼（BF2 + )，於P通道MOSFET側的SOI層503b的上層摻雜磷（P+ ），以分別成為所需閾值的方式，於所需的摻雜量、能量下進行離子佈植。
繼而，如圖12的（E）所示，以藉由光微影術製成的光阻圖案505作為光罩，將硼（B+ ）佈植於下層的矽基板501，形成低濃度的P阱（well）層506。此時，由於僅對處於上層的SOI層503a、SOI層503b佈植少許硼，因此其雜質濃度幾乎不變。離子佈植後去除光阻圖案505。 繼而，如圖12的（F）所示，藉由熱氧化，於SOI層503a、SOI層503b的上層形成閘極氧化膜（矽氧化膜）507。
繼而，如圖12的（G）所示，藉由CVD（Chemical Vapor Deposition）使成為閘極電極的多晶矽沈積於表面整個面，藉由光微影術及以光阻作為光罩的乾式蝕刻，形成包含多晶矽的閘極電極508。 繼而，如圖12的（H）所示，為了形成與下層的矽基板501的觸點，而藉由光微影術及以光阻作為光罩的乾式蝕刻去除處於觸點部的元件分離氧化膜504及埋入氧化膜502，形成BOX窗。
繼而，如圖13的（I）所示，藉由通常的光微影術及以光阻作為光罩的硼（B+ ）的離子佈植，形成成為感測節點的P+ 層509。離子佈植後去除光阻。 繼而，如圖13的（J）所示，藉由光微影術及以閘極電極508作為光罩的離子佈植，於N通道MOSFET側形成佈植有砷（As）的源極/汲極n+ 層510，於P通道MOSFET側形成佈植有硼（BF2 ）的源極/汲極p+ 層511。再者，藉由利用周知的方法於閘極電極508形成側壁（SW），而於源極/汲極n+ 層的內側形成n- 層，於源極/汲極p+層的內側形成p-層，而可製成LDD類型的MOSFET。 為了包括感測節點p+ 層509在內的該等擴散層（源極/汲極n+ 層510及源極/汲極p+ 層511）中的雜質的活化，而於高溫（1,000℃左右）下在氮氣（N2 ）氛圍中進行10秒左右的熱處理（退火）。
繼而，如圖13的（K）所示，藉由CVD整面地沈積層間絕緣（矽氧化膜）512，為了使表面平坦而進行化學機械研磨（chemical-mechanical polish，CMP）。 其後，如圖13的（L）所示，藉由光微影術及以光阻作為光罩的乾式蝕刻，於層間絕緣膜形成元件間的電性連接用的觸點孔。
繼而，如圖14的（M）所示，為了以導電物將觸點內填埋，而藉由CVD積埋未圖示的位障金屬（Ti/TiN）、鎢（W），其後，藉由CMP去除層間絕緣膜512上部的W及Ti/TiN，形成金屬絕緣體（metal-insulator，MI）鎢插栓513。 繼而，如圖14的（N）所示，依序濺鍍Ti/TiN/Al-Cu/Ti/TiN，藉由光微影術及以光阻作為光罩的乾式蝕刻，形成M1配線514。此後，重複進行未圖示的絕緣膜的沈積、平坦化（CMP）、導孔形成、插栓埋入、配線層的形成圖案化，藉此可於層間絕緣膜512的上層形成多個M1配線514。
繼而，如圖15（O）所示，於在連接於M2鎢插栓516的第2層M2配線517上形成MIM電容器（capacitor）的情形時，於M2配線517的圖案化後，藉由CVD於M2配線517上沈積成為電容器（capacitor）的絕緣膜的SiON膜，其後，濺鍍成為電容器（capacitor）的相對電極的包含TiN的MIM電極519，並進行圖案化，藉此形成MIM電容器（capacitor）。
繼而，如圖16（P）所示，於整個面沈積M2-M3層絕緣膜520，於觸點孔內濺鍍M3鎢插栓，重複與圖14的（N）、圖15（O）所說明者同樣的製程，形成M3配線522，於鈍化膜523設置所需的開口，形成接合墊，藉此結束表面處理。
最後，為了使感測器可完全空乏化，而以最終晶圓厚度成為300 μm至700 μm的方式，研磨矽基板501的背面，藉由濕式蝕刻去除損傷層。其後，將磷離子佈植於背面，為了活化，從背面以雷射退火進行，其後，於矽基板501的背面形成n+ 層524。 再者，於第一實施形態中，高電壓產生電路200所使用的二極體（D1～D9）是對於圖13的（J）中所形成的N通道MOSFET，如圖10所示般將汲極（D）與閘極（G）連接而使用。
於本發明的第二實施形態中，如圖18所示，於埋入氧化膜（BOX）502上的半導體層即SOI層603形成隔著通道區域603a互相相接的第一區域603b與第二區域603c，於通道區域603a上包括隔著閘極氧化膜607形成的閘極電極608，第一區域603b與通道區域603a具有互相相同的導電型，第二區域603c與通道區域603a具有互不相同的導電型，將閘極電極608與第二區域603c連接，使用隔著通道區域603a的第一區域603b與第二區域603c作為二極體（D1～D9）。
如圖18所示的二極體與圖10所示的SOI-MOSFET的構造大致等同，圖11的（A）～圖11的（D）至圖17所說明的流程本身幾乎不變。 即，僅為圖11的（D）中於SOI層503a、SOI層503b這兩層中摻雜磷（P+ ），圖13的（J）中將右側的P通道MOSFET的源極（S）從p+ /p- 層變更為n+ /n- 層，於向源極及汲極進行離子佈植時，於閘極508的正中央以光阻作為光罩，如圖19所示般將砷（As+ ）與硼（BF2 + ）分開，即可製作如圖18所示的二極體。
圖20是表示對從背面向如圖7所示的光接收元件100a照射光時的相對於光波長的量子效率進行測定所獲得的結果的圖。再者，對pn接合施加的反向偏壓為30 V。 與非專利文獻1所示的感測器相比，可知本發明的感測器對於900 nm～1,000 nm的光波長的近紅外光可獲得非常高的量子效率。
繼而，關於電荷泵內的SOI構造所使用的三種二極體，對反向偏壓時的漏電流進行考察。 其原因在於：若漏電流增加，則電荷泵電路的升壓效果變差，為了升壓至所需的電壓，必須增加二極體與電容器（capacitor）的組的階數，會導致面積變大的異常。
圖21的（A）～圖21的（C）是將三種二極體的構造加以比較而表示者，（A）是專利文獻2所記載的二極體，（B）是將MOSFET進行二極體連接所構成者，於本發明的第一實施形態中使用（參照圖10），（C）是於本發明的第二實施形態中所使用者（參照圖18）。
（A）所示構造的二極體於構造及製程方面，箭頭所示的面容易受到製程損傷，並且也無法進行氧化以降低表面能階。因此，界面能階多，於反向偏壓時空乏層與該界面接觸，因此存在介由界面能階的表面複合電流流動而漏電流增加的缺陷。 （B）所示構造的二極體於通道區域上形成了閘極氧化膜，因此表面能階與（A）相比較少。然而，存在所謂閘極引發汲極漏電流（Gate Induced Drain Leakage，GIDL）導致反向偏壓時的漏電流增加的缺陷。 （C）所示構造的二極體中SOI的矽表面與氧化膜的界面中形成空乏層的部位為閘極氧化膜的部位，因此為良好的界面，界面能階少，因此介由能階的漏電流被抑制。 於施加反向偏壓時，n+ /n- /n部分雖然存在發生GIDL的可能性，但由於成為n+ /n- /n的構造，因此空乏層容易橫向擴展，可充分緩和橫向電場。因此，GIDL的產生量被充分抑制。
圖22是表示圖21的（A）～圖21的（C）所示的三個二極體構造中的反向偏壓與漏電流的關係的圖。 將反向偏壓設為-1.8 V，使用圖21的（C）所示的二極體，藉此漏電流成為測定極限以下，與圖21的（A）所示的二極體相比，可將漏電流減少約兩個數量級以上。
100:感測器電路部 100a:光接收元件 101:矽基板 102:BOX 103:N+ 層 104:N+ 擴散層 105:P+ 擴散層 106、506:P阱層 107、503、503a、503b、603:SOI層 108、508、608:閘極電極 109:金屬配線層 109a:鋁配線 109b:相對電極 110a、110b、110c:MOS電晶體 111:MIM電容器 112:BOX電容器 200:高電壓產生電路部 300:控制電路部 310:垂直移位暫存器 320:雜訊消除器 330:行ADC 340:水平移位暫存器 501:低濃度矽基板 502:埋入氧化膜 504:元件分離氧化膜 505:光阻圖案 507、607:閘極氧化膜 509:感測節點p+ 層 510:源極/汲極n+ 層 511:源極/汲極p+ 層 512:層間絕緣膜 513:M1鎢插栓 514:M1配線 515:M1-M2層間絕緣膜 516:M2鎢插栓 517:M2配線 518:MIM絕緣膜 519:MIM電極 520:M2-M3層間絕緣膜 521:M3鎢插栓 522:M3配線 523:鈍化膜 524:背面n+ 層 603a:通道區域 603b:第一區域 603c:第二區域 1000:光感測器 C1～C9:電容器 D1～D9:二極體 D:汲極 G:閘極 P:像素 S:源極 SW:側壁
圖1是表示以矽作為介質的光的波長與光吸收係數的關係的圖。 圖2是表示相對於各光波長的空乏層寬度與光吸收率的關係的圖。 圖3是以形成pn接合的矽基板的雜質濃度作為參數，表示反向偏壓與空乏層寬度的關係的圖。 圖4是以光波長作為參數，表示用以保持與可見光相同程度的感度的反向偏壓與基板的雜質濃度的關係的圖。 圖5是表示藉由使用電容器（condenser）與二極體將輸入信號切換為接通/斷開而實現的電荷泵電路的一例的圖。 圖6是表示本發明的第一實施形態的光感測器的結構的概略平面圖。 圖7是示意性表示圖6的A-A'截面的A-A'截面概略圖。 圖8是周知的輕摻雜汲極（lightly doped drain，LDD）構造的金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field effect transistor，MOSFET）的截面構造圖。 圖9是於塊體（矽基板）形成MOSFET的情形時的截面構造圖。 圖10是將埋入氧化膜（BOX）上的半導體層互相分離來形成MOSFET的情形時的截面構造圖。 圖11的（A）～圖11的（D）是本發明的第一實施形態的高電壓產生電路部的製造步驟圖(其一)。 圖12的（E）～圖12的（H）是本發明的第一實施形態的高電壓產生電路部的製造步驟圖(其二)。 圖13的（I）～圖13的（L）是本發明的第一實施形態的高電壓產生電路部的製造步驟圖(其三)。 圖14的（M）及圖14的（N）是本發明的第一實施形態的高電壓產生電路部的製造步驟圖(其四)。 圖15是本發明的第一實施形態的高電壓產生電路部的製造步驟圖(其五)。 圖16是本發明的第一實施形態的高電壓產生電路部的製造步驟圖(其六)。 圖17是本發明的第一實施形態的高電壓產生電路部的製造步驟圖(其七)。 圖18是本發明的第二實施形態的高電壓產生電路部所使用的二極體的截面結構圖。 圖19是圖18所示的二極體的製造步驟圖。 圖20是表示對從背面向光接收元件照射光時的相對於光波長的量子效率進行測定所獲得的結果的圖。 圖21的（A）～圖21的（C）是將三種二極體的構造加以比較而表示的圖。 圖22是表示圖21的（A）～圖21的（C）所示的三個二極體構造中的反向偏壓與漏電流的關係的圖。
100:感測器電路部
100a:光接收元件
101:矽基板
102:BOX
103:N+ 層
104:N+ 擴散層
105:P+ 擴散層
106:P阱層
107:SOI層
108:閘極電極
109:金屬配線層
109a:鋁配線
109b:相對電極
110a、110b、110c:MOS電晶體
111:MIM電容器
112:BOX電容器
200:高電壓產生電路部
1000:光感測器
C8、C9:電容器
D8、D9:二極體
P:像素

Claims (4)

  1. 一種半導體影像感測器，其特徵在於：包括 光接收元件，形成於絕緣層上矽基板的絕緣膜下的矽基板，並且沿著與所述矽基板的主面垂直的方向形成，且包括對近紅外光具有感度的pn接合二極體，所述絕緣層上矽基板包括所述矽基板、形成於該矽基板上的所述絕緣膜及形成於該絕緣膜上的半導體層； 高電壓產生電路，產生用來對所述pn接合二極體施加反向偏壓的施加電壓；及 埋入氧化物電容器，隔著所述絕緣膜，以所述半導體層作為第一電極，以形成於所述矽基板的擴散層作為第二電極， 所述第一電極連接於所述高電壓產生電路的輸出端， 所述矽基板的雜質濃度處於1×1012 /cm3 至1×1014 /cm3 的範圍內，膜厚處於300 μm至700 μm的範圍內，所述施加電壓處於10 V至60 V的範圍內。
  2. 如請求項1所述的半導體影像感測器，其中所述埋入氧化物電容器（capacitor）的所述絕緣膜的膜厚處於100 nm至300 nm的範圍內。
  3. 如請求項1或請求項2所述的半導體影像感測器，包括第一區域、第二區域及閘極電極，所述第一區域與第二區域形成於所述絕緣膜上的所述半導體層，隔著通道區域且與所述通道區域相接，所述閘極電極形成於所述通道區域上，所述第一區域與所述通道區域具有互相相同的導電型， 所述第二區域與所述通道區域具有互不相同的導電型， 將所述閘極電極與所述第二區域連接，使用隔著所述通道區域的所述第一區域與所述第二區域作為二極體，且以電荷泵電路作為所述高電壓產生電路，所述電荷泵電路將多個所述二極體串聯，向各二極體提供信號，輸出高電壓。
  4. 如請求項1至請求項3中任一項所述的半導體影像感測器，其中所述半導體層的雜質濃度處於1×1015 /cm3 至3×1018 /cm3 的範圍內，所述半導體層的膜厚處於10 nm至100 nm的範圍內。
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