TW202137492A - 記憶體裝置及記憶體裝置之製造方法 - Google Patents

記憶體裝置及記憶體裝置之製造方法 Download PDF

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Abstract

根據一實施方式，實施方式之記憶體裝置包含：第1晶片400，其包含絕緣層61及第1焊墊73；複數個記憶體部51，其等設置於絕緣層61之第1區域A1內，以第1間隔Dp1排列於與第1晶片400之表面平行之第1方向上；複數個第1標記部990，其等設置於絕緣層61之第2區域A2內，以第2間隔Dp2排列於第1方向上；第2晶片410，其於與第1晶片400之表面垂直之第2方向上與第1晶片400重疊，且包含連接於第1焊墊73之第2焊墊38；及電路CC，其設置於第2晶片410內。

Description

記憶體裝置及記憶體裝置之製造方法
本發明之實施方式係關於一種記憶體裝置及記憶體裝置之製造方法。
業界正在推進具有新穎構造之記憶體裝置之研究及開發。
本發明之實施方式謀求提高記憶體裝置之製程之可靠性。
實施方式之記憶體裝置包含：第1晶片，其包含第1絕緣層及第1焊墊；複數個記憶體部，其等設置於上述第1絕緣層之第1區域內，以第1間隔排列於與上述第1晶片之表面平行之第1方向上；複數個第1標記部，其等設置於上述第1絕緣層之第2區域內，以第2間隔排列於上述第1方向上；第2晶片，其於與上述第1晶片之表面垂直之第2方向上與上述第1晶片重疊，且包含連接於上述第1焊墊之第2焊墊；及電路，其設置於上述第2晶片內。
根據上述構成，可謀求提高記憶體裝置之製程之可靠性。
參照圖1至圖28，對實施方式之記憶體裝置及記憶體裝置之製造方法進行說明。
以下，參照圖式對本實施方式進行詳細說明。以下說明中，對具有相同功能及構成之要素附上相同符號。 又，以下各實施方式中，當無需將末尾附註了帶有用於區分之數字/英文之參照符號之構成要素(例如電路、配線、各種電壓及信號等)相互加以區分時，使用省略末尾之數字/英文之記載(參照符號)。
(1)第1實施方式 參照圖1至15，對第1實施方式之記憶體裝置及記憶體裝置之製造方法進行說明。
(1a)構成例 參照圖1至圖6，對第1實施方式之記憶體裝置之構成例進行說明。
＜電路構成＞ 圖1係表示本實施方式之記憶體裝置之構成例之方塊圖。
例如，本實施方式之記憶體裝置為磁性記憶體(例如磁疇壁記憶體)。
如圖1所示，本實施方式之磁疇壁記憶體(例如亦被稱為磁疇壁移位記憶體)1包含記憶胞陣列(亦被稱為記憶區域)100、列控制電路110、行控制電路120、寫入電路140、讀出電路150、移位電路160、I/O(Input-Output，輸入輸出)電路170、電壓產生電路180及控制電路190等。
記憶胞陣列100包含複數個磁性體51及複數條配線。各磁性體51連接於對應之1條以上之配線(例如字元線及位元線)。資料儲存於磁性體51內之記憶胞MC內。
列控制電路110控制記憶胞陣列100之複數列。對列控制電路110供給位址之解碼結果(列位址)。列控制電路110將基於位址之解碼結果之列(例如字元線)設定為選擇狀態。以下，經設定為選擇狀態之列(或字元線)被稱為選擇列(或選擇字元線)。選擇列以外之列被稱為非選擇列(或非選擇字元線)。 例如，列控制電路110具有多工器(字元線選擇電路)及字元線驅動器等。
行控制電路120控制記憶胞陣列100之複數行。對行控制電路120供給來自控制電路190之位址之解碼結果(行位址)。行控制電路120將基於位址之解碼結果所得之行(例如至少1條位元線)設定為選擇狀態。以下，經設定為選擇狀態之行(或位元線)被稱為選擇行(或選擇位元線)。選擇行以外之行被稱為非選擇行(或非選擇位元線)。 行控制電路120具有多工器(位元線選擇電路)、位元線驅動器等。
寫入電路(亦被稱為寫入控制電路或寫入驅動器)140進行用於寫入動作(資料寫入)之各種控制。寫入電路140於寫入動作時，向記憶胞陣列100供給由電流及(或)電壓形成之寫入脈衝。藉此，資料被寫入至記憶胞陣列100內(記憶胞內)。 例如，寫入電路140經由列控制電路110連接於記憶胞陣列100。 寫入電路140具有電壓源及(或)電流源、脈衝產生電路及鎖存電路等。
讀出電路(亦被稱為讀出控制電路或讀出驅動器)150進行用於讀出動作(資料讀出)之各種控制。讀出電路150於讀出動作時，向讀出脈衝(例如讀出電流)供給記憶胞陣列100。讀出電路150感測位元線BL之電位或電流值。基於該感測結果，讀出磁性體51內之資料。 例如，讀出電路150經由行控制電路120連接於記憶胞陣列100。 讀出電路150具有電壓源及(或)電流源、脈衝產生電路、鎖存電路及感測放大器電路等。
移位電路(亦被稱為移位控制電路或移位驅動器)160進行用於移位動作(資料移位)之各種控制。移位電路180於移位動作時向記憶胞陣列100供給用於使磁性體51內之磁疇壁(磁區)移動之脈衝(以下稱為移位脈衝)。 例如，移位電路160經由列控制電路110及行控制電路120連接於記憶胞陣列100。 移位電路160包含電壓源及(或)電流源、脈衝產生電路等。
再者，寫入電路140、讀出電路150及移位電路160不限於相互獨立之電路。例如，寫入電路、讀出電路及移位電路具有可相互利用之共通之構成要素，亦可作為1個綜合之電路配置於磁疇壁記憶體1內。
I/O電路(輸入輸出電路)170係用於收發各種信號之介面電路。 I/O電路170於寫入動作時，將來自外部裝置(控制器或主機裝置)2之資料DT作為寫入資料傳輸至寫入電路140。I/O電路170於讀出動作時，將從記憶胞陣列100輸出至讀出電路150之資料作為讀出資料傳輸至外部裝置2。I/O電路170將來自外部裝置2之位址ADR及指令CMD傳輸至控制電路190。I/O電路170於控制電路190與外部裝置2之間收發多種控制信號CNT。
電壓產生電路180使用從外部裝置2(或電源)提供之電源電壓，產生用於記憶胞陣列100之各種動作之電壓。例如，電壓產生電路180於寫入動作時，向寫入電路140輸出為了執行寫入動作而產生之多種電壓。電壓產生電路180於讀出動作時，將為了執行讀出動作而產生之多種電壓輸出至讀出電路150。電壓產生電路180於移位動作時，將為了執行移位動作而產生之多種電壓輸出至移位電路160。
控制電路(亦被稱為狀態機、定序器或內部控制器)190基於控制信號CNT、位址ADR及指令CMD，控制記憶體裝置1內之各電路之動作。 控制電路190例如具有指令解碼器、位址解碼器及鎖存電路等。
例如，指令CMD係表示磁疇壁記憶體1應執行之動作之信號。例如，位址ADR係表示記憶胞陣列100內之動作對象之1個以上之記憶胞(以下亦稱為選擇胞)之座標的信號。位址ADR包含選擇胞之列位址及行位址。例如，控制信號CNT係用以控制磁性記憶體1與外部裝置2之間之動作時序及磁性記憶體1內部之動作時序之信號。
圖2係表示本實施方式之磁疇壁記憶體中之記憶胞陣列之構成例的模式圖。
如圖2所示，本實施方式之磁疇壁記憶體中，於記憶胞陣列100內設置有複數個磁性體51。
磁性體51二維排列於基板(未圖示)內之記憶胞陣列100。各磁性體51於與基板之上表面(X-Y平面)垂直之方向(Z方向)上延伸。Z方向係與X-Y平面垂直之方向。Z方向與X方向及Y方向交叉。
複數條字元線WL及複數條位元線BL設置於記憶胞陣列100內。複數條字元線WL排列於Y方向。字元線WL於X方向上延伸。複數條位元線BL排列於X方向上。位元線BL於Y方向上延伸。位元線BL於Z方向上設置於字元線之上方。
磁性體51設置於字元線WL與位元線BL之間。磁性體51之一端連接於字元線WL。磁性體51之另一端連接於位元線BL。 排列於X方向之複數個磁性體51連接於相同字元線WL。排列於Y方向之複數個磁性體51連接於相同位元線BL。
例如，位元線BL與磁性體51之間連接有再生元件10及開關元件20。
再生元件10設置於磁性體51與開關元件20之間。再生元件10電連接於磁性體51及開關元件20。例如，再生元件10經由磁性層59連接於磁性體51。 再生元件10於磁疇壁記憶體1之讀出動作時，作為用於磁性體51內之資料讀出之元件(以下亦稱為讀出元件)發揮功能。
開關元件20設置於再生元件10與位元線BL之間。開關元件20電連接於再生元件10及位元線。
開關元件20被用於磁性體51與位元線BL之連接之控制。於開關元件20被設定為接通狀態之情形時，磁性體51電連接於位元線BL。於開關元件20被設定為斷開狀態之情形時，磁性體51與位元線BL電性分離。 例如，開關元件20之接通/斷開係藉由位元線BL與字元線WL之間之電位差之控制來控制。藉此，選擇記憶胞陣列100之複數個磁性體51中之動作對象之1個以上之磁性體。
導電層(配線)WRL於Z方向上設置於磁性層59之上方。導電層WRL例如於位元線BL與磁性層59之間之區域內於X方向上延伸。導電層WRL跨越複數個磁性層59。
導電層WRL係磁疇壁記憶體1之寫入動作時，用於磁場寫入方式之資料寫入之配線(以下亦稱為寫入配線)。於磁場寫入方式之寫入動作時，向寫入配線WRL供給寫入脈衝(以下亦稱為寫入電流)。藉由寫入電流於寫入配線WRL之周圍產生磁場。所產生之磁場被施加至磁性層59。根據所產生之磁場之方向，設定磁性層59及連接於磁性層59之磁性體51之磁化MM之方向。藉此，將資料寫入至磁性體51內。 磁場之方向根據寫入配線WRL內之寫入電流之流動方向而改變。因此，根據應寫入之資料，設定寫入配線WRL內之寫入電流之流動方向。
各磁性體51內設置有複數個記憶胞MC。複數個記憶胞MC於磁性體51內排列於Z方向。藉此，記憶胞MC三維排列於記憶胞陣列100內。
各記憶胞MC包含胞部(以下亦稱為記憶體部、資料保持部或胞區域)511。胞部511係以對應於記憶胞MC之方式設置於磁性體51內之區域(部分)。胞部511係可具有磁化MM之磁性區域(磁性部)。 於記憶胞MC保持有資料之情形時，胞部511具有磁化MM。記憶胞MC內所儲存之資料與胞部511之磁化MM之方向建立關聯。
磁性體51具有垂直磁各向異性或面內磁各向異性。胞部511之易磁化軸方向對應於磁性體51之磁各向異性。
以下，包含設置於磁性體51內之1個以上之記憶胞MC、再生元件10及開關元件20之構成被稱為記憶胞單元(或記憶胞串)。 ＜記憶胞單元＞ 圖3係表示本實施方式之磁疇壁記憶體之記憶胞單元之構造例的模式性俯瞰圖。圖4係表示本實施方式之磁疇壁記憶體之記憶胞單元之構造例的模式性剖視圖。
如圖3及圖4所示，磁性體51於Z方向上設置於基板(以下亦稱為基底層)79之上方。磁性體51包含磁性層(以下亦稱為磁疇壁移動層)。磁性體51係具有於Z方向上延伸之筒狀構造之磁性層。例如，磁性體51於與基板79之上表面平行之方向上，夾於2個絕緣體(未圖示)之間。再者，被筒狀磁性體51包圍之區域未嵌入絕緣體，可設置氣隙。
例如，磁性體51之材料包含選自由鈷(Co)、鐵(Fe)、鎳(Ni)、錳(Mn)、鉻(Cr)所組成之群中之至少1種元素、及選自由鉑(Pt)、鈀(Pd)、銥(Ir)、釕(Ru)、銠(Rh)所組成之群中之至少1種元素。作為更具體之例，磁性體51之材料為CoPt、CoCrPt、FePt、CoPd或FePd等。再者，磁性體51之材料不限於上述材料，可使用其他磁性材料。
磁性層59設置於Z方向上與磁性體51重疊之位置。例如，磁性層59具有從Z方向觀察時為圓形之平面形狀。但，磁性層59亦可具有四邊形之平面形狀。與基板79之表面平行之方向上之磁性層59的尺寸大於與基板79之表面平行之方向上之磁性體51的尺寸D3。
磁性層59連接於磁性體51。例如，磁性層59係連續於磁性體51之層。
磁性層59之磁化相應於磁性層51之磁化而變化。例如，磁性層59之磁化方向與直接連接於磁性層59之胞部511之磁化方向相同。直接連接於磁性層59之胞部511對應於記憶胞單元MU內之複數個記憶胞中位於最靠位元線側之記憶胞MCA。
記憶胞MCA於讀出動作時作為讀出胞發揮功能，於寫入動作時作為寫入胞發揮功能。讀出胞係用以於讀出動作時，保持來自讀出對象之記憶胞之資料之記憶胞。寫入胞係於寫入動作時，被暫時寫入資料之記憶胞。
於磁性層59上，設置有包含再生元件10及開關元件20之積層體。
再生元件10為磁阻效應元件。 磁阻效應元件10設置於Z方向上與磁性層59重疊之位置。例如，磁阻效應元件10配置於Z方向上不與磁性體51重疊之位置。磁阻效應元件10配置於磁性層59之Y方向上之一端側。 磁阻效應元件10電性連接於磁性層59。
例如，磁阻效應元件10包含2個磁性層11、12及非磁性層13。非磁性層13於Z方向上設置於2個磁性層11、12之間。2個磁性層11、12及非磁性層13形成磁隧道結(MTJ)。以下，包含磁隧道結之磁阻效應元件10被稱為MTJ元件。MTJ元件10之非磁性層13被稱為隧道勢壘層。
磁性層11、12係例如包含鈷、鐵及硼等之鐵磁性層。磁性層11、12可為單層膜，亦可為多層膜(例如人工晶格膜)。隧道勢壘層13係例如含有氧化鎂之絕緣膜。隧道勢壘層可為單層膜，亦可為多層膜。
例如，各磁性層11、12具有面內磁各向異性或垂直磁各向異性。 具有面內磁各向異性之磁性層11、12之易磁化軸方向實質上與磁性層之層面(膜面)平行。於該情形時，各磁性層11、12具有實質上與磁性層11、12之層面平行之磁化。具有面內磁各向異性之磁性層11、12之磁化方向與磁性層11、12之排列方向(Z方向)垂直。
具有垂直磁各向異性之磁性層11、12之易磁化軸方向實質上與磁性層之層面(膜面)垂直。於該情形時，各磁性層11、12具有實質上與磁性層11、12之層面垂直之磁化。具有垂直磁各向異性之磁性層11、12之磁化方向與磁性層11、12之排列方向(Z方向)平行。
磁性層11之磁化方向可變。磁性層12之磁化方向不變(固定狀態)。以下，磁化方向可變之磁性層11被稱為記憶層。以下，磁化方向不變(固定狀態)之磁性層12被稱為參照層。再者，記憶層11有時亦被稱為自由層、磁化自由層或磁化可變層。參照層12有時亦被稱為釘紮層、被釘紮層、磁化不變層或磁化固定層。
記憶層11之磁化方向與磁性層59之磁化方向相互連動地變化。例如，記憶層11之磁化方向與磁性層59之磁化方向相同。
再者，磁性層59亦可被用作MTJ元件10之記憶層。於該情形時，未配置磁性層11，非磁性層13以直接接觸於磁性層59之方式設置於磁性層59上。
本實施方式中，「參照層(磁性層)之磁化方向不變」或「參照層(磁性層)之磁化方向為固定狀態」，意指於對磁阻效應元件10供給記憶層之磁化方向改變之電流、電壓或磁性能量(例如磁場)之情形時，參照層之磁化方向於電流、電壓或磁性能量之供給前後不發生變化。
開關元件20於Z方向上設置於MTJ元件10之上方。 開關元件20例如經由接觸插塞CP1(或導電層)電性連接於MTJ元件10。開關元件20可不經由其他構件而直接連接於MTJ元件10。
開關元件20例如包含2個電極21、22及開關層23。開關層23設置於2個電極21、22間。電極21於Z方向上設置於接觸插塞CP1上。開關層23於Z方向上設置於電極21上。電極22於Z方向上設置於開關層23上。開關層23之材料係過渡金屬氧化物或硫屬化物化合物等。
開關元件20將記憶胞單元MU與位元線BL之電性連接切換。結果，能夠控制記憶胞單元MU之啟動/停用(選擇/非選擇)。
開關層23之電阻狀態相應於被供給之電流(或電壓)，而變化為高電阻狀態或低電阻狀態。 藉此，於向記憶胞單元MU供給開關元件20之閾值電流以上之電流(或閾值電壓以上之電壓)之情形時，開關元件20被設定為接通狀態(低電阻狀態、導通狀態)。開關元件20於向記憶胞單元MU供給未達開關元件20之閾值電流之電流之情形時，被設定為斷開狀態(高電阻狀態、非導通狀態)。
斷開狀態之開關元件20將記憶胞單元MU與位元線BL電性分離。 接通狀態之開關元件20能夠使電流於記憶胞MC內流動。接通狀態之開關元件20相應於位元線BL與字元線WL之間之電位差，向記憶胞單元MU供給從位元線BL側流向字元線WL側之電流、或從字元線WL側流向位元線BL側之電流。如此，開關元件20係能夠使電流於記憶胞單元MU中雙向流動之元件。
導電層70設置於磁性體51與基板79之間。導電層70設置於覆蓋基板79之上表面之絕緣層(未圖示)上。導電層70於X方向上延伸。再者，可將磁性層或導電層設置於導電層70與磁性體51之間。 導電層70被用作字元線WL。作為字元線WL之導電層70電性連接於列控制電路110。字元線WL之啟動/停用(選擇/非選擇)由列控制電路110控制。
導電層71於Z方向上設置於開關元件20之上方。導電層71經由接觸插塞CP2與開關元件20電性連接。導電層71於Y方向上延伸。 導電層71被用作位元線BL。作為位元線BL之導電層71電性連接於行控制電路120。位元線BL之啟動/停用(選擇/非選擇)由行控制電路120控制。
導電層75設置於磁性層59與位元線BL之間之絕緣層98內。導電層75於Y方向上與包含MTJ元件10及開關元件20之積層體相鄰。導電層75於X方向上延伸。 導電層75被用作寫入配線WRL。作為寫入配線之導電層75電性連接於列控制電路110及寫入電路140。寫入配線75之啟動/停用由列控制電路110控制。對寫入配線WRL之寫入電流PWR之供給由寫入電路140控制。
如圖3及圖4所示，於本實施方式之磁疇壁記憶體中，與基板79之上表面平行之方向(X方向或Y方向)上之磁性體51的尺寸(例如筒狀磁性層之直徑)沿著Z方向週期性地變化。磁性體51以Z方向上之特定之間隔(週期)縮窄。 本實施方式中，具有週期性之尺寸變化(週期性之縮窄)之構造被稱為縮窄構造。
以下，磁性體51之縮窄部分519被稱為凹部(或縮窄部)519。 包含凹部519之Z方向上之具有某種尺寸之範圍(區域)被稱為縮窄區域(或磁疇壁存在區域)。例如，縮窄區域係具有以凹部519為中心之某範圍之區域。再者，凹部519係具有某種尺寸DB之區域。因此，縮窄區域可被視作凹部519。
與基板之上表面平行之方向(X方向或Y方向)上之凹部519的尺寸(筒狀部之直徑)D1較縮窄區域AR1內之除凹部519以外之部分小。 尺寸D1係縮窄構造之磁性體51之X方向(或Y方向)上之最小尺寸。
磁性體51包含複數個部分511。1個部分511設置於排列在Z方向之2個凹部519間。部分511與凹部519相比，於與基板79之上表面相對平行之方向上朝向筒狀磁性體之外側突出。以下，部分511被稱為凸部511。 凸部511實質上與記憶胞MC之胞部對應。
凸部511設置於磁性體51之2個凹部519間之區域內。以下，2個凹部519間之區域(範圍)被稱為胞區域(磁化區域或磁疇壁移動區域)。
1個凸部511於Z方向上設置於2個凹部519間。凹部(縮窄區域)519實質上與於Z方向上相鄰之記憶胞MC之邊界部分對應。
凸部511於與基板79之上表面平行之方向(X方向或Y方向)上，具有尺寸(筒狀部之直徑)D2。凸部511之尺寸D2大於凹部519之尺寸D1。例如，尺寸D2係縮窄構造之磁性體51之X方向(或Y方向)上之最大尺寸。
凸部(胞區域)511之X方向(或Y方向)上之尺寸隨著從凸部511之中央部朝向凹部519側而逐漸減小。凹部519之磁性體(磁性層)之體積較凸部511之磁性體之體積小。
1個磁性體51內之各凸部(胞區域)511可具有磁化(磁區)。 例如，磁性體51具有垂直磁各向異性。筒狀磁性體51之膜面(層面)係沿著Z方向之方向。因此，具有垂直磁各向異性之磁性體51之易磁化軸方向與Z方向交叉。於磁性體51具有垂直磁各向異性之情形時，例如，將具有垂直磁各向異性之磁性層用於MTJ元件10之磁性層11、12。但，於該情形時，具有面內磁各向異性之磁性層可被用於MTJ元件10之磁性層11、12。
再者，磁性體51亦可具有面內磁各向異性。於該情形時，磁性體51之易磁化軸方向與Z方向平行。於磁性體51具有面內磁各向異性之情形時，例如將具有面內磁各向異性之磁性層用於MTJ元件10之磁性層11、12。但，於該情形時，亦可將具有垂直磁各向異性之磁性層用於MTJ元件10之磁性層11、12。
＜構造例＞ 圖5係表示本實施方式之磁性記憶體之構造例之剖視圖。圖5中表示本實施方式之磁疇壁記憶體之沿著Y方向之剖面(Y-Z剖面)。
圖6係表示本實施方式之磁性記憶體之構造例之頂視圖(俯視圖)。
如圖5所示，本實施方式之磁性記憶體具有2個晶片之貼合構造。
本實施方式中，將包含記憶胞陣列之晶片(以下亦稱為記憶胞陣列晶片)400貼合於包含記憶體控制電路CC之晶片(以下亦稱為記憶體控制電路晶片)410。
記憶胞陣列晶片400於Z方向上與記憶體控制電路晶片410重疊。
記憶體控制電路晶片410包含複數個場效應電晶體(以下亦簡稱為電晶體)TR。利用電晶體TR構成磁性記憶體1之除記憶胞陣列以外之各電路110～190。複數個電晶體TR設置於晶片410之區域(以下稱為電路區域)A5內。
各電晶體TR配置於半導體基板(例如矽基板)41內之工作區域AA內。工作區域AA係矽基板41內之由元件分離區域(絕緣層49)劃分之半導體區域。
某導電型之井區域45設置於工作區域AA內。電晶體TR設置於井區域45。
電晶體TR之閘極電極31介隔閘極絕緣層30設置於井區域45之上方。電晶體TR之源極/汲極區域32a、32b設置於井區域45內。2個源極/汲極區域32a、32b於與基板41之上表面平行之方向上隔著電晶體TR之通道區域。閘極電極31介隔閘極絕緣層30與通道區域對向。
電晶體TR之閘極電極31覆蓋於矽基板41上之層間絕緣層39。於層間絕緣層39內設置有複數個插塞34、36、導電層(配線)35及焊墊38。
插塞(觸點部)34設置於源極/汲極區域32(32a、32b)上。導電層(中間配線)35經由插塞34連接於源極/汲極區域32。插塞(觸點部)36設置於導電層35上。焊墊38經由插塞36連接於導電層35。
例如，記憶體控制電路晶片410包含設置有對準標記991之區域(以下稱為對準標記區域)A6。對準標記區域A6於與晶片410之表面平行之方向上，與電路區域A5相鄰。
記憶胞陣列晶片400於Z方向上設置於記憶體控制電路晶片410之上方。 記憶胞陣列晶片400包含上述(參照圖3及圖4)複數個記憶胞單元MU。
各記憶胞單元MU包含磁性層51。複數個磁性層51設置於絕緣層61內。
如圖5所示，設置有複數個記憶胞單元MU之區域(以下稱為記憶胞陣列區域)A1設置於記憶胞陣列晶片(以下亦稱為氧化鋁板)400內。
記憶胞陣列區域A1中，磁性體51設置於絕緣層61內之孔910內。例如，絕緣層61係氧化鋁層(例如多孔質氧化鋁層)61。以下，氧化鋁層61內之孔910被稱為氧化鋁孔910。
於氧化鋁孔910內，磁性體51設置於氧化鋁層61與絕緣層62之間。
磁性體51於Z方向上延伸。磁性體51具有筒狀形狀。磁性體51於Z方向上週期性地縮窄。磁性體51之與晶片表面平行之方向上之尺寸(磁性體51之直徑)沿著Z方向週期性地變化。
於記憶胞陣列區域A1內，複數個氧化鋁孔910(孔內之構件51、62)以特定之間距Dp1排列。間距Dp1係與晶片400表面(上表面)平行之方向(例如Y方向)上之2個氧化鋁孔910之中心間之間隔。
記憶胞單元MU之再生元件10及開關元件20設置於Z方向上之磁性體51與記憶體控制電路晶片410之間。再生元件10經由磁性層59連接於磁性體51。再生元件10經由開關元件20連接於配線71(位元線BL)。寫入配線75(WRL)設置於Z方向上之磁性層59與配線71之間。再生元件10、開關元件20、配線71、75由層間絕緣層69覆蓋。層間絕緣層69於Z方向上設置於氧化鋁層61與層間絕緣層39之間。 再生元件10、開關元件20、配線71、75設置於Z方向上之記憶胞MC之下方、及記憶體控制電路晶片410之上方。
複數個焊墊73設置於Z方向上之配線71之下方。焊墊73連接於記憶胞陣列晶片400內之配線(例如配線71)。複數個焊墊73設置於記憶胞陣列晶片400之第1面(以下亦稱為貼合面)側。
複數個焊墊73中之1個以上與記憶體控制電路晶片410之焊墊38直接接觸。記憶胞單元MU經由焊墊73連接於記憶體控制電路晶片410內之電晶體TR(電路)。
焊墊73、38作為用於貼合晶片400、410之焊墊(以下稱為貼合墊)發揮功能。例如，2個晶片400、410藉由焊墊38、73間及(或)絕緣層39、69間之共價鍵結而結合。
再者，複數個焊墊73中之1個以上可不連接於記憶胞陣列晶片400內之構成要素。複數個焊墊38中之1個以上亦可不連接於記憶體控制電路晶片410內之構成要素。 複數個焊墊78及配線(例如字元線)70設置於與設置有貼合墊73之面為相反側之面(記憶胞陣列晶片之第2面)側。層間絕緣層79覆蓋記憶胞陣列晶片400之第2面。 配線70連接於磁性體51。配線70由層間絕緣層79覆蓋。焊墊78作為用以將磁性記憶體與其他裝置連接之外部連接端子發揮功能。焊墊78電性連接於磁性記憶體內之配線(例如配線70)。
再者，可於記憶體控制電路晶片410設置外部連接端子(未圖示)。
本實施方式中，包含對準標記之區域(以下稱為對準標記區域)A2設置於記憶胞陣列晶片(氧化鋁板)400之端部。對準標記區域A2於Z方向上與記憶體控制電路晶片410之對準標記區域A6對向。
於對準標記區域A2內，在氧化鋁層61內設置有氧化鋁孔910A。例如，於對準標記區域A2中，在氧化鋁孔910A內設置有與記憶胞陣列區域A1之氧化鋁孔910內之構成構件51、62實質上相同之構件。 例如，於對準標記區域A2中，在Z方向上與構件51、62重疊之位置設置有導電層55。導電層55設置於記憶胞陣列晶片400之設置有貼合墊73之面側。
於對準標記區域A2之氧化鋁孔910A內設置有標記部(標記構件)990。例如，標記部990包含磁性體51、絕緣層62及導電層55。對準標記AM係使用1個以上之標記部990形成。
本實施方式中，使用記憶胞陣列晶片400之對準標記AM，進行記憶胞陣列晶片400形成時之某步驟中之構件間之對位(例如微影時之遮罩與基板之對位)。 使用記憶胞陣列晶片400之對準標記AM及記憶體控制電路晶片410之對準標記991，執行2個晶片(晶圓)貼合時之對位。
於對準標記區域A2內，複數個氧化鋁孔910A(孔910A內之構件51、62)以特定之間距Dp2排列。間距Dp2係與晶片400之表面(上表面)平行之方向(例如Y方向)上的2個氧化鋁孔910A之中心間之間隔。 例如，間距Dp2具有與間距Dp1相同之大小。但，間距D2亦可具有與間距D1不同之大小。
例如，於記憶胞陣列晶片400中，在記憶胞陣列區域A1與對準標記區域A2之間之區域A3內設置有1個以上之氧化鋁孔910X。
使用圖6，說明對準標記區域之構造。
圖6係表示本實施方式之磁性記憶體中之記憶胞陣列晶片(氧化鋁板)的構造例之頂視圖。圖6中示出記憶胞陣列晶片400之Z方向上之設置有氧化鋁孔910、910A之平面。
如圖6所示，於記憶胞陣列晶片400內設置有記憶胞陣列區域A1。
記憶胞單元MU之磁性體51設置於記憶胞陣列區域A1內。磁性體51設置於氧化鋁層61內之孔(氧化鋁孔)910內。
氧化鋁孔910及複數個磁性體51例如從Z方向觀察時以六方晶格排列之方式，排列於記憶胞陣列區域A1內。六方晶格排列係形成1個晶格之構成要素配置於六邊形之頂點及中心之佈局。
複數個氧化鋁孔910及複數個磁性體51以某間距Dp1規則地排列。例如，間距Dp1係從Z方向觀察晶片400時，於Y方向上相鄰之2個氧化鋁孔之中心間之間隔。 圖6中表示記憶胞陣列區域A1之Y方向上之氧化鋁孔(磁性體)之間距Dp1。但，關於記憶胞陣列區域A1內之複數個氧化鋁孔910，排列於X方向上之2個氧化鋁孔910之間距、及排列於相對於X-Y平面傾斜之方向上之2個氧化鋁孔910之間距分別被設定為特定之大小。
氧化鋁孔910於與X-Y面平行之方向上，具有尺寸Da(尺寸D1至尺寸D2之間之尺寸)。複數個氧化鋁孔910A具有實質上相同之尺寸Db。
對準標記區域A2以於與晶片400之上表面平行之方向上與記憶胞陣列區域A1相鄰之方式，設置於晶片400內。例如，對準標記區域A2包圍與晶片400之上表面平行之方向上之記憶胞陣列區域A1之四邊。對準標記區域A2係四邊形之環狀區域。
例如，對準標記區域A2設置於用於形成記憶胞陣列晶片(氧化鋁板)400之晶圓之切晶區域內。記憶胞陣列晶片400係藉由晶圓之切晶而從晶圓切下。
於對準標記區域A2內，複數個氧化鋁孔910A及複數個磁性體51與記憶胞陣列區域A1內之氧化鋁孔910及磁性體51同樣，例如從Z方向觀察時以六方晶格排列之方式排列。
於氧化鋁孔910A內設置有磁性體51及絕緣層62。氧化鋁孔910A內之構成構件與氧化鋁孔910內之構成構件實質上相同。但，於對準標記區域A2內，為了提高對準精度，可將導電層55設置於Z方向上與氧化鋁孔910A(磁性體51及絕緣層62)重疊之位置。
例如，導電層55、磁性體51及絕緣層62構成對準標記之標記部990。
複數個氧化鋁孔910A及複數個磁性體51以某間距Dp2(例如Dp2＝Dp1)規則地排列。例如，間距Dp2係從Z方向觀察晶片400時，於Y方向上相鄰之2個記憶孔之中心間之間隔。
例如，於從Z方向觀察之某位置上，平行於X-Y面之方向上之氧化鋁孔910A之尺寸Db與平行於X-Y面之方向上之氧化鋁孔910之尺寸Da相同。 複數個氧化鋁孔910A具有實質上相同之尺寸Db。
於圖6中，於對準標記區域A2中，示出Y方向上之氧化鋁孔(磁性體)之間距Dp2。但，關於對準標記區域A2內之複數個氧化鋁孔910A，排列於X方向上之2個氧化鋁孔910A之間距、及排列於相對於X-Y平面傾斜之方向上之2個氧化鋁孔910A之間距分別被設定為特定大小。
再者，於對準標記區域A2中，氧化鋁孔910A(嵌入構件51、62)間之間距Dp2可與氧化鋁孔910間之間距Dp1不同。氧化鋁孔910A之尺寸(嵌入構件51、62)Db可與氧化鋁孔910之尺寸Da不同。
對準標記AM由1個以上之標記構件(例如構成六方晶格排列之7個標記構件)990形成。
再者，於對準標記區域A2內，用於形成對準標記AM之除氧化鋁孔910A以外之複數個氧化鋁孔910B於區域A2內可不具有特定之間距而以無規之配置設置。複數個氧化鋁孔910B之尺寸亦可不具有均勻之尺寸。 結果，複數個氧化鋁孔910B內之各構件51B、62B以無規之排列設置於區域A2內。複數個構件51B、62B之尺寸不具有均勻之尺寸。
例如，區域(以下亦稱為中間區域)A3設置於記憶胞陣列區域A1與對準標記區域A2之間。中間區域A3於記憶胞陣列區域A1與對準標記區域A2之間包圍記憶胞陣列區域A1之周圍。
中間區域A3包含複數個氧化鋁孔910X。於氧化鋁孔910X內設置有磁性體51及絕緣層62。
中間區域A3之構造與記憶胞陣列區域A1之構造及對準標記區域A2構造不同。 於中間區域A3內，複數個氧化鋁孔910X不具有六方晶格排列，而以無規之配置設置。於中間區域A3內，氧化鋁孔910X不規則地排列。關於某氧化鋁孔910X與其他複數個氧化鋁孔910X之間之間隔(間距)，各間隔分別不同。
例如，氧化鋁孔910X內之構件(磁性體51及絕緣層62)不具有作為記憶體裝置1之構成要素之功能。以下，氧化鋁孔910X內之構件51、62亦被稱為虛設構件。
於中間區域A3內，平行於X-Y面之方向上之氧化鋁孔910X之尺寸可針對每個氧化鋁孔910X而不同。Z方向上之氧化鋁孔910X之尺寸(氧化鋁孔910X之深度)可針對每個氧化鋁孔910X而不同。
以下，以特定之間距排列有孔之區域A1、A2亦被稱為規則排列區域。不規則地排列有孔之區域A3亦被稱為不規則排列區域(或自由排列區域)。
本實施方式之磁疇壁記憶體中，於對準標記區域A2內，以特定之間距且規則之排列設置有用於形成對準標記之構件(標記部)。標記部設置於藉由陽極氧化形成之氧化鋁層之孔內。
再者，本實施方式之磁疇壁記憶體之動作係利用周知之技術執行。 例如，於磁疇壁記憶體之讀出程序中，藉由移位動作將作為資料之讀出對象之記憶胞之資料移位至讀出胞。移位至讀出胞之資料由再生元件(MTJ元件)10讀出。 例如，於磁疇壁記憶體之寫入程序中，向寫入配線供給於相應於寫入資料之方向上流動之寫入電流。利用從寫入配線產生之磁場，向寫入胞內寫入資料。寫入至寫入胞內之資料藉由移位動作移位至資料寫入對象之記憶胞。
(1b)製造方法 參照圖7至圖15，說明本實施方式之磁疇壁記憶體之製造方法。
圖7係用以說明本實施方式之磁性記憶體之製造方法之一步驟的圖。
如圖7所示，於第1矽基板40(矽晶圓9)上形成鋁層60。例如，鋁層60之膜厚為大致數μm至數百μm左右。較佳為將鋁之純度為99.90%以上之高純度鋁用於鋁層60。
鋁層60係例如使用濺鍍法、鍍覆法、CVD(Chemical Vapor Deposition，化學氣相沈積)法，對矽基板40貼合鋁層(鋁基板、鋁箔)等而形成。
於圖7之例中，鋁層60直接與矽基板40相接。但，於鋁層60與矽基板40之間可形成其他材料之膜(例如絕緣層)。於該情形時，鋁層60形成於覆蓋矽基板40之絕緣層上。
圖8及圖9係用以說明本實施方式之磁性記憶體之製造方法之一步驟的圖。圖8係用以說明本實施方式之磁性記憶體之製造方法之一步驟的模式性剖視步驟圖。圖9係與圖8之步驟對應之模式性頂視圖(俯視圖)。
如圖8所示，藉由微影(例如光微影)，於Z方向上之鋁層60之表面(上表面)上形成抗蝕劑遮罩90。抗蝕劑遮罩90具有用於形成針對鋁層60之陽極氧化之反應起點之複數個圖案(開口部)901。
如圖9所示，抗蝕劑遮罩90之複數個圖案901較理想的是以六方晶格排列(六方最密配置)佈局。各圖案901具有孔圖案。孔圖案901從Z方向觀察時，具有圓形(橢圓形)之平面形狀。
孔圖案901之間距DP為數十nm至數百nm左右。間距DP表示Y方向上之2個圖案800之中心之間隔。
例如，孔圖案901形成於記憶胞陣列區域A1及對準標記區域(晶圓9之切晶區域)A2內。例如，於記憶胞陣列區域A1與對準標記區域A2之間之區域A3內，未形成孔圖案901。又，於對準標記區域A2內之供配置對準標記之區域以外，可不形成孔圖案901。
再者，較理想的是，於微影之前，藉由CMP(Chemical Mechanical Polishing)等平坦化處理使鋁層60之上表面平坦化。
將具有孔圖案901之抗蝕劑遮罩90用作遮罩，藉由乾式蝕刻或濕式蝕刻對鋁層60之上表面進行蝕刻。
藉此，於鋁層60之上表面形成凹槽900。凹槽900之深度(與基板40之表面垂直之方向之尺寸)Dz例如為數nm至數十nm左右。
藉由蝕刻而形成之凹槽900成為鋁層60之陽極氧化之反應起點。 如此，於本實施方式中，用於實施鋁層60之陽極氧化之反應起點900形成於記憶胞陣列區域A1及對準標記區域(切晶區域)A2內。
圖10係用以說明本實施方式之磁性記憶體之製造方法之一步驟的模式性剖視步驟圖。
如圖10所示，對鋁層執行陽極氧化。
鋁層及矽基板40浸漬於陽極氧化裝置內之電解質溶液(硫酸、草酸、磷酸等)891內。 於電解質溶液891中，將矽基板40設定為陽極。用於陽極氧化之電壓(以下稱為陽極氧化電壓)V1從電壓電路899被施加至矽基板40。
藉此，藉由鋁層之氧化，於矽基板40上方形成氧化鋁層(aluminum oxide layer)61。
藉由陽極氧化電壓V1之精確化，以與預先形成之反應起點(凹槽)900之凹坑實質上相同之間距Dp1、Dp2，於氧化鋁層61(或鋁層60)內形成沿與矽基板40之上表面垂直之方向(Z方向)延伸之孔(氧化鋁孔)910、910A。
於對鋁層之陽極氧化中，陽極氧化電壓V1之大小可週期性地(以特定之時間間隔)調變。藉此，相應於陽極氧化電壓V1之大小，氧化鋁孔910、910A產生週期性之縮窄部(凹部)519。結果，可形成具有縮窄構造之氧化鋁孔910、910A。氧化鋁孔910具有球形空間於Z方向上相連之構造。
又，藉由陽極氧化之時間調整，可將氧化鋁孔910之深度(Z方向上之尺寸)調整為所期望之大小。藉此，可使未反應之鋁層60A殘存於氧化鋁孔910、910A之下部。 例如，鋁層60A有時形成於矽基板40上之絕緣層上。由於鋁層60A殘存，故即便於矽基板40與鋁層60A之間存在絕緣層，亦可藉由將鋁層用作電極，而經由未反應之鋁層60A向從基板之外周部至基板之中心部為止之鋁層供給陽極氧化電壓V1。
於藉由陽極氧化形成於Z方向上延伸之氧化鋁孔910、910A之情形時，氧化鋁勢壘層619形成於氧化鋁孔910、910A之底部。
如此，藉由針對鋁層之陽極氧化中之反應起點之形成及陽極氧化電壓之控制，而控制所形成之氧化鋁孔之形狀。 因此，於記憶胞陣列區域A1及對準標記區域A2中，形成具有規則排列(例如特定之間距Dp1、Dp2)之複數個氧化鋁孔910、910A。
例如，於中間區域A3內，氧化鋁孔910X與氧化鋁孔910同時形成。氧化鋁孔910X無反應起點(凹槽)900，而形成於氧化鋁層61內。 因此，中間區域A3內之氧化鋁孔910X與區域A1、A2內之氧化鋁孔910不同，以無規之排列形成於區域A3內。又，於中間區域A3內之複數個氧化鋁孔910X中，氧化鋁孔910X之深度有時不均勻。
圖11係用以說明本實施方式之磁性記憶體之製造方法之一步驟的模式性剖視步驟圖。
如圖11所示，於記憶胞陣列區域A1及對準標記區域A2中，使用CVD法或ALD(Atomic layer deposition，原子層沈積)法於氧化鋁孔910、910A內形成磁性體(磁性層)51。例如，所形成之磁性體51於氧化鋁孔910、910A內具有筒狀構造。
所形成之磁性體51具有依存於氧化鋁孔910、910A之形狀之構造。 如上所述，於氧化鋁孔910、910A具有週期性之縮窄部之情形時，磁性體51具有週期性地縮窄之構造。磁性體51以Z方向上之某間隔具有縮窄部(凹部)519。於磁性體51中，向磁性體51之外周側突出之凸部511設置於排列在Z方向之凹部519間。如此，於縮窄構造之磁性體51中，凸部511與凹部519以於Z方向上交替排列之方式形成於氧化鋁孔910、910A內。
藉由CVD法、ALD法或塗佈法等將絕緣體(例如氧化矽層)62嵌入筒狀磁性層51之空隙內。
於中間區域A3內，磁性體及絕緣體藉由與區域A1、A2內之磁性體51及絕緣層62之形成共通之步驟，形成於氧化鋁孔(未圖示)內。於中間區域A3中，複數個磁性體(及絕緣體)以不規則之間距排列。中間區域A3內之複數個磁性體51之形狀形成得不均勻。
例如，於對準標記區域A2內，氧化鋁孔910內之磁性體51之上部藉由蝕刻而去除。藉此，於區域A2內之氧化鋁層61之上表面形成凹槽。於磁性體51之上方之凹槽內形成導電層(例如金屬層)55。
圖12係用以說明本實施方式之磁性記憶體之製造方法之一步驟的模式性剖視步驟圖。
如圖12所示，利用周知之技術，於氧化鋁層61之第1面之上方形成記憶胞單元之構成元件10、20、59、複數條配線71、75及層間絕緣膜68等。
例如，利用周知之技術，於氧化鋁層61之上表面上形成複數個磁性層59。各磁性層59連接於對應之磁性體51。於磁性層59之上方形成寫入配線75。
再生元件(例如MTJ元件)10於Z方向上形成於磁性層59之上表面上。開關元件20於Z方向上形成於再生元件10上。
位元線71以連接於開關元件20之方式形成於氧化鋁層61之上方。複數個焊墊(例如貼合墊)73形成於位元線71之上方。
為了實現構成元件10、20、59、71、75之各構件之圖案化，而執行微影(例如光微影)。本實施方式中，用於該微影之遮罩與基板40(晶圓9)之對位係使用於陽極氧化時形成之對準標記AM來執行。
圖13係用以說明本實施方式之磁性記憶體之製造方法之一步驟的模式性剖視步驟圖。
如圖13所示，利用周知之技術，於第2矽基板41(晶圓9A)之電路區域A5內形成記憶體控制電路(CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)電路)CC。例如，於矽基板41之工作區域AA(井區域45)上形成電晶體TR之閘極絕緣層30及閘極電極31。於井區域45內形成電晶體TR之源極/汲極區域32。 於覆蓋電晶體TR之層間絕緣膜39內形成插塞36及配線。 於第2矽基板41之上表面之上方形成焊墊38。
例如，於矽基板41(晶圓)之對準標記區域(切晶區域)A6內形成對準標記991。
再者，用於形成記憶體控制電路CC之處理可與用於形成記憶胞陣列100之處理同時執行，亦可於用於形成記憶胞陣列100之處理之前或之後形成。
將2個矽基板40、41貼合。使2個矽基板(矽晶圓)40、41之上表面(以下稱為貼合面)彼此接著。
於矽基板40、41貼合時，以其中一個矽基板40之焊墊(例如貼合墊)73與另一個矽基板41之焊墊(例如貼合墊)38對向之方式，將其中一個矽基板40與另一個矽基板41貼合。 例如，以於Z方向上矽基板41位於矽基板40之下方之方式，將貼合墊73接著於貼合墊38。2個矽基板40、41藉由於焊墊73、38間產生之共價鍵結(及層間絕緣層68、39間產生之共價鍵結)而結合。
例如，於本實施方式中，矽基板40、41貼合時之矽基板40、41間之對位係使用設置於氧化鋁層61內之對準標記AM與矽基板41內之對準標記991來執行。
圖14係用以說明本實施方式之磁性記憶體之製造方法之一步驟的模式性剖視步驟圖。
如圖14所示，已貼合之2個矽基板40、41之上部側(此處為第1矽基板40之背面側)之矽係使用如背面研磨之研磨技術被去除。藉此，未反應之鋁層60A露出。矽基板(晶圓)41支持形成得較薄之基板40。
藉由蝕刻(例如濕式蝕刻)去除未反應之鋁層60A。藉此，Z方向上之磁性體51之上方之氧化鋁勢壘層619(氧化鋁孔910之底部)露出。
圖15係用以說明本實施方式之磁性記憶體之製造方法之一步驟的模式性剖視步驟圖。
如圖15所示，例如藉由使用磷酸之濕式蝕刻，對露出之氧化鋁勢壘層619進行蝕刻。藉此，氧化鋁孔910、910A內之磁性體51露出。
圖16係用以說明本實施方式之磁性記憶體之製造方法之一步驟的模式性剖視步驟圖。
如圖16所示，對磁性體51及絕緣層62執行利用CMP之平坦化處理。此時，將氧化鋁層61用於終止層，對磁性體51與絕緣層62進行研磨。
之後，如圖5所示，以連接於磁性層51之方式，利用周知之技術形成電極、元件、配線及焊墊等磁性記憶體之構成構件。例如，以連接於磁性體51之方式，於氧化鋁層61之第2面上形成沿X方向延伸之配線(例如字元線WL)。以覆蓋配線70之方式，於氧化鋁層61上形成層間絕緣層79。於層間絕緣層79內形成複數個焊墊(外部連接端子)78。焊墊78連接於層間絕緣層68、79內之配線70、71、75等。
於形成配線70及焊墊78時，記憶胞陣列晶片400之對準標記AM亦可用於微影之遮罩與晶圓之對位。
藉此，本實施方式之磁疇壁記憶體1使記憶體控制電路晶片(晶圓)41形成為支持基板。
之後，藉由晶圓之切晶將本實施方式之磁疇壁記憶體1晶片化。此時，亦有如下情形：切晶區域內之對準標記區域A2之對準標記之一部分或全部被切斷，對準標記被從磁疇壁記憶體之晶片去除。
以如上方式，完成本實施方式之磁性記憶體。
(c)總結 本實施方式中，磁性記憶體具有將2個晶片貼合而成之構造。 本實施方式中，於對用於形成記憶胞陣列晶片之矽基板(晶圓)進行背面研磨步驟之後執行之複數個步驟中，用於形成記憶體控制電路晶片之基板成為對經背面研磨之記憶胞陣列晶片進行支持之支持基板。 因此，本實施方式中，即便將大口徑之晶圓用於基板時，亦不會發生基板之操作問題。
本實施方式之磁性記憶體中，作為記憶體部之磁性體51設置於絕緣層61內所形成之孔910內。孔910係藉由針對鋁層之陽極氧化而形成。 本實施方式之磁性記憶體中，於用於形成磁性記憶體之各種步驟中，使用對準標記AM。
一般之對準標記係藉由如下方式形成，即，使用乾式蝕刻將於針對基板(晶圓)表面之微影步驟之同時形成之抗蝕劑圖案轉印至基板。 另一方面，於對晶圓上之鋁層執行用於形成孔之陽極氧化之情形時，例如，即便使用某種材料於執行陽極氧化前於鋁層60之表面形成對準標記，亦會因於陽極氧化時，對準標記附近之鋁變化為氧化鋁時之體積膨脹，而導致對準標記之形狀變形。因此，經過陽極氧化步驟後之對準標記之使用不佳。
較理想的是，於用於形成鋁層內之陽極氧化之反應起點(凹槽)之步驟(例如抗蝕劑遮罩之光微影步驟)中，形成用於微影步驟之對準標記。
本實施方式中，形成對準標記AM之構件設置於藉由陽極氧化而形成之層61之孔910A內。 本實施方式中，如圖6、圖8至圖12所示，形成有對準標記AM之區域A2與未形成有對準標記AM之區域A3分開形成於記憶胞陣列晶片內。對準標記AM之圖案990係例如使用與用於形成記憶體部(例如磁性體)之孔圖案相同之孔圖案形成。
本實施方式中，對準標記AM於對準標記區域A2內包含六方晶格排列之複數個孔910A內之標記部990。
於對準標記區域A2內，藉由陽極氧化，與用於形成記憶體部之氧化鋁孔(孔圖案)910同樣，為了配置對準標記AM而形成經排列控制之氧化鋁孔910A。
於未配置有對準標記(及記憶胞單元)之區域A3內，未形成具有特定排列之氧化鋁孔。例如，於區域A3內，複數個氧化鋁孔910X以未經排列控制之狀態(自然排列狀態)形成於氧化鋁層61內。
於該情形時，根據本實施方式，於複數個區域A2、A3(及區域A1)中產生鋁之陽極氧化，因此能夠防止由體積膨脹所致之對準標記之變形。
本實施方式中，藉由檢測以上述方式形成之對準標記，能夠藉由微影，於Z方向上之與記憶胞陣列區域內之氧化鋁孔之位置重疊之位置形成開關元件及再生元件(寫入元件或讀出元件)等構成要素。
根據本實施方式，當藉由微影於晶片貼合面之相反面形成連接於磁性層之電極時，陽極氧化所使用之鋁層不存在於晶片貼合面之相反面，而變化為能夠讓用於對準之照明光透過之氧化鋁層。
因此，於本實施方式中，可從晶片貼合面之相反面側檢測所形成之對準標記。結果，可藉由使用氧化鋁孔內之標記部進行對位之微影，而於晶片貼合面之相反面側形成電極。
如上所述，本實施方式中，未產生對準標記之形狀之變化。結果，根據本實施方式，磁性記憶體之製程中之對位精度提高。
再者，不僅對準標記可藉由與對準標記之形成實質上相同之處理形成，例如用於測定陽極氧化步驟之後執行之與微影層之間之重疊(overlay)之標記等亦可藉由與對準標記之形成實質上相同之處理形成。
當藉由陽極氧化而氧化之層之膜厚變厚時，於氧化鋁孔較深之部分(Z方向上之反應起點之相反側之部分)有孔形成時失去直進性之情形。因此，有氧化鋁孔之排列經控制之區域A2與氧化鋁孔之排列未經控制之區域A3之邊界不明確之擔憂。
本實施方式中，於對準標記區域(規則排列區域)A2與區域(自然排列區域)A3之邊界相對明確之氧化鋁孔之表面側(貼合面側、反應起點之形成面側)，可嵌入與氧化鋁不同之材料(例如金屬般具有相對較高之反射率之材料)。 藉此，於本實施方式中，能夠實現更高精度之對位。
如上所述，可提高本實施方式之記憶體裝置及記憶體裝置之製造方法、製程之可靠性。本實施方式之記憶體裝置及記憶體裝置之製造方法可提高所形成之裝置之製造良率。
(2)第2實施方式 參照圖17至25，對第2實施方式之記憶體裝置及記憶體裝置之製造方法進行說明。
(2a)構造例 圖17係表示本實施方式之記憶體裝置之構成例之方塊圖。
本實施方式之記憶體裝置係半導體記憶體。
如圖17所示，本實施方式之半導體記憶體包含記憶胞陣列100A及記憶體控制電路(CMOS電路)CCA。
本實施方式中，半導體記憶體裝置為DRAM(Dynamic random access memory，動態隨機存取記憶體)。
本實施方式之DRAM1A中，記憶胞陣列100A之構成與第1實施方式之磁疇壁記憶體之記憶胞陣列之構成不同。
記憶胞陣列100A包含複數個記憶胞MCA、複數條字元線WL及複數條位元線BL。各記憶胞MCA連接於至少1條字元線WL及至少1條位元線BL。記憶胞MCA可儲存1位元以上之資料。 DRAM1A之各記憶胞MC包含場效應電晶體(以下亦稱為胞電晶體)、及電容元件(以下亦稱為胞電容器)。
本實施方式之DRAM1A包含列控制電路110、行控制電路120、讀出/寫入電路145及I/O電路170、以及控制電路190等作為記憶體控制電路(CMOS電路)CCA。
與第1實施方式實質上相同，列控制電路110及行控制電路根據位址ADR而進行記憶胞陣列100A之列(例如字元線)及行之控制。藉此，執行字元線WL之選擇及非選擇(啟動/停用)、位元線BL之選擇及非選擇(啟動/停用)、針對字元線WL及位元線B之電壓供給等。
讀出/寫入電路145進行對記憶胞陣列100A之資料寫入(寫入動作)、及從記憶胞陣列100A之資料讀出(讀出動作)。於資料寫入時，讀出/寫入電路145經由行控制電路120將與寫入資料相應之信號(電壓或電流)發送至記憶胞陣列100A。於資料讀出時，讀出/寫入電路145經由行控制電路120從記憶胞陣列100A接收與被稱為讀出資料相應之信號(電壓或電流)。再者，用於資料寫入之電路與用於資料讀出之電路可相互獨立地設置於DRAM1A內。
I/O電路(輸入輸出電路)170接收來自外部裝置(例如處理器)2之指令CMD、位址ADR、資料(例如寫入資料)DT及複數個控制信號CNT等。I/O電路170將控制信號CNT及資料(例如讀出資料)DT發送至DRAM1A之外部。
控制電路190基於指令CMD及控制信號CNT，相應於DRAM1A應執行之動作而進行其他電路110、120、145、170之控制。於記憶體裝置1A為DRAM之情形時，控制電路190除控制及執行資料寫入及資料讀出以外，還控制及執行記憶胞陣列100A內之資料之更新(更新動作)。
例如，控制電路190以與時脈信號CLK同步之時序進行電路110～170之控制。其結果，資料寫入及資料讀出以與時脈信號CLK同步之時序執行。時脈信號CLK係於DRAM1A之內部產生，或自外部裝置2供給。
再者，DRAM1A可進一步包含更新控制電路、時脈產生電路及內部電壓產生電路等。
＜記憶胞陣列＞ 圖18係用以說明本實施方式之記憶體裝置之記憶胞陣列之構成例的等效電路圖。 如上所述，記憶胞陣列100A包含複數個記憶胞MCd。 複數個記憶胞MCd呈矩陣狀配置於記憶胞陣列100A之X-Y平面內。
記憶胞MCd之一端子(一端)連接於位元線BL。 記憶胞MCd之另一端子(另一端)連接於板線(板狀電極)PL。 記憶胞MCd之控制端子連接於字元線WL。
排列於X方向之複數個記憶胞MCA共通連接於某字元線WL。排列於Y方向之複數個記憶胞MCA共通連接於某位元線BL。某控制單位之複數個記憶胞MCA連接於共通之板線PL。
如上所述，記憶胞MCd包含胞電容器80及胞電晶體81。 胞電容器80保持與1位元以上之資料建立關聯之電荷量。胞電容器80作為記憶胞MC之記憶體元件發揮功能。 胞電晶體81對記憶胞MCd與位元線BL之連接進行切換。胞電晶體81作為記憶胞MCd之選擇元件發揮功能。
胞電晶體81之一端子(一源極/汲極)作為記憶胞MCd之端子連接於位元線BL。 胞電晶體81之另一端子(另一個源極/汲極)經由節點ND連接於胞電容器80之一端子(一端)。
胞電容器80之另一端子(另一端)作為記憶胞MCd之端子連接於板線PL。 胞電晶體81之閘極連接於字元線WL。胞電晶體81之閘極成為記憶胞MCd之控制端子。
圖19係表示本實施方式之DRAM中之記憶胞之構造例之俯瞰圖。
如圖19所示，於本實施方式中，胞電晶體81於Z方向上與胞電容器80重疊。Z方向係與X-Y平面垂直之方向。Z方向與X方向及Y方向交叉。
胞電容器80至少包含2個電極801、803及絕緣層802。絕緣層(以下亦稱為電容器絕緣層)802設置於2個電極(以下亦稱為電容器電極)801、803間。
一電容器電極801電性連接於板線PL。另一電容器電極801連接於胞電晶體81之源極/汲極。電容器電極803與板線PL之間設置有電容器絕緣層802及電容器電極801。因此，電容器電極803不與板線PL直接接觸。
胞電晶體81至少包含半導體層810、閘極絕緣層811及閘極電極812。半導體層(以下亦稱為通道層、主體部)810具有於Z方向上延伸之柱狀構造。閘極電極812介隔閘極絕緣層811與柱狀之半導體層810之側面對向。閘極絕緣層811設置於半導體層810之側面與閘極電極812之間。
胞電晶體81之通道區域設置於半導體層810內。胞電晶體81之2個源極/汲極區域設置於半導體層810內。以下，柱狀之半導體層810亦被稱為半導體柱(或通道柱)。
本實施方式中，胞電晶體81為垂直型電晶體。
2個源極/汲極區域中之其中一個設置於Z方向上之半導體層810之一端(上部)側，2個源極/汲極區域中之另一個設置於Z方向上之半導體層810之另一端(底部)側。垂直型電晶體81之2個源極/汲極排列於Z方向。2個源極/汲極區域中之其中一個於Z方向上，配置於2個源極/汲極區域中之另一個之上方。 胞電晶體81之上部側之源極/汲極區域連接於位元線BL。胞電晶體81之下部側之源極/汲極區域連接於電容器電極803。
如此，垂直型胞電晶體81之電流路徑沿著Z方向。胞電晶體81使電流於Z方向上流動。
本實施方式中，胞電晶體81具有GAA(Gate all around，閘極環繞)構造之閘極構造。關於GAA構造之胞電晶體81，閘極電極812與半導體層810內之通道區域之側面整體重疊。閘極電極812介隔閘極絕緣層811，呈圓環狀覆蓋通道區域之側面(沿著Z方向之面)。藉此，胞電晶體81具有較高之閘極靜電控制力。
本實施方式中，胞電容器80設置於氧化鋁層61之氧化鋁孔內。
＜構造例＞ 圖20係表示本實施方式之DRAM之構造例之剖視圖。圖20中示出DRAM1d之沿著Y方向之剖面(Y-Z平面)。
如圖20所示，本實施方式之DRAM1A與第1實施方式之磁性記憶體同樣，具有複數個晶片400A、410之貼合構造。 記憶胞陣列晶片400A藉由設置於記憶胞陣列晶片400A內之焊墊73與設置於記憶體控制電路晶片410之焊墊38而電性連接於記憶體控制電路CCA。
與第1實施方式同樣，記憶體控制電路CCA設置於矽基板41上。記憶胞陣列晶片400A於Z方向上設置於記憶體控制電路晶片410A之上方。
記憶胞陣列晶片400A包含氧化鋁層61。氧化鋁層61於Z方向上與基板(記憶體控制晶片)重疊。
胞電容器80設置於氧化鋁層61內。胞電晶體81於Z方向上，設置於氧化鋁層61之下方。胞電晶體81於Z方向上配置於胞電容器80與記憶體控制電路CCA之間。
氧化鋁層61具有複數個氧化鋁孔911、911A。本實施方式中，氧化鋁孔911、911A從X方向(或Y方向)觀察時具有四邊形之剖面構造。但，於本實施方式中，氧化鋁孔911、911A與第1實施方式同樣，可具有縮窄構造。
與上述第1實施方式所示之例(例如參照圖6)同樣，複數個記憶胞MCd利用六方晶格排列之佈局(圖案)，排列於記憶胞陣列100A之X-Y平面內。關於六方晶格排列之1個單位內所包含之7個記憶胞MCd之佈局，6個記憶胞MCd分別配置於六邊形之頂點，剩餘1個記憶胞MCd配置於六邊形之中央。 胞電容器80(氧化鋁孔911)以六方晶格排列之佈局排列於氧化鋁層(氧化鋁板)61內。
再者，關於六方晶格排列之複數個記憶胞中，分別連接於在Y方向上相鄰之2條字元線WL之複數個記憶胞MC，連接於其中一條字元線WL之記憶胞MC於相對於Y方向(及X方向)傾斜之方向上，與連接於另一條字元線WL之記憶胞MCd並排。 關於在Y方向上與某字元線之一端側相鄰之字元線及與另一端側相鄰之字元線，連接於與一端側相鄰之字元線之記憶胞和連接於與另一端側相鄰之字元線之記憶胞連接於相同位元線，於Y方向上配置成同一直線狀。
胞電容器80設置於使用陽極氧化形成之氧化鋁層61內。
胞電容器80包含2個電容器電極801、803、電容器絕緣層802及儲存節點電極(嵌入電極)804。
儲存節點電極804例如具有圓柱狀(或橢圓柱狀)之構造。儲存節點電極804從Z方向觀察時，具有圓形(或橢圓形)之平面形狀。
電容器電極801與儲存電極804之側部及底部對向。 電容器電極801具有筒狀(杯狀)之構造。例如，電容器電極801具有如下構造：於具有圓形(或橢圓形)之平面形狀之底面連接有於Z方向上延伸之筒狀部。
電容器電極803介隔電容器絕緣層802與電容器電極801之側部及底部對向。電容器電極803具有筒狀(或杯狀)之構造。例如，電容器電極803具有如下構造：於具有圓形(或橢圓形)之平面形狀之底面連接有於Z方向上延伸之筒狀部。 再者，電容器電極803與儲存節點電極804可為由1種材料構成之1個構造體。
電容器絕緣層802設置於電容器電極801與電容器電極803之間。電容器絕緣層802與電容器電極801之側面及底面對向。電容器絕緣層802具有筒狀構造。例如，電容器絕緣層802具有如下構造：於具有圓形(或橢圓形)之平面形狀之底面連接有於Z方向上延伸之筒狀部。
電容器電極801及電容器絕緣層802設置於電容器電極803與板狀電極89(板線PL)之間。電容器電極803與板狀電極89分離。電容器電極801直接連接於板狀電極89。
電容器電極801、803包含導電性化合物層(例如氮化鈦層)。電容器絕緣層802包含單層或多層之高介電層(例如氧化鋯層或氧化鋁層)。儲存節點電極804包含金屬層(例如鎢層)、或導電性半導體層(例如多晶矽層)。板狀電極89包含金屬層(例如鎢層)。再者，該等構件801、802、803、804、89之材料不限於上述材料。
複數個胞電晶體(具有GAA構造之垂直型場效應電晶體)81以六方晶格排列之方式配置於X-Y平面內。各記憶胞MC內，胞電晶體81之位置於Z方向上與電容器80之位置重疊。
胞電晶體81具有半導體層810、閘極絕緣層811及閘極電極812。胞電晶體81之源極/汲極區域及通道區域設置於半導體層810內。
半導體層810具有圓柱狀構造。半導體層810之平面形狀為圓形。半導體層810於Z方向上延伸。半導體層810包含選自矽層、鍺層、化合物半導體層及氧化物半導體層中之至少1個。例如，於將如InGaZnO之氧化物半導體層用於半導體層810之情形時，胞電晶體81之截止洩漏特性提高。
閘極絕緣層811具有圓筒狀構造。閘極絕緣層811覆蓋半導體層810之側面。圓筒狀之閘極絕緣層811相對於圓柱狀之半導體層810具有同心圓之關係。閘極絕緣層811設置於半導體層810之側面(半導體層810之沿著Z方向之面)上。閘極絕緣層811設置於半導體層810與閘極電極812之間。閘極絕緣層811例如包含氧化矽層及高介電絕緣膜中之至少一個。閘極絕緣層811可為單層構造，亦可為積層構造。
閘極電極812具有圓筒狀構造。半導體層810貫通閘極電極812內。閘極電極812介隔閘極絕緣層811與半導體層810之側面對向。與閘極電極812對向之半導體層810內之部分成為胞電晶體81之有效通道區域。
閘極電極812例如連接於導電層(以下為閘極配線)819。例如，閘極電極812連續於導電層819。於X方向(或與X-Y平面平行且與X方向及Y方向交叉之傾斜方向)上相鄰之複數個胞電晶體81之閘極電極812經由閘極配線819連接。閘極電極812及閘極配線819作為字元線WL發揮功能。
閘極電極812及閘極配線819例如為如鎢層之金屬層、導電性半導體層或導電性化合物層。
複數條位元線BL設置於Z方向上與胞電晶體81重疊之位置。 例如，位元線BL於Z方向上設置於胞電晶體81與矽基板41之間。
於記憶胞陣列區域A1d內，氧化鋁孔911以特定之間距(間隔)Dp1規則地排列。複數個氧化鋁孔911以六方晶格排列之佈局，佈局於X-Y平面內。
於X方向(或Y方向)上之記憶胞陣列晶片400A(氧化鋁層61)之端部，以於X方向(或Y方向)上與記憶胞陣列區域A1d相鄰之方式設置有對準標記區域A2d。
本實施方式中，與第1實施方式同樣，於對準標記區域A2d內設置有用於對準標記之標記部990d。
標記部990d包含對準標記區域A2d內之1個以上之氧化鋁孔內之構件801、802、803、804。
於對準標記區域A2d內，複數個氧化鋁孔911A(標記材990d)與氧化鋁孔911(胞電容器80)同樣，以特定之間距(間隔)Dp2呈現規則之排列。複數個氧化鋁孔911A以六方晶格排列之佈局，佈局於X-Y平面內。
對準標記區域A2d設置於記憶胞陣列區域A1d之晶片化前之晶圓之切晶區域內。
於記憶胞陣列晶片400A中，中間區域(不規則排列區域)A3d設置於記憶胞陣列區域A1d與對準標記區域A2d之間。 中間區域A3d包含複數個氧化鋁孔。但，氧化鋁孔911X以無規之間距呈不規則之圖案配置。
再者，本實施方式之DRAM1A利用周知之動作執行寫入程序及讀出程序。因此，於本實施方式中，省略DRAM1A之動作之說明。
(2b)製造方法 參照圖21至圖25，說明第2實施方式之記憶體裝置(例如DRAM)。 再者，圖21至圖25中，對形成於中間區域A3內之孔及孔內之構件省略圖示。但，中間區域A3內之構件與形成於區域A1、A2之孔及孔內之構件實質上同樣地形成，僅形狀及尺寸不同。
圖21係表示本實施方式之DRAM之製造方法之一步驟的模式性剖視步驟圖。
如圖21所示，藉由與上述圖8至圖10之步驟實質上相同之步驟，對形成有反應起點(凹槽)之鋁層實施陽極氧化。藉此，於矽基板40(晶圓90)上形成氧化鋁層61。於記憶胞陣列區域A1d及對準標記區域A2d內，於氧化鋁層61內形成具有特定之間距Dp1、Dp2之複數個氧化鋁孔911、911A。
本實施方式中，陽極氧化電壓V1之大小未經調變，維持於一定之電壓值。藉此，從X方向(或Y方向)觀察到之氧化鋁孔910d之剖面形狀實質上為四邊形。
藉由CVD法或ALD法於氧化鋁孔911、911A內及氧化鋁層61之上表面上形成導電層(例如氮化鈦層)801A。導電層801A係用於形成電容器電極801之層。
以氧化鋁孔910d不被導電層801A封閉之方式控制導電層801A之膜厚。導電層801A之膜厚為數nm左右。
圖22係表示本實施方式之DRAM之製造方法之一步驟的模式性剖視步驟圖。
如圖22所示，藉由濕式蝕刻或乾式蝕刻去除覆蓋氧化鋁層61之上表面之導電層。藉此，針對每個氧化鋁孔911、911A將導電層(電容器電極)801分離。
藉由CVD法或ALD法於氧化鋁層61之上表面上及導電層801上形成高介電絕緣層(例如氧化鋯層)802A。
藉由CVD或ALD於絕緣層802A上形成導電層(例如氮化鈦層)803A。例如，以氧化鋁孔911、911A不被絕緣層802A及導電層803A封閉之方式，控制絕緣層802A之膜厚及導電層803A之膜厚。導電層803A之膜厚及絕緣層802A之膜厚分別為數nm左右。
於氧化鋁孔911、911A內之導電層803A上形成導電層804A。氧化鋁孔911、911A由導電層804A嵌入。導電層804A為矽層或矽鍺層等。
圖23係表示本實施方式之DRAM之製造方法之一步驟的模式性剖視步驟圖。
如圖23所示，藉由濕式蝕刻或乾式蝕刻，將氧化鋁層61之上表面上之導電層進行回蝕。藉此，針對每個氧化鋁孔911、911A將導電層803、804分離。 於氧化鋁孔911內形成胞電容器80。 與胞電容器80之形成實質上同時地，於氧化鋁孔911A內形成標記部990d。
再者，與第1實施方式同樣，為了明確相鄰之區域A1、A3間之邊界，導電層55可形成於氧化鋁孔911A之上部(氧化鋁孔911A之開口部側)。
如此，於本實施方式中，藉由以上步驟，於記憶胞陣列區域A1d及對準標記區域A2d內形成以特定之間距排列之複數個氧化鋁孔911、911A。 胞電容器80及對準標記AM於記憶胞陣列區域A1d及對準標記區域A2d內具有六方晶格排列之佈局。
圖24係表示本實施方式之DRAM之製造方法之一步驟的模式性剖視步驟圖。
如圖24所示，利用周知之技術，於Z方向上之氧化鋁層61之上方形成複數個胞電晶體81。胞電晶體81分別形成於在Z方向上對應之電容器80之上方。 之後，形成配線(例如位元線)85及貼合墊73。
為了實施記憶胞陣列100A之構成元件81、85、73之各構件之圖案化，執行微影(例如光微影)。本實施方式中，用於該微影之遮罩與基板40(晶圓9)之對位係使用對準標記AM來執行，該對準標記AM係利用陽極氧化形成。
圖25係表示本實施方式之DRAM之製造方法之一步驟的模式性剖視步驟圖。
如圖25所示，藉由與上述圖13之步驟實質上相同之步驟，以第1矽基板40之貼合墊73與第2矽基板41之貼合墊38對向之方式，將第2矽基板41貼合於第1矽基板40。
於晶圓貼合時，使用第2矽基板41之對準標記991與第1矽基板40之對準標記990d，進行第1矽基板40與第2矽基板41之對位。
之後，藉由與上述圖14及圖15所示之步驟實質上相同之步驟，利用背面研磨等處理去除形成有記憶胞陣列之基板(晶圓)之第2面(貼合面之相反側之面)之矽。進而，未反應之鋁層被去除。露出之氧化鋁勢壘層被去除。 藉此，氧化鋁孔911內之電容器電極801露出。
如圖20所示，配線(板狀電極)89形成於電容器電極801上及氧化鋁層61上。層間絕緣層79形成於配線89及氧化鋁層61上。焊墊78形成於層間絕緣層79內。
於形成配線89及焊墊78時，記憶胞陣列晶片400A之對準標記AM亦可用於微影之遮罩與晶圓之對位。
藉此，本實施方式之DRAM1d使記憶體控制電路晶片(晶圓)41形成為支持基板。
之後，藉由晶圓9之切晶，將本實施方式之DRAM1d晶片化。此時，亦有切晶區域A2d內之對準標記990d(AM)之一部分或全部被切斷，或從DRAM1d之晶片被去除之情形。
如上所述，完成本實施方式之DRAM。
根據本實施方式之記憶體裝置(及記憶體裝置之製造方法)，可獲得與第1實施方式所述之效果實質上相同之效果。
(3)變化例 參照圖26至圖28，說明實施方式之記憶體裝置之變化例。
圖26係用以說明實施方式之記憶體裝置之變化例之模式性頂視圖。
如圖26所示，本實施方式之記憶體裝置(例如磁疇壁記憶體)中，可於記憶胞陣列區域A1與對準標記區域A2之間之區域A3中，以特定之間距Dp3規則地排列複數個氧化鋁孔910Z。
例如，於區域A3Z內，複數個氧化鋁孔910Z以與區域A1、A2內之複數個氧化鋁孔910、910A之佈局不同之佈局配置。
於該情形時，氧化鋁孔910Z之間距Dp3可與其他區域A1、A2內之氧化鋁孔910、910A之間距Dp1、Dp2不同。 又，與基板之表面平行之方向上之氧化鋁孔910Z之尺寸Dz可與其他區域A1、A2內之氧化鋁孔910、910A之尺寸Da、Db不同。
又，於區域A2內，可將對準標記AM所使用之除氧化鋁孔910A以外之氧化鋁孔910C(及孔910C內之構件51C、62C)以特定之間距(例如間距Dp2)排列。 於該情形時，對準標記AM不論有無導電層55，均可與氧化鋁孔910C內之構件51C、62C區分開。
圖27係用以說明實施方式之記憶體裝置之變化例之模式性剖視圖。
如圖27所示，於對準標記區域A2內，可不設置用於明確相鄰之區域A2、A3間之邊界之層。 於該情形時，標記部990Z具有與記憶胞陣列區域A1內之氧化鋁孔910內之構件51、62構造實質上相同之構造。
圖28係用以說明實施方式之記憶體裝置之製程之變化例之模式性剖視步驟圖。
2個矽基板40、41間之對位、及基板40、41與各種遮罩之對位可使用以下標記中之至少一者來執行，上述標記係指使用標記AM形成之另一對準標記AMX、及使用標記991形成之另一對準標記991X。
例如，與標記AM對準之標記AMX配置於Z方向上與標記AM不同之位置(高度)。標記AMX於形成於晶圓40上之構成要素(例如配線)之形成步驟中，使用微影之對位，於覆蓋氧化鋁層61之上表面(貼合面側之面)之絕緣層68內形成標記AM。
例如，使用標記AMX，進行用於形成晶圓40中之焊墊及配線之微影之對位、或晶圓40、41之對位。
圖28中，標記AMX表示設置於Z方向上與標記AM上下重疊之區域附近之例。但，標記AMX只要為藉由將標記AM用於微影對位之製造處理所形成之圖案，則標記AMX亦可不配置於標記AM之附近。標記AMX可設置於Z方向上與對準標記AM重疊之位置。又，標記AMX可形成於與記憶胞陣列晶片400(矽晶圓40)之貼合面相反之一側。
例如，與標記991對準之標記991X配置於Z方向上與標記991不同之位置(高度)。標記991X係於形成於晶圓41上之構成要素(例如配線)之形成步驟中，將標記991用於微影之對位，而形成於覆蓋晶圓41之上表面(貼合面側之面)之絕緣層39內。
例如，使用標記991X，進行用於形成晶圓41中之焊墊及配線之微影之對位、或晶圓40、41之對位。
圖28中表示標記991X設置於Z方向上與標記991上下重疊之區域附近之例。但，標記991X只要為藉由將標記991用於微影對位之製造處理所形成之圖案，則標記991X亦可不配置於標記AM之附近。又，標記991X亦可設置於與對準標記991重疊之位置。
再者，再生元件10、開關元件20及寫入配線WRL中之任一個可設置於記憶胞陣列晶片400(矽晶圓40)之貼合面之相反側。於該情形時，再生元件10、開關元件20及寫入配線WRL於晶圓40與晶圓41之貼合後形成。 圖26至圖28之變化例可應用於第2實施方式之DRAM。
圖26至圖28之變化例可獲得與上述實施方式實質上相同之效果。
(4)其他 上文說明了本發明之若干個實施方式，但該等實施方式係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化包含於發明範圍或主旨中，並且包含於申請專利範圍所記載之發明及其同等範圍內。
相關申請案之引用 本申請案基於2020年3月24日提出申請之先前之日本專利申請案第2020-052006號之優先權而主張優先權利益，並藉由引用將其全部內容併入本文中。
1:磁性記憶體(磁疇壁記憶體) 1A:DRAM 2:外部裝置 9:晶圓 10:再生元件 11,12:磁性層 13:非磁性層 20:開關元件 21,22:電極 23:開關層 30:閘極絕緣層 31:閘極電極 32a,32b:源極/汲極區域 34:插塞(觸點部) 35:導電層(配線) 36:插塞(觸點部) 38:焊墊 39:層間絕緣層 40:矽基板 41:矽基板 45:井區域 49:絕緣層 51:磁性體 51B,62B:構件 51C,62C:構件 55:導電層 59:磁性層 60:鋁層 60A:鋁層 61:絕緣層 62:絕緣層 69:層間絕緣層 70:配線 71:導電層(配線) 73:焊墊 75:導電層(配線) 78:焊墊(外部連接端子) 79:層間絕緣層 80:胞電容器 81:胞電晶體 85:配線 89:配線(板狀電極) 100:記憶胞陣列(記憶區域) 100A:記憶胞陣列 110:列控制電路 120:行控制電路 140:寫入電路 145:讀出/寫入電路 150:讀出電路 160:移位電路 170:I/O電路 180:電壓產生電路 190:控制電路 400:記憶胞陣列晶片 400A:記憶胞陣列晶片 410:記憶體控制電路晶片 511:部分 519:凹部(或縮窄部) 619:氧化鋁勢壘層 801:電容器電極 801A:導電層 802:電容器絕緣層 802A:絕緣層 803:電容器電極 803A:導電層 804:儲存電極 804A:導電層 810:半導體層 811:閘極絕緣層 812:閘極電極 819:導電層 891:電解質溶液 899:電壓電路 900:凹槽 901:孔圖案 910:氧化鋁孔 910A:氧化鋁孔 910B:氧化鋁孔 910C:氧化鋁孔 910X:氧化鋁孔 910Z:氧化鋁孔 911:氧化鋁孔 911A:氧化鋁孔 911X:氧化鋁孔 990:標記部 990d:標記部 990Z:標記部 991:對準標記 991X:另一對準標記 A1:記憶胞陣列區域 A1d:記憶胞陣列區域 A2:對準標記區域 A2d:對準標記區域 A3:中間區域 A3d:中間區域(不規則排列區域) A3Z:區域 A5:電路區域 A6:對準標記區域 AA:工作區域 AM:對準標記 AMX:另一對準標記 BL:位元線 CC:記憶體控制電路 CCA:記憶體控制電路(CMOS電路) CP1:接觸插塞 CP2:接觸插塞 Dp1:第1間隔 Dp2:第2間隔 MC:記憶胞 MCA:記憶胞 MCd:記憶胞 MM:磁化 MU:記憶胞單元 ND:節點 PL:板線 TR:電晶體 WL:字元線 WRL:寫入配線
圖1係表示第1實施方式之記憶體裝置之構成例之方塊圖。 圖2係第1實施方式之記憶體裝置之記憶胞陣列之等效電路圖。 圖3係表示第1實施方式之記憶體裝置之記憶胞陣列之構成例的圖。 圖4係表示第1實施方式之記憶體裝置之記憶胞陣列之構成例的圖。 圖5係表示第1實施方式之記憶體裝置之構造例之剖視圖。 圖6係表示第1實施方式之記憶體裝置之構造例之頂視圖。 圖7係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖8係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖9係第1實施方式之記憶體裝置之製造方法之一步驟的頂視圖。 圖10係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖11係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖12係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖13係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖14係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖15係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖16係表示第1實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖17係表示第2實施方式之記憶體裝置之構成例之方塊圖。 圖18係第2實施方式之記憶體裝置之記憶胞陣列之等效電路圖。 圖19係表示第2實施方式之記憶體裝置之記憶胞之構造例的俯瞰圖。 圖20係表示第2實施方式之記憶體裝置之記憶胞陣列之構成例的圖。 圖21係表示第2實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖22係表示第2實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖23係表示第2實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖24係表示第2實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖25係表示第2實施方式之記憶體裝置之製造方法之一步驟的剖視步驟圖。 圖26係表示實施方式之記憶體裝置之變化例之圖。 圖27係表示實施方式之記憶體裝置之變化例之圖。 圖28係表示實施方式之記憶體裝置之變化例之圖。
1:磁性記憶體
10:再生元件
20:開關元件
30:閘極絕緣層
31:閘極電極
32a,32b:源極/汲極區域
34:插塞(觸點部)
35:導電層(配線)
36:插塞(觸點部)
38:焊墊
39:層間絕緣層
41:矽基板
45:井區域
49:絕緣層
51:磁性體
55:導電層
59:磁性層
61:絕緣層
62:絕緣層
69:層間絕緣層
70:配線
71:導電層(配線)
73:焊墊
75:導電層(配線)
78:焊墊(外部連接端子)
79:層間絕緣層
400:記憶胞陣列晶片
410:記憶體控制電路晶片
910A:氧化鋁孔
910X:氧化鋁孔
990:標記部
991:對準標記
A1:記憶胞陣列區域
A2:對準標記區域
A3:中間區域
A5:電路區域
A6:對準標記區域
AA:工作區域
AM:對準標記
CC:記憶體控制電路
Dp1:第1間隔
Dp2:第2間隔
MU:記憶胞單元
TR:電晶體

Claims (14)

  1. 一種記憶體裝置，其具備： 第1晶片，其包含第1絕緣層及第1焊墊； 複數個記憶體部，其等設置於上述第1絕緣層之第1區域內，以第1間隔排列於與上述第1晶片之表面平行之第1方向上； 複數個第1標記部，其等設置於上述第1絕緣層之第2區域內，以第2間隔排列於上述第1方向上； 第2晶片，其於與上述第1晶片之表面垂直之第2方向上與上述第1晶片重疊，且包含連接於上述第1焊墊之第2焊墊；及 電路，其設置於上述第2晶片內。
  2. 如請求項1之記憶體裝置，其中 上述複數個記憶體部各自包含第1柱狀部，該第1柱狀部於上述第1絕緣層內朝上述第2方向延伸， 上述複數個標記部各自包含第2柱狀部，該第2柱狀部於上述第1絕緣層內朝上述第2方向延伸。
  3. 如請求項1或2之記憶體裝置，其進而具備複數個第1構件， 該等複數個第1構件設置於上述第1絕緣層內之上述第1區域與上述第2區域之間的第3區域內， 上述複數個記憶體部以第1佈局圖案配置於上述第1區域內， 上述複數個第1標記部以上述第1佈局圖案配置於上述第2區域內， 上述複數個第1構件以無規之佈局圖案配置於上述第3區域內。
  4. 如請求項1至3中任一項之記憶體裝置，其進而具備以無規之佈局圖案設置於上述第2區域內之複數個第2構件。
  5. 如請求項1至4中任一項之記憶體裝置，其中 上述第1絕緣層為氧化鋁層。
  6. 如請求項1至5中任一項之記憶體裝置，其中 上述記憶體部包含磁性體、及與上述磁性體之一端連接之再生元件。
  7. 如請求項1至5中任一項之記憶體裝置，其中 上述記憶體部包含電容器。
  8. 一種記憶體裝置之製造方法，其包括： 使用陽極氧化於第1基板上形成氧化物層，該氧化物層包含具有第1間隔而排列之複數個第1孔、及具有第2間隔而排列之複數個第2孔； 於上述複數個第1孔分別形成複數個記憶體部，於上述複數個第2孔內分別形成複數個第1標記部；及 將上述氧化物層上之設置有第1焊墊之第1面，貼合於第2基板之設置有第2焊墊之第2面。
  9. 如請求項8之記憶體裝置之製造方法，其中 於上述複數個第1孔內及上述複數個第2孔內之各者，形成上述記憶體部之第1構件後，於上述複數個第2孔內之上述第1構件上形成第2構件，且形成上述第1標記部。
  10. 如請求項8或9之記憶體裝置之製造方法，其中 使用上述第1標記部與上述第2基板之第2標記部，進行上述第1基板與上述第2基板之對位。
  11. 如請求項8或9之記憶體裝置之製造方法，其中 使用第3標記部或第4標記部，進行上述第1基板與上述第2基板之對位，上述第3標記部係使用上述第1標記部而形成於上述氧化物層上之第1絕緣層內，上述第4標記部係使用上述第2基板之第2標記部而形成於上述第2基板上之第2絕緣層內。
  12. 如請求項8至11中任一項之記憶體裝置之製造方法，其中 使用上述第1標記部，進行用於形成上述第1焊墊之微影之對位。
  13. 如請求項8至11中任一項之記憶體裝置之製造方法，其中 使用第3標記部，進行用於形成上述第1焊墊之微影之對位，上述第3標記部係使用上述第1標記部而形成於上述氧化物層上之第1絕緣層內。
  14. 如請求項8至13中任一項之記憶體裝置之製造方法，其進而包括：將上述第1面貼合於上述第2面後，去除上述第1基板。
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