JPH09180454A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH09180454A
JPH09180454A JP8327255A JP32725596A JPH09180454A JP H09180454 A JPH09180454 A JP H09180454A JP 8327255 A JP8327255 A JP 8327255A JP 32725596 A JP32725596 A JP 32725596A JP H09180454 A JPH09180454 A JP H09180454A
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東一 徐
Hyung-Dong Kim
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Abstract

(57)【要約】 【課題】 サブワードラインドライバ領域におけるメタ
ルライン層の配置を改善して高集積設計をより容易にす
る。 【解決手段】 サブメモリブロックＳＭＢでは第１メタ
ルライン層Ｍ１によるローデコーディング情報ＮＷＥ
は、サブワードラインドライバ領域ＳＷＤでは第２メタ
ルライン層Ｍ２で送られる。電源ＰＷＲ及びブロック選
択情報ＢＬＳは、領域ＳＷＤでは第１メタルライン層Ｍ
１を通じて且つコンジャンクション領域ＣＪでは第２メ
タルライン層Ｍ２を通じて伝送される。領域ＳＷＤにお
ける下層配線層の第１メタルライン層Ｍ１と上層配線層
の第２メタルライン層Ｍ２とは従来と役割が逆である。
領域ＳＷＤの第１メタルライン層Ｍ１は領域ＳＷＤに位
置したトランジスタのゲートなどに直接的にコンタクト
する。従来のように領域ＳＷＤの電源を供給する第１メ
タルライン層Ｍ１のアイランドを設ける必要がなく、そ
のアイランドの存在による配置設計制限を解消できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高集積半導体メモ
リ装置のサブワードラインドライバ(sub wordline driv
er) に関し、特に、サブワードラインドライバに対する
配線構造に関する。
【０００２】
【従来の技術】半導体メモリ装置が大容量及び高集積化
されるにつれて微細化されるデザインルールのために、
今までのストラッピング(strapping) 方式でワードライ
ンを駆動するものでは製造工程が難しくなっている。そ
こで、ワードラインを分割して駆動し、ストラッピング
するときのメタルライン数よりも少ない数のメタルライ
ンで動作可能なサブワードラインドライバの構造を使用
するようになってきている。低電源電圧を採用する高集
積メモリ装置ではそのサブワードラインドライバの電源
として、ワードラインを充分に駆動するために電源電圧
Ｖｃｃより高いレベルの昇圧電圧ＶＰＰを使用する。
【０００３】このようなサブワードラインドライバ構造
では、図１に示すように、メモリセルアレイが多数個の
サブブロック（サブメモリブロック）ＳＭＢに分割さ
れ、分割されたサブメモリブロックＳＭＢのワードライ
ン（ＷＬ）方向の間にサブワードラインドライバ領域Ｓ
ＷＤが配置される。また、ビットライン（ＢＬ）方向の
サブメモリブロックＳＭＢの間にはセンスアンプＳＡが
配置されている。各サブワードラインドライバ領域ＳＷ
Ｄには、ワードラインの駆動に必要な電源と、サブメモ
リブロックを選択するためのブロック選択情報と、ワー
ドラインを選択するためのローデコーディング情報とが
印加される。これらは、サブワードラインドライバ領域
ＳＷＤの上部に配線されたメタルライン(metal line)層
を通じて供給される。
【０００４】図中の第１メタルライン層Ｍ１は、垂直構
造では第２メタルライン層Ｍ２の下層に位置する。ロー
デコーディング情報ＮＷＥはワードライン方向に伝送さ
れ、サブメモリブロックＳＭＢの上部及びサブワードラ
インドライバ領域ＳＷＤの上部ともに両方とも第１メタ
ルライン層Ｍ１を通じて伝送される。カラム選択情報Ｃ
ＳＬは、ビットライン方向にサブメモリブロックＳＭＢ
及びセンスアンプ領域ＳＡの両上部を伸張する第２メタ
ルライン層Ｍ２を通じて伝送される。また、例えば接地
電圧ＶＳＳなどの電源ＰＷＲとブロック選択情報ＢＬＳ
（ブロック選択に関連した信号）は、ビットライン方向
にサブメモリブロック間で伝送され、サブワードライン
ドライバ領域ＳＷＤの上部及びコンジャンクション(con
junction) 領域ＣＪの上部ともに第２メタルライン層Ｍ
２を通じて伝送される。更に、センスアンプ領域ＳＡと
コンジャンクション領域ＣＪの上部では、電源ＰＷＲと
情報ＳＩＧ（センスアンプ駆動に関連した信号など）が
ワードライン方向に伸張する第１メタルライン層Ｍ１を
通じて伝送される。
【０００５】この図１の構造においては、サブメモリブ
ロックＳＭＢの上部と残りの領域（サブワードラインド
ライバ、センスアンプ、コンジャンクション領域）の上
部との間には段差があり、サブメモリブロックの上部が
一番高い。
【０００６】図２は、図１に示したようなメタルライン
配線状態の詳細を示すレイアウト図であって、サブワー
ドラインドライバ領域ＳＷＤにおけるメタルラインの配
置をより詳しく示してある。
【０００７】サブワードラインドライバ領域ＳＷＤを間
にして両側にサブメモリブロックＳＭＢが隣接し、そし
て、ワードライン方向に伸張する第１メタルライン層Ｍ
１の上部にビットライン方向に伸張する第２メタルライ
ン層Ｍ２が形成されている。第１メタルライン層Ｍ１を
通じてローデコーディング情報ＮＷＥが伝送され、第２
メタルライン層Ｍ２を通じて外部電源電圧ＶＥＸＴ、内
部電源電圧ＶＩＮＴ、接地電圧ＶＳＳ、昇圧電圧ＶＰＰ
などの電源やワードライン駆動信号ＰＸＩＢ，ＰＸＩ
Ｄ，ＰＸＪＤ，ＰＸＪＢなどのブロック選択情報ＢＬＳ
によるブロック選択情報を有する信号が伝送され、ワー
ドラインドライバの駆動及びスイッチング信号として用
いられる。
【０００８】垂直構造上では第１メタルライン層Ｍ１が
第２メタルライン層Ｍ２の下部に位置するので、第２メ
タルライン層Ｍ２を通じて供給されるワードラインドラ
イバ駆動用の電源、即ちワードライン駆動信号ＰＸＩ
Ｂ，ＰＸＩＤ，ＰＸＪＤ，ＰＸＪＢをワードラインドラ
イバへ伝達するために第１メタルライン層Ｍ１のアイラ
ンド(island)１１〜２２が存在する。これら各アイラン
ド１１〜２２には、第１メタルライン層Ｍ１と第２メタ
ルライン層Ｍ２との接続のためのコンタクト領域２５が
形成されている。
【０００９】
【発明が解決しようとする課題】上記のような第１メタ
ルライン層Ｍ１のアイランドはかなり細かいものとなる
ので、高集積の半導体メモリ装置における第１メタルラ
イン層Ｍ１の配置設計を難しくし、しかもサブワードラ
インドライバの占有面積を減少させ難くしている。加え
てこのアイランドのために、第１メタルライン層Ｍ１の
配線密度が緻密になるにつれて工程マージンが減り、高
集積メモリの製造過程で発生し得るブリッジ欠陥を誘発
しやすくなり、待機電流欠陥の不良デバイスにつながる
可能性が高くなる結果となっている。
【００１０】このような解決課題に着目して本発明の目
的は、複数の配線層を有する半導体メモリ装置における
配線設計が容易なサブワードラインドライバ構造を提供
することにある。また、工程マージンを向上させてブリ
ッジ欠陥を減らすことの可能なサブワードライン構造を
提供することにある。
【００１１】
【課題を解決するための手段】この目的のために本発明
は、複数に分割されたメモリアレイ領域と、その分割さ
れたメモリアレイ領域の間に配設されてメモリアレイ領
域の動作を制御する複数の駆動領域と、を有する半導体
メモリ装置において、前記駆動領域に隣接した領域の上
部では第１方向に伸張し且つ前記駆動領域の上部では第
２方向に伸張するように分割された第１導電ライン層
と、前記駆動領域に隣接した領域の上部では前記第２方
向に伸張し且つ前記駆動領域の上部では前記第１方向に
伸張するように分割された第２導電ライン層と、を備え
ることを特徴とする。この場合、駆動領域の第１導電ラ
イン層と該駆動領域に第２方向で隣接した領域の第２導
電ライン層とが電気的に接続され、前記駆動領域の第２
導電ライン層と前記駆動領域に第１方向で隣接した領域
の第１導電ライン層とが電気的に接続されるものとする
ことができる。
【００１２】また、本発明によれば、複数のサブメモリ
ブロックの間ごとに第１方向（例えばワードライン方
向）に配列されたサブワードラインドライバ領域と、前
記サブメモリブロックの間ごとに第２方向（例えばビッ
トライン方向）に配列されたセンスアンプ領域と、該セ
ンスアンプ領域の間ごとに前記第１方向に配列されたコ
ンジャンクション領域と、を有するサブワードラインド
ライバ構造の半導体メモリ装置において、前記サブメモ
リブロックの上部では前記第１方向に伸張してローデコ
ーディング情報を伝送し且つ前記サブワードラインドラ
イバ領域の上部では前記第２方向に伸張して電源及びブ
ロック選択情報を伝送するように少なくとも前記サブワ
ードラインドライバ領域で分割された第１メタルライン
層と、前記コンジャンクション領域の上部では前記第２
方向に伸張して電源及びブロック選択情報を伝送し且つ
前記サブワードラインドライバ領域の上部では前記第１
方向に伸張してローデコーディング情報を伝送するよう
に少なくも前記サブワードラインドライバ領域で分割さ
れた第２メタルライン層と、を備えることを特徴とす
る。第１メタルライン層は第２メタルライン層の下層に
位置するものとし、サブワードラインドライバ領域の第
１メタルライン層がコンジャンクション領域の第２メタ
ルライン層と電気的に接続され、前記サブワードライン
ドライバ領域の第２メタルライン層がサブメモリブロッ
クの第１メタルライン層と電気的に接続されるものとす
ることができる。その第１メタルライン層と第２メタル
ライン層との電気的接続はコンタクト領域で行えばよ
い。このとき、サブメモリブロック及びセンスアンプ領
域の両上部にかけて第２方向に伸張し、カラム選択情報
を伝送する第２メタルライン層を有する、また、センス
アンプ領域及びコンジャンクション領域の両上部にかけ
て第１方向に伸張し、電源及びセンスアンプ駆動情報を
伝送する第１メタルライン層を有するものとすることが
できる。
【００１３】或いは、本発明では、異なる２つの配線層
をメモリセルアレイ上にもつサブワードラインドライバ
構造の半導体メモリ装置において、サブワードラインド
ライバ領域以外では下層の配線層により伝送されるロー
デコーディング情報をサブワードラインドライバ領域で
は上層の配線層により伝送し、そして、サブワードライ
ンドライバ領域以外では上層の配線層により伝送される
電源及びブロック選択情報をサブワードラインドライバ
領域では下層の配線層により伝送することを特徴とす
る。
【００１４】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１５】図３に、メモリアレイ領域における配線層
の状態を概略的に示す。図示のように、ワードライン方
向に伝送されるローデコーディング情報ＮＷＥは、サブ
メモリブロックＳＭＢの上部では第１メタルライン層Ｍ
１を通じて伝送され、サブワードラインドライバ領域Ｓ
ＷＤの上部では第２メタルライン層Ｍ２を通じて伝送さ
れる。また、カラム選択情報ＣＳＬは、サブメモリブロ
ックＳＭＢの上部及びセンスアンプ領域ＳＡの上部の両
方でビットライン方向に伸張する第２メタルライン層Ｍ
２を通じて伝送される。更に、センスアンプの動作に必
要な情報ＳＩＧ及び電源ＰＷＲは、センスアンプ領域Ｓ
Ａの上部及びコンジャンクション領域ＣＪの上部の両方
でワードライン方向に伸張する第１メタルライン層Ｍ１
を通じて伝送される。そして、例えば接地電圧ＶＳＳの
電源ＰＷＲ及びブロック選択情報ＢＬＳ（ブロック選択
情報を有するワードライン駆動信号など）は、ビットラ
イン方向にサブメモリブロック間で伝送され、サブワー
ドラインドライバ領域ＳＷＤの上部では第１メタルライ
ン層Ｍ１を通じて且つコンジャンクション領域ＣＪの上
部では第２メタルライン層Ｍ２を通じて伝送される。即
ち、サブワードラインドライバ領域ＳＷＤの上部におけ
るメタルラインの配線状態が本発明による特徴部分に該
当する。
【００１６】図４は、サブワードラインドライバ領域Ｓ
ＷＤにおける第１及び第２メタルライン層の配線状態を
詳細に示している。図示のように、サブワードラインド
ライバ領域ＳＷＤでは、下層の配線層である第１メタル
ライン層Ｍ１の役割と上層の配線層である第２メタルラ
イン層Ｍ２の役割が従来とは逆の関係である。
【００１７】即ち、サブメモリブロックＳＭＢの上部で
は第１メタルライン層Ｍ１により伝送されるローデコー
ディング情報ＮＷＥが、サブワードラインドライバ領域
ＳＷＤの上部では第２メタルライン層Ｍ２により伝送さ
れる。このために、サブワードラインドライバ領域ＳＷ
Ｄにおいてワードライン方向に伸張しローデコーディン
グ情報ＮＷＥを伝送する第２メタルライン層Ｍ２は、コ
ンタクト領域３１〜３４を通じて、隣接したサブメモリ
ブロックＳＭＢにおいてワードライン方向に伸張する第
１メタルライン層Ｍ１に接続される。
【００１８】一方、サブワードラインドライバ領域ＳＷ
Ｄにおいてビットライン方向に伸張する第１メタルライ
ン層Ｍ１は、図２の第２メタルライン層Ｍ２の担当機能
を遂行する。即ち、外部電源電圧ＶＥＸＴ、内部電源電
圧ＶＩＮＴ、接地電圧ＶＳＳ、昇圧電圧ＶＰＰなどの電
源とブロック選択情報ＢＬＳによるワードライン駆動信
号ＰＸＩＢ，ＰＸＩＤ，ＰＸＪＤ，ＰＸＪＢは、サブワ
ードラインドライバ領域ＳＷＤでは第１メタルライン層
Ｍ１を通じて伝送される。このために、コンジャンクシ
ョン領域ＣＪにおけるビットライン方向伸張の第２メタ
ルライン層Ｍ２とコンタクト領域（図４の３１〜３４と
同様のもの）で接続される。
【００１９】サブワードラインドライバ領域ＳＷＤ上の
第１メタルライン層Ｍ１は、該サブワードラインドライ
バ領域ＳＷＤに位置したＰＭＯＳトランジスタのソース
やＮＭＯＳトランジスタのゲートなどに直接的にコンタ
クトする。また、図中の第１メタルライン層Ｍ１と第２
メタルライン層Ｍ２とのコンタクト領域３５，３６は、
ローデコーディング情報ＮＷＥをサブワードラインドラ
イバへ印加するためのものである。
【００２０】本実施形態では、図４と従来技術の図２を
比較すると分かるように、サブワードラインドライバ領
域ＳＷＤの電源（ワードライン駆動信号）を供給するた
めの第１メタルライン層Ｍ１のアイランドを設ける必要
がなく、従って、従来のようなアイランドの存在による
配置設計制限を解消できるのは勿論のこと、一層余裕の
あるレイアウト構成が可能である。
【００２１】本発明はこの実施形態に限定されるもので
はなく、この他にも多様な形態が可能であることは勿論
である。例えば、サブワードラインドライバ領域の上部
に限らずとも他の領域でも多数のメタルライン層の密集
（図２に示したようなもの）がある場合に本発明の方式
を使用すると、より効率的で容易なレイアウトを実現で
きる。
【００２２】
【発明の効果】本発明によれば、特にサブワードライン
ドライバ領域におけるメタルライン層の配置を改善する
ことにより、レイアウトの余裕度を上げて半導体メモリ
装置の高集積設計をより容易にすることができ、多数の
メタルラインの集中配置によるブリッジ欠陥を防止し、
歩留りを向上させることが可能である。
【図面の簡単な説明】
【図１】サブワードラインドライバ構造のメモリアレイ
におけるメタルラインの従来配置を概略的に示した説明
図。
【図２】図１に示した第１及び第２メタルラインのサブ
ワードラインドライバ上でのパターン詳細を示すレイア
ウト図。
【図３】サブワードラインドライバ構造のメモリアレイ
における本発明によるメタルラインの配置を概略的に示
した説明図。
【図４】図３に示した第１及び第２メタルラインのサブ
ワードラインドライバ上でのパターン詳細を示すレイア
ウト図。
【符号の説明】
１１〜２２ メタルアイランド ３１〜３６ コンタクト領域 Ｍ１ 第１メタルライン層 Ｍ２ 第２メタルライン層 ＢＬＳ ブロック選択情報 ＮＷＥ ローデコーディング情報 ＰＷＲ 電源

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数に分割されたメモリアレイ領域と、
    その分割されたメモリアレイ領域の間に配設されてメモ
    リアレイ領域の動作を制御する複数の駆動領域と、を有
    する半導体メモリ装置において、 前記駆動領域に隣接した領域の上部では第１方向に伸張
    し且つ前記駆動領域の上部では第２方向に伸張するよう
    に分割された第１導電ライン層と、前記駆動領域に隣接
    した領域の上部では前記第２方向に伸張し且つ前記駆動
    領域の上部では前記第１方向に伸張するように分割され
    た第２導電ライン層と、を備えることを特徴とする半導
    体メモリ装置。
  2. 【請求項２】 駆動領域の第１導電ライン層と該駆動領
    域に第２方向で隣接した領域の第２導電ライン層とが電
    気的に接続され、前記駆動領域の第２導電ライン層と前
    記駆動領域に第１方向で隣接した領域の第１導電ライン
    層とが電気的に接続される請求項１記載の半導体メモリ
    装置。
  3. 【請求項３】 複数のサブメモリブロックの間ごとに第
    １方向に配列されたサブワードラインドライバ領域と、
    前記サブメモリブロックの間ごとに第２方向に配列され
    たセンスアンプ領域と、該センスアンプ領域の間ごとに
    前記第１方向に配列されたコンジャンクション領域と、
    を有するサブワードラインドライバ構造の半導体メモリ
    装置において、 前記サブメモリブロックの上部では前記第１方向に伸張
    してローデコーディング情報を伝送し且つ前記サブワー
    ドラインドライバ領域の上部では前記第２方向に伸張し
    て電源及びブロック選択情報を伝送するように少なくと
    も前記サブワードラインドライバ領域で分割された第１
    メタルライン層と、前記コンジャンクション領域の上部
    では前記第２方向に伸張して電源及びブロック選択情報
    を伝送し且つ前記サブワードラインドライバ領域の上部
    では前記第１方向に伸張してローデコーディング情報を
    伝送するように少なくも前記サブワードラインドライバ
    領域で分割された第２メタルライン層と、を備えること
    を特徴とする半導体メモリ装置。
  4. 【請求項４】 第１メタルライン層が第２メタルライン
    層の下層に位置する請求項３記載の半導体メモリ装置。
  5. 【請求項５】 サブワードラインドライバ領域の第１メ
    タルライン層がコンジャンクション領域の第２メタルラ
    イン層と電気的に接続され、前記サブワードラインドラ
    イバ領域の第２メタルライン層がサブメモリブロックの
    第１メタルライン層と電気的に接続される請求項３又は
    請求項４記載の半導体メモリ装置。
  6. 【請求項６】 第１メタルライン層と第２メタルライン
    層との電気的接続がコンタクト領域で行われる請求項５
    記載の半導体メモリ装置。
  7. 【請求項７】 サブメモリブロック及びセンスアンプ領
    域の両上部にかけて第２方向に伸張し、カラム選択情報
    を伝送する第２メタルライン層を有する請求項３〜６の
    いずれか１項に記載の半導体メモリ装置。
  8. 【請求項８】 センスアンプ領域及びコンジャンクショ
    ン領域の両上部にかけて第１方向に伸張し、電源及びセ
    ンスアンプ駆動情報を伝送する第１メタルライン層を有
    する請求項３〜７のいずれか１項に記載の半導体メモリ
    装置。
  9. 【請求項９】 異なる２つの配線層をメモリセルアレイ
    上にもつサブワードラインドライバ構造の半導体メモリ
    装置において、 サブワードラインドライバ領域以外では下層の配線層に
    より伝送されるローデコーディング情報をサブワードラ
    インドライバ領域では上層の配線層により伝送し、そし
    て、サブワードラインドライバ領域以外では上層の配線
    層により伝送される電源及びブロック選択情報をサブワ
    ードラインドライバ領域では下層の配線層により伝送す
    るようにしたことを特徴とする半導体メモリ装置。
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