TW202127803A - 具有校正功能之連續近似暫存器類比至數位轉換器及其校正方法 - Google Patents

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Abstract

一種具有校正功能之連續近似暫存器類比至數位轉換器及其校正方法。連續近似暫存器類比至數位轉換器的校正方法如下述。連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器。至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，其中Nd為正整數。連續近似暫存器類比至數位轉換器的電容校正方法包括：將第i位元至第(Nd-1)位元之電容耦接第一參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第一數位碼，其中i為小於Nd的整數；將第(i+1)位元至第(Nd-1)位元之電容耦接所述第一參考電壓，將第i位元之電容耦接第二參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第二數位碼；根據第一數位碼與第二數位碼產生第i位元之電容之電容權重；以及根據第i位元之電容之電容權重校正連續近似暫存器類比至數位轉換器。

Description

具有校正功能之連續近似暫存器類比至數位轉換器及其校正方法
本發明是有關於一種類比數位轉換器的校正方法，且特別是有關於一種連續近似暫存器類比至數位轉換器的校正方法及其電路。
類比數位轉換器性能的表現可能影響儀器測量的精準度，故在此應用將會要求類比數位轉換器的線性度。晶圓代工廠提供每個製程下所有元件的不匹配參數，在連續近似類比數位轉換器(Successive Approximation Register Analog-to-Digital Converter， SAR ADC)裡，電容數位式類比轉換器(Capacitor Digital to Analog Converter，CDAC) 影響著整體的線性度。如何在不過度放大電容數位類比轉換器的單位電容的情形下，仍可達到一定的線性度，是本技術領域所欲解決的課題之一。
根據本揭露一種實施方式，提供一種連續近似暫存器類比至數位轉換器的校正方法。所述連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器，所述至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，其中Nd為正整數。所述連續近似暫存器類比至數位轉換器的電容校正方法包括：將第z位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(z-1)位元至第0位元之所述電容之運作產生第一數位碼，其中z為小於Nd的整數；將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼，其中i為小於Nd的整數，且z小於i；根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
依據一實施方式，本揭露提供一種連續近似暫存器類比至數位轉換器的校正方法，其中連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器。至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，其中Nd為正整數。連續近似暫存器類比至數位轉換器的電容校正方法包括：將第i位元至第(Nd-1)位元之電容耦接第一參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第一數位碼，其中i為小於Nd的整數；將第(i+1)位元至第(Nd-1)位元之電容耦接所述第一參考電壓，將第i位元之電容耦接第二參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第二數位碼；根據第一數位碼與第二數位碼產生第i位元之電容之電容權重；以及根據第i位元之電容之電容權重校正連續近似暫存器類比至數位轉換器。
依據另一實施方式，本揭露提供一種具有校正功能之連續近似暫存器類比至數位轉換器，其包括：至少一電容式數位至類比轉換器，受控於多個控制信號以分別控制至少一電容式數位至類比轉換器的Nd個切換電容的切換運作，其中Nd為正整數；比較器，耦接至少一電容式數位至類比轉換器，用以將至少一電容式數位至類比轉換器的輸出與比較電壓進行比較；以及控制器，耦接比較器以及至少一電容式數位至類比轉換器，用以根據比較器的輸出產生控制信號及數位輸出信號。控制器在校正模式時，藉由比較器的(Nd+1)次運作的結果獲得至少一電容式數位至類比轉換器的第i位元的電容權重，其中i為小於Nd的整數。
根據本揭露另一實施方式，提供一種具有校正功能之連續近似暫存器類比至數位轉換器，包括：至少一Nd位元電容式數位至類比轉換器，具有Nd位元之電容，其中Nd為正整數；控制器，耦接所述至少一個電容式數位至類比轉換器。所述控制器用以執行以下電容校正程序：將第z位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(z-1)位元至第0位元之所述電容之運作產生第一數位碼，其中z為小於Nd的整數；將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼，其中i為小於Nd的整數，且z小於i；根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
依據另一實施方式，本揭露一種具有校正功能之連續近似暫存器類比至數位轉換器，包括：至少一Nd位元電容式數位至類比轉換器，具有Nd位元之電容；控制器，耦接比較器的輸出以及至少一個電容式數位至類比轉換器。控制器進行以下電容校正程序：將第i位元至第(Nd-1)位元之電容耦接第一參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第一數位碼，其中i為小於Nd的整數；將第(i+1)位元至第(Nd-1)位元之電容耦接所述第一參考電壓，將第i位元之電容耦接第二參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第二數位碼；根據第一數位碼與第二數位碼產生第i位元之電容之電容權重；以及根據第i位元之電容之電容權重校正連續近似暫存器類比至數位轉換器。
基於上述，本揭露合視窗切換的優點，無需在訊號路徑上增加其他電路，而影響校正的比較器偏移以及閃爍雜訊的資訊。此外，本揭露也可改善因校正而累積的電容權重偏差，來進一步提升電容式數位至類比轉換器之積分非線性度。
本發明一實施例提出一種基於視窗切換架構連續近似類比數位轉換器(簡稱: SAR ADC)之校正技術，可有效縮小因製程限制且必須到達較高線性度表現的數位類比轉換器(DAC)之元件尺寸，亦可進一步達到因切換類比數位轉換器消耗的動態功率。本技術結合了視窗切換的優點，無須在訊號路徑上增加其他電路來得到會影響校正的比較器偏移以及閃爍雜訊的資訊，也可改善因校正而累積的權重偏差，來進一步提升類比數位轉換器的積分非線性度(Integral Non Linearity，INL)。
類比至數位轉換操作 圖1是依照本揭露一實施例所繪示的連續近似暫存器類比至數位轉換器100的電路方塊示意圖。連續近似暫存器類比至數位轉換器(Successive Approximation Register Analog-to-Digital Converter， SAR ADC)100，用以轉換第一類比輸入信號VIP為數位輸出信號SDO，其中數位輸出信號SDO具有從最高有效位元(Most Significant Bit，MSB)計算至最低有效位元(Least Significant Bit，LSB)的N個位元，其中N為正整數，以下以N=10來說明。
SAR ADC 100可包括第一電容式數位至類比轉換器(Capacitor Digital to Analog Converter，CDAC)120、比較器140以及控制器160。第一電容式數位至類比轉換器120可包括取樣開關121以及切換電容組SCP1~SCP10，其分別受控於第一控制信號SP1~SP10。第一電容式數位至類比轉換器120可於一時間點透過取樣開關121接收並取樣第一類比輸入信號VIP以產生第一電壓VP0。取樣開關121可例如是透過一取樣時脈信號CLKS所控制的靴帶式開關(Bootstrapped Switch)。第一電容式數位至類比轉換器120受控於多個第一控制信號SP1~SP10以分別控制切換電容組SCP1~SCP10的切換運作。詳細來說，切換電容組SCPi可包括電容CPi及開關WPi，其中i為1至L的整數(在此例中，L=10)。電容CP1~CP10的第一端耦接至比較器140的非反相輸入端，而電容CP1~CP10的第二端則分別透過對應的開關WP1~WP10 被切換於參考電壓Vref與接地電壓GND之間。開關WP1~WP10分別由第一控制信號SP1~SP10所控制。電容CP1~電容CP8之電容值分別為電容CP2~電容CP9之電容值的兩倍，而電容CP9之電容值等於電容CP10之電容值。在實施例中，耦接可以是直接連接或是間接連接，間接連接例如是透過另一元件連接，例如若是說明元件A耦接元件B，可以是元件A與元件B直接連接，也可以是元件A與元件B之間透過元件C相接，例如元件A直接連接到元件C後，元件C再直接連接到元件B。
比較器140接收來自第一電容式數位至類比轉換器120的第一電壓VP0，且受控於比較時脈信號CLKC，以將第一電壓VP0與比較參考電壓Vr進行比較，產生第一比較結果CQ1，其中比較參考電壓Vr可例如是參考電壓Vref。控制器160耦接比較器140以及第一電容式數位至類比轉換器120。特別是，控制器160可根據第一比較結果CQ1產生第一控制信號SP1~SP10以分別控制切換電容組SCP1~SCP10的切換運作。
更進一步來說，控制器160具有二進制視窗(binary window)功能。控制器160可根據比較器140的輸出(亦即第一比較結果VP0)來決定切換電容組SCP1~SCP10中的至少一者的切換運作，以將第一電容式數位至類比轉換器120的輸出逼近上述的二進制視窗，其中上述的二進制視窗為M位元的視窗，且M為小於或等於N的正整數。詳細來說，於連續近似暫存器類比至數位轉換器100的M次疊代(iteration)運作的第k次疊代運作中(k小於或等於M)，控制器160可將切換電容組SCP1~SCP10中的第k個切換電容組SCPk進行切換(例如自第一狀態切換為第二狀態)，致使第一電容式數位至類比轉換器120產生對應的第二電壓VPk。接著，比較器140可將第k次疊代運作的第二電壓VPk與比較參考電壓Vr進行比較以產生對應的第二比較結果CQ2_k。控制器160可根據第一比較結果CQ1與第二比較結果CQ2_k定義(或決定)視窗區域WINk。並且，控制器160可根據第一比較結果CQ1與第二比較結果CQ2_k來決定是否將第k個切換電容組SCPk切換回第一狀態，或者維持於第二狀態。
於第k次疊代運作中，若第一比較結果CQ1表示第一電壓VP0大於比較參考電壓Vr，且第二比較結果CQ2_k表示第二電壓VPk亦大於比較參考電壓Vr，則控制器160將第k個切換電容組維持在第二狀態(即切換後的狀態)。或者是，於第k次疊代運作中，若第一比較結果CQ1表示該第一電壓VP0小於比較參考電壓Vr，且第二比較結果CQ2_k表示第二電壓VPk亦小於比較參考電壓Vr，則控制器160將第k個切換電容組維持在第二狀態(即切換後的狀態)。
相對地，於第k次疊代運作中，若第一比較結果CQ1與第二比較結果CQ2_k表示第一電壓VP0及第二電壓VPk的其中之一大於比較參考電壓Vr，且第一電壓VP0及第二電壓VPk的其中另一小於比較參考電壓Vr，則控制器160將第k個切換電容組切換回第一狀態(即切換前的狀態)。
圖2是依照本揭露一實施例所繪示的單端輸入式連續近似暫存器類比至數位轉換器執行二進制視窗功能時的切換機制示意圖，其中橫軸表示時間，縱軸表示第一電容式數位至類比轉換器120的輸出電壓，以下將以M等於4來說明。基於二進制視窗為4位元的視窗，故而於圖2的第一次疊代運作(即k=1)至第四次疊代運作(即k=4)中，分別示出由虛線所包圍出來的四塊視窗區域，即WIN1~WIN4。
首先，於取樣保持(sample-and-hold)運作(即k=0)中，第一電容式數位至類比轉換器120透過取樣開關121接收並取樣第一類比輸入信號VIP以產生第一電壓VP0。在一實施例中，在此的第一類比輸入信號VIP的振幅(Amplitude)例如是等於參考電壓Vref，且第一類比輸入信號VIP的共模電壓(Common Mode Voltage)例如是等於參考電壓Vref。比較器140可判斷第一電壓VP0是否大於比較參考電壓Vr，從而產生第一比較結果CQ1。接著，於第一次疊代運作(即k=1)，控制器160可根據第一比較結果CQ1產生第一控制信號SP1以控制切換電容組SCP1的切換運作。以下先針對第一電壓VP0大於比較參考電壓Vr的情況進行說明。
於取樣保持運作(即k=0)中，倘若第一電壓VP0大於比較參考電壓Vr，則比較器140可輸出例如是邏輯1的第一比較結果CQ1。因此，於第一次疊代運作(即k=1)中，控制器160將切換電容組SCP1中的開關WP1進行切換以將第一電壓VP0下拉，致使第一電容式數位至類比轉換器120產生對應的第二電壓VP1，其中VP1=VP0－(Vref/2k )=VP0－(Vref/2)=VP0－(Vr/2)。值得一提，在此的參考電壓Vref，即為比較參考電壓Vr，故以下範例說明，即假設Vref=Vr。接著，比較器140可將第一次疊代運作(即k=1)的第二電壓VP1與比較參考電壓Vr進行比較，以判斷第二電壓VP1是否大於比較參考電壓Vr。倘若第二電壓VP1大於比較參考電壓Vr，則比較器140將輸出例如是邏輯1的第二比較結果CQ2_1。可以理解的是，倘若第二電壓VP1大於比較參考電壓Vr，表示第一電壓VP0大於1.5Vref而位於視窗區域WIN1之外，故控制器160將切換電容組SCP1中的開關WP1維持在切換後的狀態，此時VP1=VP0－(Vr/2)。相對地，倘若第二電壓VP1小於比較參考電壓Vr，則比較器140將輸出例如是邏輯0的第二比較結果CQ2_1。可以理解的是，倘若第二電壓VP1小於比較參考電壓Vr，表示第一電壓VP0小於1.5Vref而位於視窗區域WIN1內，故控制器160將切換電容組SCP1中的開關WP1回復至切換前的狀態，此時VP1=VP0。
接著，於第二次疊代運作(即k=2)中，控制器160將對切換電容組SCP2中的開關WP2進行切換以將第二電壓VP1下拉，致使第一電容式數位至類比轉換器120產生對應的第二電壓VP2，其中VP2=VP1－(Vr/2k )=VP1－(Vr/4)。接著，比較器140可將第二次疊代運作(即k=2)的第二電壓VP2與比較參考電壓Vr進行比較，以判斷第二電壓VP2是否大於比較參考電壓Vr。倘若第二電壓VP2大於比較參考電壓Vr，則比較器140將輸出例如是邏輯1的第二比較結果CQ2_2。可以理解的是，倘若第二電壓VP2大於比較參考電壓Vr，表示第二電壓VP1大於1.25Vref而位於視窗區域WIN2之外，故控制器160將切換電容組SCP2中的開關WP2維持在切換後的狀態，此時VP2=VP1－(Vr/4)。相對地，倘若第二電壓VP2小於比較參考電壓Vr，則比較器140將輸出例如是邏輯0的第二比較結果CQ2_2。可以理解的是，倘若第二電壓VP2小於比較參考電壓Vr，表示第二電壓VP1小於1.25Vref而位於視窗區域WIN2內，故控制器160將切換電容組SCP2中的開關WP2回復至切換前的狀態，此時VP2=VP1。值得一提的是，在此的第二電壓VP1是根據第一次疊代運作(即k=1)結果(即第二比較結果CQ2_1)來決定，若第二比較結果CQ2_1例如是邏輯1，則VP1=VP0－(Vr/2)；若第二比較結果CQ2_1例如是邏輯0，則VP1=VP0。
至於連續近似暫存器類比至數位轉換器100於第三次疊代運作(即k=3)及第四次疊代運作(即k=4)的運作，則可根據上述第一次疊代運作(即k=1)及第二次疊代運作(即k=2)的說明而類推得知，故在此不再贅述。
以下針對第一電壓VP0小於比較參考電壓Vr的情況進行說明。於取樣保持運作(即k=0)中，倘若第一電壓VP0小於比較參考電壓Vr，則比較器140可輸出例如是邏輯0的第一比較結果CQ1。因此，於第一次疊代運作(即k=1)中，控制器160將對切換電容組SCP1中的開關WP1進行切換以將第一電壓VP0上拉，致使第一電容式數位至類比轉換器120產生對應的第二電壓VP1，其中VP1=VP0+(Vr/2k )=VP0+(Vr/2)。接著，比較器140可將第一次疊代運作(即k=1)的第二電壓VP1與比較參考電壓Vr進行比較，以判斷第二電壓VP1是否大於比較參考電壓Vr。倘若第二電壓VP1大於比較參考電壓Vr，則比較器140將輸出例如是邏輯1的第二比較結果CQ2_1。可以理解的是，倘若第二電壓VP1大於比較參考電壓Vr，表示第一電壓VP0大於0.5Vref而位於視窗區域WIN1之內，故控制器160將切換電容組SCP1中的開關WP1回復至切換前的狀態，此時VP1=VP0。相對地，倘若第二電壓VP1小於比較參考電壓Vr，則比較器140將輸出例如是邏輯0的第二比較結果CQ2_1。可以理解的是，倘若第二電壓VP1小於比較參考電壓Vr，表示第一電壓VP0小於0.5Vref而位於視窗區域WIN1之外，故控制器160將切換電容組SCP1中的開關WP1維持在切換後的狀態，此時VP1=VP0+(Vr/2)。
接著，於第二次疊代運作(即k=2)中，控制器160將對切換電容組SCP2中的開關WP2進行切換以將第二電壓VP1上拉，致使第一電容式數位至類比轉換器120產生對應的第二電壓VP2，其中VP2=VP1+(Vr/2k )=VP1+(Vr/4)。接著，比較器140可將第二次疊代運作(即k=2)的第二電壓VP2與比較參考電壓Vr進行比較，以判斷第二電壓VP2是否大於比較參考電壓Vr。倘若第二電壓VP2大於比較參考電壓Vr，則比較器140將輸出例如是邏輯1的第二比較結果CQ2_2。可以理解的是，倘若第二電壓VP2大於比較參考電壓Vr，表示第二電壓VP1大於0.75Vref而位於視窗區域WIN2之內，故控制器160將切換電容組SCP2中的開關WP2回復至切換前的狀態，此時VP2=VP1。相對地，倘若第二電壓VP2小於比較參考電壓Vr，則比較器140將輸出例如是邏輯0的第二比較結果CQ2_2。可以理解的是，倘若第二電壓VP2小於比較參考電壓Vr，表示第二電壓VP1小於0.75Vref而位於視窗區域WIN2之外，故控制器160將切換電容組SCP2中的開關WP2維持在切換後的狀態，此時VP2=VP1+(Vr/4)。值得一提的是，在此的第二電壓VP1是根據第一次疊代運作(即k=1)結果(即第二比較結果CQ2_1)來決定，若第二比較結果CQ2_1例如是邏輯1，則VP1=VP0；若第二比較結果CQ2_1例如是邏輯0，則VP1= VP0+(Vr/2)。
至於連續近似暫存器類比至數位轉換器100於第三次疊代運作(即k=3)及第四次疊代運作(即k=4)的運作，則可根據上述第一次疊代運作(即k=1)及第二次疊代運作(即k=2)的說明而類推得知。
圖3是依照本揭露另一實施例所繪示的連續近似暫存器類比至數位轉換器200的電路方塊示意圖。連續近似暫存器類比至數位轉換器200為差動輸入式類比至數位轉換器。連續近似暫存器類比至數位轉換器200用以轉換差動對信號(包括第一類比輸入信號VIP及第二類比輸入信號VIN)為數位輸出信號SDO。
SAR ADC 200可包括第一電容式數位至類比轉換器220、第二電容式數位至類比轉換器280、比較器240以及控制器260。第一電容式數位至類比轉換器220、比較器240以及控制器260的架構分別類似於圖1的第一電容式數位至類比轉換器120、比較器140以及控制器160，故可參酌上述圖1的相關說明而類推之，在此不再贅述。
第二電容式數位至類比轉換器280可包括取樣開關281以及切換電容組SCN1~SCN10。第二電容式數位至類比轉換器280可於一時間點透過取樣開關281接收並取樣第二類比輸入信號VIN以產生第三電壓VN0。取樣開關281可例如是透過一取樣時脈信號CLKS所控制的靴帶式開關。第二電容式數位至類比轉換器280受控於多個第二控制信號SN1~SN10以分別控制切換電容組SCN1~SCN10的切換運作。詳細來說，切換電容組SCNi可包括電容CNi及開關WNi，其中i為1至10的整數。電容CN1~CN10的第一端耦接至比較器240的反相輸入端，而電容CN1~CN10的第二端則分別透過開關WN1~WN10被切換於參考電壓Vref與接地電壓GND之間。開關WN1~WN10分別由第二控制信號SN1~SN10所控制。電容CN1~電容CN8之電容值分別為電容CN2~電容CN9之電容值的兩倍，而電容CN9之電容值等於電容CN10之電容值。
於運作上，比較器240接收來自第一電容式數位至類比轉換器220的第一電壓VP0以及來自第二電容式數位至類比轉換器280的第三電壓VN0。比較器240可受控於比較時脈信號CLKC以將第一電壓VP0與第三電壓VN0的差值與零值交越點進行比較以產生第一比較結果CQ1。特別是，控制器260可根據第一比較結果CQ1產生第一控制信號SP1~SP10及第二控制信號SN1~SN10，以分別控制切換電容組SCP1~SCP10及SCN1~SCN10的切換運作。
更進一步來說，控制器260具有二進制視窗功能。控制器260可根據比較器240的輸出(亦即第一比較結果CQ1)來決定切換電容組SCP1~SCP10中的至少一者及切換電容組SCN1~SCN10中的至少一者的切換運作，以將第一電容式數位至類比轉換器220的輸出及第二電容式數位至類比轉換器280的輸出逼近上述的二進制視窗，其中上述的二進制視窗為M位元的視窗，且M為小於或等於N的正整數。詳細來說，於連續近似暫存器類比至數位轉換器200的M次疊代運作的第k次疊代運作中(k小於或等於M)，控制器260可將切換電容組SCP1~SCP10中的第k個切換電容組SCPk進行切換(例如自第一狀態切換為第二狀態)，致使第一電容式數位至類比轉換器220產生對應的第二電壓VPk。此外，控制器260可將切換電容組SCN1~SCN10中的第k個切換電容組SCNk進行切換(例如自第一狀態切換為第二狀態)，致使第二電容式數位至類比轉換器280產生對應的第四電壓VNk。接著，比較器240可將第k次疊代運作的第二電壓VPk與第四電壓VNk的差值與零值交越點(zero crossing point，例如0伏特)進行比較以產生對應的第二比較結果CQ2_k。控制器260可根據第一比較結果CQ1及第二比較結果CQ2_k定義(或決定)視窗區域WINk。並且，控制器260可根據第一比較結果CQ1及第二比較結果CQ2_k來決定是否將第一電容式數位至類比轉換器220的第k個切換電容組及第二電容式數位至類比轉換器280的第k個切換電容組切換回第一狀態(即切換前的狀態)，或者維持於第二狀態。
以下請合併參照圖3及圖4，圖4是依照本揭露一實施例所繪示的差動輸入式連續近似暫存器類比至數位轉換器執行二進制視窗功能時的切換機制示意圖，其中橫軸表示時間，縱軸表示第一電容式數位至類比轉換器220的輸出電壓與第二電容式數位至類比轉換器280的輸出電壓的電壓差(亦即比較器240的差動輸入電壓)。為便於說明，以下將以M等於4(即上述的二進制視窗為4位元的視窗)為範例進行說明，而M為其他正整數的實施例則可依以下說明類推之。基於二進制視窗為4位元的視窗，故而於圖4的第一次疊代運作(即k=1)至第四次疊代運作(即k=4)中，分別示出由虛線所包圍出來的四塊視窗區域WIN1~WIN4。
首先，於取樣保持運作(即k=0)中，第一電容式數位至類比轉換器220透過取樣時脈信號CLKS，控制取樣開關221接收並取樣第一類比輸入信號VIP以產生第一電壓VP0，且第二電容式數位至類比轉換器280透過取樣時脈信號CLKS，控制取樣開關281接收並取樣第二類比輸入信號VIN以產生第三電壓VN0。在一實施例中，第一類比輸入信號VIP與第二類比輸入信號VIN的振幅(Amplitude)例如皆等於參考電壓Vref，且第一類比輸入信號VIP與第二類比輸入信號VIN的共模電壓(Common Mode Voltage)例如是皆相等，而第一類比輸入信號VIP與第二類比輸入信號VIN彼此的相位差例如是180度。比較器240受控於比較時脈信號CLKC，可據以判斷第一電壓VP0與第三電壓VN0的差值是否大於零值交越點，從而產生第一比較結果CQ1。接著，於第一次疊代運作(即k=1)，控制器260可根據第一比較結果CQ1產生第一控制信號SP1及第二控制信號SN1，以控制切換電容組SCP1及SCN1的切換運作。以下將先針對第一電壓VP0與第三電壓VN0的差值大於零值交越點(即VP0－VN0>0)進行說明。
於取樣保持運作(即k=0)中，倘若第一電壓VP0與第三電壓VN0的差值大於零值交越點，則比較器240可輸出例如是邏輯1的第一比較結果CQ1。因此，於第一次疊代運作(即k=1)中，控制器260將切換電容組SCP1中的開關WP1進行切換以將第一電壓VP0下拉，致使第一電容式數位至類比轉換器220產生對應的第二電壓VP1，其中VP1=VP0－(Vref/2)。同時，控制器260將切換電容組SCN1中的開關WN1進行切換以將第三電壓VN0上拉，致使第二電容式數位至類比轉換器280產生對應的第四電壓VN1，其中VN1=VN0+(Vref/2)。接著，比較器240可將第一次疊代運作(即k=1)的第二電壓VP1與第四電壓VN1進行比較，以判斷第二電壓VP1與第四電壓VN1的差值是否大於零值交越點。倘若第二電壓VP1與第四電壓VN1的差值大於零值交越點，則比較器240將輸出例如是邏輯1的第二比較結果CQ2_1。可以理解的是，倘若第二電壓VP1與第四電壓VN1的差值大於零值交越點，表示第一電壓VP0與第三電壓VN0的差值大於Vref而位於視窗區域WIN1之外，故控制器260將切換電容組SCP1中的開關WP1以及切換電容組SCN1中的開關WN1維持在切換後的狀態，此時第二電壓VP1與第四電壓VN1的差值即為VP1－VN1=[VP0－(Vref/2)]－[VN0+(Vref/2)]=(VP0－VN0)－Vref。相對地，倘若第二電壓VP1與第四電壓VN1的差值小於零值交越點，則比較器240將輸出例如是邏輯0的第二比較結果CQ2_1。可以理解的是，倘若第二電壓VP1與第四電壓VN1的差值小於零值交越點，表示第一電壓VP0與第三電壓VN0的差值小於Vref而位於視窗區域WIN1之內，故控制器260將切換電容組SCP1中的開關WP1以及切換電容組SCN1中的開關WN1回復至切換前的狀態，此時第二電壓VP1與第四電壓VN1的差值即為VP1－VN1= VP0－VN0。
接著，於第二次疊代運作(即k=2)中，控制器260將切換電容組SCP2中的開關WP2進行切換以將第二電壓VP1下拉，致使第一電容式數位至類比轉換器220產生對應的第二電壓VP2，其中VP2=VP1－(Vref/4)。同時，控制器260將切換電容組SCN2中的開關WN2進行切換以將第四電壓VN1上拉，致使第二電容式數位至類比轉換器280產生對應的第四電壓VN2，其中VN2=VN1+(Vref/4)。接著，比較器240可將第二次疊代運作(即k=2)的第二電壓VP2與第四電壓VN2進行比較，以判斷第二電壓VP2與第四電壓VN2的差值是否大於零值交越點。倘若第二電壓VP2與第四電壓VN2的差值大於零值交越點，則比較器240將輸出例如是邏輯1的第二比較結果CQ2_2。可以理解的是，倘若第二電壓VP2與第四電壓VN2的差值大於零值交越點，表示第二電壓VP1與第四電壓VN1的差值大於0.5Vref而位於視窗區域WIN2之外，故控制器260將切換電容組SCP2中的開關WP2以及切換電容組SCN2中的開關WN2維持在切換後的狀態，此時VP2－VN2=[VP1－(Vref/4)]－[VN1+(Vref/4)]=(VP1－VN1)－0.5Vref。相對地，倘若第二電壓VP2與第四電壓VN2的差值小於零值交越點，則比較器240將輸出例如是邏輯0的第二比較結果CQ2_2。可以理解的是，倘若第二電壓VP2與第四電壓VN2的差值小於零值交越點，表示第二電壓VP1與第四電壓VN1的差值小於0.5Vref而位於視窗區域WIN2之內，故控制器260將切換電容組SCP2中的開關WP2以及切換電容組SCN2中的開關WN2回復至切換前的狀態，此時VP2－VN2=(VP1－VN1)。
至於第一電容式數位至類比轉換器220與第二電容式數位至類比轉換器280分別於第三次疊代運作(即k=3)及第四次疊代運作(即k=4)的切換運作，則可根據上述第一次疊代運作(即k=1)及第二次疊代運作(即k=2)的說明而類推得知，故在此不再贅述。可以理解的是，在第一電壓VP0與第三電壓VN0的差值大於零值交越點的情況下，控制器將根據第一比較結果CQ1與第二比較結果CQ2_k來控制第一電容式數位至類比轉換器220與第二電容式數位至類比轉換器280的切換運作。另一方面，在第一電壓VP0與第三電壓VN0的差值小於零值交越點，控制器260將根據第一比較結果CQ1與第二比較結果CQ2_k來控制第一電容式數位至類比轉換器220與第二電容式數位至類比轉換器280的切換運作，其詳細運作可參照上述說明而類推得知，故不再贅述。
校正方法 在一實施例中，類比至數位轉換器在操作模式進行在類比至數位轉換正常操作，在校正模式進行校正；在一實施例中，在操作模式前，可先行進入校正模式；在一實施例中，可在操作模式進行一段時間後進入校正模式；在一實施例中，可每進行一段時間的操作模式後(週期性地)進入校正模式。接著將說明本揭露實施例之電容校正的方法，在此做為解說範例的是上面圖3所說明的電路架構。在此範例架構中，為了著眼在電容校正的部分，將電路圖再略作簡化。在此範例中，以具有11個電容為範例，其中電容CP1~CP5、CN1~CN5待校正的電容，而電容CP6~CP11、CN6~CN11為準確的電容；在實施時，各電容可各為一個電容群，例如，電容CP1、CN1可以各由8個較小的電容所組成，電容CP2、CN2可以各由4個較小的電容所組成，本發明不加以限制。電容CP6~CP11、CN6~CP11在製作時，可以透過要求製程參數達到所要求的準確度。在一實施例中，在未增加額外電路下，以準確的電容做為參考，校正較為不準的電容。在本實施例以準確之電容CP6-CP11、CN6~CN11來校正較為不準確的電容CP1-CP5、CN1~CN5。
圖5為本揭露一實施例之校正的時序示意圖。在本揭露實施例中，校正過程是可以執行多次，並可以藉由多次校正所得之閃爍(flicker)雜訊與比較器之偏移(offset)以及電容C1~C5的平均值，使獲得的校正值更為精準。如圖5所示，在每一個校正循環的校正順序為先校正閃爍雜訊與比較器之偏移(即圖中的O & F，兩者統稱雜訊)，再校正電容CP5~CP1、CN5~CN1。在一實施例中，亦即在取樣時脈CLKS第一個週期進行閃爍雜訊與比較器之偏移的校正，在取樣時脈CLKS第二個週期至第六周期分別進行電容CP5~CP1和CN5~CN1的校正。在取樣時脈CLKS第一個週期獲得比較器之偏移(offset)與閃爍(flicker)雜訊之資訊Do[x]，之後於每個取樣時脈CLKS，依序進行電容CP5~CP1、CN5~CN1的校正，而分別獲得校正資訊Do[x+1]~Do[x+5]，其中Do[x]為類比數位轉換器輸出的二進位數位碼，其中，x代表每個校正週期，x為正整數，而y代表一個校正程序的重複次數，其為自然數。同理，上述校正程序一直重複進行，例如在取樣時脈CLKS之第七至第十二周期可以獲得比較器之偏移與閃爍(flicker)雜訊以及電容CP5~CP1和CN5~CN1的校正資訊Do[x+6]~Do[x+11]。以此類推，此整體校正程序將會持續數個周期來進行平均。
接著配合電路結構來說明校正的方法，其中將以閃爍雜訊與比較器之偏移、電容CP5、CN5與電容CP1、CN1的校正來進行說明，電容CP4、CN5至CP2、CN2的校正方法與電容CP5、C1和電容CN5、CN1的校正方法相似。
接著以圖6至圖8說明本揭露範例之電容校正方法。圖6為本揭露一實施例之閃爍雜訊與比較器340之偏移的校正示意圖。
如圖6所示，連續近似暫存器類比至數位轉換器300可包括第一電容式數位至類比轉換器310、第二電容式數位至類比轉換器320、比較器340以及控制器360。第一電容式數位至類比轉換器310、第二電容式數位至類比轉換器320之輸出VCP和VCN分別連接到比較器340之兩個輸入端。電容CP1、CN1對應MSB，依序而下為電容CP2與CN2、電容CP3與CN4......，但本發明不以此為限。比較器340輸出之比較結果再傳送到控制器360。在一實施例中，控制器360進行圖1~圖4所說明的類比數位轉換之控制，以及/或是進行電容校正以及閃爍雜訊與比較器360之偏移的量化等控制。
首先進行閃爍雜訊與比較器340之偏移之校正。如圖6所示，當取樣時脈(sampling clock) CLKS為高電位時，此時將電容器CP1~CP11與CN1~CN11之第一端(或稱頂板)的開關SWTOP1 與SWTOP2 接上，此時第一電容式數位至類比轉換器310的電容CP1~CP11的第一端均經由開關SWTOP1 接而連接至第一輸入電壓VIP，第二電容式數位至類比轉換器320的電容CN1~CN11的第一端均經由開關SWTOP2 接而連接至第二輸入電壓VIN。在一實施例中，第一輸入電壓VIP與第二輸入電壓VIN的電壓為任意電壓值，此任意電壓值是基於比較器的輸入共模電壓Vicm來決定；在一實施例中，此時第一輸入電壓VIP與第二輸入電壓VIP的電壓值為輸入共模電壓Vicm，電容CP1~CP11與CN1~CN11的第二端(或稱底板)分別藉由開關WP1~WP11與WN1~WN11切換至第一參考電壓Vcm，藉此重置所有電容CP1~CP11、CN1~CN11。在一實施例中，第一輸入電壓VIP與第二輸入電壓VIN的電壓為Vcm，電容CP1~CP11與電容CN1~CN11的第二端藉由開關WP1~WP11與開關WN1~WN11切換至輸入共模電壓Vicm或其他電壓，藉此重置所有電容CP1~CP11、CN1~CN11。在一實施例中，操作模式的輸入共模電壓Vicm=(VIP+VIN)/2。在一實施例中，第一參考電壓Vcm可以是輸入共模電壓Vicm。在一實施例中，重置電容CP1~CP11與電容CN1~CN11時，電容CP1~CP11與電容CN1~CN11的第一端和第二端的電壓可以相同。
在取樣時脈CLKS轉為低電位時，控制器360將開關SWTOP1 、SWTOP2 斷開，使電容CP1~CP11與電容CN1~CN11之第一端與第一輸入電壓VIP、第二輸入電壓VIP斷開，電容CP1~CP5與電容CN1~CN5(即，需進行校正的電容)的所有第二端分別藉由開關WP1~WP5與開關WN1~WN5而維持在第一參考電壓Vcm。當取樣時脈CLKS由高電位轉為低電位後，進入校正程序，在比較時脈(comparator clock) CLKC的T0週期，開始偏移和閃爍雜訊的校正。在一實施例中，在比較時脈CLKC的T1-T5週期，電容CP1~CP5的開關WP1~WP5與電容CN1~CN5的開關WN1~WN5不會進行切換動作。經過比較時脈CLKC的5個週期(T1-T5)後，由第一電容式數位至類比轉換器310的準確電容CP6-CP11和第二電容式數位至類比轉換器320的準確電容CN6-CN11(圖6所示的zADC 5)進行SAR ADC 300的數位至類比轉換的操作。在進行SAR ADC 300的數位至類比轉換的操作時，電容CP6~CP11與電容CN6~CN11的第二端不需再接到第一參考電壓Vcm，可依SAR ADC 300的操作接到第二參考電壓Vref或第三參考電壓GND。在一實施例中，zADC為由準確的電容及/或已校正的電容所組成的對應的類比至數位轉換器。藉由zADC 5每個位元的結果，決定相對應的電容切換，即進行SAR ADC 300的二進制搜尋法。若該位元下，比較器340的結果為1，則代表該位元的VCP側的電容藉由第二端之開關從Vcm切換到GND、VCN側的電容藉由第二端之開關從第一參考電壓Vcm切換到第二參考電壓Vref。反之，若在該位元下，比較器340之結果為0，則代表該位元VCP側的電容藉由第二端之開關從第一參考電壓Vcm切換到第二參考電壓Vref，VCN側的電容藉由第二端之開關從第一參考電壓Vcm切換到第三參考電壓GND。如此，切換完後，進行下個位元的比較，直到所有位元轉換完成。zADC 5所得到的二進制七個數位位元輸出為閃爍雜訊與比較器340之偏移的資訊。在本實施例中，以所有的準確電容量測閃爍雜訊與比較器340之偏移的資訊，但本發明並不以此為限，在一實施例中，可以部份之準確電容量測閃爍雜訊與比較器340之偏移的資訊，例如包括LSB的較低位元的數個電容的對應ADC量測閃爍雜訊與比較器340之偏移的資訊，具體而言，例如可以CP7~CP11、CN7~CN11量測，量測方式與上述類似，例如當取樣時脈CLKS由高電位轉為低電位後，進入校正程序，在比較時脈CLKC的T0週期，開始偏移和閃爍雜訊的校正。在比較時脈CLKC的T1-T5週期，電容CP1~CP6的開關WP1~WP6與電容CN1~CN6的開關WN1~WN6不會進行切換動作。經過比較時脈CLKC的6個週期(T1-T6，T6未繪示，T6為T5的下一週期)後，由第一電容式數位至類比轉換器310的準確電容CP7-CP11和第二電容式數位至類比轉換器320的準確電容CN7-CN11進行SAR ADC 300的數位至類比轉換的操作。在進行SAR ADC 300的數位至類比轉換的操作時，電容CP7~CP11與電容CN7~CN11的第二端不需再接到第一參考電壓Vcm，可依SAR ADC 300的操作接到第二參考電壓Vref或第三參考電壓GND。所得到的二進制六個數位位元輸出為閃爍雜訊與比較器340之偏移的資訊。本實施例中之高電位及低電位僅為例示，在另一實施例中，也可在取樣時脈CLKS為低電位時進行電容重置，在取樣時脈CLKS為高電位時進行校正，本揭露不對此做限制。
當將閃爍雜訊與比較器340之偏移量化後，進行第一電容式數位至類比轉換器310與第二電容式數位至類比轉換器320之電容CP1~CP5與電容CN1~CN5之校正程序。在一實施例中，電容校正從待校電容中的最小位元開始，於本實施例中，由電容CP5與電容CN5開始，亦即位元排序最接近準確的電容CP6-CP11與電容CN6~CN11。
圖7為本揭露一實施例之電容校正的示意圖。以下以實施例說明電容CP5、CN5的校正。如圖7所示，取樣時脈CLKS為高電位時，第一電容式數位至類比轉換器310的電容CP1~CP11的第一端均經由開關SWTOP1 而連接至第一輸入電壓VIP，第二電容式數位至類比轉換器320的電容CN1~CN11的第一端均經由開關SWTOP2 而連接至第二輸入電壓VIN。在一實施例中，第一輸入電壓VIP與第二輸入電壓VIN的電壓為輸入共模電壓Vicm，電容CP1~CP11與電容CN1~CN11的第二端藉由開關WP1~WP11與WN1~WN11切換至Vcm，藉此重置所有電容CP1~CP11、CN1~CN11。
在取樣時脈CLKS轉為低電位後，在比較時脈CLKC之T0~T4週期，對應的第一電容式數位至類比轉換器310和第二電容式數位至類比轉換器320之電容CP1-CP4與電容CN1~CN4的第二端均分別經由開關WP1~WP4與開關WN1~WN4維持在第一參考電壓Vcm，而與第一電容式數位至類比轉換器310和第二電容式數位至類比轉換器320分別對應的SWTOP1 和SWTOP2 則均斷開。在比較時脈CLKC之T0~T4週期，比較器340可進行比較，但不切換電容第二端之電壓。在一實施例中，可以透過控制器360內部的邏輯閘電路阻擋控制器360產生的開關控制訊號，使電容CP1-CP4的開關WP1~WP4與電容CN1-CN4的開關WN1~WN4在T1~T4期間不切換。
接著，在比較時脈CLKC之T5週期，開始進行電容CP5、CN5的校正。此時，第一電容式數位至類比轉換器310之電容CP5的第二端透過開關WP5連接到第二參考電壓Vref (參考電壓)，而第二電容式數位至類比轉換器320之電容CN5的第二端透過開關WN5接到第三參考電壓GND (接地電壓)。接著，在比較時脈CLKC的T5週期後，進行電容CP6~CP11與CN6~CN11對應之zADC 5之類比至數位轉換的操作。
如前所述，第一電容式數位至類比轉換器310之電容CP6-CP11與第二電容式數位至類比轉換器320之電容CN6-CN11可以透過要求製程參數來準確製作，所以由CP6-CP11與CN6~CN11對應之zADC 5進行類比至數位轉換可得到準確的結果，以校正電容CP5、CN5。
在一實施例中，由zADC 5進行類比至數位轉換得到的結果包含閃爍雜訊與比較器340的偏移，在一實施例中，由zADC 5進行類比至數位轉換得到的結果減去閃爍雜訊與比較器340之偏移(例如前述所得之閃爍雜訊與比較器340之偏移)，以得到電容CP5及/或電容CN5之電容權重WC5 。在一實施例中，例如圖7所示之差動電路，電容權重WC5 為電容CP5及電容CN5所對應的位元之權重。在另一實施例中，例如圖1所示之單端電路，電容權重WC5 為電容CP5所對應的位元之權重。在另一實施例中，電容權重WC5 為電容CN5所對應的位元之權重。電容權重WC1 ~WC4 與電容權重WC5 類似，可依此類推。
圖8為本揭露一實施例之電容校正的示意圖。以下以實施例說明電容CP1、CN1的校正。如圖8所示，取樣時脈CLKS為高電位時，第一電容式數位至類比轉換器310的電容CP1~CP11的第一端均經由開關SWTOP1 連接至第一輸入電壓VIP，第二電容式數位至類比轉換器320的電容CN1~CN11的第一端均經由開關SWTOP2 連接至第二輸入電壓VIN。在一實施例中，第一輸入電壓VIP與第二輸入電壓VIN的電壓為輸入共模電壓Vicm，電容CP1~CP11與電容CN1~CN11的第二端分別藉由開關WP1~WP11與開關WN1~WN11切換至Vcm，藉此重置所有電容CP1~CP11、CN1~CN11。
在取樣時脈CLKS轉為低電位後，與第一電容式數位至類比轉換器310和第二電容式數位至類比轉換器320分別對應的SWTOP1 和SWTOP2 均斷開。在比較時脈CLKC之T0週期，比較器340可進行比較，但不切換電容第二端之電壓。在比較時脈CLKC之T1週期，進行電容CP1、CN1的校正。此時，第一電容式數位至類比轉換器310之電容CP1的第二端透過開關WP1連接到第二參考電壓Vref (參考電壓)，而第二電容式數位至類比轉換器320之電容CN1的第二端透過開關WN1接到第三參考電壓GND (接地電壓)。之後，在比較時脈CLKC的週期T1後，以zADC 1(包括已校正的電容CP2~CP5、CN2~CN5以及準確電容CP6-CP11、CN6~CP11對應的SAR ADC)，執行類比至數位轉換，以zADC1每個位元的比較結果，切換各位元對應的電容之第二端之電壓。以此得到的二進制十一個位元數位輸出為電容CP1、CN1的權重，在一實施例中，由zADC 1進行類比至數位得到的結果包含閃爍雜訊與比較器340的偏移，由zADC 1進行類比至數位轉換得到的電容CP1、CN1的權重減去閃爍雜訊與比較器340之偏移(例如前述所得之閃爍雜訊與比較器340之偏移)，可得到電容CP1、CN1之電容權重WC1 。
如前所述，第一電容式數位至類比轉換器310之電容CP6~CP11與第二電容式數位至類比轉換器320之電容CN6~CN11為準確之電容，且電容CP2~CP5、CN2~CN5也進行過校正，後續由zADC1之電容CP2-CP11、CN2~CN11進行一般連續近似類比數位轉換動作時，可以對電容CP1、CN1進行校正。以此得到的電容CP1、CN1的權重包含閃爍雜訊與比較器340的偏移，故可減去閃爍雜訊與比較器340之偏移，以得到電容CP1、CN1之電容權重WC1 。
以與上述相似的方法，可以對第一電容式數位至類比轉換器310之電容CP2-CP4與第二電容式數位至類比轉換器320之電容CN2-CN4進行電容權重的校正。以校正電容CP4、CN4為例，在取樣時脈CLKS為高電位時，重置電容CP1~CP11、CN1~CN11，在取樣時脈CLKS為低電位且比較時脈CLKC之T0~T3週期間，斷開SWTOP1 和SWTOP2 ，在比較時脈CLKC之T4週期時，電容CP1~CP3、CN1~CN3的第二端維持在第一參考電壓Vcm，而第一電容式數位至類比轉換器310的電容CP4之第二端透過開關WP4切換至第二參考電壓Vref，第二電容式數位至類比轉換器320的電容CN4之第二端透過開關WN4切換至第三參考電壓GND。在比較時脈CLKC的週期T4，開始對電容CP4、CN4進行校正，以zADC4 (包含已校正的電容CP5、CN5以及準確電容CP6-CP11、CN6~CN11所對應之SAR ADC)進行一般連續近似類比數位轉換動作，再減去閃爍雜訊與比較器340之偏移，以得到電容CP4、CN4之電容權重WC4 。電容CP2與CN2、CP3與CN3的校正方法與上述相似，可以類推而知。
在一實施例中，SAR ADC 300在校正模式的校正程序之時序與操作模式之時序相同或相似，因此不需增設或改變電路，即可以達到電容之校正以及閃爍雜訊與比較器340之偏移的量測。
在一實施例中，在獲得各電容之電容權重後，可以電容權重修正第一電容式數位至類比轉換器310及/或第二電容式數位至類比轉換器320所輸出的數位碼，以得到準確的數位碼。在一實施例中，由於電容不準確，可能使第一電容式數位至類比轉換器310及/或第二電容式數位至類比轉換器320所輸出的數位碼與正確的數位碼有偏差，在獲得各電容之電容權重後，可使用冗餘電路(未繪示)修正偏差，以獲得正確的數位碼，在一實施例中，可量化閃爍雜訊和比較器340之偏移。
以下以另一實施例說明電容CP1~CP5及電容CN1~CN5之電容權重WC1 ~WC5 的計算方式。如前所述，在圖6-8所示的電路架構範例，其一個校正程序是經過取樣時脈CLKS的6個週期，在六個周期內分別進行閃爍雜訊與比較器偏移以及電容CP5~CP1與電容CN5~CN1的校正。在一實施中，校正程序可以執行多次，對每次得到的各校正值進行平均，以得到更準確的電容校正值。配合圖5，當上述程序進行y次後，電容CP5~CP1、CN5~CN1的平均權重WC1avg ~WC5avg 可以由式(1)計算而得，其中WC1avg 是電容CP1、CN1的平均權重，D0 [x +6y ]是第y+1次所得到的閃爍雜訊與比較器340之偏移。其中，x代表每個校正週期，x為正整數。y代表一個校正程序的重複次數，其為自然數。透過執行多次的校正程序，可以消除白雜訊對於電容校正權重的影響。D0[(x+1)+6y]~D0[(x+5)+6y]與D0[x+6y]等則為每個校正週期下，SAR ADC 300運作所得到的二進位數位碼。
Figure 02_image002
(1)
圖9A繪示本揭露一實施例之電路方塊變化例之示意圖。如圖9A所示，連續近似暫存器類比至數位轉換器300可以更包括：編碼器380，其耦接到控制器360，用以接收控制器360的輸出；以及校正處理器400，耦接至編碼器380。在校正模式下以校正電容CP5、CN5為例，SAR ADC 300輸出二進位制數位結果至編碼器380，編碼器380將二進位制數位結果編碼後產生十進位制的編碼結果，再將該編碼結果傳送到校正處理器400。校正處理器400可利用迴圈對進行y次的校正程序進行平均。在一實施例中，可由校正處理器400執行式(1)之運算。在一實施例中，可以平均後的電容權重WC1avg ~WC5avg 修正第一電容式數位至類比轉換器310及/或第二電容式數位至類比轉換器320所輸出的數位碼，在操作模式下進行類比數位轉換，以得到準確的類比至數位轉換結果。在一實施例中，藉由將多次校正所得的數據平均，可消除白雜訊的影響。在一實施例中，可以未平均的單次電容權重WC1 ~WC5 修正第一電容式數位至類比轉換器310及/或第二電容式數位至類比轉換器320所輸出的數位碼。
圖9B繪示本揭露一實施例之電路方塊變化例之示意圖。如圖9B所示，連續近似暫存器類比至數位轉換器300可以更包括時脈縮減電路345，可用以產生縮減比較時脈RCLKC。在一實施例中，時脈縮減電路345可縮減比較時脈CLKC，以產生縮減比較時脈RCLKC。在一實施例中，可使用縮減比較時脈RCLKC進一步地減少校正時間。
在上述實施例中，在量測雜訊後，從最靠近LSB的待校電容開始校正，直到最靠近MSB的待校電容為止。例如電容CP1~CP5、CN1~CN5的校正是從電容CP5、CN5開始，依序校正到電容CP1、CN1。依此順序，第一個校正的電容CP5、CN5是最靠近LSB的待校電容，作為校正基礎的電容CP6~CP11、CN6~CN11均為準確的電容。校正電容CP5、CN5後，再以電容CP5~CP11、CN5~CN11校正下一個最靠近LSB的待校電容CP4、CN4。以此類推，每次皆校正最靠近LSB的待校電容，用來校正待校電容的電容包括先前校正過的電容以及準確的電容來進行。
但是，本揭露並不限定於此。在另一實施例中，在量測雜訊後，從最靠近MSB的待校電容開始校正，直到最靠近LSB的待校電容為止。但是，從MSB側往LSB側進行校正之說明如下。
首先使用電容CP2-CP11、CN2~CN11 (例如圖8中的zADC 1)進行電容CP1、CN1的校正。此時，zADC 1中的電容CP6-CP11、CN6~CN11是準確的，但是電容CP2-CP5、CN2~CN5尚未經過校正。因此，當以上述方式獲得電容CP1、CN1的權重WC1 ’時，WC1 ’可能包含電容CP2-CP5、CN2~CN5的誤差。同理，電容CP2、CN2的權重WC2 ’可能包含電容CP3-CP5、CN3~CN5的誤差，電容CP3的WC3 ’可能會包含電容CP4-CP5、CN4~CN5的誤差，電容CP4、CN4的權重WC4 ’可能包含電容CP5、CN5的誤差。進行電容CP5、CN5的校正時，與圖7的方式相同或相似，可以獲得電容CP5、CN5的正確之電容權重WC5 。
之後，再從如圖9A或9B所示的校正處理器400，以電容CP5、CN5的電容權重WC5 計算正確之電容CP4、CN4的電容權重WC4 ，以電容CP5、CN5與電容CP4、CN4的權重WC5 、WC4 計算正確之電容CP3、CN3的電容權重WC3 。以此類推，最後以權重WC5 ~WC2 計算正確之電容CP1、CN1的電容權重WC1 。在一實施例中，電容CP1~CP5、CN1~CN5的平均電容權重計算方式可由式(1)計算而得。
在一實施例中，若連續近似暫存器類比至數位轉換器之準確電容為第0至第a位元，則在一實施例中，校正順序可以是以第i位元從i=a+1位元起，重複地往上遞增，產生各電容的電容權重，直到產生第(Nd-1)位元之電容權重為止。在一實施例中，校正順序可以是以第i位元從i=Nd-1位元起，重複地往下遞減，產生各電容的電容權重，直到產生第a+1位元之電容權重為止。
在一實施例中，校正時序使用連續近似暫存器類比至數位轉換器在操作模式下時的時脈順序，故可以不增設或改變電路的硬體結構，便可以達到電容之校正以及閃爍雜訊與比較器340之偏移的量測。在另一實施例中，可以進一步減少校正時間，例如，如圖7所示，當進行電容CP5、CN5之校正時，使用原本操作模式的時序，在比較時脈CLKC之T0~T4週期間，電容不進行切換，因此，可縮減T0~T4週期，以減少校正時間。
圖10A與10B繪示本揭露一實施例之時脈訊號縮減示意圖。如圖10A之上半圖所示，在操作模式時，T0週期為取樣保持運作之週期，T1~T5週期為電容CP1~CP5、CN1~CN5之對應類比至數位轉換週期。在校正模式時，進行閃爍雜訊與比較器340之偏移的量測後，週期T1~T5期間電容CP1~CP5、CN1~CN5並未切換，直到比較時脈CLKC的下一個週期後再進行zADC 5之類比至數位轉換。在一實施例中，如圖10A之下半圖所示，在校正模式省略T1~T5週期；亦即，週期T0之下一週期，即進行zADC 5之運作，其時序如縮減比較時脈RCLKC之波形所示。
在一實施例中，如圖10B之上半圖所示，在操作模式時，T0週期為取樣保持運作之週期，T1~T5週期為電容CP1~CP5、CN1~CN5之對應類比至數位轉換週期；在校正模式時，進行閃爍雜訊與比較器340之偏移的量測後，週期T1~T4期間電容CP1~CP4、CN1~CP4並未切換，直到週期T5時切換電容CP5、CN5第二端的電壓，之後再進行zADC 5之類比至數位轉換。在一實施例中，如圖10B之下半圖所示，在校正模式省略T0~T4週期；也就是說，在取樣時脈CLKS轉為低電位後，比較時脈CLKC之第一個週期可以是週期T5，直接進入電容CP5、CN5的校正程序，其時序如縮減比較時脈RCLKC之波形所示。在此實施例中，可以不需等待週期T0~T4，以使校正時間更快。同理，在進行電容CP4、CN4校正時，可省略週期T0~T3的等待週期。在進行電容CP3、CN3校正時，可省略週期T0~T2的等待週期。在進行電容CP2、CN2校正時，可省略週期T0~T1的等待週期。在進行電容CP1、CN1校正時，可省略週期T0的等待週期。如此，整體的校正時間可以更為縮短。
在一實施例中，電容式數位至類比轉換器具有Nd位元，Nd為正整數，當校正第i位元的電容時，縮減比較時脈RCLKC省略了操作模式時序(比較時脈CLKC)中第Nd-1位元電容至第(i+1)位元之等待週期，其中i為小於Nd的整數。在一實施例中，如圖9B所示，可以在連續近似暫存器類比至數位轉換器300中增加時脈縮減電路345，用以進行時脈縮減，亦即對操作模式的比較時脈CLKC縮減成縮減比較時脈RCLKC，省略等待週期。
此外，在上述校正程序中，對待校電容進行校正時，第一電容式數位至類比轉換器310之待校電容的第二端電壓被切換而連接到第二參考電壓Vref，而第二電容式數位至類比轉換器320之待校電容的第二端被切換而連接到第三參考電壓GND，但本揭露並不限定於此。例如，第一電容式數位至類比轉換器310之待校電容的第二端電壓被切換而連接到第三參考電壓GND，而第二電容式數位至類比轉換器320之待校電容的第二端被切換而連接到第二參考電壓Vref。在另一實施例中，第一電容式數位至類比轉換器310之待校電容的第二端電壓可以連接到第二參考電壓Vref或第三參考電壓GND，亦即可以切換到不同的參考電壓，在另一實施例中，也可以切換到其他電壓。同理，第二電容式數位至類比轉換器320之待校電容的第二端電壓可以連接到第二參考電壓Vref或第三參考電壓GND，亦即可以切換到不同的參考電壓，在另一實施例中，也可以切換到其他電壓。在另一實施例中，第二參考電壓可以是Vref或GND之其中一個電壓，第三參考電壓可以是Vref或GND之其中另外一個電壓，例如第二參考電壓可以是GND，第三參考電壓可以是Vref。
在上述實施例中，以差動電路(differential circuit)(例如圖3所示之電路)說明電容校正的程序，但是單端電路(single ended circuit)(例如圖1所示的電路)也可以適用本揭露的電容校正方法。亦即，比較器340的輸入端只連接一個電容式數位至類比轉換器也可以適用本揭露的電容校正方法。單端電路架構下的電容校正方法與差動電路的校正方法相同或相似，在此省略其說明。
圖11繪示本揭露之連續近似暫存器類比至數位轉換器的校正方法的流程示意圖。在一實施例中，連續近似暫存器類比至數位轉換器包含至少一個Nd位元電容式數位至類比轉換器，電容式數位至類比轉換器之電容有對應第0位元至第Nd-1位元，其中第0位元的電容至第i-1位元之電容例如是上述之準確的電容(例如電容CP11~CP6、CN11~CN6)，而第i位元電容至第Nd-1位元電容例如是待校電容(例如上述的電容CP5~CP1、CN5~CN1)，i為小於Nd的整數。在一實施例中，Nd位元電容式數位至類比轉換器所轉換之數位碼經SAR ADC的轉換後可得到Nd+1個位元之數位碼，例如SAR ADC可不需電容運作，而比較VIP與VIN的差異，以獲得多1個位元的數位碼。如圖11所示，在步驟S100，將第i位元至第(Nd-1)位元之電容耦接第一參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第一數位碼，其中i為小於Nd的整數。在一實施例中，步驟S100可以獲得雜訊，該雜訊可以包括閃爍雜訊以及比較器之偏移。
在一實施例中，將第Nd-1位元至第0位元之電容的第一端連接到輸入電壓(例如VIP，VIN)，電容的第二端連接第一參考電壓(例如Vcm)；將所述第Nd-1個位元至所述第0位元之電容的第一端斷開所述輸入電壓；以及利用所述第(i-1)個位元至所述第0位元之電容所對應的連續近似暫存器類比至數位轉換器產生第一數位碼，以量測所述雜訊。
接著，執行步驟S102。在步驟S102，將第(i+1)位元至第(Nd-1)位元之電容耦接第一參考電壓，將第i位元之電容耦接第二參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第二數位碼。在一實施例中，步驟S102基於第(i-1)個位元至第0位元電容之運作，校正第i個位元的電容，並由所述比較器產生第二數位碼，將述第二數位碼與所述第一數位碼相減以產生所述第i個位元電容之權重。
在一實施例中，將第i個位元電容耦接至第二參考電壓或第三參考電壓，第(Nd-1)個位元至第(i+1)個位元電容耦接至所述第一參考電壓，利用第(i-1)個位元至第0位元電容所對應的連續近似暫存器類比至數位轉換器產生第二數位碼，並由所述第二數位碼與所述第一數位碼產生所述第i個位元電容之權重。
在一實施例中，將第(Nd-1)個位元至所述第0個位元之電容(如CP1~CP11、CN1~CN11)的第一端連接到輸入電壓(如VIP、VIN)，電容的第二端連接所述第一參考電壓(如Vcm)；將第Nd-1個位元至所述第0位元之電容的第一端斷開所述輸入電壓；將第i個位元之電容的第二端耦接至第二參考電壓(如Vref)或第三參考電壓(如GND)；以及利用第(i-1)個位元至第0位元之電容所對應的連續近似暫存器類比至數位轉換器產生第二數位碼，並由所述第二數位碼與所述第一數位碼產生第i個位元電容之所述電容權重。
在步驟S106，判斷i是否已經等於Nd-1，亦即上述動作是否已經進行到第Nd-1個位元。如果尚未進行到第Nd-1個位元，亦即判斷結果為否，則進行步驟108。步驟S108遞增i ，即i=i+1，再繼續執行步驟S102，直至i=Nd-1為止。另外，當在步驟S106，判斷i是否已經等於Nd-1，亦即到第(Nd-1)個位元電容的電容權重都已經產生，並且將連續近似暫存器類比至數位轉換器校正完畢。在一實施例中，可以在步驟S102和S106間加一步驟，根據第一數位碼與第二數位碼產生第i位元之所述電容之電容權重；在一實施例中，也可在步驟S106判斷i=Nd-1後，根據各次執行步驟S102獲得的各個第二數位碼產生各個位元之電容之電容權重。獲得各位元或所有位元的電容權重後，可依據獲得的電容權重修正對應之連續近似暫存器類比至數位轉換器。
圖12是根據本發明一實施例之連續近似暫存器類比至數位轉換器的校正方法的流程示意圖。在此實施例中，不須將所有準確的電容皆用來獲得閃爍雜訊以及比較器之偏移。連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器，至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，Nd為正整數。如圖12所示。在步驟S1202中，將第z位元至第(Nd-1)位元之電容耦接第一參考電壓，根據第(z-1)位元至第0位元之電容之運作產生第一數位碼，其中z為小於Nd的整數。在一實施例中，例如第0~5位元的電容式數位至類比轉換器具有準確的電容，Nd例如為11，z例如為5，將第5位元至第10位元之電容耦接第一參考電壓，根據第4位元至第0位元之電容之運作產生第一數位碼，第一數位碼包括閃爍雜訊以及比較器之偏移。在步驟S1204中，將第(i+1)位元至第(Nd-1)位元之電容耦接第一參考電壓，將第i位元之電容耦接第二參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第二數位碼，其中i為小於Nd的整數，且z小於i。在此實施例中，i例如為6，將第7位元至第10位元之電容耦接第一參考電壓，將第6位元之電容耦接第二參考電壓，根據第5位元至第0位元之電容之運作產生第二數位碼。在步驟S1206中，根據第一數位碼與第二數位碼產生第i位元之電容之電容權重。在此實施例中，根據利用第4位元至第0位元之電容之運作產生的第一數位碼與利用第5位元至第0位元之電容產生的第二數位碼產生第6位元之電容之電容權重，在步驟S1208中，根據第i位元之電容之電容權重校正連續近似暫存器類比至數位轉換器。
圖13是根據本發明一實施例之連續近似暫存器類比至數位轉換器的校正方法的流程示意圖。連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器，至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，Nd為正整數。如圖13所示。在步驟S1302中，將第i位元至第(Nd-1)位元之電容耦接第一參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第一數位碼，其中i為小於Nd的整數。在一實施例中，Nd例如為11，i例如為6，將第6位元至第10位元之電容耦接第一參考電壓，根據第5位元至第0位元之電容之運作產生第一數位碼，第一數位碼包括閃爍雜訊以及比較器之偏移。在步驟S1304中，將第(i+1)位元至第(Nd-1)位元之電容耦接第一參考電壓，將第i位元之電容耦接第二參考電壓，根據第(i-1)位元至第0位元之電容之運作產生第二數位碼。在此實施例中，i例如為6，將第7位元至第10位元之電容耦接第一參考電壓，將第6位元之電容耦接第二參考電壓，根據第5位元至第0位元之電容之運作產生第二數位碼。在步驟S1306中，根據第一數位碼與第二數位碼產生第i位元之電容之電容權重。在此實施例中，根據利用第5位元至第0位元之電容之運作產生的第一數位碼與利用第5位元至第0位元之電容產生的第二數位碼產生第6位元之電容之電容權重，在步驟S1308中，根據第i位元之電容之電容權重校正連續近似暫存器類比至數位轉換器。
由上述說明可以得知，本揭露實施例的電容校正方法可以不需增加額外的電路架構，可以原本的連續近似暫存器類比至數位轉換器的操作架構下進行。例如將驅動連續近似暫存器類比至數位轉換器的進行類比至數位轉換的比較時脈CLKC做為校正時脈，在比較時脈CLKC的T1~T5週期間，在操作模式中可以用來驅動電容CP1~CP5、CN1~CN5進行類比至數位轉換，在校正模式中，可以將被校正的電容連接到第二參考電壓Vref或第三參考電壓GND，而其他尚未被校正的電容則連接到第一參考電壓Vcm。因此，在一實施例中，可改變控制器360內的控制序列(control sequence)以適用於操作模式及校正模式，而不需大幅改變整體的電路架構，亦不需增大電容的面積，整體電路的尺寸也就不會變大。
綜上所述，基於上述本揭露的說明，若是需校正電容數量為NumC，校正所需時間可所減為(NumC+1)週期，較傳統校正所需2NumC週期，速度提升約2倍。校正流程若連續重複多次，亦可用來消除電路所產生的白雜訊，使得校正更為準確。本揭露一實施例可不需在訊號路徑上增加電路，即可得到閃爍雜訊與比較器偏移的資訊。
此外，本揭露一實施例可改善因校正而累積的電容權重偏差，來進一步提升電容式數位至類比轉換器之積分非線性度。
根據本揭露一種實施方式，提供一種連續近似暫存器類比至數位轉換器的校正方法。所述連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器，所述至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，其中Nd為正整數。所述連續近似暫存器類比至數位轉換器的電容校正方法包括：將第z位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(z-1)位元至第0位元之所述電容之運作產生第一數位碼，其中z為小於Nd的整數；將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼，其中i為小於Nd的整數，且z小於i；根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中將所述第z位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，根據所述第(z-1)位元至所述第0位元之所述電容之運作產生所述第一數位碼包括：將所述第(Nd-1)位元至所述第0位元之所述電容的第一端耦接輸入電壓，所述第(Nd-1)位元至所述第0位元之所述電容的第二端耦接所述第一參考電壓；將所述第(Nd-1)位元至所述第0位元之所述電容的所述第一端斷開所述輸入電壓；以及利用所述第(z-1)位元至所述第0位元之電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第一數位碼。
根據本揭露一種實施方式，提供一種連續近似暫存器類比至數位轉換器的校正方法，其中所述連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器，所述至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，其中Nd為正整數。所述連續近似暫存器類比至數位轉換器的電容校正方法包括：將第i位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(i-1)位元至第0位元之所述電容之運作產生第一數位碼，其中i為小於Nd的整數；將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼；根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，更包括多次執行所述電容校正方法，以獲得所述第i位元所述電容權重的平均值。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中將所述第i位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生所述第一數位碼包括：將所述第(Nd-1)位元至所述第0位元之所述電容的第一端耦接輸入電壓，所述第(Nd-1)位元至所述第0位元之所述電容的第二端耦接所述第一參考電壓；將所述第(Nd-1)位元至所述第0位元之所述電容的所述第一端斷開所述輸入電壓；以及利用所述第(i-1)位元至所述第0位元之電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第一數位碼。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中將所述第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接所述第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生所述第二數位碼包括：將所述第(i+1)位元至所述第(Nd-1)位元之所述電容的第二端耦接所述第一參考電壓，將所述第i位元之電容的第二端耦接至所述第二參考電壓；以及利用所述第(i-1)位元至所述第0位元之所述電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第二數位碼。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中所述至少一電容式數位至類比轉換器包括第一電容式數位至類比轉換器與第二電容式數位至類比轉換器，其中將所述第i位元之電容的所述第二端耦接所述第二參考電壓包括：所述第一電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接所述第二參考電壓；以及所述第二電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接第三參考電壓。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中所述連續近似暫存器類比至數位轉換器更包括比較器，所述輸入電壓由所述比較器的輸入共模電壓決定。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，更包括：產生所述第二數位碼後，將第(i+2)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第(i+1)位元之所述電容耦接所述第二參考電壓，根據所述第i位元至所述第0位元之所述電容之運作產生第三數位碼；以及根據所述第一數位碼與所述第三數位碼產生所述第i+1位元之所述電容之電容權重。在一實施例中，將i重複往上遞增，以產生各電容之電容權重，到產生第(Nd-1)位元之電容權重為止。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，更包括：產生所述第二數位碼後，將所述第i位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第(i-1)位元之所述電容耦接所述第二參考電壓，根據第(i-2)位元至所述第0位元之所述電容之運作產生第三數位碼；以及根據所述第一數位碼與所述第三數位碼產生所述第i-1位元之所述電容之電容權重。在一實施例中，將i重複往下遞減，產生各電容之電容權重，直到產生第(a+1)位元之電容權重為止。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，更包括：根據第(j-1)位元至第i位元之所述電容的電容權重獲得第j位元之所述電容的電容權重，其中Nd > j > i。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中所述電容校正方法的校正時序與所述連續近似暫存器類比至數位轉換器的操作模式時序相同。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中該所述電容校正方法在校正第i位元的電容時，所述電容校正方法的校正時序省略操作模式時序中第(Nd-1)位元電容至第(i+1)位元之等待週期。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中所述連續近似暫存器類比至數位轉換器更包括比較器，所述第一數位碼包括閃爍雜訊以及所述比較器之偏移之資訊。
在上述連續近似暫存器類比至數位轉換器的電容校正方法，其中根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重包括將所述第一數位碼與所述第二數位碼相減以產生所述第i位元之所述電容之電容權重。
根據本揭露另一實施方式，提供一種具有校正功能之連續近似暫存器類比至數位轉換器，包括：至少一電容式數位至類比轉換器，受控於多個控制信號以分別控制所述至少一電容式數位至類比轉換器的Nd個切換電容的切換運作，其中Nd為正整數；比較器，耦接所述至少一電容式數位至類比轉換器，用以將所述至少一電容式數位至類比轉換器的輸出與比較電壓進行比較；以及控制器，耦接所述比較器以及所述至少一電容式數位至類比轉換器，用以根據所述比較器的輸出產生所述控制信號及數位輸出信號。所述控制器在校正模式時，藉由所述比較器的(Nd+1)次運作的結果獲得所述至少一電容式數位至類比轉換器的第i位元的電容權重，其中i為小於Nd的整數。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器在操作模式時，根據所述比較器的所述輸出而將所述至少一電容式數位至類比轉換器的所述輸出逼近Nd位元的視窗，藉由所述比較器的(Nd+1)次比較運算的結果來完成將所述至少一電容式數位至類比轉換器的所述輸出逼近所述Nd位元的視窗的一運作。
根據本揭露另一實施方式，提供一種具有校正功能之連續近似暫存器類比至數位轉換器，包括：至少一Nd位元電容式數位至類比轉換器，具有Nd位元之電容，其中Nd為正整數；控制器，耦接所述至少一個電容式數位至類比轉換器。所述控制器用以執行以下電容校正程序：將第z位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(z-1)位元至第0位元之所述電容之運作產生第一數位碼，其中z為小於Nd的整數；將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼，其中i為小於Nd的整數，且z小於i；根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
根據本揭露另一實施方式，提供一種具有校正功能之連續近似暫存器類比至數位轉換器，包括：至少一Nd位元電容式數位至類比轉換器，具有Nd位元之電容，其中Nd為正整數；控制器，耦接所述至少一個電容式數位至類比轉換器。所述控制器用以執行以下電容校正程序：將第i位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(i-1)位元至第0位元之所述電容之運作產生第一數位碼，其中i為小於Nd的整數；將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼；根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器更多次執行所述校正程序，以獲得所述第i位元所述電容權重的平均值。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，所述控制器在執行將所述第i位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生所述第一數位碼包括：將所述第(Nd-1)位元至所述第0位元之所述電容的第一端耦接輸入電壓，所述第(Nd-1)位元至所述第0位元之所述電容的第二端耦接所述第一參考電壓；將所述第(Nd-1)位元至所述第0位元之所述電容的所述第一端斷開所述輸入電壓；以及利用所述第(i-1)位元至所述第0位元之電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第一數位碼。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器在執行將所述第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接所述第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生所述第二數位碼包括：將所述第(i+1)位元至所述第(Nd-1)位元之所述電容的第二端耦接所述第一參考電壓，將所述第i位元之電容的第二端耦接至所述第二參考電壓；以及利用所述第(i-1)位元至所述第0位元之所述電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第二數位碼。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，其中所述至少一電容式數位至類比轉換器包括第一電容式數位至類比轉換器與第二電容式數位至類比轉換器，其中所述控制器在執行將所述第i位元之電容的所述第二端耦接所述第二參考電壓包括：所述第一電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接所述第二參考電壓；以及所述第二電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接第三參考電壓。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，其中所述連續近似暫存器類比至數位轉換器更包括比較器，所述輸入電壓由所述比較器的輸入共模電壓決定。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，所述控制器更用以執行：產生所述第二數位碼後，將第(i+2)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第(i+1)位元之所述電容耦接所述第二參考電壓，根據所述第i位元至所述第0位元之所述電容之運作產生第三數位碼；以及根據所述第一數位碼與所述第三數位碼產生所述第i+1位元之所述電容之電容權重。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，所述控制器更執行：產生所述第二數位碼後，將所述第i位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第(i-1)位元之所述電容耦接所述第二參考電壓，根據第(i-2)位元至所述第0位元之所述電容之運作產生第三數位碼；以及根據所述第一數位碼與所述第三數位碼產生所述第i-1位元之所述電容之電容權重。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，所述控制器更用以執行：根據第(j-1)位元至第i位元之所述電容的電容權重獲得第j位元之所述電容的電容權重，其中Nd > j > i。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器之所述電容校正程序的校正時序與所述連續近似暫存器類比至數位轉換器的操作模式時序相同。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，更包括：時脈縮減電路，耦接在所述控制器與所述比較器之間，用以在校正第i位元的電容時，將所述電容校正程序的校正時序省略操作模式時序中第(Nd-1)位元電容至第(i+1)位元之等待週期。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，所述連續近似暫存器類比至數位轉換器更包括比較器，所述第一數位碼包括閃爍雜訊以及所述比較器之偏移之資訊。
在上述具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器將所述第一數位碼與所述第二數位碼相減以產生所述第i位元之所述電容之電容權重。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
100、200:連續近似暫存器類比至數位轉換器 120、220:第一電容式數位至類比轉換器 121、281:取樣開關 140、240:比較器 160、260:控制器 280:第二電容式數位至類比轉換器 300:連續近似暫存器類比至數位轉換器 310:第一電容式數位至類比轉換器 320:第二電容式數位至類比轉換器 340:比較器 345:時脈縮減電路 360:控制器 380:編碼器 400:校正處理器 CP1~CP11、CN1~CN11:電容 WP1~WP11、WN1~WN11、SWTOP1 、SWTOP2 :開關 Vcm:第一參考電壓(共模電壓) Vref:第二參考電壓 GND:第三參考電壓 CQ:比較結果輸入端 CQ1:第一比較結果 CQ2_1~ CQ2_10、CQ2_k:第二比較結果 D:輸入端 GND:接地電壓 RDY:備妥信號 RST:重置信號 SCP1~SCP10、SCN1~SCN10:切換電容組 SDO:數位輸出信號 SP1~SP10:第一控制信號 SN1~SN10:第二控制信號 VDD:電源電壓 VIP:第一類比輸入信號 VIN:第二類比輸入信號 VP0:第一電壓 VP1~VPk:第二電壓 VN0:第三電壓 VN1~VNk:第四電壓 Vr:比較參考電壓 Vref:參考電壓 WIN1~WINk:視窗區域 CLKS:取樣時脈信號 CLKC:比較時脈信號 RCLKC:縮減之比較時脈
圖1是依照本揭露一實施例所繪示的連續近似暫存器類比至數位轉換器之電路方塊示意圖。 圖2是依照本揭露一實施例所繪示的單端輸入式連續近似暫存器類比至數位轉換器的切換機制示意圖。 圖3是依照本揭露另一實施例所繪示的連續近似暫存器類比至數位轉換器的電路方塊示意圖。 圖4是依照本揭露另一實施例所繪示的差動輸入式連續近似暫存器類比至數位轉換器的切換機制示意圖。 圖5為本揭露一實施例之校正的時序示意圖。 圖6為本揭露一實施例之閃爍雜訊與比較器之偏移的校正示意圖。 圖7為本揭露一實施例之電容校正的示意圖。 圖8為本揭露一實施例之電容校正的示意圖。 圖9A繪示本揭露一實施例之電路方塊變化例之示意圖。 圖9B繪示本揭露一實施例之電路方塊變化例之示意圖。 圖10A與10B繪示本揭露一實施例之時脈訊號縮減示意圖。 圖11繪示本揭露之連續近似暫存器類比至數位轉換器的校正方法的流程示意圖。 圖12是根據本發明一實施例之連續近似暫存器類比至數位轉換器的校正方法的流程示意圖。 圖13是根據本發明一實施例之連續近似暫存器類比至數位轉換器的校正方法的流程示意圖。
300:連續近似暫存器類比至數位轉換器
310:第一電容式數位至類比轉換器
320:第二電容式數位至類比轉換器
340:比較器
360:控制器
CP1~CP11、CN1~CN11:電容
WP1~WP11、WN1~WN11、SWTOP1 、SWTOP2 :開關
Vcm:第一參考電壓(共模電壓)
Vref:第二參考電壓
GND:第三參考電壓
CLKS:取樣時脈
CLKC:比較時脈

Claims (35)

  1. 一種連續近似暫存器類比至數位轉換器的校正方法，其中所述連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器，所述至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，其中Nd為正整數，所述連續近似暫存器類比至數位轉換器的電容校正方法包括： 將第z位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(z-1)位元至第0位元之所述電容之運作產生第一數位碼，其中z為小於Nd的整數； 將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼，其中i為小於Nd的整數，且z小於i； 根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及 根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
  2. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，更包括多次執行所述電容校正方法，以獲得所述第i位元所述電容權重的平均值。
  3. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，其中將所述第z位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，根據所述第(z-1)位元至所述第0位元之所述電容之運作產生所述第一數位碼包括： 將所述第(Nd-1)位元至所述第0位元之所述電容的第一端耦接輸入電壓，所述第(Nd-1)位元至所述第0位元之所述電容的第二端耦接所述第一參考電壓； 將所述第(Nd-1)位元至所述第0位元之所述電容的所述第一端斷開所述輸入電壓；以及 利用所述第(z-1)位元至所述第0位元之電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第一數位碼。
  4. 如申請專利範圍第3項所述的連續近似暫存器類比至數位轉換器的校正方法，其中將所述第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接所述第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生所述第二數位碼包括： 將所述第(i+1)位元至所述第(Nd-1)位元之所述電容的第二端耦接所述第一參考電壓，將所述第i位元之電容的第二端耦接至所述第二參考電壓；以及 利用所述第(i-1)位元至所述第0位元之所述電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第二數位碼。
  5. 如申請專利範圍第4項所述的連續近似暫存器類比至數位轉換器的校正方法，其中所述至少一電容式數位至類比轉換器包括第一電容式數位至類比轉換器與第二電容式數位至類比轉換器，其中將所述第i位元之電容的所述第二端耦接所述第二參考電壓包括： 所述第一電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接所述第二參考電壓；以及 所述第二電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接第三參考電壓。
  6. 如申請專利範圍第5項所述的連續近似暫存器類比至數位轉換器的校正方法，其中所述連續近似暫存器類比至數位轉換器更包括比較器，所述輸入電壓由所述比較器的輸入共模電壓決定。
  7. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，更包括： 產生所述第二數位碼後，將第(i+2)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第(i+1)位元之所述電容耦接所述第二參考電壓，根據所述第i位元至所述第0位元之所述電容之運作產生第三數位碼；以及 根據所述第一數位碼與所述第三數位碼產生所述第(i+1)位元之所述電容之電容權重。
  8. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，更包括： 產生所述第二數位碼後，將所述第i位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第(i-1)位元之所述電容耦接所述第二參考電壓，根據第(i-2)位元至所述第0位元之所述電容之運作產生第三數位碼；以及 根據所述第一數位碼與所述第三數位碼產生所述第(i-1)位元之所述電容之電容權重。
  9. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，更包括： 根據第(j-1)位元至第i位元之所述電容的電容權重獲得第j位元之所述電容的電容權重，其中Nd > j > i。
  10. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，其中所述電容校正方法的校正時序與所述連續近似暫存器類比至數位轉換器的操作模式時序相同。
  11. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，其中該所述電容校正方法在校正第i位元的電容時，所述電容校正方法的校正時序省略操作模式時序中第(Nd-1)位元電容至第(i+1)位元之等待週期。
  12. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，其中所述連續近似暫存器類比至數位轉換器更包括比較器，所述第一數位碼包括閃爍雜訊以及所述比較器之偏移之資訊。
  13. 如申請專利範圍第1項所述的連續近似暫存器類比至數位轉換器的校正方法，其中根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重包括將所述第一數位碼與所述第二數位碼相減以產生所述第i位元之所述電容之電容權重。
  14. 一種連續近似暫存器類比至數位轉換器的校正方法，其中所述連續近似暫存器類比至數位轉換器包括至少一電容式數位至類比轉換器以及控制器，所述至少一電容式數位至類比轉換器包括對應於Nd位元之Nd個電容，其中Nd為正整數，所述連續近似暫存器類比至數位轉換器的電容校正方法包括： 將第i位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(i-1)位元至第0位元之所述電容之運作產生第一數位碼，其中i為小於Nd的整數； 將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼； 根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及 根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
  15. 如申請專利範圍第14項所述的連續近似暫存器類比至數位轉換器的校正方法，更包括多次執行所述電容校正方法，以獲得所述第i位元所述電容權重的平均值。
  16. 如申請專利範圍第14項所述的連續近似暫存器類比至數位轉換器的校正方法，其中將所述第i位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生所述第一數位碼包括： 將所述第(Nd-1)位元至所述第0位元之所述電容的第一端耦接輸入電壓，所述第(Nd-1)位元至所述第0位元之所述電容的第二端耦接所述第一參考電壓； 將所述第(Nd-1)位元至所述第0位元之所述電容的所述第一端斷開所述輸入電壓；以及 利用所述第(i-1)位元至所述第0位元之電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第一數位碼。
  17. 如申請專利範圍第16項所述的連續近似暫存器類比至數位轉換器的校正方法，其中將所述第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接所述第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生所述第二數位碼包括： 將所述第(i+1)位元至所述第(Nd-1)位元之所述電容的第二端耦接所述第一參考電壓，將所述第i位元之電容的第二端耦接至所述第二參考電壓；以及 利用所述第(i-1)位元至所述第0位元之所述電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第二數位碼。
  18. 如申請專利範圍第17項所述的連續近似暫存器類比至數位轉換器的校正方法，其中所述至少一電容式數位至類比轉換器包括第一電容式數位至類比轉換器與第二電容式數位至類比轉換器，其中將所述第i位元之電容的所述第二端耦接所述第二參考電壓包括： 所述第一電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接所述第二參考電壓；以及 所述第二電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接第三參考電壓。
  19. 如申請專利範圍第14項所述的連續近似暫存器類比至數位轉換器的校正方法，更包括： 根據第(j-1)位元至第i位元之所述電容的電容權重獲得第j位元之所述電容的電容權重，其中Nd > j > i。
  20. 如申請專利範圍第14項所述的連續近似暫存器類比至數位轉換器的校正方法，其中所述電容校正方法的校正時序與所述連續近似暫存器類比至數位轉換器的操作模式時序相同。
  21. 如申請專利範圍第14項所述的連續近似暫存器類比至數位轉換器的校正方法，其中該所述電容校正方法在校正第i位元的電容時，所述電容校正方法的校正時序省略操作模式時序中第(Nd-1)位元電容至第(i+1)位元之等待週期。
  22. 如申請專利範圍第14項所述的連續近似暫存器類比至數位轉換器的校正方法，其中所述連續近似暫存器類比至數位轉換器更包括比較器，所述第一數位碼包括閃爍雜訊以及所述比較器之偏移之資訊。
  23. 如申請專利範圍第14項所述的連續近似暫存器類比至數位轉換器的校正方法，其中根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重包括將所述第一數位碼與所述第二數位碼相減以產生所述第i位元之所述電容之電容權重。
  24. 一種具有校正功能之連續近似暫存器類比至數位轉換器，包括： 至少一電容式數位至類比轉換器，受控於多個控制信號以分別控制所述至少一電容式數位至類比轉換器的Nd個切換電容的切換運作，其中Nd為正整數； 比較器，耦接所述至少一電容式數位至類比轉換器，用以將所述至少一電容式數位至類比轉換器的輸出與比較電壓進行比較；以及 控制器，耦接所述比較器以及所述至少一電容式數位至類比轉換器，用以根據所述比較器的輸出產生所述控制信號及數位輸出信號， 其中，所述控制器在校正模式時，藉由所述比較器的(Nd+1)次運作的結果獲得所述至少一電容式數位至類比轉換器的第i位元的電容權重，其中i為小於Nd的整數。
  25. 如申請專利範圍第24項所述的具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器在操作模式時，根據所述比較器的所述輸出而將所述至少一電容式數位至類比轉換器的所述輸出逼近Nd位元的視窗，藉由所述比較器的(Nd+1)次比較運算的結果來完成將所述至少一電容式數位至類比轉換器的所述輸出逼近所述Nd位元的視窗的一運作。
  26. 一種具有校正功能之連續近似暫存器類比至數位轉換器，包括： 至少一Nd位元電容式數位至類比轉換器，具有Nd位元之電容，其中Nd為正整數； 控制器，耦接所述至少一個電容式數位至類比轉換器， 其中所述控制器用以執行以下電容校正程序： 將第z位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(z-1)位元至第0位元之所述電容之運作產生第一數位碼，其中z為小於Nd的整數； 將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼，其中i為小於Nd的整數，且z小於i； 根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及 根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
  27. 如申請專利範圍第26項所述的具有校正功能之連續近似暫存器類比至數位轉換器，所述控制器在執行將所述第z位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，根據所述第(z-1)位元至所述第0位元之所述電容之運作產生所述第一數位碼包括： 將所述第(Nd-1)位元至所述第0位元之所述電容的第一端耦接輸入電壓，所述第(Nd-1)位元至所述第0位元之所述電容的第二端耦接所述第一參考電壓； 將所述第(Nd-1)位元至所述第0位元之所述電容的所述第一端斷開所述輸入電壓；以及 利用所述第(z-1)位元至所述第0位元之電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第一數位碼。
  28. 如申請專利範圍第27項所述的具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器在執行將所述第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接所述第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生所述第二數位碼包括： 將所述第(i+1)位元至所述第(Nd-1)位元之所述電容的第二端耦接所述第一參考電壓，將所述第i位元之電容的第二端耦接至所述第二參考電壓；以及 利用所述第(i-1)位元至所述第0位元之所述電容所對應的所述連續近似暫存器類比至數位轉換器產生所述第二數位碼。
  29. 如申請專利範圍第28項所述的具有校正功能之連續近似暫存器類比至數位轉換器，其中所述至少一電容式數位至類比轉換器包括第一電容式數位至類比轉換器與第二電容式數位至類比轉換器，其中所述控制器在執行將所述第i位元之電容的所述第二端耦接所述第二參考電壓包括： 所述第一電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接所述第二參考電壓；以及 所述第二電容式數位至類比轉換器之所述第i位元之所述電容的第二端耦接第三參考電壓。
  30. 如申請專利範圍第26項所述的具有校正功能之連續近似暫存器類比至數位轉換器，所述控制器更用以執行： 根據第(j-1)位元至第i位元之所述電容的電容權重獲得第j位元之所述電容的電容權重，其中Nd > j > i。
  31. 如申請專利範圍第26項所述的具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器之所述電容校正程序的校正時序與所述連續近似暫存器類比至數位轉換器的操作模式時序相同。
  32. 如申請專利範圍第26項所述的具有校正功能之連續近似暫存器類比至數位轉換器，更包括： 時脈縮減電路，耦接在所述控制器與所述比較器之間，用以在校正第i位元的電容時，將所述電容校正程序的校正時序省略操作模式時序中第(Nd-1)位元電容至第(i+1)位元之等待週期。
  33. 如申請專利範圍第26項所述的具有校正功能之連續近似暫存器類比至數位轉換器，所述連續近似暫存器類比至數位轉換器更包括比較器，所述第一數位碼包括閃爍雜訊以及所述比較器之偏移之資訊。
  34. 如申請專利範圍第26項所述的具有校正功能之連續近似暫存器類比至數位轉換器，其中所述控制器將所述第一數位碼與所述第二數位碼相減以產生所述第i位元之所述電容之電容權重。
  35. 一種具有校正功能之連續近似暫存器類比至數位轉換器，包括： 至少一Nd位元電容式數位至類比轉換器，具有Nd位元之電容，其中Nd為正整數； 控制器，耦接所述至少一個電容式數位至類比轉換器， 其中所述控制器用以執行以下電容校正程序： 將第i位元至第(Nd-1)位元之所述電容耦接第一參考電壓，根據第(i-1)位元至第0位元之所述電容之運作產生第一數位碼，其中i為小於Nd的整數； 將第(i+1)位元至所述第(Nd-1)位元之所述電容耦接所述第一參考電壓，將所述第i位元之所述電容耦接第二參考電壓，根據所述第(i-1)位元至所述第0位元之所述電容之運作產生第二數位碼； 根據所述第一數位碼與所述第二數位碼產生所述第i位元之所述電容之電容權重；以及 根據所述第i位元之所述電容之所述電容權重校正所述連續近似暫存器類比至數位轉換器。
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