TW202119599A - Finfet堆疊閘記憶體與其形成方法 - Google Patents
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Abstract
一種FinFET堆疊閘記憶體的形成方法，包含形成氮化層步驟、去除步驟、形成浮閘結構步驟、設置氧化物-氮化物-氧化物層步驟、移除步驟及形成控制閘結構步驟。氮化層步驟中，氮化層形成於記憶單元區。去除步驟中，去除氮化層的一部分。形成浮閘結構步驟中，設置第一多晶矽以形成浮閘結構。設置氧化物-氮化物-氧化物層步驟中，設置氧化物-氮化物-氧化物層。移除步驟中，移除氧化物-氮化物-氧化物層的一部分。形成控制閘結構步驟中，設置第二多晶矽以形成控制閘結構。藉此，有助於提升FinFET堆疊閘記憶體的電流穩定性。
Description
本揭示內容係關於一種堆疊閘記憶體與其形成方法，且特別是一種FinFET堆疊閘記憶體與其形成方法。
第8圖繪示依照現有技術中堆疊記憶體30的示意圖。由第8圖可知，於1000度C的一高溫爐中，一氧化矽層(SiO2
)31生長於一P型矽晶圓32上，且氧化矽層31的一厚度大約為200埃。接著，透過光罩(mask)與植入物(implant)形成一深層N型井(deep N-well)、一N型井(N-well)及一P型井(p-well)。一氮化矽(Si3
N4
)層33的沉積厚度約2000埃，一光印(photo printing)主動區域(active area, AA)應用於電晶體，且依序蝕刻一氮化矽/氧化矽/矽堆疊結構。
然而，現有技術中，難以實現堆疊閘記憶體30的通道長度縮放至120奈米以下的技術，因當尺寸縮放後將造成短通道效應(short channel effect)，進而增加尺寸縮放的困難性，其中短通道效應包含記憶體擊穿效應(memory cell punch-through)與一熱載子注入(hot carrier injection)，且隨之產生顯著的電流損失與信賴性問題。進一步來說，因堆疊閘記憶體30的有效通道寬度少於80奈米，故堆疊閘記憶體30的最大電流受到限制。再者，最大電流的極限值少於20微安培，且此造成讀取限度的困難。換言之，當讀取限度的數值較小時，將導致產品信賴性不佳。因此，發展一種尺寸可縮放至120奈米以下且具有穩定信賴度的FinFET堆疊閘記憶體遂成為產業上重要且急欲解決的問題。
本揭示內容提供一種FinFET堆疊閘記憶體與其形成方法，藉由提升有效通道寬度使FinFET堆疊閘記憶體的信賴度提升。
依據本揭示內容一實施方式提供一種FinFET堆疊閘記憶體的形成方法，包含一形成氮化層步驟、一去除步驟、一形成浮閘結構步驟、一設置氧化物-氮化物-氧化物層步驟、一移除步驟及一形成控制閘結構步驟。形成氮化層步驟中，一氮化層形成於具有一淺溝槽隔離結構的一記憶體結構的一記憶單元區。去除步驟中，氮化層的一部分被去除，氮化層的另一部分為未被移除的氮化層，氮化層的另一部分位於一基板的一表面之下與淺溝槽隔離結構的一底部，且一淺溝槽隔離氧化物設置於淺溝槽隔離結構的內部。形成浮閘結構步驟中，一穿隧氧化物設置於基板的一表面與氮化層的另一部分的一表面，且一第一多晶矽設置於記憶單元區的穿隧氧化物與記憶體結構的一非記憶單元區的基板的表面以形成一浮閘結構。設置氧化物-氮化物-氧化物層步驟中，淺溝槽隔離氧化物的一部分被去除，且一氧化物-氮化物-氧化物層設置於浮閘結構的一表面、氮化層的另一部分的表面及淺溝槽隔離氧化物的另一部分的一表面，其中淺溝槽隔離氧化物的另一部分為當淺溝槽隔離氧化物的一部分於記憶單元區去除時未被去除。移除步驟中，氧化物-氮化物-氧化物層的一部分於記憶體結構的非記憶單元區被移除。形成控制閘結構步驟中，浮閘結構的一部分於記憶體結構的非記憶單元區被移除，一第二多晶矽於記憶單元區設置於氧化物-氮化物-氧化物層的一表面且於記憶體結構的非記憶單元區設置於基板的表面與淺溝槽隔離氧化物的一表面以形成一控制閘結構，且形成FinFET堆疊閘記憶體。
依據前段所述實施方式的FinFET堆疊閘記憶體的形成方法，其中氮化層可為一氮化矽材質。
依據前段所述實施方式的FinFET堆疊閘記憶體的形成方法，其中基板可為一矽材質。
依據前段所述實施方式的FinFET堆疊閘記憶體的形成方法，其中去除步驟中，氮化層的一部分被去除，且被去除的一厚度可為300埃至1400埃。
依據前段所述實施方式的FinFET堆疊閘記憶體的形成方法，其中設置氧化物-氮化物-氧化物層步驟中，淺溝槽隔離氧化物的一部分可透過一溶液被去除，且溶液可含有一氫氟酸。
依據前段所述實施方式的FinFET堆疊閘記憶體的形成方法，其中形成控制閘結構步驟之前，浮閘結構的一部分可透過一蝕刻製程被移除。
依據前段所述實施方式的FinFET堆疊閘記憶體的形成方法，其中形成氮化層步驟中，於記憶體結構的非記憶單元區的氮化層可透過一蝕刻製程被移除。
依據前段所述實施方式的FinFET堆疊閘記憶體的形成方法，其中於去除步驟中，淺溝槽隔離氧化物可透過一化學氣相沉積製程設置於淺溝槽隔離結構中。
依據前段所述實施方式的FinFET堆疊閘記憶體的形成方法，其中形成浮閘結構步驟中，浮閘結構可進行一化學機械拋光製程以形成一鰭狀浮閘結構。
依據本揭示內容一實施方式提供一種FinFET堆疊閘記憶體，包含一基板、一淺溝槽隔離結構及一記憶單元區。淺溝槽隔離結構設置於基板，且包含一淺溝槽隔離氧化物，其中淺溝槽隔離氧化物設置於淺溝槽隔離結構內。記憶單元區包含一氮化層、一浮閘結構、一氧化物-氮化物-氧化物層及一控制閘結構。氮化層設置於淺溝槽隔離結構的一表面與基板的一表面之下。浮閘結構設置於一穿隧氧化物。氧化物-氮化物-氧化物層設置於浮閘結構與淺溝槽隔離結構，淺溝槽隔離氧化物設置於氧化物-氮化物-氧化物層與氮化層之間。控制閘結構設置於氧化物-氮化物-氧化物層，且氧化物-氮化物-氧化物層位於浮閘結構與控制閘結構之間。
依據前段所述實施方式的FinFET堆疊閘記憶體，可更包含一非記憶單元區，其中非記憶單元區連接記憶單元區，且包含複數周邊裝置。
依據前段所述實施方式的FinFET堆疊閘記憶體，其中周邊裝置可包含一高電壓N型通道邏輯裝置、一高電壓P型通道邏輯裝置、一低電壓N型通道邏輯裝置及一低電壓P型通道邏輯裝置。
依據前段所述實施方式的FinFET堆疊閘記憶體，其中淺溝槽隔離氧化物可為一氧化矽材質，且淺溝槽隔離氧化物的一厚度可為600埃至2400埃。
依據前段所述實施方式的FinFET堆疊閘記憶體，其中穿隧氧化物可為一氧化矽材質，且穿隧氧化物的一厚度可為70埃至105埃。
依據前段所述實施方式的FinFET堆疊閘記憶體，其中氧化物-氮化物-氧化物層可為一氧化矽/氮化矽/氧化矽材質、一氧化矽/氧化鋁/氧化矽材質、一氧化矽/氧化鋯/氧化矽材質、一氧化矽/氧化鉿/氧化矽材質、一氧化矽/二氧化鈦/氧化矽材質或一氧化矽/鈦酸鍶/氧化矽材質。
第1圖繪示依照本發明一實施方式中FinFET堆疊閘記憶體的形成方法100的步驟流程圖。由第1圖可知，FinFET堆疊閘記憶體的形成方法100包含一形成氮化層步驟S101、一去除步驟S102、一形成浮閘結構步驟S103、一設置氧化物-氮化物-氧化物層步驟S104、一移除步驟S105及一形成控制閘結構步驟S106。
第2圖繪示第1圖實施方式中形成氮化層步驟S101的示意圖。由第1圖與第2圖可知，一氮化層231形成於具有一淺溝槽隔離結構220的一記憶體結構（圖未標示）的一記憶單元區230，且氮化層231可為一氮化矽材質，但並不以此為限。於形成氮化層步驟S101之前，淺溝槽隔離結構220可透過一蝕刻製程形成，且淺溝槽隔離結構220的深度可為2000埃。詳細來說，氮化層231形成於一薄氧化層211，且薄氧化層211設置於一基板210。基板210可為一矽材質。於去除步驟S102之前，記憶單元區230可被覆蓋住，且於一非記憶單元區240的氮化層231可透過蝕刻製程被移除。
第3圖繪示第1圖實施方式中去除步驟S102的示意圖。由第1圖與第3圖可知，氮化層231的一部分被去除，氮化層231的另一部分為未被移除的氮化層231，氮化層231的另一部分位於基板210的一表面之下與淺溝槽隔離結構220的一底部，且一淺溝槽隔離氧化物221設置於淺溝槽隔離結構220的內部。進一步來說，氮化層231的一部分被去除的厚度為300埃至1400埃，且一側壁區域透過一電漿蝕刻製程形成於氮化層231的一部分。值得一提的是，每一個側壁區域的深度皆相似。具體來說，淺溝槽隔離氧化物221可透過一化學氣相沉積製程(chemical vapor deposition, CVD)設置於淺溝槽隔離結構220的內部，且淺溝槽隔離氧化物221進行一化學機械拋光(chemical-mechanical polishing, CMP)。
第4圖繪示第1圖實施方式中形成浮閘結構步驟S103的示意圖。由第1圖與第4圖可知，一穿隧氧化物232設置於基板210的表面與氮化層231的另一部分的一表面，且一第一多晶矽設置於記憶單元區230的穿隧氧化物232與記憶體結構的一非記憶單元區240的基板210的表面以形成一浮閘結構233。詳細來說，於300度C至800度C時，第一多晶矽透過一電漿製程或化學氣相沉積製程設置於穿隧氧化物232，且浮閘結構233透過化學機械拋光形成一鰭狀浮閘結構。於去除步驟S102中，穿隧氧化物232設置於側壁區域的內部。藉此，可有助於增加一有效記憶單元通道寬度。
第5圖繪示第1圖實施方式中設置氧化物-氮化物-氧化物層步驟S104的示意圖。由第1圖與第5圖可知，淺溝槽隔離氧化物221的一部分被去除，且一氧化物-氮化物-氧化物層234設置於浮閘結構233的一表面、氮化層231的另一部分的表面及淺溝槽隔離氧化物221的另一部分的一表面，其中淺溝槽隔離氧化物221的另一部分為當淺溝槽隔離氧化物221的一部分於記憶單元區230去除時未被去除。具體而言，一光罩用以去除於記憶單元區230的淺溝槽隔離氧化物221的一部分，且淺溝槽隔離氧化物221的一部分透過一溶液去除，溶液含有一氫氟酸。於去除淺溝槽隔離氧化物221的一部分後，一光阻被去除，且於350度C至800度C下，氧化物-氮化物-氧化物層234透過化學氣相沉積製程沉積。
第6圖繪示第1圖實施方式中移除步驟S105的示意圖。由第1圖與第6圖可知，氧化物-氮化物-氧化物層234的一部分於記憶體結構的非記憶單元區240被移除。
第7圖繪示第1圖實施方式中形成控制閘結構步驟S106的示意圖。由第1圖與第7圖可知，浮閘結構233的一部分於記憶體結構的非記憶單元區240被移除，一第二多晶矽於記憶單元區230設置於氧化物-氮化物-氧化物層234的一表面且於記憶體結構的非記憶單元區240設置於基板210的表面與淺溝槽隔離氧化物221的一表面以形成一控制閘結構235，且形成FinFET堆疊閘記憶體200。
由第6圖與第7圖可知，光罩用以覆蓋記憶單元區230，且設置於非記憶單元區240的氧化物-氮化物-氧化物層234與浮閘結構233透過蝕刻製程被移除以保留複數周邊裝置的空間。進一步來說，有利於形成用於記憶單元區230與周邊裝置的源極/汲極接面，且形成接點/金屬連接點以達到適當的電性連接強度。
透過本發明的FinFET堆疊閘記憶體的形成方法，可維持尺寸縮放至120奈米以下的通道寬度，且可提升有效通道寬度。進一步來說，可避免過度的電流損失與信賴性不足的問題，且可維持適當的記憶體單元的電流。再者，可降低FinFET堆疊閘記憶體的尺寸極限值，故可增加FinFET堆疊閘記憶體的密度。
由第7圖可知，本發明的FinFET堆疊閘記憶體200包含基板210、淺溝槽隔離結構220、記憶單元區230及非記憶單元區240。
詳細來說，淺溝槽隔離結構220設置於基板210，且包含淺溝槽隔離氧化物221。淺溝槽隔離氧化物221設置於淺溝槽隔離結構220，淺溝槽隔離氧化物221可為氧化矽材質，且淺溝槽隔離氧化物221的厚度可為600埃至2400埃。
記憶單元區230包含氮化層231、穿隧氧化物232、浮閘結構233、氧化物-氮化物-氧化物層234及控制閘結構235。氮化層231設置於淺溝槽隔離結構220的一表面與基板210的表面之下。穿隧氧化物232設置於基板210，穿隧氧化物232可為氧化矽材質，且穿隧氧化物232的厚度可為70埃至105埃。值得一提的是，穿隧氧化物232最佳的厚度為95埃，但並不以此為限。浮閘結構233設置於穿隧氧化物232。氧化物-氮化物-氧化物層234設置於浮閘結構233與淺溝槽隔離氧化物221，且淺溝槽隔離氧化物221設置於氧化物-氮化物-氧化物層234與氮化層231之間。控制閘結構235設置於氧化物-氮化物-氧化物層234，且氧化物-氮化物-氧化物層234位於浮閘結構233與控制閘結構235之間。進一步來說，浮閘結構233的厚度為1000埃，氧化物-氮化物-氧化物層234的厚度為65埃/80埃/65埃，且控制閘結構235的厚度為2000埃，但並不以此為限。
詳細來說，氧化物-氮化物-氧化物層234可為氧化矽/氮化矽/氧化矽材質。再者，氮化矽可替換成高k絕緣材質如氧化鋁、氧化鋯、氧化鉿、二氧化鈦或鈦酸鍶。因此，氧化物-氮化物-氧化物層234也可為氧化矽/氧化鋁/氧化矽材質、氧化矽/氧化鋯/氧化矽材質、氧化矽/氧化鉿/氧化矽材質、氧化矽/二氧化鈦/氧化矽材質或氧化矽/鈦酸鍶/氧化矽材質，但並不以此為限。
非記憶單元區240連接於記憶單元區230，且包含複數周邊裝置。進一步來說，記憶單元區230與非記憶單元區240電性隔離，因此記憶單元區230與非記憶單元區240之間不會產生短路。詳細來說，周邊裝置包含一高電壓N型通道(HVN)邏輯裝置241、一低電壓N型通道(LVN)邏輯裝置242、一高電壓P型通道(HVP)邏輯裝置243及一低電壓P型通道(LVP)邏輯裝置244。
再者，一三P型井(triple P-well)（圖未標示）於記憶單元區230中位於基板210的一深層N型井(deep N-well)（圖未標示），且一P型井(P-well)（圖未標示）於非記憶單元區240中位於基板210的一N型井(N-well)（圖未標示）的旁邊。
透過本發明的FinFET堆疊閘記憶體，可增加有效記憶單元通道寬度，而記憶體結構的尺寸可進一步被縮減，且FinFET堆疊閘記憶體的電流可維持不變。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:FinFET堆疊閘記憶體的形成方法
S101:形成氮化層步驟
S102:去除步驟
S103:形成浮閘結構步驟
S104:設置氧化物-氮化物-氧化物層步驟
S105:移除步驟
S106:形成控制閘結構步驟
200:FinFET堆疊閘記憶體
210:基板
211:薄氧化層
220:淺溝槽隔離結構
221:淺溝槽隔離氧化物
230:記憶單元區
231:氮化層
232:穿隧氧化物
233:浮閘結構
234:氧化物-氮化物-氧化物層
235:控制閘結構
240:非記憶單元區
241:高電壓N型通道邏輯裝置
242:低電壓N型通道邏輯裝置
243:高電壓P型通道邏輯裝置
244:低電壓P型通道邏輯裝置
30:堆疊閘記憶體
31:氧化矽層
32:P型矽晶圓
33:氮化矽層
第1圖繪示依照本發明一實施方式中FinFET堆疊閘記憶體的形成方法的步驟流程圖；
第2圖繪示第1圖實施方式中形成氮化層步驟的示意圖；
第3圖繪示第1圖實施方式中去除步驟的示意圖；
第4圖繪示第1圖實施方式中形成浮閘結構步驟的示意圖；
第5圖繪示第1圖實施方式中設置氧化物-氮化物-氧化物層步驟的示意圖；
第6圖繪示第1圖實施方式中移除步驟的示意圖；
第7圖繪示第1圖實施方式中形成控制閘結構步驟的示意圖；以及
第8圖繪示依照現有技術中堆疊記憶體的示意圖。
100:FinFET堆疊閘記憶體的形成方法
S101:形成氮化層步驟
S102:去除步驟
S103:形成浮閘結構步驟
S104:設置氧化物-氮化物-氧化物層步驟
S105:移除步驟
S106:形成控制閘結構步驟
Claims (15)
- 一種FinFET堆疊閘記憶體的形成方法，包含： 一形成氮化層步驟，其中一氮化層形成於具有一淺溝槽隔離結構的一記憶體結構的一記憶單元區； 一去除步驟，其中該氮化層的一部分被去除，該氮化層的另一部分為未被移除的該氮化層，該氮化層的另該部分位於一基板的一表面之下與該淺溝槽隔離結構的一底部，且一淺溝槽隔離氧化物設置於該淺溝槽隔離結構的內部； 一形成浮閘結構步驟，其中一穿隧氧化物設置於該基板的一表面與該氮化層的另該部分的一表面，且一第一多晶矽設置於該記憶單元區的該穿隧氧化物與該記憶體結構的一非記憶單元區的該基板的該表面以形成一浮閘結構； 一設置氧化物-氮化物-氧化物層步驟，其中該淺溝槽隔離氧化物的一部分被去除，且一氧化物-氮化物-氧化物層設置於該浮閘結構的一表面、該氮化層的另該部分的該表面及該淺溝槽隔離氧化物的另一部分的一表面，其中該淺溝槽隔離氧化物的另該部分為當該淺溝槽隔離氧化物的該部分於該記憶單元區去除時未被去除； 一移除步驟，其中該氧化物-氮化物-氧化物層的一部分於該記憶體結構的該非記憶單元區被移除；以及 一形成控制閘結構步驟，其中該浮閘結構的一部分於該記憶體結構的該非記憶單元區被移除，一第二多晶矽於該記憶單元區設置於該氧化物-氮化物-氧化物層的一表面且於該記憶體結構的該非記憶單元區設置於該基板的該表面與該淺溝槽隔離氧化物的一表面以形成一控制閘結構，且形成一FinFET堆疊閘記憶體。
- 如請求項1所述之FinFET堆疊閘記憶體的形成方法，其中該氮化層為一氮化矽材質。
- 如請求項1所述之FinFET堆疊閘記憶體的形成方法，其中該基板為一矽材質。
- 如請求項1所述之FinFET堆疊閘記憶體的形成方法，其中於該去除步驟中，該氮化層的該部分被去除，且被去除的一厚度為300埃至1400埃。
- 如請求項1所述之FinFET堆疊閘記憶體的形成方法，其中於該設置氧化物-氮化物-氧化物層步驟中，該淺溝槽隔離氧化物的該部分透過一溶液被去除，且該溶液含有一氫氟酸。
- 如請求項1所述之FinFET堆疊閘記憶體的形成方法，其中於該形成控制閘結構步驟之前，該浮閘結構的該部分透過一蝕刻製程被移除。
- 如請求項1所述之FinFET堆疊閘記憶體的形成方法，其中於該形成氮化層步驟中，於記憶體結構的該非記憶單元區的該氮化層透過一蝕刻製程被移除。
- 如請求項1所述之FinFET堆疊閘記憶體的形成方法，其中於該去除步驟中，該淺溝槽隔離氧化物透過一化學氣相沉積製程設置於該淺溝槽隔離結構中。
- 如請求項1所述之FinFET堆疊閘記憶體的形成方法，其中該形成浮閘結構步驟中，該浮閘結構進行一化學機械拋光製程以形成一鰭狀浮閘結構。
- 一種FinFET堆疊閘記憶體，包含： 一基板； 一淺溝槽隔離結構，設置於該基板，且包含： 一淺溝槽隔離氧化物，設置於該淺溝槽隔離結構內；以及 一記憶單元區，包含： 一氮化層，設置於該淺溝槽隔離結構的一表面與該基板的一表面之下； 一浮閘結構，設置於一穿隧氧化物； 一氧化物-氮化物-氧化物層，設置於該浮閘結構與該淺溝槽隔離結構，該淺溝槽隔離氧化物設置於該氧化物-氮化物-氧化物層與該氮化層之間；及 一控制閘結構，設置於該氧化物-氮化物-氧化物層，且該氧化物-氮化物-氧化物層位於該浮閘結構與該控制閘結構之間。
- 如請求項10所述之FinFET堆疊閘記憶體，更包含： 一非記憶單元區，連接該記憶單元區，且包含複數周邊裝置。
- 如請求項11所述之FinFET堆疊閘記憶體，其中該些周邊裝置包含一高電壓N型通道(HVN)邏輯裝置、一高電壓P型通道(HVP)邏輯裝置、一低電壓N型通道(LVN)邏輯裝置及一低電壓P型通道(LVP)邏輯裝置。
- 如請求項10所述之FinFET堆疊閘記憶體，其中該淺溝槽隔離氧化物為一氧化矽材質，且該淺溝槽隔離氧化物的一厚度為600埃至2400埃。
- 如請求項10所述之FinFET堆疊閘記憶體，其中該穿隧氧化物為一氧化矽材質，且該穿隧氧化物的一厚度為70埃至105埃。
- 如請求項10所述之FinFET堆疊閘記憶體，其中該氧化物-氮化物-氧化物層為一氧化矽/氮化矽/氧化矽材質、一氧化矽/氧化鋁/氧化矽材質、一氧化矽/氧化鋯/氧化矽材質、一氧化矽/氧化鉿/氧化矽材質、一氧化矽/二氧化鈦/氧化矽材質或一氧化矽/鈦酸鍶/氧化矽材質。
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