TW202105460A - 用於數位及射頻應用之半導體結構以及用於製造此結構之方法 - Google Patents

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Abstract

本發明係關於一種絕緣體上半導體多層結構，該結構自其一背側至一前側依次地包含： 一半導體載體基材，其具有高電阻率，該電阻率介於500 Ω.cm與30 kΩ.cm之間， 一第一電氣絕緣層， 一中間層， 一第二電氣絕緣層，其具有小於該第一電氣絕緣層之厚度的一厚度， 一作用半導體層， 該多層結構之特徵在於其包含： 至少一個FD-SOI區域，其中該中間層為一半導體層， 至少一個RF-SOI區域，其鄰近於該FD-SOI區域，其中該中間層為一第三電氣絕緣層，該RF-SOI區域包含與該第三電氣絕緣層垂直之至少一個射頻組件。

Description

用於數位及射頻應用之半導體結構以及用於製造此結構之方法
發明領域
本發明係關於一種用於數位及射頻應用之絕緣體上半導體結構。本發明亦係關於一種用於經由將層自被稱作「供體基材」之第一基材轉印至被稱作「接收基材」之第二基材來製造此結構的方法。
發明背景
絕緣體上半導體結構為多層結構，其包含：基材，其通常由矽製成；電氣絕緣層，其配置於基材之頂部上，該電氣絕緣層通常為諸如氧化矽層之氧化物層；以及半導體層，其配置於絕緣層之頂部上，在該半導體層中產生該結構之源極及汲極且該半導體層通常為矽層。
此類結構被稱作絕緣體上半導體(SeOI)結構，且在半導體為矽時，特別地被稱作「絕緣體上矽」(SOI)結構。
在現有SOI結構當中，全空乏絕緣體上矽(FD-SOI)結構通常用於數位應用。FD-SOI結構之特徵在於，存在配置於矽載體基材上之薄氧化物層及配置於氧化物層上之被稱作SOI層的極薄半導體層。
該氧化物層位於基材與SOI層之間。該氧化物層接著據稱為「內埋式」，且對於內埋氧化物被稱作「BOX」。
SOI層允許在FD-SOI結構中形成導電通道。
因為BOX層及SOI層之小厚度及均勻性，所以不必摻雜導電通道，且因此該結構能夠在全空乏模式中操作。
FD-SOI結構相對於無BOX層之結構具有改良之靜電特性。BOX層減小源極與汲極之間的寄生電容，且亦允許藉由限制電子至導電通道之流動來顯著地減少電子自導電通道至基材之洩漏，因此減小電流損失且改良結構效能。
FD-SOI結構可與射頻(RF)應用相容，但在該基材中會出現電氣損失之現象。
為補償此等電氣損失且改良RF效能，已知使用具有高電阻率之基材，特定而言為SOI基材，此類型之基材對於高電阻率基材通常被稱作「HR基材」。後者有利地與電荷捕獲層，亦即，富陷阱層組合。然而，此類型之基材與電晶體之使用不相容，該等電晶體之臨限電壓可經由背側閘極(反向偏壓電壓)控制。
具體而言，含有被捕獲電荷之此層的存在會阻礙反向偏壓(將電位差施加至背側)，且可另外導致摻雜劑之加速擴散，因此由於接面洩漏之問題而防止產生高品質PN接面。
除包含一個BOX層之FD-SOI結構以外，亦產生了包含二個BOX層之FD-SOI結構，其被稱作「雙BOX」結構。
在FD-SOI結構包含雙閘極電晶體之狀況下，雙BOX層技術為有利的，該等雙閘極電晶體之閘極電極形成於導電通道上方及下方。因此，背閘極之SOI層(其被稱作背閘極SOI層)藉由第一BOX層與前閘極之SOI層(其被稱作前閘極SOI層)電氣分離，且亦藉由第二BOX層與基底基材電氣分離。
文件US 2010/0176482描述用於CMOS技術之包含二個BOX層的此FD-SOI結構之實例。
根據此文件，使用最佳化方法來製造具有高k閘極介電質且具有小至30 nm之閘極長度的CMOS結構，從而允許裝置與待獲得之背閘極之間的良好隔離。
現有雙BOX技術用於數位應用，而非用於射頻應用及數位應用二者。
此外，雙BOX FD-SOI結構之最大功率額定值受標準厚度之BOX層限制。此為射頻應用之問題。
具體而言，為了增加諸如功率放大器及天線切換器之某些射頻組件的功率額定值，有必要堆疊MOSFET (MOSFET為金屬氧化物半導體場效電晶體之首字母縮寫)以便確保汲極與源極之間的電壓低於最大准許工作電壓。
然而，汲極與載體基材之間的最大電壓及源極與載體基材之間的最大電壓受BOX層之擊穿電壓限制。在標準厚度為20 nm之BOX層的情況下，擊穿電壓僅為25 V (此導致裝置之設計具有低得多之最大電壓，範圍為10至15 V)，此為相當大的限制。
因此，用於數位應用之現有雙BOX技術與射頻應用不相容。
發明概要
本發明之一個目標為提供一種允許克服前述缺陷之絕緣體上半導體結構。本發明旨在提供允許組合數位應用與射頻應用之此類結構。
為此目的，本發明提供一種絕緣體上半導體結構，該結構自其背側至前側依次地包含： - 半導體載體基材，其具有高電阻率，該電阻率介於500 Ω.cm與30 kΩ.cm之間， - 第一電氣絕緣層， - 中間層， - 第二電氣絕緣層，其具有小於第一電氣絕緣層之厚度的厚度， - 作用半導體層， 該多層結構之特徵在於其包含： - 至少一個FD-SOI區域，其中該中間層為半導體層， - 至少一個RF-SOI區域，其鄰近於FD-SOI區域，其中該中間層為第三電氣絕緣層，該RF-SOI區域包含與第三電氣絕緣層垂直之至少一個射頻組件。
根據其他態樣，所提議結構具有以下各種特徵，其可單獨地或以其技術上可行的組合實施： - 第一電氣絕緣層之厚度、第二電氣絕緣層之厚度及第三電氣絕緣層之厚度的總和介於50 nm與1500 nm之間； - 該結構另外包含配置於載體基材與第一電氣絕緣層之間的電荷捕獲層； - 該電荷捕獲層由多晶矽或多孔矽製成； - 該中間半導體層由結晶或多晶材料製成； - 該中間半導體層由非晶形材料製成； - 該第一電氣絕緣層為氧化矽層； - 該第二電氣絕緣層為氧化矽層； - 該第三電氣絕緣層為氧化矽層； - 該第一電氣絕緣層具有介於20 nm與1000 nm之間的厚度； - 該第二電氣絕緣層具有介於10 nm與100 nm之間的厚度； - 該作用半導體層具有介於3 nm與30 nm之間的厚度。
本發明亦係關於一種用於製造絕緣體上半導體多層結構之方法，其包含以下步驟： - 提供第一供體基材， - 在該第一供體基材中形成弱化區，以便劃定一中間第一半導體層， - 將該中間第一半導體層轉印至半導體載體基材，第一電氣絕緣層位於供體基材與載體基材之間的界面處以便形成包含載體基材、第一電氣絕緣層及經轉印之中間第一半導體層的中間結構， - 局部移除中間第一半導體層之一個部分向下至第一電氣絕緣層以便形成空腔， - 在空腔中沈積被稱作第三電氣絕緣層之電氣絕緣層， - 提供第二供體基材， - 在該第二供體基材中形成弱化區，以便劃定一作用第二半導體層， - 將該作用第二半導體層轉印至中間結構，第二電氣絕緣層位於第二供體基材與中間結構之間的界面處， - 產生： ‧ 該作用第二半導體層中之至少一個數位組件，其與該中間第一半導體層垂直，以便形成FD-SOI區域，以及 ‧ 至少一個射頻組件，其與第三電氣絕緣層垂直，以便形成RF-SOI區域。
本發明亦係關於一種用於製造絕緣體上半導體多層結構之方法，其包含以下步驟： - 藉由在覆蓋有第一電氣絕緣層之載體基材上沈積中間第一半導體層來形成中間結構， - 局部移除中間第一半導體層之一個部分向下至第一電氣絕緣層以便形成空腔， - 在空腔中沈積被稱作第三電氣絕緣層之電氣絕緣層， - 提供供體基材， - 在該供體基材中形成弱化區，以便劃定一作用第二半導體層， - 將該作用第二半導體層轉印至該中間結構，第二電氣絕緣層位於供體基材與該中間結構之間的界面處， - 產生： ‧ 該作用第二半導體層中之至少一個數位組件，其與該中間第一半導體層垂直，以便形成FD-SOI區域，以及 ‧ 至少一個射頻組件，其與第三電氣絕緣層垂直，以便形成RF-SOI區域。
根據其他態樣，所提議方法具有以下各種特徵，其可單獨地或以其技術上可行的組合實施： - 射頻組件產生於該作用第二半導體層中； - 該中間第一半導體層之一部分的局部移除及在空腔中之第三電氣絕緣層之沈積係在第二半導體層轉印至中間結構之後進行； - 該方法另外包含在載體基材上形成電荷捕獲層，該電荷捕獲層配置於載體基材與第一電氣絕緣層之間； - 局部移除包含藉由微影沈積遮罩及經由該遮罩之至少一個孔隙蝕刻中間第一半導體層； - 該方法另外包含在該第二半導體層轉印至中間結構之前，處理中間第一半導體層及第三電氣絕緣層之自由表面以便減小其粗糙度。
本發明之多層結構用作製造電晶體，特定而言為MOSFET之載體。MOSFET為包含三個主動電極之半導體裝置，亦即，被稱作閘極之輸入電極、被稱作汲極之輸出電極及被稱作源極之第三電極。此等電晶體允許借助於閘極控制汲極上之電壓(或電流)輸出。
在本文中，「在……上」一詞在與第一層相對於第二層之位置或組件相對於層之位置有關時未必暗示該第一層與該第二層直接接觸或該組件與該層直接接觸。除非另外指定，否則此術語並不排除一或多個其他層處於該第一層與該第二層中間或處於該組件與該層中間。
與組件相對於結構內之層之位置有關的表述「與……垂直」意謂該組件及該層在結構之厚度的方向上面向彼此。換言之，延伸穿過結構之厚度且與組件相交的任何軸線亦與垂直於此組件之層相交。
較佳實施例之詳細說明
本發明之第一主題係關於可用於數位應用及射頻應用二者之絕緣體上半導體多層結構。
圖1說明根據本發明之此類多層結構1的一個實施例。
參看圖1，多層結構1自該結構之背側至前側依次地包含半導體載體基材2、第一電氣絕緣層3、中間層I、第二電氣絕緣層5及作用半導體層6。
半導體載體基材2為高電阻基材，亦即，其具有介於500 Ω.cm與30 kΩ.cm之間且較佳介於1 kΩ.cm與10 kΩ.cm之間的電阻率。高電阻率使得載體基材能夠限制電氣損失且改良結構效能。
第一電氣絕緣層3允許載體基材2與中間層I及該中間層上方之層絕緣。
第一電氣絕緣層3較佳為氧化物層。由於此層內埋於載體基材與中間層之間的結構中，因此其亦可被稱作「第一BOX」。其較佳為氧化矽層。
第一電氣絕緣層3之厚度相對較大，且較佳介於20 nm (奈米)與1000 nm之間。具體而言，過小的厚度，特定而言小於20 nm之厚度，將產生擊穿第一電氣絕緣層之風險。特定而言，第一電氣絕緣層3較佳具有大於作用半導體層6之厚度的厚度。
視情況，結構1亦包含配置於載體基材2與第一電氣絕緣層3之間的電荷捕獲層8，其較佳由多晶矽或多孔矽製成。此電荷捕獲層允許捕獲積聚於第一電氣絕緣層3下方之電荷。
第二電氣絕緣層5允許作用半導體層6與中間層I及中間層下方之層絕緣。
第二電氣絕緣層5較佳為氧化物層，且較佳為氧化矽層。由於此層內埋於中間層與作用半導體層之間的結構中，因此其可被稱作「第二BOX」。
第二電氣絕緣層5具有相對較小且小於第一電氣絕緣層3之厚度的厚度。此小厚度使得可能夠經由下方中間層之合適偏壓(反向偏壓電壓)來控制電晶體之臨限電壓。為此目的，將第二電氣絕緣層5之厚度選擇為較佳介於10 nm與100 nm之間。
作用半導體層6意欲用於產生數位組件11及任選地射頻組件12二者，該等組件取決於結構所希望之數位應用及射頻應用而產生。
作用半導體層6較佳為單晶矽層。
作用半導體層6之厚度較佳介於3 nm與30 nm之間，且更佳介於5 nm與20 nm之間。較佳地，作用半導體層之厚度在材料之所有範圍上為均勻的，亦即，其厚度變化為1 nm或小於1 nm，以便在全空乏模式中最佳化FD-SOI區域之操作。在下文中詳細描述FD-SOI區域。
多層結構1包含意欲用於不同應用之多個區域，包括用於數位應用之至少一個FD-SOI區域及用於射頻應用之至少一個RF-SOI區域。
為了能夠在同一個結構中組合FD-SOI區域與RF-SOI區域，將中間層I配置於第一電氣絕緣層3與第二電氣絕緣層5之間，且此中間層I之性質取決於其處於FD-SOI區域中抑或處於RF-SOI區域中而不同。
圖2中展示圖1之結構的二個FD-SOI區域中之一者。
在FD-SOI區域中，中間層I為半導體層4。
中間半導體層4有利地由可任選地經摻雜之結晶材料或非晶形材料製成。選擇此材料使得半導體層可經偏壓以便控制電晶體之臨限電壓。
中間半導體層4之材料有利地為較佳選自以下各者之半導體：單晶矽、多晶矽及Si與Ge之合金。
FD-SOI區域包含作用半導體層6中之至少一個數位組件11。在圖1中，數位組件因此定位成與半導體層垂直。
圖3中展示圖1之結構的RF-SOI區域。
在RF-SOI區域中，中間層I為電氣絕緣層7，其被稱作第三電氣絕緣層。
第三電氣絕緣層7允許作用半導體層6與載體基材2更好地隔離，亦即，前閘極與電晶體之背閘極電氣隔離。
第三電氣絕緣層7較佳為氧化物層。由於此層內埋於第一電氣絕緣層與第二電氣絕緣層之間的結構中，因此其可被稱作「第三BOX」。其較佳為氧化矽層。
特定而言，在作用半導體層6中，RF-SOI區域包含與第三電氣絕緣層7垂直之至少一個射頻組件12。射頻組件12亦可形成於電氣絕緣層5、7或3中之一者中，且較佳形成於電氣絕緣層5上，以便受益於由三個電氣絕緣層5、7及3構成之BOX的效應。在圖3中，射頻組件因此定位成與第三電氣絕緣層垂直。
根據一個較佳實施例，第一電氣絕緣層3之厚度、第二電氣絕緣層5之厚度及第三電氣絕緣層7之厚度的總和介於50 nm與1500 nm之間。因此，調整三個電氣絕緣層中之各者的厚度以獲得所描述之總厚度。此厚度允許針對射頻組件最佳化擊穿電壓。
現將描述用於製造諸如上文所描述之多層結構1的方法之三個實施例。
根據第一實施例，最初提供第一供體基材。
在該基材中形成弱化區，以便劃定一中間第一半導體層。弱化區以大體上對應於待轉印之半導體層之厚度的預定義深度形成於供體基材中。較佳地，藉由將氫及/或氦原子植入至供體基材中來產生弱化區。
接著，藉由經由第一電氣絕緣層將供體基材接合至載體基材，接著沿著弱化區拆離供體基材來將中間第一半導體層轉印至為接收基材之半導體載體基材(智慧Cut™方法)。
替代地，可藉由將供體基材自其與接合至載體基材之側相對的側薄化直至獲得中間第一半導體層所要之厚度來達成轉印。
視情況，在接合步驟之前，電荷捕獲層形成於載體基材上處於載體基材與第一電氣絕緣層之間。
如圖4中所說明，接著獲得中間結構，其包含載體基材2、電荷捕獲層8 (當存在時)、第一電氣絕緣層3及經轉印之中間第一半導體層I。
參看圖5，接著移除中間第一半導體層之一個部分向下至第一電氣絕緣層，以便形成空腔9。在圖5中，空腔9在結構之厚度上由第一電氣絕緣層3定界，且在側向上由中間第一半導體層4之二個部分定界。
局部移除可有利地藉由蝕刻進行。為此目的，將微影罩幕沈積於中間第一半導體層4上。該遮罩具備至少一個孔隙。接著經由遮罩之孔隙蝕刻中間第一半導體層以便形成空腔9。可使用適合於此目的之任何已知蝕刻技術，諸如幹式蝕刻。
參看圖6，接著在空腔9中沈積第三電氣絕緣層7以便填充空腔。在此沈積之後，第三電氣絕緣層之上表面與半導體層之上表面齊平。
此外，提供第二供體基材。
在該基材中形成弱化區，以便劃定一第二半導體層6。該弱化區可以用於劃定該中間第一半導體層的相同方式形成。
接著，藉由經由第二電氣絕緣層5 (形成於中間結構上抑或該供體基材上)將第二供體基材接合至中間結構，接著沿著弱化區拆離供體基材來將第二半導體層6轉印至中間結構(智慧Cut™方法)。
替代地，可藉由將第二供體基材自其與接合至中間結構之側相對的側薄化直至獲得第二半導體層6所要之厚度來達成轉印。
視情況，在轉印步驟之前，有可能對中間第一半導體層及第三電氣絕緣層之自由表面進行處理，以便減小其粗糙度。此表面處理改良第二電氣絕緣層至中間第一半導體層及第三電氣絕緣層之接合。
接下來，在第二半導體層6上產生一或多個數位組件11，該第二半導體層為作用半導體層。產生與中間第一半導體層垂直(亦即，在結構之厚度的方向上面向中間第一半導體層)之數位組件。此允許獲得FD-SOI區域。
亦在作用半導體層上產生與第三電氣絕緣層7垂直之一或多個射頻組件12。此允許獲得RF-SOI區域。
剛剛描述之第一實施例包含劃定半導體層及轉印半導體層的二個步驟。在中間第一半導體層為結晶之狀況下，此為最特別有利的。此層自供體基材之轉印允許在最終結構保留其晶體品質。
當不需要最佳化中間第一半導體層之晶體品質時，例如，當中間第一半導體層為非晶形時，有可能藉由在第一電氣絕緣層上沈積來形成中間第一半導體層。此方法接著僅使用單一轉印步驟，亦即，轉印作用半導體層之步驟，且因此更經濟。
此方法對應於現將描述之第二實施例。
根據第二實施例，如圖4中所說明，藉由在預先覆蓋有第一電氣絕緣層3之載體基材2上沈積中間第一半導體層4來形成中間結構。
中間第一半導體層4可藉由磊晶法形成於覆蓋有第一電氣絕緣層之載體基材上，或替代地特別藉由化學氣相沈積(CVD)沈積於該載體基材上。
視情況，在沈積中間第一半導體層之前，電荷捕獲層8形成於載體基材2上處於載體基材與第一電氣絕緣層3之間。
參看圖5，接著移除中間第一半導體層4之一個部分向下至第一電氣絕緣層3，以便形成空腔9。在圖5中，空腔9在結構之厚度上由第一電氣絕緣層3定界，且在側向上由中間第一半導體層4之二個部分定界。
類似於第一實施例，局部移除可有利地藉由蝕刻進行。
參看圖6，接著在空腔9中沈積被稱作第三電氣絕緣層之電氣絕緣層7，以便填充空腔。在此沈積之後，第三電氣絕緣層7之上表面與中間半導體層4之上表面齊平。
此外，提供供體基材。
在該基材中形成弱化區，以便劃定一第二半導體層6。該弱化區可以用於第一實施例之相同方式形成。
接著，藉由經由第二電氣絕緣層5將供體基材接合至中間結構，接著沿著弱化區拆離供體基材來將第二半導體層6轉印至中間結構(智慧Cut™方法)。
替代地，可藉由將供體基材自其與接合至中間結構之側相對的側薄化直至獲得第二半導體層6所要之厚度來達成轉印。
視情況，在轉印步驟之前，有可能對中間第一半導體層4及第三電氣絕緣層7之自由表面進行處理，以便減小其粗糙度。此表面處理改良第二電氣絕緣層至中間第一半導體層及第三電氣絕緣層之接合。
接下來，在第二半導體層6上產生一或多個數位組件11，該第二半導體層為作用半導體層。產生與中間第一半導體層4垂直之數位組件11。此允許獲得FD-SOI區域。
亦在作用半導體層上產生與第三電氣絕緣層7垂直之一或多個射頻組件12。此允許獲得RF-SOI區域。
根據第三實施例，製造方法包含與第一實施例之彼等步驟或第二實施例之彼等步驟相同的步驟。然而，與中間第一半導體層4之一部分的局部移除及在空腔9中之第三電氣絕緣層7之沈積係在第二半導體層6轉印至中間結構之前進行的後二個實施例相反，移除及沈積步驟係在轉印步驟之後進行。
特定而言，根據第三實施例之移除及沈積步驟可在根據上文所描述之第一或第二實施例之預先已形成第三電氣絕緣層7的結構上進行。
第三電氣絕緣層7之移除及沈積步驟可在產生數位組件11及射頻組件12之前進行，或實際上在產生數位及射頻組件之後進行，亦即，在製造電晶體期間進行。特定而言，此可能為MOS電晶體之問題，諸如CMOS電晶體。
根據此第三實施例，參看圖7及圖8，在與結構之邊緣相距所定義距離處挖出溝槽10，使得溝槽自作用半導體層6之自由表面穿過第二電氣絕緣層5及中間第一半導體層4向下至少延伸至第一電氣絕緣層3。此允許由溝槽10劃定之側向部分實體上與結構之其餘部分隔離。
參看圖9，接著局部移除側向部分中之中間第一半導體層4以便形成空腔9。
如圖9中所展示，該空腔9為側向空腔，位於有用區之邊緣上，通向結構之外部。其在結構之厚度上由第一電氣絕緣層3及第二電氣絕緣層5定界，且在側向上由一或多個溝槽10定界。
參看圖10，接著在空腔9中沈積第三電氣絕緣層7以便填充空腔。
可接著在作用半導體層6上產生與第三電氣絕緣層7垂直之一或多個射頻組件12。接著在結構邊緣上獲得RF-SOI區域。
在用於製造電晶體之方法期間產生第三電氣絕緣層的優點為使得有可能使用此方法之蝕刻遮罩，且因此受益於結構之各種層的最佳對準。
1:絕緣體上半導體多層結構 2:半導體載體基材 3:第一電氣絕緣層 4:中間第一半導體層/第一中間半導體層 5:第二電氣絕緣層 6:第二作用半導體層 7:第三電氣絕緣層 8:電荷捕獲層 9:空腔 10:溝槽 11:數位組件 12:射頻組件 I:中間層
本發明之其他優點及特徵在參看以下隨附圖式閱讀藉助於說明性及非限制性實例給出之以下描述後將變得顯而易見： 圖1為根據本發明之多層結構之一個實施例的示意圖，該多層結構包含二個FD-SOI區域及一個RF-SOI區域； 圖2為圖1中所說明之結構的FD-SOI區域中之一者的示意圖； 圖3為圖1中所說明之結構的RF-SOI區域之示意圖； 圖4為中間結構之示意圖，該中間結構包含已由第一電氣絕緣層預先覆蓋之載體基材上的中間第一半導體層； 圖5為圖4之中間結構的示意圖，其中已產生空腔； 圖6為圖5之中間結構的示意圖，其中空腔已填充有電氣絕緣層； 圖7為多層結構之示意圖； 圖8為圖7之多層結構的示意圖，其中已產生溝槽； 圖9為圖8之多層結構的示意圖，其中已產生側向空腔； 圖10為圖9之多層結構的示意圖，其中空腔已填充有電氣絕緣層。
1:絕緣體上半導體多層結構
2:半導體載體基材
3:第一電氣絕緣層
4:中間第一半導體層/第一中間半導體層
5:第二電氣絕緣層
6:第二作用半導體層
7:第三電氣絕緣層
8:電荷捕獲層
11:數位組件
12:射頻組件
I:中間層

Claims (18)

  1. 一種絕緣體上半導體多層結構，該結構自其一背側至一前側依次地包含： 一半導體載體基材，其具有介於500 Ω.cm與30 kΩ.cm之間的一電阻率， 一第一電氣絕緣層， 一中間層， 一第二電氣絕緣層，其具有小於該第一電氣絕緣層之厚度的一厚度， 一作用半導體層， 該多層結構之特徵在於其包含： 至少一個FD-SOI區域，其中該中間層為一半導體層， 至少一個RF-SOI區域，其鄰近於該FD-SOI區域，其中該中間層為一第三電氣絕緣層，該RF-SOI區域包含與該第三電氣絕緣層垂直之至少一個射頻組件。
  2. 如請求項1之結構，其中該第一電氣絕緣層之厚度、該第二電氣絕緣層之厚度及該第三絕緣層之厚度的總和介於50 nm與1500 nm之間。
  3. 如請求項1或請求項2之結構，其另外包含配置於該載體基材與該第一電氣絕緣層之間的一電荷捕獲層。
  4. 如請求項3之結構，其中該電荷捕獲層由多晶矽或多孔矽製成。
  5. 如請求項1至4中任一項之結構，其中中間半導體層由結晶或多晶材料製成。
  6. 如請求項1至4中任一項之結構，其中中間半導體層由非晶形材料製成。
  7. 如前述請求項中任一項之結構，其中該第一電氣絕緣層為一氧化矽層。
  8. 如前述請求項中任一項之結構，其中該第二電氣絕緣層為一氧化矽層。
  9. 如前述請求項中任一項之結構，其中該第三電氣絕緣層為一氧化矽層。
  10. 如前述請求項中任一項之結構，其中該第一電氣絕緣層具有介於20 nm與1000 nm之間的一厚度。
  11. 如前述請求項中任一項之結構，其中該第二電氣絕緣層具有介於10 nm與100 nm之間的一厚度。
  12. 如前述請求項中任一項之結構，其中該作用半導體層具有介於3 nm與30 nm之間的一厚度。
  13. 一種用於製造一絕緣體上半導體多層結構之方法，其包含以下步驟： 提供一第一供體基材， 在該第一供體基材中形成一弱化區，以便劃定一第一中間半導體層， 將該第一中間半導體層轉印至一半導體載體基材，一第一電氣絕緣層位於該供體基材與該載體基材之間的界面處以便形成包含該載體基材、該第一電氣絕緣層及第一經轉印之中間半導體層的一中間結構， 局部移除該第一中間半導體層之一個部分向下至該第一電氣絕緣層以便形成一空腔， 在該空腔中沈積被稱作第三電氣絕緣層之一電氣絕緣層， 提供一第二供體基材， 在該第二供體基材中形成一弱化區，以便劃定一第二作用半導體層， 將該第二作用半導體層轉印至該中間結構，一第二電氣絕緣層位於該第二供體基材與該中間結構之間的界面處， 產生： 該第二作用半導體層中之至少一個數位組件，其與該中間第一半導體層垂直，以便形成一FD-SOI區域，以及 至少一個射頻組件，其與該第三電氣絕緣層垂直，以便形成一RF-SOI區域。
  14. 一種用於製造一絕緣體上半導體多層結構之方法，其包含以下步驟： 藉由在覆蓋有一第一電氣絕緣層之一載體基材上沈積一第一中間半導體層來形成一中間結構， 局部移除該第一中間半導體層之一個部分向下至該第一電氣絕緣層以便形成一空腔， 在該空腔中沈積被稱作第三電氣絕緣層之一電氣絕緣層， 提供一供體基材， 在該第二供體基材中形成一弱化區，以便劃定一第二作用半導體層， 將該第二作用半導體層轉印至該中間結構，一第二電氣絕緣層位於該供體基材與該中間結構之間的界面處， 產生： 該第二作用半導體層中之至少一個數位組件，其與該第一中間半導體層垂直，以便形成一FD-SOI區域，以及 至少一個射頻組件，其與該第三電氣絕緣層垂直，以便形成一RF-SOI區域。
  15. 如請求項13或請求項14之方法，其中該中間第一半導體層之一部分的該局部移除及在該空腔中之一第三電氣絕緣層之該沈積係在該第二作用半導體層轉印至該中間結構之後進行。
  16. 如請求項13至15中任一項之方法，其另外包含在該載體基材上形成一電荷捕獲層，該電荷捕獲層配置於該載體基材與該第一電氣絕緣層之間。
  17. 如請求項13至15中任一項之方法，其中該局部移除包含藉由微影沈積一遮罩及經由該遮罩之至少一個孔隙蝕刻該第一中間半導體層。
  18. 如請求項13至15中任一項之方法，其另外包含在該第二作用半導體層轉印至該中間結構之前，處理該中間第一半導體層及該第三電氣絕緣層之自由表面以便減小其粗糙度。
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