TW202032719A - 半導體結構及其製造方法 - Google Patents

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程冠倫
王志豪
潘冠廷
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Abstract

本揭露實施例提供半導體結構及半導體結構的製造方法。半導體結構包含基底、基底上的電晶體、和隔離結構。電晶體包含基底上的磊晶區，磊晶區具有第一側邊界和相對於第一側邊界的第二側邊界。磊晶區的第一側邊界順應於隔離結構的側壁。

Description

半導體結構及其製造方法
本發明實施例是關於半導體結構及其製造方法，特別是有關於半導體結構的隔離結構及其製造方法。
典型的半導體製造製程包含多個步驟。舉例而言，微影是顯著影響半導體結構的設計與後續製造製程的重要步驟。微影的基本原理與底片攝影相似。將光遮罩的圖案通過高精準度的微影設備投影至晶圓表面上，晶圓表面上塗布一層光敏感的化學化合物，例如，光阻。由於複雜的製程和技術限制，需要保留用於進行微影的空間，因此製程限制侷限了裝置尺寸。
本發明實施例提供半導體結構。此半導體結構包含基底、位於基底上的電晶體、以及隔離結構。電晶體包含位於基底上的磊晶區，其中磊晶區具有第一側邊界和相對於第一側邊界的第二側邊界，磊晶區的第一側邊界順應於隔離結構的側壁。
本發明實施例提供半導體結構。此半導體結構包含基底、沿著第一方向延伸於基底之上的複數個鰭結構、沿著第一方向延伸於基底之上且交替設置於鰭結構之間的複數個低介電常數隔離條狀物、設置於低介電常數隔離條狀物上的複數個高介電常數隔離區段、以及圍繞低介電常數隔離條狀物和高介電常數隔離區段的複數個閘極結構。
本發明實施例提供半導體結構的製造方法。此方法包含形成複數個鰭結構沿著第一方向延伸於基底之上，形成低介電常數隔離條狀物於基底之上，低介電常數隔離條狀物沿著第一方向延伸於鰭結構之間，以及形成高介電常數隔離條狀物於低介電常數隔離條狀物的頂端上。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相對用語，例如「在…之下」、「在…下方」、「低於」、「在…上方」、「之上」、「上」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
儘管本文使用如「第一」、「第二」和「第三」的用語來描述各種不同的元件(element)、組件(component)、區域(region)、層(layer)、及/或區段(section)，這些元件、組件、區域、層、及/或區段不應受限於這些用語。這些用語僅用於區別某個組件、區域、層、及/或區段與另一個組件、區域、層、及/或區段。當本文中使用如「第一」、「第二」和「第三」的用語時，除非前後文有明確指出，否則這些用語並未暗指次序或順序。
本文使用「大概(approximately)」、「大致、大抵(substantially)」及「大約(about)」的用語來描述和說明較小的變化。當這些用語與某事件或環境一起使用時，這些用語指的是，這個事件或環境精準發生的情況、以及這個事件或環境發生於非常接近的情況。舉例而言，當這些用語與數值一起使用時，這些用語指的是，小於或等於該數值的±10%變化範圍，例如，小於或等於±5%變化範圍，小於或等於±4%變化範圍，小於或等於±3%變化範圍，小於或等於±2%變化範圍，小於或等於±1%變化範圍，小於或等於±0.5%變化範圍，小於或等於±0.1%變化範圍，或小於或等於±0.05%變化範圍。舉例而言，兩個數值可視為「大致」相同或相等，如果這兩個數值之間的差異少於或等於兩者平均值的±10%，例如，少於或等於±5%，少於或等於±4%，少於或等於±3%，少於或等於±2%，少於或等於±1%，少於或等於±0.5%，少於或等於±0.1%圍，或少於或等於±0.05%。舉例而言，「大致」平行指的是，相對於0°的角度變化範圍，此範圍可少於或等於±5°，少於或等於±4°，少於或等於±3°，少於或等於±2°，少於或等於±1°，少於或等於±0.5°，少於或等於±0.1%°，或少於或等於±0.05°。舉例而言，「大致」垂直指的是，相對於90°的角度變化範圍，此範圍可少於或等於±5°，少於或等於±4°，少於或等於±3°，少於或等於±2°，少於或等於±1°，少於或等於±0.5°，少於或等於±0.1%°，或少於或等於±0.05°。
可透過任何適合方法圖案化閘極全環繞(gate all around，GAA)電晶體結構。舉例而言，可使用一或多道微影製程圖案化閘極全環繞電晶體結構，微影製程包含雙圖案(double patterning)或多圖案(multi-patterning)製程。一般而言，雙圖案或多圖案製程結合了微影與自對準(self-aligned)製程，其與直接的單微影製程所得到的圖案相比，得以創造出更小的節距(pitch)的圖案。舉例而言，在一實施例中，形成犧牲層於基底之上，並使用微影製程將其圖案化。使用自對準製程形成間隔物沿著圖案化犧牲層。接著移除犧牲層，留下的間隔物之後用來圖案化閘極全環繞結構。
第1圖是根據本發明一些實施例，顯示製造半導體結構之方法M10的流程圖。方法M10包含：步驟O11，形成複數個鰭(fin)結構沿著第一方向延伸於基底之上；步驟O12，形成低介電常數(low-k)隔離條狀物(strip)於基底之上，低介電常數隔離條狀物沿著第一方向延伸且介於這些鰭結構之間；以及步驟O13，形成高介電常數(high-k)隔離條狀物於低介電常數隔離條狀物的頂端上。
為了進一步說明本揭露的觀點，以下提供了各種實施例。然而，這並非意圖去限制本揭露於特定實施例。此外，可以結合或調整不同實施例中所描述的條件和參數，以形成不同組合的實施例，只要所使用的參數或條件不衝突。為了便於說明，在不同的實施例中重複使用具有相似或相同功能的元件符號，但這樣的重複並非意圖限制本揭露於特定實施例。
第2至30圖是本發明一些實施例的示意圖，說明根據方法M10來製造閘極全環繞電晶體結構TS10的一或多個步驟。
請參考第2至3圖，根據步驟O11和本發明一些實施例，形成複數個鰭結構100a於基底100之上。如第3圖所示，每一個鰭結構100a包含基底鰭片1001、堆疊鰭片100b、以及硬遮罩結構101。堆疊鰭片100b包含複數個矽鍺(SiGe)層1002和複數個矽(Si)層1003，他們交替設置在基底100之上的基底鰭片1001上。在一些實施例中，硬遮罩結構101包含依序設置於每一個堆疊鰭片100b的頂端上的硬遮罩層1011和硬遮罩層1012。基底100平行於X-Y平面延伸，而鰭結構100a在Z方向上突出於基底100之上。
根據本發明一些實施例，形成第3圖所示的結構可透過移除如第2圖所示的堆疊結構W101的一部分而得到。請往前參考第2圖，接收或提供基底材料層100m，並在基底材料層100m上交替形成複數個矽鍺材料層1002m和複數個矽材料層1003m。接著形成硬遮罩材料層1011m和1012m於矽鍺材料層1002m和矽材料層1003m之上。透過例如一或多道蝕刻步驟，從硬遮罩材料層1012m的頂端，移除部分的堆疊結構W101至基底材料層100m，以形成如第3圖所示的鰭結構100a於基底100之上。
為了說明目的，第3圖顯示四個鰭結構100a(各別標示為F11、F12、F13、F14)，但並非限制本發明。應注意的是，形成於鰭結構F11與F12之間的溝槽T11的寬度W11大於形成於鰭結構F12與F13之間的溝槽T12的寬度W12，並且寬度W11大致等於形成於鰭結構F13與F14之間的溝槽T13的寬度W13。在一些實施例中，這四個鰭結構F11、F12、F13和F14作為一個單元重複排列於基底100之上，並且形成於鰭結構F14與相鄰鰭結構F11之間的溝槽具有與寬度W12大致相同的寬度。
請參考第4圖，依序形成介電結構102和低介電常數(low-k)介電層103於鰭結構100a和基底100之上。在如第4圖所示的一些實施例中，介電結構102是單一氧化物層(例如，氧化矽)。的一些實施例中，介電結構102包含複數個介電層。在一些實施例中，透過順應(conformal)沉積形成介電結構102，並且此氧化物層的輪廓順應於鰭結構100a的輪廓。在一些實施例中，介電結構102具有大於3.5奈米(nm)的厚度。在一些實施例中，由於鰭結構F12與F13之間的溝槽T12的寬度W12較小，低介電常數介電層103完全填充介電結構102之上的溝槽T12。在一些實施例中，由於溝槽T11和T13的寬度W11和W13較大，低介電常數介電層103順應於鰭結構100a，而沒有完全填充溝槽T11和溝槽T13。在一些實施例中，低介電常數介電層103具有小於7的介電常數(k)。在一些實施例中，低介電常數介電層103包含氮化矽碳(silion carbon nitride，SiCN)、摻雜碳的氧化矽(carbon-doped silicon oxide，SiOC)、氮碳氧化矽(silicon oxycarbonitride，SiOCN)、及其他適合材料中之一或多個。
請參考第5圖，根據本發明一些實施例，移除部分的低介電常數介電層103，以在溝槽T12中形成複數個低介電常數隔離條狀物103a於基底100之上。在一些實施例中，將低介電常數介電層103順應於鰭結構100a而未完全填充鰭結構100a之間的溝槽T11和T13的部分移除。在一些實施例中，也將低介電常數介電層103在鰭結構100a的頂端上和高於堆疊鰭片100b的部分移除。在一些實施例中，低介電常數隔離條狀物103a沿著X方向延伸於鰭結構F12與F13之間。在一些實施例中，低介電常數隔離條狀物103a也設置於相鄰的鰭結構F14與F11之間。
請參考第6圖，根據本發明一些實施例，可選擇地(optionally)移除一部分的介電結構102，以形成複數個間隔物102a於基底100之上。請參考第6圖，移除介電結構102從低介電常數隔離條狀物103a暴露出來的部分。在一些實施例中，每一個間隔物102a介於一個低介電常數隔離條狀物103a與相鄰的鰭結構100a之間。在一些實施例中，暴露出硬遮罩結構101，並且堆疊鰭片100b保持著被間隔物102a和低介電常數隔離條狀物103a覆蓋。在一些實施例中，若介電結構102的材料與後續製程中形成的襯層105的材料相同，可省略第6圖所示的步驟。
請參考第7圖，根據本發明一些實施例，形成高介電常數(high-k)介電層104於鰭結構100a和基底100之上。在一些實施例中，透過順應沉積，形成高介電常數介電層104。在一些實施例中，高介電常數介電層104順應於鰭結構F14和F11以及溝槽T11和T13而沒有完全填充溝槽T11和T13，由於溝槽T11和T13的寬度W11和W13較大。在一些實施例中，高介電常數介電層104完全填充於鰭結構F12與F13之間低介電常數隔離條狀物103a和間隔物102a的頂端上的空間。在一些實施例中，高介電常數介電層104具有大於7的介電常數。在一些實施例中，高介電常數介電層104包含下列材料中的一或多者，二氧化鋯(ZrO2 )；氧化鉿(HfO2 )；氧化鋁(Al2 O3 )；氧化釔(Y2 O3 )；氧化鑭(La2 O3 )；ZrO2 、HfO2 、 Al2 O3 、Y2 O3 、La2 O3 中之一或多者的矽酸鹽；以及ZrO2 、HfO2 、 Al2 O3 、Y2 O3 、La2 O3 中之一或多者的鋁酸鹽。發明所屬技術領域已知的其他高介電常數介電材料也可用於本發明實施例，例如包含具有大於7之介電常數值的二元或三元氧化物。
請參考第8圖，根據方法M10的步驟O13和本發明一些實施例，移除部分的高介電常數介電層104以形成複數個高介電常數隔離條狀物104a於低介電常數隔離條狀物103a的頂端上。在一些實施例中，暴露出鰭結構100a的頂端。在一些實施例中，移除高介電常數介電層104在溝槽T11和T13的部分。在一些實施例中，將高介電常數介電層104順應於鰭結構100a而沒有完全填充鰭結構100a之間的溝槽T11和T13的部分移除。在一些實施例中，高介電常數隔離條狀物104a沿著X方向延伸於鰭結構F12與F13之間。在一些實施例中，高介電常數隔離條狀物104a沿著X方向延伸於鰭結構F14與F11之間。在一些實施例中，高介電常數隔離條狀物104a的頂端與相鄰鰭結構100a的頂端大致共平面。
請參考第9至10圖，根據本發明一些實施例，依序形成複數個間隔物105a、複數個低介電常數隔離條狀物103b和複數個高介電常數隔離條狀物104b於基底100之上。在一些實施例中，順應性地形成襯層105於基底100之上且於溝槽T11和T13中。在一些實施例中，低介電常數隔離條狀物103b填入部分的襯層105之間的溝槽T11和T13中。在一些實施例中，這些高介電常數隔離條狀物104b各自位於這些低介電常數隔離條狀物103b的頂端上。在一些實施例中，形成低介電常數隔離條狀物103b和高介電常數隔離條狀物104b相似於形成低介電常數隔離條狀物103a和高介電常數隔離條狀物104a。為了便於說明，這些低介電常數隔離條狀物103a與低介電常數隔離條狀物103b共同標示為複數個低介電常數隔離條狀物103’，而這些高介電常數隔離條狀物104a與高介電常數隔離條狀物104b共同標示為複數個低介電常數隔離條狀物104’。
請參考第10圖，根據本發明一些實施例，可選擇地進行研磨步驟，例如化學機械研磨(chemical mechanical polishing，CMP)步驟，以平坦化高介電常數隔離條狀物104’和鰭結構100a的頂端。複數個間隔物105a形成於低介電常數隔離條狀物103b與相鄰鰭結構100a之間。在一些實施例中，間隔物105a的頂端與鰭結構100a的頂端和高介電常數隔離條狀物104’的頂端大致共平面。應注意的是，因為襯層105的厚度大於介電結構102的厚度，所以低介電常數隔離條狀物103b與鰭結構100a之間的距離W105大於低介電常數隔離條狀物103a與鰭結構100a之間的距離W102。
請參考第11圖，根據本發明一些實施例，移除部分的間隔物105a和硬遮罩層1012。在一些實施例中，從間隔物105a的頂端，移除間隔物層105a高於基底鰭片1001的部分，以形成間隔物105’，並且暴露出堆疊鰭片100b。
請參考第12圖，根據本發明一些實施例，順應性地形成氧化物層106於基底100之上。在一些實施例中，氧化物層106的輪廓順應於間隔物105’，堆疊鰭片100b、低介電常數隔離條狀物103’、以及高介電常數隔離條狀物104’的輪廓。
請參考第13圖，根據本發明一些實施例，形成虛設堆疊結構107於基底100之上，虛設堆疊結構107沿著Y方向延伸且橫跨於鰭結構100a之上。在一些實施例中，虛設堆疊結構107包含多晶矽層1071和硬遮罩結構1072。在一些實施例中，硬遮罩結構1072是多層結構。在一些實施例中，透過毯覆(blanket)沉積，形成多晶矽材料層和硬遮罩材料層於基底100之上，並且移除部分的多晶矽材料層和硬遮罩材料層，以形成多晶矽層1071和硬遮罩結構1072。在一些實施例中，在移除多晶矽材料層和硬遮罩材料層期間，也移除氧化物層106通過虛設堆疊結構107暴露出來的部分，以形成被虛設堆疊結構107覆蓋的氧化物層106a。
請參考第14圖，根據本發明一些實施例，順應性地沉積密封間隔物108於基底100之上。在一些實施例中，密封間隔物108是多層結構(未顯示於第14圖)。密封間隔物108垂直地覆蓋虛設堆疊結構107的部分成為閘極間隔物108b，並與虛設堆疊結構107一起繪示為虛設閘極結構107’的一部分。密封間隔物108延伸出閘極間隔物，且覆蓋高介電常數隔離條狀物104’、低介電常數隔離條狀物103’、鰭結構100a、以及間隔物105’的部分標示為密封間隔物108a。
請參考第15圖，根據本發明一些實施例，進行源極/汲極(source/drain，S/D)蝕刻步驟，移除堆疊鰭片100b從虛設閘極結構107’暴露出來的部分。在一些實施例中，透過源極/汲極蝕刻步驟，也將部分的密封間隔物108a和高介電常數隔離條狀物104’從虛設閘極結構107’暴露出來的部分移除。高介電常數隔離條狀物104’在虛設閘極結構107’下方的部分留在原處，並標示為複數個高介電常數隔離部分104c。
請參考第14至15圖，密封間隔物108可以是單層或多層結構。舉例而言，當密封間隔物108是多層結構時，每一個密封間隔物108a的剩餘部分108’，在源極/汲極蝕刻步驟之後，包含間隔部分1081和間隔部分1082。在一些實施例中，剩餘部分108’位於基底鰭片1001與低介電常數隔離條狀物103b之間的間隔物105’上。在一些實施例中，剩餘部分108’用於在後續製程中控制磊晶源極/汲極結構的尺寸。在一些實施例中，堆疊鰭片100b和高介電常數隔離部分104c與虛設閘極結構107’的暴露出來的側壁大致共平面。
請參考第16圖，根據本發明一些實施例，進行推入(push-in)步驟，以部分移除矽鍺層1002和間隔物102a。在一些實施例中，推入步驟包含一或多道濕蝕刻步驟。在一些實施例中，透過濕蝕刻步驟，形成複數個凹陷R1002於矽層1003之間的矽鍺層1002中。在一些實施例中，透過其他的濕蝕刻步驟，形成凹陷R102於堆疊鰭片100b與相鄰低介電常數隔離條狀物103a之間的間隔物102a中。
請參考第17圖，根據本發明一些實施例，進行內間隔物沉積，以形成內間隔物109填充凹陷R1002和凹陷R102。在一些實施例中，內間隔物109包含低介電常數材料。在一些實施例中，內間隔物109介於矽層1003之間，且介於矽層1003與低介電常數隔離條狀物103’之間。在一些實施例中，內間隔物沉積包含順應性沉積，並且朝向凹陷R1002和R102中心形成內間隔物109於凹陷R1002和R102中，並內襯於矽層1003、低介電常數隔離條狀物103a、間隔物102a、以及高介電常數隔離條狀物104a。從邊緣至中心密封凹陷R1002和R102。在一些實施例中，進行蝕刻步驟移除內間隔物109在凹陷R1002和R102之外的部分。
請參考第18圖，根據本發明一些實施例，對基底鰭片1001進行磊晶成長，以形成源極/汲極結構111。在一些實施例中，源極/汲極結構111包含不同類型的電晶體的源極/汲極結構111a和源極/汲極結構111b。每一個源極/汲極結構111具有第一側邊界1111和相對於第一側邊界1111的第二側邊界1112，在一些實施例中，源極/汲極結構111沿著相鄰的一個低介電常數隔離條狀物103’(即，相鄰的低介電常數隔離條狀物103a)的側壁磊晶成長，並順應於且受限於此側壁。在一些實施例中，源極/汲極結構111沿著密封間隔物108a的剩餘部分108’磊晶成長，並且由於刻面化(faceting)自由地延伸至相鄰的低介電常數隔離條狀物103’(即，相鄰的低介電常數隔離條狀物103b)。在一些實施例中，第二側邊界1112與低介電常數隔離條狀物103b部分隔開，並與其部分接觸。
由於鰭結構100a與兩個相鄰的低介電常數隔離條狀物103’(即，低介電常數隔離條狀物103a和103b)距離之間的差異(例如，距離W105和距離W102之間的差異)，成長源極/汲極結構111受到限制，特別是在源極/汲極結構111靠近低介電常數隔離條狀物103a的一側。
請參考第19圖，根據本發明一些實施例，形成襯層1121和介電層1122於基底100之上。順應性地形成襯層1121於源極/汲極結構111、低介電常數隔離條狀物103’、以及虛設閘極結構107’之上。透過毯覆沉積形成介電層1122，介電層1122填充基底100之上的虛設閘極結構107之間的空間。進行平坦化步驟，以移除硬遮罩結構101，並暴露出虛設閘極結構107’的多晶矽層1071。
請參考第20圖，根據本發明一些實施例，部分移除虛設閘極結構107’的多晶矽層1071，以暴露出高介電常數隔離部分104c，之後形成圖案化光遮罩層113覆蓋一部分的高介電常數隔離部分104c。在一些實施例中，移除多晶矽層1071高於高介電常數隔離部分104c的部分。第21圖顯示第20圖的結構沿著線A1-A1’於閘極區垂直切割的剖面示意圖(即，沿著Y軸切割的剖面示意圖，本文稱為Y-cut剖面示意圖)。在一些實施例中，一部分的圖案化光遮罩層113覆蓋虛設閘極結構107’的頂端，並在多晶矽層1071被移除的部分處，填充閘極間隔物108b之間的空間。
第22至26圖是根據形成閘極結構的一或多個後續步驟，顯示沿著第20圖的線A1-A1’的Y-cut剖面示意圖。
請參考第22圖，移除高介電常數隔離部分104c從圖案化光遮罩層113暴露出來的部分，並形成複數個高介電常數隔離區段(segment)104’’。這些高介電常數隔離區段104’’形成於低介電常數隔離條狀物103’的頂端，這個位置是設計將電晶體的閘極結構隔開之處。
請參考第23至24圖，移除圖案化光遮罩層113、剩餘的多晶矽層1071、以及硬遮罩層1011。接著，透過移除矽鍺層1002於閘極區之暴露出來的部分，進行奈米線釋放(nanowire release)步驟，如第24圖所示。之後，進行介電移除步驟移除一部分的間隔物102a，以完全地於閘極區暴露出矽層1003，如第25圖所示。在後續描述中，釋放的矽層1003稱為奈米線1003’。在一些實施例中，將間隔物102a高於基底鰭片1001的部分(或水平相鄰於堆疊鰭片100b)的部分移除，以形成複數個間隔物102’。在一些實施例中，透過介電移除步驟，減少奈米線1003’的尺寸。在如第25圖所示的一些實施例中，其中介電層102是單一氧化物層，介電移除步驟包含氧化物濕蝕刻製程。
請參考第26圖，順應性地形成閘極介電層114於基底100之上。閘極介電層114圍繞奈米線1003’，並順應於暴露出來的低介電常數隔離條狀物103’、高介電常數隔離區段104’’、以及間隔物102’和105’。在一些實施例中，閘極介電層114包含低介電常數介電層1141和高介電常數介電層1142。在一些實施例中，依序形成低介電常數介電層1141和高介電常數介電層1142。在一些實施例中，形成低介電常數介電層1141僅圍繞奈米線1003’，並且形成高介電常數介電層1142於圍繞奈米線1003’的低介電常數介電層1141上，且於暴露出來的低介電常數隔離條狀物103’、高介電常數隔離區段104’’、以及間隔物102’和105’之上。在一些實施例中，低介電常數介電層1141僅覆蓋電晶體的通道區。在第26圖所示的一些實施例中，在形成閘極介電層114之後，奈米線1003’與低介電常數隔離條狀物103’隔開一個空間(特別是與低介電常數隔離條狀物103a隔開)，此空間大到足以形成閘極電極於其中。
請參考第27圖，形成複數個閘極電極115，在形成閘極電極115之後進行平坦化步驟，並且在平坦化步驟之前或之後形成矽化物(silicide)116和源極/汲極接觸件(S/D contact)117於源極/汲極結構111上。形成半導體結構TS10，如第27至30圖所示，其中第28至30圖分別是第27圖沿著線B1-B1’(Y方向切割閘極結構)、沿著線C1-C1’(Y方向切割源極/汲極結構)、以及沿著線D1-D1’(Y方向切割於閘極結構與源極/汲極結構之間)的Y-cut剖面示意圖。
如第27和28圖所示，形成複數個閘極電極115於基底100之上，並且形成複數個閘極結構115’，其包含閘極介電層114和閘極電極115。在一些實施例中，閘極結構115’圍繞奈米線1003’，並且介於低介電常數隔離條狀物103’之間且介於高介電常數隔離區段104’’之間。在一些實施例中，一些閘極結構115’圍繞且覆蓋一或多個低介電常數隔離條狀物103’的頂端。在一些實施例中，閘極結構115’被堆疊的低介電常數隔離條狀物103’和高介電常數隔離區段104’’隔開。在一些實施例中，高介電常數隔離區段104’’的頂端與閘極結構115’的頂端共平面。
位於低介電常數隔離條狀物103’頂端上的高介電常數隔離區段104’’作用為隔離閘極結構115’。形成高介電常數隔離區段104’’取代傳統製造中的切割閘極(cutting gate)步驟。傳統製造的切割閘極步驟是透過微影進行，而需要在不同的閘極結構之間保留空間。更具體來說，基於保留用於微影製程的空間的目的，限制了不同電晶體的奈米線之間的距離，或限制了奈米線與相鄰隔離結構之間的距離。位於晶片上之成組電晶體的晶胞，其尺寸因而受到限制。相較於切割閘極步驟中微影所需要的空間，本發明實施例之高介電常數隔離區段104’’需要較少的空間。高介電常數隔離區段104’’的應用能提供閘極結構之間有較短的距離，因此成組電晶體晶胞的尺寸得以降低，或者在固定晶胞尺寸的情況下，晶胞的主動區域(或奈米線的長度)得以增加而提升裝置速度。
如第29圖所示，在平坦化步驟之前或之後，形成矽化物116和源極/汲極接觸件117於每一個源極/汲極結構111上。在一些實施例中，在介電層1122中形成用於源極/汲極接觸件117的接觸凹陷，接觸凹陷的形成將源極/汲極結構111的頂部移除。在如第29圖所示的一些實施例中，每一個源極/汲極結構111(例如，源極/汲極結構111a或源極/汲極結構111b)具有與低介電常數隔離條狀物103a接觸的第一側邊界1111、與低介電常數隔離條狀物103b接觸的第二側邊界1112、頂邊界1113、以及底邊界1114。前述的這些邊界所包圍的區域在沿著第27圖線C1-C1’擷取的剖面，具有半鑽石形(half-diamond)形狀。形成矽化物116於源極/汲極結構111的頂端，並且第一側邊界1111和第二側邊界1112各自連接源極/汲極結構111的頂邊界1113和底邊界1114。源極/汲極結構111的底邊界1114接觸基底鰭片1001，而頂邊界1113接觸矽化物116。在一些實施例中，第一側邊界1111完全順應於低介電常數隔離條狀物103a的側壁。在一些實施例中，第一側邊界1111是大致平坦的表面，且與低介電常數隔離條狀物103a共平面。在一些實施例中，第二側邊界1112是凸形表面。在一些實施例中，僅部分的第二側邊界接觸低介電常數隔離條狀物103b的側壁。
如第30圖所示，內間隔物109不僅形成於奈米線1003’之間，還形成於間隔物102’之上介於奈米線1003’與低介電常數隔離條狀物103’的低介電常數隔離條狀物103a之間。由於毛細現象(capillary phenomenon)，側蝕刻(side-etching)效應經常發生在目標層具有在特定範圍內的厚度的時候。然而，在形成奈米線1003’期間，避免損傷源極/汲極結構111是必須的。形成於閘極結構115’與源極/汲極結構111之間的內間隔物109，其作用為在第24圖所示的奈米線釋放步驟期間和第25圖所示的介電移除步驟期間，防止側蝕刻損傷。特別的是，內間隔物109形成於間隔物102’之上介於奈米線1003’與低介電常數隔離條狀物103’之間的部分可防止側蝕刻效應，並且可以降低奈米線1003’與相鄰隔離結構(即，低介電常數隔離條狀物103’的低介電常數隔離條狀物103a)之間的距離，而不會損傷源極/汲極結構111。因此，半導體結構TS10的尺寸也得以降低。
透過將高介電常數隔離區段的形成整合至閘極全環繞製造製程，本發明實施例提供切割閘極的方法。在前述實施例中，內間隔物109的應用防止了因降低相鄰閘極結構115’之間的距離所導致的源極/汲極結構111的側蝕刻損傷。
前面所描述的高介電常數隔離區段104’’和內間隔結構的相似概念也可應用於鰭式場效電晶體(FinFET)。第31至38圖是根據本發明一些實施例，顯示當方法10應用於鰭式場效電晶體時的一或多個步驟。形成半導體結構TS11，如第38至41圖所示，其中第39至41圖分別是沿著第38圖的線B2-B2’、線C2-C2’、以及線D2-D2’的Y-cut剖面示意圖。
請參考第31圖，形成複數個鰭結構100a於基底100之上。在一些實施例中，每一個鰭結構100a包含在基底鰭片1001頂端上的硬遮罩結構101。形成複數個溝槽T11、T12和T13於鰭結構F11、F12、F13和F14之間。在一些實施例中，溝槽T11的寬度W11與溝槽T13的寬度W13大致相同，寬度W11大於溝槽T12的寬度W12。第31圖所示的實施例與第3圖所示的實施例相似，但沒有堆疊鰭片100b。
對第31圖的結構進行根據第4至15圖的步驟，以形成第32圖所示的結構。形成複數個虛設閘極結構107’、低介電常數隔離條狀物103’頂端上的高介電常數隔離部分104c、密封間隔物108a的剩餘部分108’、以及間隔物102a和105’。在一些實施例中，間隔物105’設置於基底100上方的鰭結構100a之間，並停止於設計將成長源極/汲極結構111的高度上。在第32圖的實施例中，與第15圖所示的實施例相比之下，進行源極/汲極蝕刻步驟移除鰭結構100a之部分的基底鰭片1001，並且移除間隔物102a高於間隔物105’從虛設閘極結構107’暴露出來的部分。
請參考第33圖，在相似於形成第16圖的結構的步驟中，進行推入步驟以部分移除間隔物102a，並且形成複數個凹陷R102於基底鰭片1001與相鄰的低介電常數隔離條狀物103a之間。矽鍺層1002未形成於鰭式場效電晶體中，因此在鰭式場效電晶體的實施例中，僅形成凹陷R102，而沒有矽鍺層1002的凹陷R1002。
請參考第34圖，在相似於形成第17圖的結構的步驟中，進行內間隔物沉積，以形成複數個內間隔物109填充凹陷R102。在基底鰭片1001與相鄰的低介電常數隔離條狀物103a之間形成內間隔物109於間隔物102a之上。在一些實施例中，進行蝕刻步驟移除內間隔物109在凹陷R102之外的部分。
請參考第35和36圖，進行相似於形成第20圖的結構的步驟。第36圖是第35圖沿著線A2-A2’於閘極區的Y-cut剖面示意圖。部分移除多晶矽層1071，並且接著形成圖案化光遮罩層113於虛設閘極結構107’之上，以覆蓋一部分的高介電常數隔離部分104c。在一些實施例中，一部分的圖案化光遮罩層113覆蓋虛設閘極結構107’的頂端，並在多晶矽層1071被移除的部分處，填充閘極間隔物108b之間的空間。
請參考第37圖，進行根據第22至23圖的步驟，並且在移除多晶矽層1071之後形成間隔物102’。 在一些實施例中，間隔物102’與間隔物102a相似。在一些實施例中，透過多晶矽層1071的移除步驟，同時些許移除間隔物102a頂部的少部分，從而形成間隔物102’，其與間隔物102a大致相同。接著，對第37圖的結構進行根據第25至27圖的步驟，如第38圖所示。形成複數個閘極結構115’，在形成閘極電極115之後進行平坦化步驟，並且在平坦化步驟之前或之後形成矽化物116和源極/汲極接觸件117於源極/汲極結構上。在一些實施例中，與半導體結構TS10相比之下，沒有進行奈米線釋放步驟，並且閘極結構115’完全填充鰭結構100a的基底鰭片1001與低介電常數隔離條狀物103a之間的空間。
第39、40和41圖分別是第38圖沿著線B2-B2’(Y方向切割閘極結構)、沿著線C2-C2’(Y方向切割源極/汲極結構)、以及沿著線D2-D2’(Y方向切割於閘極結構與源極/汲極結構之間)的Y-cut剖面示意圖。在鰭式場效電晶體這樣的實施例中，省略奈米線釋放步驟，順應性地形成閘極介電層114於基底鰭片1001、低介電常數隔離條狀物103’、以及高介電常數隔離區段104’’上(形成閘極介電層114於第37圖的中間結構上)。在一些實施例中，介於閘極電極115與第37圖所示的中間結構之間的閘極介電層114包含覆蓋基底鰭片1001(或電晶體的通道區)的低介電常數介電層1141、以及在低介電常數介電層1141之上的高介電常數介電層1142。此外，僅在鰭結構100a的基底鰭片1001與低介電常數隔離條狀物103a之間形成內間隔物109於凹陷R102中。
與半導體結構TS10的說明相似，位於低介電常數隔離條狀物103’的頂端上的高介電常數隔離區段104’’作用為隔離閘極結構115’。高介電常數隔離區段104’’的應用能提供閘極結構之間有較短的距離，因此成組電晶體晶胞的尺寸得以降低，或者在固定晶胞尺寸的情況下，晶胞的主動區域(或奈米線的長度)得以增加而提升裝置速度。形成於閘極結構115’與源極/汲極結構111之間的內間隔物109(見第17圖)作用為在第24圖和第25圖所示的介電移除步驟，防止源極汲極結構111的側蝕刻效應或側向侵蝕。當間隔物102’的厚度具有一定程度的尺寸，使用於移除介電質的蝕刻劑由於毛細現象從閘極區側向到達源極/汲極結構的時候，形成內間隔物109防止這樣的側向侵蝕發生。
高介電常數隔離區段104’’ 來切割閘極結構的相似觀點用於後續實施例。然而，在後續的實施例中，透過應用毛細現象防止側蝕刻效應，而不是形成內間隔物109於電晶體的通道(奈米線1003’或基底鰭片1001)與隔離結構(低介電常數隔離條狀物103a)之間。
請參考第42圖，根據本發明一些實施例，進行與第2至4圖相關的步驟。然而，在第42圖所示的實施例中，形成介電結構102，介電結構102僅包含單一介電層，其厚度範圍在1.5奈米至3.5奈米。在一些實施例中，此單一介電層是氧化物層。
請參考第43至45圖，進行與第5圖和第7至9圖相關的步驟。如前所述，移除部分的介電結構102的這些步驟是可選的。在一些實施例中，介電結構102與襯層105的材料和形成方法是相似或相同的，並且省略與第6圖相關的步驟。形成低介電常數隔離條狀物103’和高介電常數隔離條狀物104’。
請參考第46圖，進行與第10至11圖相關的步驟。此外，由於介電結構102與襯層105相似或相同，在移除一部分的間隔物105a的步驟中，移除一部分的介電結構102，以形成間隔物102a和間隔物105’。在一些實施例中，與第11圖所示的實施例相比之下，間隔物102a也形成於間隔物105’和鰭結構100a之間。在一些實施例中，間隔物102a與間隔物105’之間沒有明顯的界面。在一些實施例中，在移除一部分的間隔物105a的步驟期間，也移除一部分的低介電常數隔離條狀物103b，並且低介電常數隔離條狀物103b通過間隔物105’暴露出來的厚度小於低介電常數隔離條狀物103b介於間隔物105’之間的厚度。然而，在其他實施例中，未移除此部分的低介電常數隔離條狀物103b；並且這取決於用於移除一部分的間隔物105a的步驟中所使用的技術及/或蝕刻劑。
請參考第47圖，對第46圖的結構進行與第12至20圖相關的步驟，但減去任何對間隔物102a所進行的推入步驟。形成圖案化光遮罩層113於虛設閘極結構107’和介電層1122之上，以覆蓋一部分的高介電常數隔離部分104c。應注意的是，仍於奈米線1003'之間形成內間隔物109於凹陷R1002中，以防止在後續步驟中的側蝕刻損傷。然而，內間隔物109在凹陷R102中的部分並非必要的。介電結構102的厚度太小以至於蝕刻劑無法進入。後文將詳細描述。
第48圖是第47圖所示的結構在進行與第23至26圖相關的步驟之後，沿著線A3-A3’於閘極區的Y-cut剖面示意圖。間隔物102’由間隔物102a形成，並且形成閘極介電層114圍繞複數個奈米線1003’且形成於低介電常數隔離條狀物103’和高介電常數隔離部分104c上。然而，在此實施例中，由於介電結構102減少的厚度，閘極介電層114完全填入奈米線1003’與相鄰的低介電常數隔離條狀物103a之間的空間。圍繞奈米線1003’的閘極介電層114也接觸相鄰的低介電常數隔離條狀物103a。在一些實施例中，閘極介電層114是多層結構，其包含至少一層低介電常數材料和至少一層高介電常數材料。
請參考第49至51圖，對第47圖的結構進行與第27圖相關的步驟，以形成半導體結構TS20。第50和51圖分別是第49圖沿著線B3-B3’(切割閘極結構)和沿著線C3-C3’(切割源極/汲極結構)的Y-cut剖面示意圖。因為低介電常數隔離條狀物103a與奈米線1003’之間的距離W102(其大致等於介電結構102的厚度)較小，形成於低介電常數隔離條狀物103a上的閘極電極115無法填充低介電常數隔離條狀物103a與奈米線1003’之間的空間。如第50圖所示，半導體結構TS20包含閘極環繞電晶體(三閘極(tri-gate)的閘極全環繞電晶體)，但不是完整的閘極全環繞電晶體。
如前所述，位於低介電常數隔離條狀物103’的頂端上的高介電常數隔離區段104’’作用為隔離閘極結構115’。高介電常數隔離區段104’’的應用能提供閘極結構之間有較短的距離，因此成組電晶體晶胞的尺寸得以降低，或者在固定晶胞尺寸的情況下，晶胞的主動區域(或奈米線的長度)得以增加而提升裝置速度。此外，形成介電結構102的厚度範圍在1.5至3.5奈米，以防止側蝕刻效應。當間隔物102’的厚度具有一定程度的尺寸，使用於移除介電質的蝕刻劑因為介電質與蝕刻劑之間的高表面張力，而無法到從閘極區達源極/汲極結構的時候，不需要內間隔物109在凹陷R102(前面第16圖所提到)中的部分來防止這樣的側蝕刻效應發生。
前面所描述的高介電常數隔離區段104’’和薄介電結構102的相似概念也可應用於鰭式場效電晶體(FinFET)。第52至55圖是根據本發明一些實施例，顯示當方法10應用於鰭式場效電晶體時的一或多個步驟。形成半導體結構TS21，如第55至57圖所示，其中第56至57圖分別是沿著第55圖所示的線B4-B4’和線C4-C4’的Y-cut剖面示意圖。
請參考第52圖，根據本發明一些實施例，具有厚度範圍1.5至3.5奈米的介電結構102應用於與第31圖所示結構相似的複數個鰭結構100a。形成低介電常數介電層103於介電結構102上。形成複數個溝槽T11、T12和T13於鰭結構F11、F12、F13與F14之間。在一些實施例中，溝槽T11的寬度W11與溝槽T13的寬度W13大致相同，並且寬度W11大於溝槽T12的寬度W12。
請參考第53圖，對第52圖的結構進行與第43至47圖相關的步驟。形成圖案化光遮罩層113於虛設閘極結構107’和介電層1122之上，以覆蓋一部分的高介電常數隔離部分104c。應注意的是，在奈米線1003’之間形成內間隔物109(未顯示)於凹陷R1002中，以防止後續步驟期間的側蝕刻損傷。
請參考第54圖，對第53圖的結構進行與第36至37圖相關的步驟。第54圖顯示第53圖沿著線A4-A4’於閘極區的Y-cut剖面示意圖。間隔物102’留在低介電常數隔離條狀物103a與基底鰭片1001之間。
請參考第55至57圖，對第53圖的結構進行與第47圖相關的步驟，以形成具有鰭式場效電晶體的半導體結構TS21，如第55圖所示。第56和57圖分別是第55圖沿著線B4-B4’(切割閘極結構)和沿著線C4-C4’(切割源極/汲極結構)的Y-cut剖面示意圖。間隔物102’的厚度太小，以至於無法形成閘極結構於基底鰭片1001與低介電常數隔離條狀物103a之間，即便進行介電移除步驟釋放基底鰭片1001與低介電常數隔離條狀物103a之間空間，並且間隔物102’留在低介電常數隔離條狀物103a與基底鰭片1001之間。閘極電極115僅覆蓋基底鰭片1001頂端和一側邊，如第55圖所示。第57圖顯示半導體結構TS21之源極/汲極結構的剖面示意圖，其相似於第51圖顯示半導體結構TS20之源極/汲極結構的Y-cut剖面示意圖。
為了改善電晶體TS20，在本發明一些實施例中，介電結構102設計為包含複數個介電層的多層介電結構。多層介電結構的厚度大於3.5奈米，並且每一層介電層的厚度範圍在1至3.5奈米。對於預定蝕刻劑的反應，兩層相鄰介電層具有不同蝕刻速率。
請參考第58圖，根據一些實施例，相似於第42圖所示的實施例，介電結構102包含第一介電層1021、第二介電層1022以及第三介電層1023。在一些實施例中，第一和第三介電層的材料相同，並且與第二介電層的材料不同。在第58圖所示的實施例，第二介電層1022是氮化物，而第一和第三介電層是氧化物。介電層1021、1022、1023中的每一層的厚度範圍在1至3.5奈米。
請參考第59圖，對第58圖的結構進行與第43至47圖相關的步驟。形成圖案化光遮罩層113於虛設閘極結構107’和介電層1122之上，以覆蓋一部分的高介電常數隔離部分104c。形成間隔物102a以包含第一間隔層1021a、第二間隔層1022a和第三間隔層1023a。應注意的是，在源極/汲極蝕刻步驟中，移除第三介電層1023高於基底鰭片1001且從虛設閘極結構107’暴露出來的部分，以形成第三間隔層1023a。在一些實施例中，源極/汲極結構111的第一側邊界1111接觸並順應於相鄰的第二間隔層1022a。應注意的是，在奈米線1003’之間形成內間隔物109(未顯示)於凹陷R1002中，以防止後續步驟期間的側蝕刻損傷。
第60圖是第59圖在進行與第23至25圖相關的步驟之後，沿著線A5-A5’於閘極區的Y-cut剖面示意圖。在一些實施例中，介電移除步驟包含多道蝕刻步驟以分別部分移除第一、第二和第三間隔層1021a、1022a和1023a。由於第一、第二和第三間隔層1021a、1022a和1023a中每一層的厚度範圍在1至3.5奈米，側蝕刻效應所造成源極/汲極結構111的損傷因為蝕刻劑的內聚力可以防止。形成間隔物102’，其包含第一間隔層1021’、第二間隔層1022’和第三間隔層1023’。
對第60圖的結構進行與第26至27圖相關的步驟，從而形成半導體結構TS30，如第61圖所示。第62和63圖分別是第61圖沿著線B5-B5’(切割閘極結構)和沿著線C5-C5’(切割源極/汲極結構)的Y-cut剖面示意圖。如同半導體結構TS10，形成閘極介電層114和閘極電極115環繞奈米線1003’，但間隔物102’包含具有不同介電材料和較小厚度之多層，而不是單一厚度介電層。此外，源極/汲極結構111的第一側壁1111接觸第二間隔層1022’，而不是低介電常數隔離條狀物103。
與半導體結構TS20的配置相比，由於介電結構102的厚度增加，低介電常數隔離條狀物103a與相鄰的奈米線1003’之間的距離W102增加。在形成閘極介電層114之後，低介電常數隔離條狀物103a與奈米線1003之間的空間足夠大使閘極電極115填入。因此，透過高介電常數隔離區段104’’的貢獻，成組電晶體晶胞的尺寸得以降低，或者晶胞的主動區域(或奈米線的長度)得以增加而提升裝置速度。此外，透過間隔物102’的每一層介電層具有較小厚度，防止了側蝕刻效應。
高介電常數隔離區段104’’和多層介電層102的相似結構，以及半導體結構TS30的製造方法可以應用於形成包含鰭式場效電晶體結構的半導體結構TS31。
請參考第64圖，根據本發明一些實施例，多層介電層結構102應用於相似於第31圖所示之結構的複數個鰭結構100a。
請參考第65圖，除了奈米線釋放步驟，與形成半導體結構TS30相似的步驟應用於第64圖的結構，以形成半導體結構TS31，如第65圖所示。第66和67圖分別是第65圖沿著線B6-B6’(Y方向切割閘極結構)和沿著線C6-C6’(Y方向切割源極/汲極結構)的Y-cut剖面示意圖。半導體結構TS31相似於半導體結構TS30，但具有鰭式場效電晶體結構而非閘極全環繞結構。為了簡潔，重複內容不再贅述。
在本發明一些實施例的一個面向中，提供半導體結構。此半導體結構包含基底、位於基底上的電晶體、以及隔離結構。電晶體包含位於基底上的磊晶區，其中磊晶區具有第一側邊界和相對於第一側邊界的第二側邊界，磊晶區的第一側邊界順應於隔離結構的側壁。在一些實施例中，電晶體的通道包含鰭片或複數個奈米線。在一些實施例中，此半導體結構還包含在基底上相鄰隔離結構的鰭結構、以及介於鰭結構與隔離結構之間的複數個介電層，相鄰兩個介電層具有不同材料。在一些實施例中，每一個介電層的厚度範圍在1至3.5奈米。在一些實施例中，此半導體結構還包含在基底上相鄰隔離結構的鰭結構、以及介於鰭結構與隔離結構之間的介電層，介電層接觸鰭結構與隔離結構。在一些實施例中，介電層的厚度範圍在1至3.5奈米。在一些實施例中，此半導體結構還包含內間隔物，其位於介電層上且介於電晶體的通道與隔離結構之間。
在本發明一些實施例的另一個面向中，提供半導體結構。此半導體結構包含基底、沿著第一方向延伸於基底之上的複數個鰭結構、沿著第一方向延伸於基底之上且交替設置於鰭結構之間的複數個低介電常數隔離條狀物、設置於低介電常數隔離條狀物上的複數個高介電常數隔離區段、以及圍繞低介電常數隔離條狀物和高介電常數隔離區段的複數個閘極結構。在一些實施例中，高介電常數隔離區段的頂面與閘極結構的頂面共平面。在一些實施例中，這些閘極結構被低介電常數隔離條狀物和高介電常數隔離區段隔開。在一些實施例中，此半導體結構還包含複數個內間隔物，其介於一個鰭結構與相鄰的一個低介電常數隔離條狀物之間。在一些實施例中，此半導體結構還包含位於每一個鰭結構之上的複數個奈米線。在一些實施例中，一或多介電材料介於鰭結構與相鄰的一個低介電常數隔離條狀物之間。在一些實施例中，這些鰭結構的第一鰭片介於這些低介電常數隔離條狀物的第一低介電常數隔離條狀物與第二低介電常數隔離條狀物之間，第一鰭片與第一低介電常數隔離條狀物之間的第一距離小於第一鰭片與第二低介電常數隔離條狀物之間的第二距離。
在本發明一些實施例也提供半導體結構的製造方法。此方法包含形成複數個鰭結構沿著第一方向延伸於基底之上，形成低介電常數隔離條狀物於基底之上，低介電常數隔離條狀物沿著第一方向延伸於鰭結構之間，以及形成高介電常數隔離條狀物於低介電常數隔離條狀物的頂端上。在一些實施例中，此方法更包含移除一部分的高介電常數隔離條狀物，以形成高介電常數隔離區段於低介電常數隔離條狀物的頂端上。在一些實施例中，形成高介電常數隔離區段的步驟包含移除一部分的高介電常數隔離條狀物，從而形成複數個高介電常數隔離部分，形成硬遮罩部分覆蓋高介電常數隔離部分中的至少一個，以及移除高介電常數隔離部分的多個暴露部分。在一些實施例中，此方法更包含在形成高介電常數隔離區段之前，形成虛設閘極結構於高介電常數隔離條狀物上，以覆蓋高介電常數隔離條狀物的第二部分，以及在形成高介電常數隔離區段之後，移除虛設閘極結構。在一些實施例中，此方法更包含在形成低介電常數隔離條狀物之前，形成介電層順應於鰭結構。在一些實施例中，此方法更包含形成虛設閘極結構於高介電常數隔離條狀物上，移除介電層從虛設閘極結構暴露出來的第一部分，移除介電層的第二部分，從而形成凹陷於介電層中，以及透過填充凹陷形成內間隔物。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:基底 100m:基底材料層 100a:鰭結構 F11:鰭結構 F12:鰭結構 F13:鰭結構 F14:鰭結構 1001:基底鰭片 100b:堆疊鰭片 1002:矽鍺層 1002m:矽鍺材料層 1003:矽層 1003m:矽材料層 1003’:奈米線 101:硬遮罩結構 1011:硬遮罩層 1012:硬遮罩層 1011m:硬遮罩材料層 1012m:硬遮罩材料層 102:介電結構 102a:間隔物 102’:間隔物 1021:第一介電層 1021a:第一間隔層 1021’:第一間隔層 1022:第二介電層 1022a:第二間隔層 1022’:第二間隔層 1023:第三介電層 1023a:第三間隔層 1023’:第三間隔層 103:低介電常數介電層 103a:低介電常數隔離條狀物 103b:低介電常數隔離條狀物 103’:低介電常數隔離條狀物 104:高介電常數介電層 104a:高介電常數隔離條狀物 104b:高介電常數隔離條狀物 104’:高介電常數隔離條狀物 104c:高介電常數隔離部分 104’’:高介電常數隔離區段 105:襯層 105a:間隔物 105’:間隔物 106:氧化物層 106a:氧化物層 107:虛設堆疊結構 107’:虛設閘極結構 1071:多晶矽層 1072:硬遮罩結構 108:密封間隔物 108a:密封間隔物 108b:閘極間隔物 108’:剩餘部分 1081:間隔部分 1082:間隔部分 109:內間隔物 111:源極/汲極結構 111a:源極/汲極結構 111b:源極/汲極結構 1111:第一側邊界 1112:第二側邊界 1113:頂邊界 1114:底邊界 1121:襯層 1122:介電層 113:圖案化光遮罩層 114:閘極介電層 1141:低介電常數介電層 1142:高介電常數介電層 115:閘極電極 115’:閘極結構 116:矽化物 117:源極/汲極接觸件 M10:方法 O11:步驟 O12:步驟 O13:步驟 R102:凹陷 R1002:凹陷 T11:溝槽 T12:溝槽 T13:溝槽 TS10:半導體結構 TS11:半導體結構 TS20:半導體結構 TS21:半導體結構 TS30:半導體結構 TS31:半導體結構 W101:堆疊結構 W11:寬度 W12:寬度 W13:寬度 W102:距離 W105:距離
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)僅用於說明目的，並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖是根據本發明一些實施例的流程圖，顯示製造半導體結構的方法的各種步驟。 第2至27圖是根據本發明一些實施例的示意圖，顯示半導體結構的形成方法之一或多個步驟。 第28至30圖是根據本發明一些實施例的剖面示意圖，沿著第27圖所示的線B1-B1’、C1-C1’和D1-D1’切割。 第31至38圖是根據本發明一些實施例的示意圖，顯示半導體結構的形成方法之一或多個步驟。 第39至41圖是根據本發明一些實施例的剖面示意圖，沿著第38圖所示的線B2-B2’、C2-C2’和D2-D2’切割。 第42至49圖是根據本發明一些實施例的示意圖，顯示半導體結構的形成方法之一或多個步驟。 第50至51圖是根據本發明一些實施例的剖面示意圖，沿著第49圖所示的線B3-B3’和C3-C3’切割。 第52至55圖是根據本發明一些實施例的示意圖，顯示半導體結構的形成方法之一或多個步驟。 第56至57圖是根據本發明一些實施例的剖面示意圖，沿著第55圖所示的線B4-B4’和C4-C4’切割。 第58至61圖是根據本發明一些實施例的示意圖，顯示半導體結構的形成方法之一或多個步驟。 第62至63圖是根據本發明一些實施例的剖面示意圖，沿著第61圖所示的線B5-B5’和C5-C5’切割。 第64至65圖是根據本發明一些實施例的示意圖，顯示半導體結構的形成方法之一或多個步驟。 第66至67圖是根據本發明一些實施例的剖面示意圖，沿著第65圖所示的線B6-B6’和C6-C6’切割。
100:基底
102’:間隔物
103a:低介電常數隔離條狀物
103b:低介電常數隔離條狀物
103’:低介電常數隔離條狀物
105’:間隔物
108’:剩餘部分
109:內間隔物
111:源極/汲極結構
111a:源極/汲極結構
111b:源極/汲極結構
1111:第一側邊界
1112:第二側邊界
1113:頂邊界
1114:底邊界
116:矽化物
117:源極/汲極接觸件
1122:介電層
TS10:半導體結構

Claims (20)

  1. 一種半導體結構，包括： 一基底； 一電晶體，位於該基底上，該電晶體包括： 一磊晶區，位於該基底上，該磊晶區具有一第一側邊界和相對於該第一側邊界的一第二側邊界；以及 一隔離結構，位於該基底上，該磊晶區的該第一側邊界順應於該隔離結構的一側壁。
  2. 如請求項1之半導體結構，其中該電晶體的一通道包括一鰭片或複數個奈米線。
  3. 如請求項1之半導體結構，更包括： 一鰭結構，在該基底上相鄰該隔離結構；以及 複數個介電層，介於該鰭結構與該隔離結構之間，其中該等介電層中的相鄰兩個具有不同材料。
  4. 如請求項3之半導體結構，其中該等介電層中的每一個的厚度範圍在1至3.5奈米。
  5. 如請求項1之半導體結構，更包括： 一鰭結構，在該基底上相鄰該隔離結構；以及 一介電層，介於該鰭結構與該隔離結構之間，其中該介電層接觸該鰭結構與該隔離結構。
  6. 如請求項5之半導體結構，其中該介電層的厚度範圍在1至3.5奈米。
  7. 如請求項6之半導體結構，更包括： 一內間隔物，在該介電層上且介於該電晶體的一通道與該隔離結構之間。
  8. 一種半導體結構，包括： 一基底； 複數個鰭結構，沿著一第一方向延伸於該基底之上； 複數個低介電常數隔離條狀物，沿著該第一方向延伸於該基底之上且交替設置於該等鰭結構之間； 複數個高介電常數隔離區段，設置於該等低介電常數隔離條狀物上；以及 複數個閘極結構，圍繞該等低介電常數隔離條狀物和該等高介電常數隔離區段。
  9. 如請求項8之半導體結構，其中該等高介電常數隔離區段的頂面與該等閘極結構的頂面共平面。
  10. 如請求項8之半導體結構，其中該等閘極結構被該等低介電常數隔離條狀物和該等高介電常數隔離區段隔開。
  11. 如請求項8之半導體結構，更包括： 複數個內間隔物，介於該等鰭結構中之一者與該等低介電常數隔離條狀物中之相鄰一者之間。
  12. 如請求項8之半導體結構，更包括：複數個奈米線，位於該等鰭結構中的每一個之上。
  13. 如請求項8之半導體結構，其中一或多介電材料介於該等鰭結構與該等低介電常數隔離條狀物中之相鄰一者之間。
  14. 如請求項8之半導體結構，其中該等鰭結構的一第一鰭片介於該等低介電常數隔離條狀物的一第一低介電常數隔離條狀物與一第二低介電常數隔離條狀物之間，該第一鰭片與該第一低介電常數隔離條狀物之間的一第一距離小於該第一鰭片與該第二低介電常數隔離條狀物之間的一第二距離。
  15. 一種半導體結構的製造方法，包括： 形成複數個鰭結構沿著一第一方向延伸於一基底之上； 形成一低介電常數隔離條狀物於該基底之上，該低介電常數隔離條狀物沿著該第一方向延伸於該等鰭結構之間；以及 形成一高介電常數隔離條狀物於該低介電常數隔離條狀物的一頂端上。
  16. 如請求項15之半導體結構的製造方法，更包括： 移除一部分的該高介電常數隔離條狀物，以形成一高介電常數隔離區段於該低介電常數隔離條狀物的該頂端上。
  17. 如請求項16之半導體結構的製造方法，其中形成該高介電常數隔離區段的步驟包括： 移除一部分的該高介電常數隔離條狀物，從而形成複數個高介電常數隔離部分； 形成一硬遮罩部分覆蓋該等高介電常數隔離部分中的至少一個；以及 移除該高介電常數隔離部分的多個暴露部分。
  18. 如請求項16之半導體結構的製造方法，更包括： 在形成該高介電常數隔離區段之前，形成一虛設閘極結構於該高介電常數隔離條狀物上，以覆蓋該高介電常數隔離條狀物的一第二部分；以及 在形成該高介電常數隔離區段之後，移除該虛設閘極結構。
  19. 如請求項15之半導體結構的製造方法，更包括： 在形成該低介電常數隔離條狀物之前，形成一介電層順應於該等鰭結構。
  20. 如請求項19之半導體結構的製造方法，更包括： 形成一虛設閘極結構於該高介電常數隔離條狀物上； 移除該介電層從該虛設閘極結構暴露出來的一第一部分； 移除該介電層的一第二部分，從而形成一凹陷於該介電層中；以及 透過填充該凹陷形成一內間隔物。
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