DE102019131389A1 - Halbleiterstruktur und herstellungsverfahren - Google Patents

Halbleiterstruktur und herstellungsverfahren Download PDF

Info

Publication number
DE102019131389A1
DE102019131389A1 DE102019131389.9A DE102019131389A DE102019131389A1 DE 102019131389 A1 DE102019131389 A1 DE 102019131389A1 DE 102019131389 A DE102019131389 A DE 102019131389A DE 102019131389 A1 DE102019131389 A1 DE 102019131389A1
Authority
DE
Germany
Prior art keywords
low
insulating
fin
substrate
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102019131389.9A
Other languages
English (en)
Other versions
DE102019131389B4 (de
Inventor
Shi Ning Ju
Kuo-Cheng Chiang
Kuan-Lun Cheng
Chih-Hao Wang
Kuan-Ting Pan
Zhi-Chang Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019131389A1 publication Critical patent/DE102019131389A1/de
Application granted granted Critical
Publication of DE102019131389B4 publication Critical patent/DE102019131389B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

Die vorliegende Offenbarung stellt eine Halbleiterstruktur und ein Herstellungsverfahren bereit. Die Halbleiterstruktur weist ein Substrat, einen Transistor auf dem Substrat und eine Isolationsstruktur auf. Der Transistor weist einen epitaxialen Bereich auf dem Substrat auf, welcher eine erste Seitenbegrenzung und eine zweite Seitenbegrenzung gegenüber der ersten Seitenbegrenzung aufweist, wobei die erste Seitenbegrenzung des epitaxialen Bereichs konform zu einer Seitenwand der Isolationsstruktur ist.

Description

  • TECHNISCHER HINTERGRUND
  • Ein typischer Halbleiterfertigungsprozess umfasst zahlreiche Schritte. Ein entscheidender Schritt ist zum Beispiel die Lithografie, welche die Gestaltung der Halbleiterstruktur sowie den nachfolgenden Fertigungsprozess maßgeblich beeinflusst. Das Grundprinzip der Lithografie ist ähnlich jenem der Filmfotografie. Die Strukturen einer Fotomaske werden durch ein Hochpräzisionslithografiewerkzeug auf die Waferoberfläche, welche mit einer Schicht aus einer lichtempfindlichen chemischen Verbindung, zum Beispiel Fotolack, überzogen ist, projiziert. Aufgrund der komplizierten Verarbeitungs- und Verfahrenseinschränkungen muss Raum für das Ausführen der Lithografie reserviert werden, weswegen eine Größe einer Vorrichtung durch Verarbeitungseinschränkungen begrenzt ist.
  • Figurenliste
  • Aspekte der Ausführungsformen der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm, welches verschiedene Schritte eines Verfahrens zum Herstellen einer Fotomaske gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 2 bis 27 sind Querschnittsansichten eines oder mehrerer Vorgänge eines Verfahrens zum Bilden einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 28 bis 30 sind Querschnittsansichten geschnitten entlang der in 27 gezeigten Linien B1 - B1', C1 - C1' und D1 - D1' gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 31 bis 38 sind Querschnittsansichten eines oder mehrerer Vorgänge eines Verfahrens zum Bilden einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 39 bis 41 sind Querschnittsansichten geschnitten entlang der in 38 gezeigten Linien B2 - B2', C2 - C2' und D2 - D2' gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 42 bis 49 sind Querschnittsansichten eines oder mehrerer Vorgänge eines Verfahrens zum Bilden einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 50 bis 51 sind Querschnittsansichten geschnitten entlang der in 49 gezeigten Linien B3 - B3' und C3 - C3' gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 52 bis 55 sind Querschnittsansichten eines oder mehrerer Vorgänge eines Verfahrens zum Bilden einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 56 bis 57 sind Querschnittsansichten geschnitten entlang der in 55 gezeigten Linien B4 - B4' und C4 - C4' gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 58 bis 61 sind Querschnittsansichten eines oder mehrerer Vorgänge eines Verfahrens zum Bilden einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 62 bis 63 sind Querschnittsansichten geschnitten entlang der in 61 gezeigten Linien B5 - B5' und C5 - C5' gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 64 bis 65 sind Querschnittsansichten eines oder mehrerer Vorgänge eines Verfahrens zum Bilden einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 66 bis 67 sind Querschnittsansichten geschnitten entlang der in 65 gezeigten Linien B6 - B6' und C6 - C6' gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale des bereitgestellten Gegenstands dar. Spezifische Beispiele von Elementen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und nicht als Einschränkung auszulegen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste Merkmal und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, sodass das erste Merkmal und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „unterhalb“, „darunter“, „niedriger“, „über“, „oberhalb“, „auf“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Obwohl die Begriffe wie zum Beispiel „erste/r“, „zweite/r“ und „dritte/r“ wie hierin verwendet verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte beschreiben, sind diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte durch diese Begriffe keinesfalls als eingeschränkt zu verstehen. Diese Begriffe können nur dazu verwendet werden, um ein Element, eine Komponente, einen Bereich, eine Schicht oder einen Abschnitt von einem anderen zu unterscheiden. Die Begriffe wie „erste/r,“ „zweite/r“ und „dritte/r“ implizieren hierin verwendet keine Abfolge oder Reihenfolge, sofern dies nicht eindeutig durch den Kontext kenntlich gemacht ist.
  • Wie hierin verwendet werden die Begriffe „ungefähr“, „im Wesentlichen“, „erheblich“ und „etwa“ dazu verwendet, kleine Abweichungen zu beschreiben und zu berücksichtigen. Verwendet in Verbindung mit einem Ereignis oder einem Umstand können sich die Begriffe sowohl auf Fälle, in welchen das Ereignis oder der Umstand präzise eintritt, als auch auf Fälle, in welchen das Ereignis oder der Umstand annähernd eintritt, beziehen. Wenn sie zum Beispiel in Verbindung mit einem numerischen Wert verwendet werden, können sich die Begriffe auf eine Schwankungsbreite von weniger als oder gleich ±10 % jenes numerischen Wertes beziehen, wie zum Beispiel weniger als oder gleich ±5 %, weniger als oder gleich ±4 %, weniger als oder gleich ±3 %, weniger als oder gleich ±2 %, weniger als oder gleich ±1 %, weniger als oder gleich ±0,5 %, weniger als oder gleich ±0,1 % oder weniger als oder gleich ±0,05 %. Zwei numerische Werte können zum Beispiel als „im Wesentlichen“ dieselben oder gleich betrachtet werden, wenn ein Unterschied zwischen den Werten geringer als oder gleich ±10 % eines Durchschnitts der Werte, wie zum Beispiel geringer als oder gleich ±5 %, geringer als oder gleich ±4 %, geringer als oder gleich ±3 %, geringer als oder gleich ±2 %, geringer als oder gleich ±1 %, geringer als oder gleich ±0,5 %, geringer als oder gleich ±0,1 % oder geringer als oder gleich ±0,05 %, ist. „Im Wesentlichen“ parallel kann sich zum Beispiel auf einen Bereich einer Winkelabweichung in Bezug auf 0° beziehen, die geringer als oder gleich ±10°, wie zum Beispiel geringer als oder gleich ±5°, geringer als oder gleich ±4°, geringer als oder gleich ±3°, geringer als oder gleich ±2°, geringer als oder gleich ±1°, geringer als oder gleich ±0,5°, geringer als oder gleich ±0,1° oder geringer als oder gleich ±0,05°, ist. „Im Wesentlichen“ lotrecht kann sich zum Beispiel auf einen Bereich einer Winkelabweichung in Bezug auf 90° beziehen, die geringer als oder gleich ±10°, wie zum Beispiel geringer als oder gleich ±5°, geringer als oder gleich ±4°, geringer als oder gleich ±3°, geringer als oder gleich ±2°, geringer als oder gleich ±1°, geringer als oder gleich ±0,5°, geringer als oder gleich ±0,1° oder geringer als oder gleich ±0,05°, ist.
  • Die Rundum-Gate- (nachstehend „GAA-“) Transistorstrukturen können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer Fotolithografieprozesse, unter anderem Doppelstrukturierungs- oder Mehrfachstrukturierungs-Prozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- und Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, wodurch sie die Schaffung von Strukturen ermöglichen, welche zum Beispiel Abstände aufweisen, die kleiner sind, als jene, die unter Verwendung eines einzigen, direkten Fotolithografieprozesses erreichbar wären. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden unter Verwendung eines selbstausgerichteten Prozesses entlang der strukturierten Opferschicht gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dann dazu verwendet werden, die GAA-Struktur zu strukturieren.
  • 1 zeigt ein Ablaufdiagramm eines Verfahrens M10 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zum Herstellen einer Halbleiterstruktur. Das Verfahren M10 umfasst: (O11) Bilden mehrerer Finnenstrukturen, die sich entlang einer ersten Richtung über einem Substrat erstrecken, (O12) Bilden eines Isolierstreifens mit niedrigem k über dem Substrat, wobei sich der Isolierstreifen mit niedrigem k entlang der ersten Richtung und zwischen den mehreren Finnenstrukturen erstreckt; und (O13) Bilden eines Isolierstreifens mit hohem k über dem Isolierstreifen mit niedrigem k.
  • Um die Konzepte der vorliegenden Offenbarung ausführlicher darzustellen, sind im Folgenden verschiedene Ausführungsformen bereitgestellt. Es ist jedoch nicht vorgesehen, die vorliegende Offenbarung auf bestimmte Ausführungsformen zu beschränken. Darüber hinaus können die in verschiedenen Ausführungsformen dargestellten Bedingungen oder Parameter kombiniert oder modifiziert werden, um verschiedene Kombinationen oder Ausführungsformen zu bilden, solange die verwendeten Parameter oder Bedingungen nicht im Widerspruch zueinander stehen. Für eine einfachere Darstellung werden Bezugsziffern mit ähnlichen oder denselben Funktionen und Eigenschaften in verschiedenen Ausführungsformen und Figuren wiederholt verwendet, wobei eine solche Wiederholung die vorliegende Offenbarung nicht auf bestimmte Ausführungsformen einschränken soll.
  • 2 bis 30 zeigen Querschnittsansichten eines oder mehrerer Vorgänge gemäß dem Verfahren M10 zur Herstellung einer GAA-Transistorstruktur T10 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Bezugnehmend auf 2 bis 3 gemäß dem Vorgang (O11) und einigen Ausführungsformen der vorliegenden Offenbarung wird mehrere Finnenstrukturen 100a über dem Substrat 100 gebildet. Wie in 3 gezeigt weist jede der Finnenstrukturen 100a eine Substratfinne 1001, eine gestapelte Finne 100b und eine Hartmaskenstruktur 101 auf. Die gestapelte Finne 100b weist mehrere Silizium-Germanium- (SiGe-) Schichten 1002 und mehrere Silizium- (Si-) Schichten 1003 auf, welche abwechselnd auf der Substratfinne 1001 über dem Substrat 100 angeordnet sind. In einigen Ausführungsformen weist die Hartmaskenstruktur 101 eine Hartmaskenschicht 1011 und eine Hartmaskenschicht 1012 auf, welche nacheinander über jeder der gestapelten Finnen 100b aufgeschichtet werden. Das Substrat 100 erstreckt sich parallel zur Ebene X-Y, und die Finnenstrukturen 100a ragen in der Z-Richtung aus dem Substrat 100 hervor.
  • Gemäß einen Ausführungsformen wird die Bildung der in 3 gezeigten Struktur durch Entfernen von Abschnitten einer gestapelten Struktur W101 erreicht, wie in 2 gezeigt. Nochmalig bezugnehmend auf 2 wird eine Substratmaterialschicht 100m erhalten oder geschaffen, und mehrere SiGe-Materialschichten 1002m und mehrere Si-Materialschichten 1003m werden abwechselnd auf der Substratmaterialschicht 100m gebildet. Dann werden Hartmaskenmaterialschichten 1011m und 1012m über den SiGe-Materialschichten 1002m und den Si-Materialschichten 1003m gebildet. Die Abschnitte der gestapelten Struktur W101 werden zum Beispiel durch einen oder mehrere Ätzvorgänge von einer Oberseite der Hartmaskenmaterialschicht 1012m bis zur Substratmaterialschicht 100m entfernt, um die Finnenstrukturen 100a über dem Substrat 100 zu bilden, wie in 3 gezeigt.
  • Zur Veranschaulichung, jedoch nicht zur Einschränkung der vorliegenden Offenbarung zeigt 3 vier Finnenstrukturen 100a (einzeln gekennzeichnet mit F11, F12, F13 und F14). Es ist anzumerken, dass eine Breite W11 eines Grabens T11 gebildet zwischen den Finnenstrukturen F11 und F12 größer ist als eine Breite W12 eines Grabens T12 zwischen den Finnenstrukturen F12 und F13, und die Breite T11 ist im Wesentlichen dieselbe wie eine Breite W13 eines Grabens T13 zwischen den Finnenstrukturen F13 und F14. In einigen Ausführungsformen werden die vier Finnenstrukturen F11, F12, F13 und F14 als eine Einheit wiederholt über dem Substrat 100 angeordnet, und ein Graben gebildet zwischen der Finnenstruktur F14 und der benachbarten Finnenstruktur F11 weist eine Breite auf, welche im Wesentlichen dieselbe ist, wie die Breite W12.
  • Bezugnehmend auf 4 werden eine dielektrische Struktur 102 und eine dielektrische Schicht 103 mit niedrigem k nacheinander über den Finnenstrukturen 100a und dem Substrat 100 gebildet. In einigen Ausführungsformen, die in 4 gezeigt sind, ist die dielektrische Struktur 102 eine einfache Oxidschicht (z.B. Siliziumoxid). In einigen Ausführungsformen weist die dielektrische Struktur 102 eine Mehrzahl dielektrischer Schichten auf. In einigen Ausführungsformen wird die dielektrische Struktur 102 durch konforme Abscheidung gebildet, und ein Profil der Oxidschicht ist konform zu einem Profil der Finnenstrukturen 100a. In einigen Ausführungsformen weist die dielektrische Struktur 102 eine Dicke von mehr als 3,5 Nanometern (nm) auf. In einigen Ausführungsformen füllt die dielektrische Schicht 103 mit niedrigem k aufgrund der geringeren Breite W12 des Grabens T12 den Graben T12 zwischen den Finnenstrukturen F12 und F13 über der dielektrischen Struktur 102 vollständig aus. In einigen Ausführungsformen ist die dielektrische Schicht 103 mit niedrigem k aufgrund der größeren Breiten W11 und W12 der Gräben T11 und T13 konform zu den Finnenstrukturen 100a, ohne den Graben T11 und den Graben T13 vollständig auszufüllen. In einigen Ausführungsformen weist die dielektrische Schicht 103 mit niedrigem k eine Dielektrizitätskonstante k kleiner als 7 auf. In einigen Ausführungsformen enthält die dielektrische Schicht 103 mit niedrigem k eines oder mehrere der Materialien Siliziumkohlenstoffnitrid (SiCN), kohlenstoffdotiertes Siliziumoxid (SiOC), Siliziumoxykarbonitrid (SiOCN) und andere geeignete Materialien.
  • Bezugnehmend auf 5 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung Abschnitte der dielektrischen Schicht 103 mit niedrigem k entfernt, um mehrere Isolierstreifen 103a mit niedrigem k über dem Substrat 100 im Graben T12 zu bilden. In einigen Ausführungsformen werden Abschnitte der dielektrischen Schicht 103 mit niedrigem k, welche zu den Finnenstrukturen 100a konform sind, ohne die Gräben T11 und T13 zwischen den Finnenstrukturen 100a vollständig auszufüllen, entfernt. In einigen Ausführungsformen werden auch Abschnitte der dielektrischen Schicht 103 mit niedrigem k auf Oberseiten der Finnenstrukturen 100a und oberhalb der gestapelten Finnen 100b entfernt. In einigen Ausführungsformen erstrecken sich die Isolierstreifen 103a mit niedrigem k entlang der X-Richtung zwischen die Finnenstrukturen F12 und F13. In einigen Ausführungsformen sind die Isolierstreifen 103a mit niedrigem k auch zwischen den benachbarten Finnenstrukturen F14 und F11 angeordnet.
  • Bezugnehmend auf 6 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung wahlweise Abschnitte der dielektrischen Struktur 102 entfernt, um mehrere Abstandselementen 102a über dem Substrat 100 zu bilden. In einigen Ausführungsformen werden die Abschnitte der dielektrischen Struktur 102, welche von den Isolierstreifen 103a mit niedrigem k freiliegen, entfernt. In einigen Ausführungsformen ist jedes der Abstandselemente 102a zwischen einem der Isolierstreifen 103a mit niedrigem k und der benachbarten Finnenstruktur 100a angeordnet. In einigen Ausführungsformen sind die Abstandselemente 102a zwischen den Isolierstreifen 103a mit niedrigem k und dem Substrat 100 angeordnet. In einigen Ausführungsformen ist die Hartmaskenstruktur 101 freigelegt, und die gestapelte Finne 100b bleibt durch die Abstandselemente 102a und die Isolierstreifen 103a mit niedrigem k bedeckt. In einigen Ausführungsformen wird der in 6 gezeigte Vorgang ausgelassen, falls das Material der dielektrischen Struktur 102 dasselbe ist, wie ein Material einer Auskleidungsschicht 105, welche in den nachfolgenden Vorgängen zu bilden ist.
  • Bezugnehmend auf 7 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung über den Finnenstrukturen 100a und dem Substrat 100 eine dielektrische Schicht 104 mit hohem k gebildet. In einigen Ausführungsformen wird die dielektrischen Schicht 104 mit hohem k durch konforme Abscheidung gebildet. In einigen Ausführungsformen ist die dielektrischen Schicht 104 mit hohem k konform zu den Finnenstrukturen F14 und F11 und den Gräben T11 und T13, ohne die Gräben T11 und T13 aufgrund der größeren Breiten W11 und W12 der Gräben T11 und T13 vollständig zu füllen. In einigen Ausführungsformen füllt die dielektrische Schicht 104 mit hohem k die Abstände auf Oberseiten der Isolierstreifen 103a mit niedrigem k und die Abstände 102a zwischen den Finnenstrukturen F12 und F13 vollständig aus. In einigen Ausführungsformen weist die dielektrische Schicht 104 mit hohem k eine Dielektrizitätskonstante k von mehr als 7 auf. In einigen Ausführungsformen enthält die dielektrische Schicht 104 mit hohem k eines oder mehrere der Materialien Zirconiumdioxid (ZrO2), Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Yttriumoxid (Y2O3), Lanthanoxid (La2O3), Silikate einer oder mehrerer der Verbindungen ZrO2, HfO2, Al2O3, Y2O3, La2O3, und Aluminate einer oder mehrere der Verbindungen von ZrO2, HfO2, Y2O3, La2O3. Andere im Stand der Technik bekannte dielektrische Materialien mit hohem k, unter anderem binäre und ternäre Oxide, welche k-Werte höher als 7 aufweisen, können in der vorliegenden Offenbarung ebenfalls verwendet werden.
  • Bezugnehmend auf 8 werden gemäß dem Vorgang (O13) des Verfahrens M10 und einigen Ausführungsformen der vorliegenden Offenbarung Abschnitte der dielektrischen Schicht 104 mit hohem k entfernt, um mehrere Isolierstreifen 104a mit hohem k auf den Oberseiten der Isolierstreifen 103a mit niedrigem k zu bilden. In einigen Ausführungsformen sind die Oberseiten der Finnenstrukturen 100a freigelegt. In einigen Ausführungsformen werden Abschnitte der dielektrischen Schicht 104 mit hohem k in den Gräben T11 und T13 entfernt. In einigen Ausführungsformen werden Abschnitte der dielektrischen Schicht 104 mit hohem k, welche zu den Finnenstrukturen 100a konform sind, ohne die Gräben T11 und T13 zwischen den Finnenstrukturen 100a vollständig auszufüllen, entfernt. In einigen Ausführungsformen erstrecken sich die Isolierstreifen 104a mit hohem k entlang der X-Richtung zwischen den Finnenstrukturen F12 und F13. In einigen Ausführungsformen erstrecken sich die Isolierstreifen 104a mit hohem k entlang der X-Richtung zwischen den benachbarten Finnenstrukturen F14 und F11. In einigen Ausführungsformen sind die Oberseiten der Isolierstreifen 104a mit hohem k im Wesentlichen komplanar zu den Oberseiten der benachbarten Finnenstrukturen 100a.
  • Bezugnehmend auf 9 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung eine Auskleidungsschicht 105, mehrere Isolierstreifen 103b mit niedrigem k und mehrere Isolierstreifen 104b mit hohem k nacheinander über dem Substrat 100 gebildet. In einigen Ausführungsformen wird die Auskleidungsschicht 105 konform über dem Substrat 100 und in den Gräben T11 und T13 gebildet. In einigen Ausführungsformen füllen die Isolierstreifen 103b mit niedrigem k die Gräben T11 und T13 zwischen Abschnitten der Auskleidungsschicht 105 aus. In einigen Ausführungsformen sind die Isolierstreifen 104b mit hohem k jeweils an Oberseiten der mehreren Isolierstreifen 103b mit niedrigem k angeordnet. In einigen Ausführungsformen ist die Bildung der Isolierstreifen 103b mit niedrigem k und der Isolierstreifen 104b mit hohem k ähnlich der Bildung der Isolierstreifen 103a mit niedrigem k und der Isolierstreifen 104a mit hohem k. Zur einfacheren Darstellung sind die Isolierstreifen 103a mit niedrigem k und die Isolierstreifen 103b mit niedrigem k gemeinsam als mehrere Isolierstreifen 103' mit niedrigem k gekennzeichnet, und die Isolierstreifen 104a mit hohem k und die Isolierstreifen 104b mit hohem k sind gemeinsam als mehrere Isolierstreifen 104' mit hohem k gekennzeichnet.
  • Bezugnehmend auf 10 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung optional ein Poliervorgang, zum Beispiel ein chemisch-mechanischer Polier- (CMP-) Vorgang ausgeführt, um die Oberseiten der Isolierstreifen 104' mit hohem k und der Finnenstrukturen 100a zu planarisieren. Eine Mehrzahl von Abstandselementen 105a wird zwischen den Isolierstreifen 103b mit niedrigem k und den benachbarten Finnenstrukturen 100a gebildet. In einigen Ausführungsformen sind die Oberseiten der Abstandselemente 105a im Wesentlichen komplanar mit den Oberseiten der Finnenstrukturen 100a und den Oberseiten der Isolierstreifen 104' mit hohem k. Es ist anzumerken, dass ein Abstand W105 zwischen dem Isolierstreifen 103b mit niedrigem k und der Finnenstruktur 100a größer ist, als ein Abstand W102 zwischen dem Isolierstreifen 103a mit niedrigem k und der Finnenstruktur 100a, da eine Dicke der Auskleidungsschicht 105 größer ist, als eine Dicke der dielektrischen Struktur 102.
  • Bezugnehmend auf 11 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung Abschnitte der Abstandselemente 105a und der Hartmaskenschicht 1012 entfernt. In einigen Ausführungsformen werden die Abschnitte der Abstandselemente 105a über den Substratfinnen 1001 von den Oberseiten der Abstandselemente 105a entfernt, um Abstandselemente 105' zu bilden, und die gestapelte Finne 100b wird freigelegt.
  • Bezugnehmend auf 12 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung eine Oxidschicht 106 konform über dem Substrat 100 gebildet. In einigen Ausführungsformen weist die Oxidschicht 106 ein Profil konform zu einem Profil der Abstandselemente 105', der gestapelten Finnen 100b, der Isolierstreifen 103' mit niedrigem k und der Isolierstreifen 104' mit hohem k auf.
  • Bezugnehmend auf 13 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung eine gestapelte Dummy-Struktur 107, welche sich entlang der Y-Richtung erstreckt und die Finnenstrukturen 100a quert, über dem Substrat 100 gebildet. In einigen Ausführungsformen weist die gestapelte Dummy-Struktur 107 eine Polysiliziumschicht 1071 und eine Hartmaskenstruktur 1072 auf. In einigen Ausführungsformen ist die Hartmaskenstruktur 1072 eine mehrschichtige Struktur. In einigen Ausführungsformen werden eine Polysiliziummaterialschicht und Hartmaterialschichten durch überdeckende Abscheidung über dem Substrat 100 gebildet, und Abschnitte der Polysiliziummaterialschicht und der Hartmaterialschichten werden entfernt, um die Polysiliziumschicht 1071 und die Hartmaskenstruktur 1072 zu bilden. In einigen Ausführungsformen werden während der Entfernung der Dummy-Materialschicht und der Hartmaskenschichten auch Abschnitte der von der gestapelten Dummy-Struktur 107 freiliegenden Oxidschicht 106 entfernt, um die durch die gestapelte Dummy-Struktur 107 abgedeckte Oxidschicht 106a zu bilden.
  • Bezugnehmend auf 14 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung ein Dichtungsabstandselement 108 konform über dem Substrat 100 abgeschieden. In einigen Ausführungsformen ist das Dichtungs-Abstandselement 108 eine mehrschichtige Struktur (in 14 nicht gezeigt). Abschnitte des Dichtungs-Abstandselements 108, welche senkrecht (entlang der Z-Richtung) die gestapelten Dummy-Strukturen 107 abdecken, werden zu den Gate-Abstandselementen 108b, und sind gemeinsam mit den gestapelten Strukturen 107, welche Abschnitte der Dummy-Gatestrukturen 107' sind, dargestellt. Abschnitte des Dichtungs-Abstandselements 108, welche sich aus den Gate-Abstandselementen erstrecken und die Isolierstreifen 104' mit hohem k, die Isolierstreifen 103' mit niedrigem k, die Finnenstrukturen 100a und die Abstandselemente 105' überdecken, sind als Dichtungs-Abstandselemente 108a dargestellt.
  • Bezugnehmend auf 15 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung ein Source-/Drain- (im Folgenden S/D-) Ätzvorgang durchgeführt, um Abschnitte der gestapelten Finnen 100b, welche von den Dummy-Gatestrukturen 107' freiliegen, zu entfernen. In einigen Ausführungsformen werden auch Abschnitte der Dichtungs-Abstandselemente 108a und Abschnitte der Isolierstreifen 104' mit hohem k, welche von den Dummy-Gatestrukturen 107' freiliegen, durch den S/D-Ätzvorgang entfernt. Abschnitte der Isolierstreifen 104' mit hohem k unter den Dummy-Gatestrukturen 107' bleiben bestehen, und sind als mehrere Isolierabschnitten 104c mit hohem k dargestellt.
  • Bezugnehmend auf 14 und 15 kann das Dichtungs-Abstandselement 108 eine einschichtige oder eine mehrschichtige Struktur sein. Ist das Dichtungs-Abstandselement 108 zum Beispiel eine mehrschichtige Struktur, weist jeder der verbleibenden Abschnitte 108' der Dichtungs-Abstandselemente 108a nach dem S/D-Ätzvorgang einen Abstandselementabschnitt 1081 und einen Abstandselementabschnitt 1082 auf. In einigen Ausführungsformen ist der verbleibende Abschnitt 108' an den Abstandselementen 105' zwischen der Substratfinne 1001 und dem Isolierstreifen 103b mit niedrigem k angeordnet. In einigen Ausführungsformen dienen die verbleibenden Abschnitte 108' dazu, eine Größer einer epitaxialen S/D-Struktur im nachfolgenden Prozess zu steuern. In einigen Ausführungsformen sind die gestapelten Finnen 100b und die Isolierstreifen 104' mit hohem k im Wesentlichen komplanar zu einer freigelegten Seitenwand der Dummy-Gatestruktur 107'.
  • Bezugnehmend auf 16 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung ein Eindruck-Vorgang durchgeführt, um die SiGE-Schichten 1002 und das Abstandselement 102a teilweise zu entfernen. In einigen Ausführungsformen umfasst der Eindruck-Vorgang einen oder mehrere Nassätzvorgänge. In einigen Ausführungsformen wird durch einen Nassätzvorgang mehrere Vertiefungen R1002 in den SiGe-Schichten 1002 zwischen den Si-Schichten 1003 gebildet. In einigen Ausführungsformen wird durch einen weiteren Nassätzvorgang eine Vertiefung R102 im Abstandselement 102a zwischen der gestapelten Finne 100b und dem benachbarten Isolierstreifen 103a mit niedrigem k gebildet.
  • Bezugnehmend auf 17 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung eine Innenabstandselementabscheidung durchgeführt, um ein inneres Abstandselement 109 zu bilden, welches die Vertiefungen R1002 und die Vertiefungen R102 füllt. In einigen Ausführungsformen enthält das innere Abstandselement 109 dielektrische Materialien mit niedrigem k. In einigen Ausführungsformen ist das innere Abstandselement 109 zwischen den Si-Schichten 1003 sowie zwischen den Si-Schichten 1003 und den Isolierstreifen 103' mit niedrigem k angeordnet. In einigen Ausführungsformen umfasst die Innenabstandselementabscheidung eine konforme Abscheidung, und das innere Abstandselement 109 wird dazu gebildet, die Si-Schichten 1003, die Isolierstreifen 103a mit niedrigem k, die Abstandselemente 102a und die Isolierstreifen 104a mit hohem k in den Vertiefungen R1002 und R102 in Richtung der Mitten der Vertiefungen R1002 und R102 auszukleiden. Die Vertiefungen R1002 und R102 werden von den Rändern zu ihrer Mitte hin abgedichtet. In einigen Ausführungsformen wird ein Ätzvorgang durchgeführt, um Abschnitte des inneren Abstandselements 109 außerhalb der Vertiefungen R1002 und R102 zu entfernen.
  • Bezugnehmend auf 18 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung ein epitaxiales Aufwachsen auf den Substratfinnen 1001 durchgeführt, um die S/D-Strukturen 111 zu bilden. In einigen Ausführungsformen weisen die S/D-Strukturen 111 die S/D-Strukturen 111a und die S/D-Strukturen 111b jeweils verschiedener Arten von Transistoren auf. Jede der S/D-Strukturen 111 weist eine erste Seitenbegrenzung 1111 und eine zweite Seitenbegrenzung 1112 gegenüber der ersten Seitenbegrenzung auf. In einigen Ausführungsformen wird die S/D-Struktur 111 epitaxial entlang der und konform zu oder beschränkt durch eine Seitenwand eines der benachbarten Isolierstreifen 103' mit niedrigem k (d.h. dem benachbarten Isolierstreifen 103a mit niedrigem k) aufgewachsen. In einigen Ausführungsformen wird die S/D-Struktur 111 epitaxial entlang des verbleibenden Abschnitts 108' des Dichtungs-Abstandselements 108a aufgewachsen und erstreckt sich dann infolge der Facettierung frei zu den benachbarten Isolierstreifen 103' mit niedrigem k (d.h. dem benachbarten Isolierstreifen 103b mit niedrigem k). In einigen Ausführungsformen ist die zweite Seitenbegrenzung 1112 teilweise vom Isolierstreifen 103b mit niedrigem k getrennt und teilweise in Kontakt mit diesem.
  • Aufgrund eines Unterschieds zwischen den Abständen (z.B. eines Unterschieds zwischen den Abständen W105 und W102) zwischen der Finnenstruktur 100a und den zwei benachbarten Isoliertreifen 103' mit niedrigem k (z.B. den benachbarten Isolierstreifen 103a und 103b mit niedrigem k), wird das Aufwachsen der S/D-Strukturen 111 eingeschränkt, insbesondere auf einer Seite der S/D-Strukturen 111 nahe dem Isolierstreifen 103a mit niedrigem k.
  • Bezugnehmend auf 19 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung über dem Substrat 100 eine Auskleidungsschicht 1121 und eine dielektrische Schicht 1122 gebildet. Die Auskleidungsschicht 1121 wird konform über den S/D-Strukturen 111, den Isolierstreifen 103' mit niedrigem k und den Dummy-Gatestrukturen 107' gebildet. Die durch überdeckende Abscheidung gebildete dielektrische Schicht 1122 füllt die Räume zwischen den Dummy-Gatestrukturen 107 über dem Substrat 100 aus. Ein Planarisierungsvorgang wird durchgeführt, um die Hartmaskenstruktur 101 zu entfernen und die Polysiliziumschicht 1071 der Dummy-Gatestruktur 107' freizulegen.
  • Bezugnehmend auf 20 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Dummy-Schicht 1071 teilweise entfernt, um die Isolierabschnitte mit hohem k freizulegen, und anschließend wird eine strukturierte Fotomaskenschicht 113 gebildet, welche einen Abschnitt der Isolierabschnitte mit hohem k bedeckt. In einigen Ausführungsformen werden Abschnitte der Polysiliziumschicht 1071 über den Isolierabschnitten 104c mit hohem k entfernt. 21 zeigt eine senkrecht geschnittene Querschnittsansicht (d.h. eine Querschnittsansicht geschnitten entlang der Y-Achse; hierin im Folgenden als Y-Schnitt-Querschnittsansicht bezeichnet) der Struktur, die in 20 gezeigt ist, entlang einer Linie A1 - A1' an den Gatebereichen. In einigen Ausführungsformen bedeckt ein Abschnitt der strukturierten Fotomaskenschicht 113 die Oberseite der Dummy-Gatestrukturen 107' und füllt Räume zwischen den Gate-Abstandselementen 108b am entfernten Abschnitt der Polysiliziumschicht 1071 aus.
  • 22 bis 26 sind Y-Schnitt-Querschnittsansichten entlang der Linie A1 - A1' in 20 gemäß einem oder mehreren nachfolgenden Vorgängen zur Bildung von Gatestrukturen.
  • Bezugnehmend auf 22 werden die von der strukturierten Fotomaskenschicht 113 freiliegenden Isolierabschnitte mit hohem k entfernt, und mehrere Isoliersegmenten 104" mit hohem k werden gebildet. Die Mehrzahl der Isoliersegmente 104" mit hohem k werden auf Oberseiten von Abschnitten der Isolierstreifen 103' mit niedrigem k an Positionen gebildet, an welchen Gatestrukturen von Transistoren derart gestaltet sind, dass sie voneinander getrennt sind.
  • Bezugnehmend auf 23 bis 24 werden die strukturierte Fotomaskenschicht 113, die verbleibende Polysiliziumschicht 1071 und die Hartmaskenschicht 1011 entfernt. Dann wird ein Nanodraht-Freigabevorgang durchgeführt, wie in 25 gezeigt, indem freiliegende Abschnitte oder SiGe-Schichten 1002 an den Gate-Bereichen entfernt werden. Als nächstes wird ein dielektrischer Entfernungsvorgang durchgeführt, um Abschnitte des Abstandselements 102a zu entfernen, um die Si-Schichten 1003 an den Gate-Bereichen vollständig freizulegen, wie in 25 gezeigt (in der folgenden Beschreibung werden die freigegebenen Si-Schichten 1003 als Nanodrähte 1003' bezeichnet). In einigen Ausführungsformen werden die Abschnitte der Abstandselemente 102a über den Substratfinnen 1001 (oder horizontal angrenzend an die gestapelten Finnen 100b) entfernt, um mehrere Abstandselementen 102' zu bilden. In einigen Ausführungsformen wird ein Durchmesser des Nanodrahts 1003' durch den dielektrischen Entfernungsvorgang verringert. In den Ausführungsformen, die in 25 gezeigt sind, bei welchen die dielektrische Schicht 102 eine einfache Oxidschicht ist, umfasst der dielektrische Entfernungsvorgang einen Oxid-Nassätzvorgang.
  • Bezugnehmend auf 26 wird eine dielektrische Gateschicht 114 konform über dem Substrat 100 gebildet. Die dielektrische Gateschicht 114 umgibt die Nanodrähte 1003' und passt sich den freiliegenden Isolierstreifen 103' mit niedrigem k, den Isoliersegmenten 104" mit hohem k und den Abstandselementen 102' und 105' an. In einigen Ausführungsformen weist die dielektrische Gateschicht 114 eine dielektrische Schicht 1141 mit niedrigem k und eine dielektrische Schicht 1142 mit hohem k auf. In einigen Ausführungsformen werden die dielektrische Schicht 1141 mit niedrigem k und die dielektrische Schicht 1142 mit hohem k nacheinander gebildet. In einigen Ausführungsformen wird die dielektrische Schicht 1141 mit niedrigem k nur rund um die Nanodrähte 1003' gebildet, und die dielektrische Schicht 1142 mit hohem k wird auf der dielektrischen Schicht 1141 mit niedrigem k rund um die Nanodrähte 1003' und auch über den freiliegenden Isolierstreifen 103' mit niedrigem k, den Isoliersegmenten 104" mit hohem k und den Abstandselementen 102' und 105' gebildet. In einigen Ausführungsformen bedeckt die dielektrische Schicht 1141 mit niedrigem k nur Kanalbereiche eines Transistors. In den in 26 gezeigten Ausführungsformen sind die Nanodrähte 1003' nach der Bildung der dielektrischen Gateschicht 114 von den Isolierstreifen 103' mit niedrigem k, insbesondere den Isolierstreifen 103a mit niedrigem k, durch einen Raum, der groß genug ist, um dazwischen eine Gateelektrode zu bilden, getrennt.
  • Bezugnehmend auf 27 wird mehrere Gateelektroden 115 gebildet, ein Planarisierungsvorgang wird nach der Bildung der Gateelektroden 115 durchgeführt, und ein Silizid 116 und ein S/D-Kontakt 117 werden vor oder nach dem Planarisierungsvorgang auf der S/D-Struktur 111 gebildet. Eine Halbleiterstruktur TS10 wird gebildet, wie in 27 bis 30 gezeigt, wobei 28 bis 30 Y-Schnitt-Querschnittsansichten entlang einer in 27 gezeigten Linie B1 - B1' (Y-Schnitt auf den Gatestrukturen), einer in 27 gezeigten Linie C1 - C1' (Y-Schnitt auf den S/D-Strukturen) beziehungsweise einer in 27 gezeigten Linie D1 - D1' (Y-Schnitt zwischen dem Gate und den S/D-Strukturen) sind.
  • Wie in 27 und 28 gezeigt wird mehrere Gateelektroden 115 über dem Substrat 100 gebildet, und es wird mehrere Gatestrukturen 115', welche die dielektrische Gateschicht 114 und die Gateelektroden 115 aufweisen, gebildet. In einigen Ausführungsformen umgibt die Gatestruktur 115' die Nanodrähte 1003' und ist zwischen den Isolierstreifen 103' mit niedrigem k und auch zwischen den Isoliersegmenten 104" mit hohem k angeordnet. In einigen Ausführungsformen umgeben einige der Gatestrukturen 115' die Oberseiten eines oder mehrerer der Isolierstreifen 103' mit niedrigem k und bedecken diese. In einigen Ausführungsformen sind die Gatestrukturen 115' durch die gestapelten Isolierstreifen 103' mit niedrigem k und die Isoliersegmente 104" mit hohem k getrennt. In einigen Ausführungsformen sind die Oberseiten der Isoliersegmente 104" mit hohem k komplanar zu den Oberseiten der Gatestruktur 115'.
  • Die Isoliersegmente 104" mit hohem k auf den Oberseiten der Isolierstreifen 103' mit niedrigem k dienen dazu, die Gatestrukturen 115' zu isolieren. Die Bildung der Isoliersegmente 104" mit hohem k ersetzt einen Gate-Schnittvorgang bei der herkömmlichen Fertigung. Der Gate-Schnittvorgang der herkömmlichen Fertigung wird durch Lithografie ausgeführt, und es ist notwendig, einen Raum zwischen verschiedenen Gatestrukturen zu reservieren. Insbesondere sind die Abstände zwischen den Nanodrähten verschiedener Transistoren oder die Abstände zwischen den Nanodrähten und den benachbarten Isolationsstrukturen beschränkt, um Räume für die lithografischen Prozesse zu reservieren. Somit ist eine Größe einer Zelle einer Gruppe von Transistoren auf einem Chip begrenzt. Die Isoliersegmente 104" mit hohem k der vorliegenden Offenbarung erfordern vergleichen mit dem Raum, der für die Fotolithografie im Gate-Schnittvorgang benötigt wird, weniger Raum. Anwendungen der Isoliersegmente 104" mit hohem k können kleinere Abstände zwischen den Gatestrukturen schaffen, und somit kann eine Größe einer Zelle von Gruppen von Transistoren verringert werden, oder aktive Bereiche (oder Längen von Nanodrähten) der Zelle können vergrößert werden, um die Geschwindigkeit eines Bauelements zu verbessern, falls die Größe der Zelle konstant bleibt.
  • Wie in 29 gezeigt, werden vor oder nach dem Planarisierungsvorgang das Silizid 116 und der S/D-Kontakt 117 auf jeder der S/D-Strukturen 111 gebildet. In einigen Ausführungsformen wird ein oberer Abschnitt der S/D-Struktur 111 für die Bildung von Kontaktvertiefungen in der dielektrischen Schicht 1122 für den S/D-Kontakt 117 entfernt. In einigen Ausführungsformen besitzt, wie in 29 gezeigt, jede der S/D-Strukturen 111, zum Beispiel die S/D-Strukturen 111a oder die S/D-Strukturen 111b, eine erste Seitenbegrenzung 1111 in Kontakt mit dem Isolierstreifen 103a mit niedrigem k, eine zweite Seitenbegrenzung 1112 in Kontakt mit dem Isolierstreifen 103b mit niedrigem k, eine obere Begrenzung 1113 und eine untere Begrenzung 1114. Die obengenannten Begrenzungen umschließen einen Bereich in Form einer halben Raute am Querschnitt geschnitten entlang der Linie C1 - C1' von 27. Das Silizid 116 wird an der Oberseite der S/D-Struktur 111 gebildet, und die erste Seitenbegrenzung 1111 beziehungsweise die zweite Seitenbegrenzung 1112 verbinden die obere Begrenzung 1113 und die untere Begrenzung 1114 der S/D-Struktur 111. Die untere Begrenzung 1114 der S/D-Struktur 111 ist in Kontakt mit der Substratfinne 1001, und die obere Begrenzung ist in Kontakt mit dem Silizid 116. In einigen Ausführungsformen ist die erste Seitenbegrenzung 1111 vollständig konform zur Seitenwand des Isolierstreifens 103a mit niedrigem k. In einigen Ausführungsformen ist die erste Seitenbegrenzung 1111 eine im Wesentlichen ebene Fläche und komplanar zur Seitenwand des Isolierstreifens 103a mit niedrigem k. In einigen Ausführungsformen ist die zweite Seitenbegrenzung 1112 eine konvexe Fläche. In einigen Ausführungsformen ist nur ein Abschnitt der zweiten Seitenbegrenzung 1112 in Kontakt mit der Seitenwand des Isolierstreifens 103b mit niedrigem k.
  • Wie in 30 gezeigt, wird das innere Abstandselement 109 nicht nur zwischen den Nanodrähten 1003' gebildet, sondern auch zwischen den Nanodrähten 1003' und dem Isolierstreifen 103a mit niedrigem k der Isolierstreifen 103' mit niedrigem k über dem Abstandselement 102'. Wenn die Zielschicht eine Dicke innerhalb bestimmter Bereiche aufweist, tritt aufgrund der Kapillarwirkung häufig ein Seitenätzeffekt auf. Es ist jedoch notwendig, eine Beschädigung der S/D-Strukturen 111 während der Bildung der Nanodrähte 1003' zu vermeiden. Das innere Abstandselement 109 gebildet zwischen der Gatestruktur 115' und den S/D-Strukturen 111 dient dazu, die Seitenätzbeschädigung der S/D-Strukturen 111 während des in 24 gezeigten Nanodraht-Freigabevorgangs und des in 25 gezeigten dielektrischen Entfernungsvorgangs zu verhindern. Insbesondere kann der Abschnitt des inneren Abstandselements 109 gebildet über dem Abstandselement 102' zwischen den Nanodrähten 1003' und den Isolierstreifen 103' mit niedrigem k den Seitenätzeffekt verhindern, und Abstände zwischen den Nanodrähten 1003' und der benachbarten Isolationsstruktur (d.h. dem Isolierstreifen 103a mit niedrigem k der Isolierstreifen 103' mit niedrigem k) kann ohne Beschädigung der S/D-Strukturen 111 verringert werden. Somit kann auch eine Größe der Halbleiterstruktur TS10 verringert werden.
  • Die vorliegenden Offenbarung stellt ein Verfahren zum Schneiden des Gates durch Integrieren der Bildung der Isoliersegmente mit hohem k in einen GAA-Herstellungsprozess bereit. In den oben bereitgestellten Ausführungsformen wird das innere Abstandselement 109 dazu verwendet, eine Seitenätzbeschädigung der S/D-Strukturen 111 verursacht durch verringerte Abstände zwischen benachbarten Gatestrukturen 115' zu verhindern.
  • Ähnliche Konzepte von Isoliersegmenten 104" mit hohem k und inneren Abstandselementstrukturen wie oben dargestellt können auch in einem Finnen-Feldeffekttransistor (FinFET) Anwendung finden. 31 bis 38 zeigen einen oder mehrere Vorgänge des Verfahrens M10 angewendet auf einen FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Eine Halbleiterstruktur TS11 wird gebildet wie in 38 bis 41 gezeigt, wobei 39 bis 41 Y-Schnitt-Querschnittsansichten entlang der in 38 gezeigten Linien B2 - B2', C2 - C2' beziehungsweise D2 - D2' sind.
  • Bezugnehmend auf 31 wird mehrere Finnenstrukturen 100a über dem Substrat 100 gebildet. In einigen Ausführungsformen weist jede der Finnenstrukturen 100a eine Hartmaskenstruktur 101 auf der Oberseite einer Substratfinne 1001 auf. Eine Mehrzahl von Gräben T11, T12 und T13 wird zwischen den Finnenstrukturen F11, F12, F13 und F14 gebildet. In einigen Ausführungsformen ist eine Breite W11 des Grabens T11 im Wesentlichen dieselbe wie eine Breite W13 des Grabens T13, und die Breite W11 ist größer als eine Breite W12 des Grabens T12. Die in 31 gezeigten Ausführungsformen sind ähnlich den in 3 gezeigten Ausführungsformen, jedoch ohne die gestapelten Finnen 100b.
  • Vorgänge gemäß 4 bis 15 werden an der Struktur von 31 ausgeführt, um die in 32 gezeigte Struktur zu bilden. Eine Mehrzahl von Dummy-Gatestrukturen 107', Isolierabschnitten 104c mit hohem k auf Oberseiten der Isolierstreifen 103' mit niedrigem k, verbleibenden Abschnitten 108' eines Dichtungs-Abstandselements 108a und Abstandselementen 102a und 105' wird gebildet. In einigen Ausführungsformen sind die Abstandselemente 105' zwischen den Finnenstrukturen 100a über dem Substrat 100 angeordnet und enden in einer Höhe, bis zu welcher die S/D-Strukturen 111 aufwachsen sollen. In den Ausführungsformen von 32 wird im Gegensatz zu den Ausführungsformen, die in 15 gezeigt sind, ein S/D-Ätzvorgang durchgeführt, um Abschnitte der Substratfinnen der Finnenstrukturen 100a und Abschnitte der Abstandselemente 102a, welche von den Dummy-Gatestrukturen 107' über den Abstandselementen 105' freiliegen, zu entfernen.
  • Bezugnehmend auf 33 wird in Vorgängen ähnliche jenen, welche die Struktur von 16 bilden, ein Eindruck-Vorgang durchgeführt, um ein Abstandselement 102a teilweise zu entfernen, und mehrere Vertiefungen R102 wird im Abstandselement 102a zwischen der Substratfinne 1001 und dem benachbarten Isolierstreifen 103a mit niedrigem k gebildet. In einem FinFET werden keine SiGe-Schichten 1002 gebildet, und somit werden in den FinFET-Ausführungsformen nur die Vertiefungen R102 ohne die Vertiefungen R1002 der SiGe-Schichten 1002 gebildet.
  • Bezugnehmend auf 34 wird in Vorgängen ähnlich jenen, welche die Struktur von 17 bilden, eine Innenabstandselementabscheidung durchgeführt, um mehrere inneren Abstandselementen 109 zu bilden, welche die Vertiefungen R102 ausfüllen. Das innere Abstandselement 109 wird über dem Abstandselement 102a zwischen der Substratfinne 1001 und dem benachbarten Isolierstreifen 103a mit niedrigem k gebildet. In einigen Ausführungsformen enthält das innere Abstandselement 109 dielektrische Materialien mit niedrigem k. In einigen Ausführungsformen wird ein Ätzvorgang durchgeführt, um Abschnitte des inneren Abstandselements 109 außerhalb der Vertiefungen R102 zu entfernen.
  • Bezugnehmend auf 35 und 36 werden Vorgänge ähnlich jenen zur Bildung der Struktur von 20 ausgeführt. 36 ist eine Y-Schnitt-Querschnittsansicht der in 35 gezeigten Struktur entlang einer Linie A2 - A2' an Gatebereichen. Eine Polysiliziumschicht 1071 wird teilweise entfernt, und eine strukturierte Fotomaskenschicht 113 wird in der Folge über den Dummy-Gatestrukturen 107', welche einen Abschnitt der Isolierabschnitte 104c mit hohem k bedecken, gebildet. In einigen Ausführungsformen bedeckt ein Abschnitt der strukturierten Fotomaskenschicht 113 die Oberseite der Dummy-Gatestrukturen 107' und füllt den Raum zwischen den Gate-Abstandselementen 108b am entfernten Abschnitt der Polysiliziumschicht 1071 aus.
  • Bezugnehmend auf 37 werden Vorgänge gemäß 22 bis 23 ausgeführt, und Abstandselemente 102' werden nach der Entfernung der Polysiliziumschicht 1071 gebildet. In einigen Ausführungsformen sind die Abstandselemente 102' dieselben wie die Abstandselemente 102a. In einigen Ausführungsformen werden kleine Abschnitte an den Oberseiten der Abstandselemente 102a gleichzeitig durch die Entfernungsvorgänge der Polysiliziumschicht 1071 geringfügig entfernt, wodurch das Abstandselement 102' gebildet wird, welches im Wesentlichen dasselbe ist, wie das Abstandselemente 102a. Als nächstes werden Vorgänge gemäß 25 bis 27 an der Struktur, die in 37 gezeigt ist, ausgeführt, wie in 38 gezeigt. Eine Mehrzahl von Gatestrukturen 115' wird gebildet, ein Planarisierungsvorgang wird nach der Bildung der Gateelektroden 115 durchgeführt, und ein Silizid 116 und ein S/D-Kontakt 117 werden vor oder nach dem Planarisierungsvorgang auf der S/D-Struktur 111 gebildet. In den Ausführungsformen wird im Gegensatz zur Halbleiterstruktur TS10 kein Nanodraht-Freigabevorgang durchgeführt, und die Gatestruktur 115' füllt den Raum zwischen den Substratfinnen 1001 der Finnenstrukturen 100a und den Isolierstreifen 103a mit niedrigem k vollständig aus.
  • 39, 40 und 41 sind Y-Schnitt-Querschnittsansichten entlang einer in 38 gezeigten Linie B2 - B2' (Y-Schnitt auf den Gatestrukturen), einer in 38 gezeigten Linie C2 - C2' (Y-Schnitt auf den S/D-Strukturen) beziehungsweise einer in 38 gezeigten Linie D2 - D2' (Y-Schnitt zwischen dem Gate und den S/D-Strukturen). In solchen Ausführungsformen von FinFET wird ein Nanodraht-Freigabevorgang weggelassen, und eine dielektrische Gateschicht 114 wird konform auf den Substratfinnen 1001, den Isolierstreifen 103' mit niedrigem k und den Isoliersegmenten 104" mit hohem k gebildet (die dielektrische Schicht 114 wird auf der in 37 gezeigten Zwischenstruktur gebildet). In einigen Ausführungsformen weist die dielektrische Schicht 114 eine dielektrische Schicht 1141 mit niedrigem k, welche die Substratfinnen 1001 (oder Kanalbereiche von Transistoren) bedeckt, und eine dielektrische Schicht 1142 mit hohem k über der dielektrischen Schicht 1141 mit niedrigem k und zwischen Gateelektroden 115 und der in 37 gezeigten Zwischenstruktur auf. Darüber hinaus wird das innere Abstandselement 109 in den Vertiefungen R102 nur zwischen der Substratfinne 1001 der Finnenstrukturen 100a und den Isolierstreifen 103a mit niedrigem k gebildet.
  • Ähnlich der Darstellung der Halbleiterstruktur TS10 dienen die Isoliersegmente 104" mit hohem k auf den Oberseiten der Isolierstreifen 103' mit niedrigem k dazu, die Gatestrukturen 115' zu isolieren. Anwendungen der Isoliersegmente 104" mit hohem k können kleinere Abstände zwischen den Gatestrukturen schaffen, und somit kann eine Größe einer Zelle von Gruppen von Transistoren verringert werden, oder aktive Bereiche (oder Längen von Nanodrähten) der Zelle können vergrößert werden, um die Geschwindigkeit eines Bauelements zu verbessern, falls die Größe der Zelle konstant bleibt. Das innere Abstandselement 109 (siehe 17) gebildet zwischen der Gatestruktur 115' und den S/D-Strukturen 111 dient dazu, die Seitenätzung oder seitliche Beeinträchtigung der S/D-Strukturen 111 während des in 24 und 25 gezeigten dielektrischen Entfernungsvorgangs zu verhindern. Wenn die Dicke des Abstandselements 102' eine derartige Abmessung besitzt, dass Ätzmittel, welches zum seitlichen Entfernen des Dielektrikums verwendet wird, aufgrund der Kapillarwirkung die S/D-Struktur vom Gatebereich aus erreicht, wird das innere Abstandselement 108 realisiert, um das Eintreten einer solchen seitlichen Beeinträchtigung zu verhindern.
  • Ähnliche Konzepte unter Verwendung der Isoliersegmente 104" mit hohem k zum Schneiden der Gatestrukturen werden in den folgenden Ausführungsformen verwendet. In den folgenden Ausführungsformen wird der Seitenätzeffekt jedoch durch Anwendung der Kapillarwirkung statt durch die Bildung des Abschnitts des inneren Abstandselements 109 zwischen Kanälen (Nanodrähten 1003' oder Substratfinnen 1001) eines Transistors und den Isolationsstrukturen (Isolierstreifen 103a mit niedrigem k) verhindert.
  • Bezugnehmend auf 42 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung Vorgänge ähnlich jenen, die in 2 bis 4 gezeigt sind, durchgeführt. Jedoch wird in den Ausführungsformen, die in 42 gezeigt sind, eine dielektrische Struktur 102 gebildet, welche nur eine einfache dielektrische Schicht aufweisend eine Dicke in einem Bereich von 1,5 bis 3,5 nm aufweist. In einigen Ausführungsformen ist die einfache dielektrische Schicht eine Oxidschicht.
  • Bezugnehmend auf 43 bis 45 werden Vorgänge ähnlich jenen, die in 5 und 7 bis 9 gezeigt sind, durchgeführt. Wie oben beschrieben sind die Vorgänge zum Entfernen von Abschnitten der dielektrische Struktur 102 optional. In den Ausführungsformen sind die Materialien und Verfahren zum Bilden der dielektrischen Struktur 102 und einer Auskleidungsschicht 105 ähnlich oder dieselben, und Vorgänge ähnlich jenen, die in 6 gezeigt sind, werden weggelassen. Isolierstreifen 103' mit niedrigem k und Isolierstreifen 104' mit hohem k werden gebildet.
  • Bezugnehmend auf 46 werden Vorgänge ähnlich jenen, die in 10 bis 11 gezeigt sind, durchgeführt. Da darüber hinaus die Materialien der dielektrischen Struktur 102 und der Auskleidungsschicht 105 ähnlich oder dieselben sind, werden bei den Vorgängen zum Entfernen von Abschnitten von Abstandselementen 105a zum Bilden der Abstandselemente 102a und der Abstandselemente 105' auch Abschnitte der dielektrischen Struktur 102 entfernt. In den Ausführungsformen wird im Gegensatz zu den Ausführungsformen, die in 11 gezeigt sind, das Abstandselement 102a auch zwischen den Abstandselementen 105' und den Finnenstrukturen 100a gebildet. In einigen Ausführungsformen gibt es keine ausgeprägte Grenzfläche zwischen den Abstandselementen 102a und den Abstandselementen 105'. In einigen Ausführungsformen werden während der Vorgänge zum Entfernen von Abschnitten der Abstandselemente 105a auch Abschnitte der Isolierstreifen 103b mit niedrigem k entfernt, und eine Dicke des Isolierstreifens 103b mit niedrigem k, der von den Abstandselemente 105' freiliegt, ist geringer als eine Dicke des Isolierstreifens 103b mit niedrigem k zwischen den Abstandselementen 105'. In anderen Ausführungsformen werden die Abschnitte der Isolierstreifen 103b mit niedrigem k jedoch nicht entfernt; und diese hängt von der Technik und/oder den Ätzmitteln ab, die bei den Vorgängen zum Entfernen von Abschnitten der Abstandselemente 105a verwendet werden.
  • Bezugnehmend auf 47 werden Vorgänge ähnlich jenen, die in 12 bis 20 gezeigt sind, jedoch ohne irgendwelche Eindruck-Vorgänge, welche an den Abstandselementen 102a vorgenommen werden, an der Struktur von 46 durchgeführt. Eine strukturierte Fotomaskenschicht 113 wird über den Dummy-Gatestrukturen 107' und der dielektrischen Schicht 1122 gebildet, und bedeckt einen Abschnitt der Isolierabschnitte 104c mit hohem k. Es ist anzumerken, dass nach wie vor ein inneres Abstandselement 109 zwischen Nanodrähten 1003' in den Vertiefungen R1002 gebildet wird, um Seitenätzbeschädigung während der nachfolgenden Vorgänge zu verhindern. Abschnitte des inneren Abstandselements 109 in den Vertiefungen R102 sind hingegen nicht notwendig. Die Dicke der dielektrischen Struktur 102 ist zu gering für ein Eindringen von Ätzmitteln. Eine ausführliche Darstellung wird weiter unten in der Beschreibung bereitgestellt.
  • 48 ist eine Y-Schnitt-Querschnittsansicht der in 47 gezeigten Struktur entlang einer Linie A3 - A3' an Gatebereichen nach dem Ausführen von Vorgängen ähnlich jenen, die in 23 bis 26 gezeigt sind. Abstandselemente 102' werden aus den Abstandselementen 102a gebildet, und eine dielektrische Gateschicht 114 wird rund um mehrere Nanodrähten 1003' und auch auf Isolierstreifen 103' mit niedrigem k und Isolierabschnitten 104c mit hohem k gebildet. Aufgrund der verringerten Dicke der dielektrischen Struktur 102 in den Ausführungsformen füllt die dielektrische Gateschicht den Raum zwischen den Nanodrähten 1003' und den benachbarten Isolierstreifen 103a mit niedrigem k jedoch vollständig aus. Die dielektrische Gateschicht 114, welche die Nanodrähte 1003' umgibt, ist auch in Kontakt mit den benachbarten Isolierstreifen 103a mit niedrigem k. In einigen Ausführungsformen ist die dielektrische Gateschicht 114 eine mehrschichtige Struktur aufweisend mindestens eine Schicht aus Material mit niedrigem k und mindestens eine Schicht aus Material mit hohem k.
  • Bezugnehmend auf 49 bis 51 werden Vorgänge ähnlich jenen, die in 27 gezeigt sind, an der Struktur von 47 durchgeführt, um eine Halbleiterstruktur TS20 zu bilden. 50 und 51 sind Y-Schnitt-Querschnittsansichten entlang einer Linie B3 - B3' (Y-Schnitt auf den Gatestrukturen) beziehungsweise einer Linie C3 - C3' (Y-Schnitt auf den S/D-Strukturen), die in 49 gezeigt sind. Da ein Abstand W102 (welcher im Wesentlichen derselbe ist, wie eine Dicke der dielektrischen Struktur 102) zwischen dem Isolierstreifen 103a mit niedrigem k und den Nanodrähten 1003' gering ist, kann eine Gateelektrode 115, die darüber gebildet wird, den Raum zwischen dem Isolierstreifen 103a mit niedrigem k und den Nanodrähten 1003' nicht auffüllen. Wie in 50 gezeigt weist die Halbleiterstruktur TS20 Rundum-Gate-Transistoren (Tri-Gate-GAA-Transistor), aber keine vollständigen GAA-Transistoren auf.
  • Wie oben dargestellt, dienen die Isoliersegmente 104" mit hohem k auf den Oberseiten der Isolierstreifen 103' mit niedrigem k dazu, die Gatestrukturen 115' zu isolieren. Anwendungen der Isoliersegmente 104" mit hohem k können kleinere Abstände zwischen den Gatestrukturen schaffen, und somit kann eine Größe einer Zelle von Gruppen von Transistoren verringert werden, oder aktive Bereiche (oder Längen von Nanodrähten) der Zelle können vergrößert werden, um die Geschwindigkeit eines Bauelements zu verbessern, falls die Größe der Zelle konstant bleibt. Darüber hinaus wird die dielektrische Struktur 102 aufweisend die Dicke in einem Bereich von 1,5 bis 3,5 nm gebildet, um einen Seitenätzeffekt zu verhindern. Wenn die Dicke des Abstandselements 102' eine derartige Abmessung besitzt, dass sie unterbindet, dass ein Ätzmittel, welches dazu verwendet wird, das Dielektrikum zu entfernen, als Folge der hohen Oberflächenspannung zwischen dem Dielektrikum und dem Ätzmittel vom Gatebereich aus zur S/D-Struktur gelangt, ist der Abschnitt des inneren Abstandselements 109 in der Vertiefung R102, wie er zuvor zum Beispiel in 16 dargestellt worden ist, nicht erforderlich, um das Auftreten einer solchen seitlichen Beeinträchtigung zu verhindern.
  • Ähnliche Konzepte von Isoliersegmenten 104" mit hohem k und der dünnen dielektrischen Struktur 102 wie oben dargestellt können auch in einem Finnen-Feldeffekttransistor (FinFET) Anwendung finden. 52 bis 55 zeigen einen oder mehrere Vorgänge des Verfahrens M10 angewendet auf einen FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Eine Halbleiterstruktur TS21 wird gebildet wie in 55 bis 57 gezeigt, wobei 56 bis 57 Y-Schnitt-Querschnittsansichten entlang der in 55 gezeigten Linien B4 - B4' beziehungsweise C4 - C4' sind.
  • Bezugnehmend auf 52 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung eine dielektrische Struktur 102 mit einer Dicke in einem Bereich von 1,5 bis 3,5 nm auf mehrere Finnenstrukturen 100a ähnlich der in 31 gezeigten Struktur angewendet. Eine dielektrische Schicht 103 mit niedrigem k wird auf der dielektrischen Struktur 102 gebildet. Eine Mehrzahl von Gräben T11, T12 und T13 werden zwischen den Finnenstrukturen F11, F12, F13 und F14 gebildet. In einigen Ausführungsformen ist eine Breite W11 des Grabens T11 im Wesentlichen dieselbe wie eine Breite W13 des Grabens T13, und die Breite W11 ist größer als eine Breite W12 des Grabens T12.
  • Bezugnehmend auf 53 werden Vorgänge ähnlich jenen, die in 43 bis 47 gezeigt sind, an der Struktur von 52 durchgeführt. Eine strukturierte Fotomaskenschicht 113 wird über Dummy-Gatestrukturen 107' und einer dielektrischen Schicht 1122 gebildet, um einen Abschnitt der Isolierabschnitte 104c mit hohem k zu überdecken. Es ist anzumerken, dass ein inneres Abstandselement 109 (nicht gezeigt) zwischen Nanodrähten 1003' in den Vertiefungen R1002 gebildet wird, um Seitenätzbeschädigung während der nachfolgenden Vorgänge zu verhindern.
  • Bezugnehmend auf 54 werden Vorgänge ähnlich jenen, die in 36 bis 37 gezeigt sind, an der Struktur von 53 durchgeführt. 54 zeigt eine Y-Schnitt-Querschnittsansicht an Gatebereichen entlang einer in 53 gezeigten Linie A4 - A4'. Die Abstandselemente 102' verbleiben zwischen den Isolierstreifen 103a mit niedrigem k und den Substratfinnen 1001.
  • Bezugnehmend auf 55 bis 57 werden Vorgänge ähnlich jenen, die in 47 gezeigt sind, an der Struktur von 53 durchgeführt, um eine Halbleiterstruktur TS21, welche einen FinFET aufweist, wie in 55 gezeigt, zu bilden. 56 und 57 sind Y-Schnitt-Querschnittsansichten entlang einer Linie B4 - B4' (Y-Schnitt auf den Gatestrukturen) beziehungsweise einer Linie C4 - C4' (Y-Schnitt auf den S/D-Strukturen), die in 55 gezeigt sind. Die Dicke der Abstandselemente 102' ist zu dünn, um die Gatestruktur zwischen der Substratfinne 1001 und dem Isolierstreifen 103a mit niedrigem k zu bilden, sogar wenn der Vorgang zum Entfernen des Dielektrikums durchgeführt wird, um den Raum zwischen der Substratfinne 1001 und dem Isolierstreifen 103a mit niedrigem k freizugeben, und die Abstandselemente 102 verbleiben zwischen den Isolierstreifen 103a mit niedrigem k und den Substratfinnen 1001. Die Gateelektrode 115 bedeckt nur eine Oberseite und eine seitliche Fläche der Substratfinne 1001, wie in 55 gezeigt. Die Querschnittsansicht der S/D-Strukturen der Halbleiterstruktur TS21, die in 57 gezeigt ist, ist ähnlich der Y-Schnitt-Querschnittsansicht der S/D-Strukturen der Halbleiterstruktur TS20 wie sie in 51 gezeigt ist.
  • Um die Halbleiterstruktur TS20 zu verbessern, ist die dielektrische Struktur 102 in einigen Ausführungsformen der vorliegenden Offenbarung derart gestaltet, dass sie eine mehrschichtige dielektrische Struktur ist, welche mehrere dielektrischen Schichten aufweist. Eine Dicke der mehrschichtigen dielektrischen Struktur ist größer als 3,5 nm, und jede der dielektrischen Schichten weist eine Dicke in einem Bereich von 1 bis 3,5 nm auf. Zwei benachbarte dielektrische Schicht weisen als Reaktion auf ein vorher festgelegtes Ätzmittel unterschiedliche Ätzraten auf.
  • Bezugnehmend auf 58 weist die dielektrische Struktur 102 gemäß einigen Ausführungsform ähnlich den in 42 gezeigten Ausführungsformen eine erste dielektrische Schicht 1021, eine zweite dielektrische Schicht 1022 und eine dritte dielektrische Schicht 1023 auf. In einigen Ausführungsformen sind Materialien der ersten und der dritten dielektrischen Schichten dieselben, und unterscheiden sich vom Material der zweiten dielektrischen Schicht. In den Ausführungsformen, die in 58 gezeigt sind, ist die zweite dielektrische Schicht 1022 eine Nitridschicht, und die erste und die dritte dielektrische Schicht sind Oxidschichten. Jede der dielektrischen Schichten 1021, 1022 und 1023 weist eine Dicke in einem Bereich von 1 bis 3,5 nm auf.
  • Bezugnehmend auf 59 werden Vorgänge ähnlich jenen, die in 43 bis 47 gezeigt sind, an der Struktur von 58 durchgeführt. Eine strukturierte Fotomaskenschicht 113 wird über Dummy-Gatestrukturen 107' und einer dielektrischen Schicht 1122 gebildet, um einen Abschnitt der Isolierabschnitte 104c mit hohem k zu überdecken. Es wird ein Abstandselement 102a gebildet, welches eine erste Abstandshalterschicht 1021a, eine zweite Abstandshalterschicht 1022a und eine dritte Abstandshalterschicht 1023a aufweist. Es ist anzumerken, dass ein Abschnitt der dritten dielektrischen Schicht 1023 über den Substratfinnen 1001 und freiliegend von den Dummy-Gatestrukturen 107' beim S/D-Ätzvorgang entfernt wird, um die dritte Abstandshalterschicht 1023a zu bilden. In einigen Ausführungsformen ist eine erste Seitenbegrenzung 111 einer S/D-Struktur 111 in Kontakt mit und konform zur benachbarten zweiten Abstandshalterschicht 1022a. Es ist anzumerken, dass ein inneres Abstandselement 109 (nicht gezeigt) zwischen Nanodrähten 1003' in den Vertiefungen R1002 gebildet wird, um Seitenätzbeschädigung während der nachfolgenden Vorgänge zu verhindern.
  • 60 ist eine Y-Schnitt-Querschnittsansicht entlang einer in 59 gezeigten Linie A5 - A5' an Gatebereichen nach dem Ausführen von Vorgängen ähnlich jenen, die in 23 bis 25 gezeigt sind. In den Ausführungsformen umfasst ein Vorgang zum Entfernen des Dielektrikums mehrere Ätzvorgänge zum teilweisen Entfernen der ersten, der zweiten und der dritten Abstandselementschicht 1021a, 1022a beziehungsweise 1023a. Da eine Dicke der ersten, der zweiten und der dritten Abstandshalterschicht 1021a, 1022a und 1023a jeweils in einem Bereich von 1 bis 3,5 nm beträgt, kann eine Beschädigung der S/D-Strukturen 111 verursacht durch den Seitenätzeffekt aufgrund der Kohäsion der Ätzmittel vermieden werden. Es wird ein Abstandselement 102' gebildet, welches eine erste Abstandshalterschicht 1021', eine zweite Abstandshalterschicht 1022' und eine dritte Abstandshalterschicht 1023' aufweist.
  • Vorgänge ähnlich jenen, die in 26 bis 27 gezeigt sind, werden an der Struktur von 60 durchgeführt, wodurch eine Halbleiterstruktur TS30 gebildet wird, wie in 61 gezeigt. 62 und 63 sind Y-Schnitt-Querschnittsansichten entlang einer Linie B5 - B5' (Y-Schnitt auf den Gatestrukturen) beziehungsweise einer Linie C5 - C5' (Y-Schnitt auf den S/D-Strukturen), die in 61 gezeigt sind. Wie bei der Halbleiterstruktur TS10 werden eine dielektrische Gateschicht 114 und eine Gateelektrode 115 rund um die Nanodrähte 1003' gebildet, aber das Abstandselement 102' weist statt einer einfachen, dicken dielektrischen Schicht mehrere Schichten mit unterschiedlichen dielektrischen Materialien und einer geringen Dicke auf. Darüber hinaus ist die erste Seitenbegrenzung 1111 der S/D-Struktur 111 in Kontakt mit der zweiten Abstandshalterschicht 1022' anstatt mit den Isolierstreifen 103a mit niedrigem k.
  • Aufgrund einer Vergrößerung der Dicke der dielektrischen Struktur 102 im Vergleich zur Konfiguration der Halbleiterstruktur TS20, hat sich ein Abstand W102 zwischen dem Isolierstreifen 103a mit niedrigem k und den benachbarten Nanodrähten 1003' vergrößert. Ein Raum zwischen dem Isolierstreifen 103a mit niedrigem k und den Nanodrähten 1003' ist groß genug, die Gateelektrode 115 nach der Bildung der dielektrischen Gateschicht 114 darin einzufüllen. Somit kann eine Größe einer Zelle von Gruppen von Transistoren verringert werden, oder aktive Bereiche (oder Längen von Nanodrähten) der Zelle können vergrößert werden, um die Geschwindigkeit eines Bauelements durch den Beitrag der Isoliersegmente 104" mit hohem k zu verbessern. Darüber hinaus wird der Seitenätzeffekt durch die geringe Dicke jeder der dielektrischen Schichten der Abstandselemente 102' verhindert.
  • Ähnliche Strukturen von Isoliersegmenten 104" mit hohem k und einer mehrschichtigen dielektrischen Struktur 102, sowie ein Herstellungsverfahren der Halbleiterstruktur TS30, können angewendet werden, um eine Halbleiterstruktur TS31, welche FinFET-Strukturen aufweist, zu bilden.
  • Bezugnehmend auf 64 wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung eine mehrschichtige dielektrische Struktur 102 auf mehrere Finnenstrukturen 100a ähnlich der in 31 gezeigten Struktur angewendet.
  • Bezugnehmend auf 65 werden Vorgänge ähnlich jenen zum Bilden der Halbleiterstruktur TS30 auf die Struktur von 64, mit Ausnahme des Nanodraht-Freigabevorgangs, angewendet, um die Halbleiterstruktur TS31 zu bilden, wie in 65 gezeigt. 66 und 67 sind Y-Schnitt-Querschnittsansichten entlang einer Linie B6 - B6' (Y-Schnitt auf den Gatestrukturen) beziehungsweise einer Linie C6 - C6' (Y-Schnitt auf den S/D-Strukturen), die in 67 gezeigt sind. Die Halbleiterstruktur TS31 ist ähnlich der Halbleiterstruktur TS30, jedoch mit FinFET-Strukturen statt GAA-Strukturen. Eine wiederholte Darstellung wird der Kürze halber weggelassen.
  • In einem Aspekt einiger Ausführungsformen der vorliegenden Offenbarung wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist ein Substrat, einen Transistor auf dem Substrat und eine Isolationsstruktur auf. Der Transistor weist einen epitaxialen Bereich auf dem Substrat auf, wobei der epitaxiale Bereich eine erste Seitenbegrenzung und eine zweite Seitenbegrenzung gegenüber der ersten Seitenbegrenzung aufweist, und die erste Seitenbegrenzung des epitaxialen Bereichs konform zu einer Seitenwand der Isolationsstruktur ist.
  • In einem weiteren Aspekt einiger Ausführungsformen der vorliegenden Offenbarung wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist auf: ein Substrat; mehrere Finnenstrukturen, welche sich entlang einer ersten Richtung über das Substrat erstrecken; mehrere Isolierstreifen mit niedrigem k, welche sich entlang der ersten Richtung über das Substrat erstrecken und abwechselnd zwischen den mehreren Finnenstrukturen angeordnet sind; mehrere Isoliersegmenten mit hohem k angeordnet an der mehreren Isolierstreifen mit niedrigem k; und mehrere Gatestrukturen, welche die mehreren Isolierstreifen mit niedrigem k und die mehreren Isoliersegmenten mit hohem k umgeben.
  • Die vorliegende Offenbarung stellt auch ein Verfahren zum Herstellen einer Halbleiterstruktur bereit. Das Verfahren umfasst: Bilden mehrerer Finnenstrukturen, die sich entlang einer ersten Richtung über einem Substrat erstrecken; Bilden eines Isolierstreifens mit niedrigem k über dem Substrat, wobei sich der Isolierstreifen mit niedrigem k entlang der ersten Richtung und zwischen den mehreren Finnenstrukturen erstreckt; und Bilden eines Isolierstreifens mit hohem k über dem Isolierstreifen mit niedrigem k.
  • Das Vorstehende stellt Strukturen mehrerer Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage für das Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie zahlreiche Änderungen, Ersetzungen und Neugestaltungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleiterstruktur aufweisend: ein Substrat; einen Transistor auf dem Substrat, wobei der Transistor aufweist: - einen epitaxialen Bereich auf dem Substrat, aufweisend eine erste Seitenbegrenzung und eine zweite Seitenbegrenzung gegenüber der ersten Seitenbegrenzung; und eine Isolationsstruktur auf dem Substrat, wobei die erste Seitenbegrenzung des epitaxialen Bereichs konform mit einer Seitenwand der Isolationsstruktur ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei ein Kanal des Transistors eine Finne oder mehrere Nanodrähten aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, ferner aufweisend: eine Finnenstruktur auf dem Substrat angrenzend an die Isolationsstruktur; und eine Mehrzahl dielektrischer Schichten zwischen den Finnenstrukturen und der Isolationsstruktur, wobei zwei benachbarte dielektrische Schichten unterschiedliche Materialien enthalten.
  4. Halbleiterstruktur nach Anspruch 3, wobei eine Dicke jeder der mehreren dielektrischen Schichten 1 bis 3,5 Nanometer beträgt.
  5. Halbleitervorrichtung nach Anspruch 1 oder 2, ferner aufweisend: eine Finnenstruktur auf dem Substrat angrenzend an die Isolationsstruktur; und eine dielektrische Schicht zwischen der Finnenstrukturen und der Isolationsstruktur, wobei die dielektrische Schicht sowohl mit der Finnenstruktur als auch mit der Isolationsstruktur in Kontakt ist.
  6. Halbleiterstruktur nach Anspruch 5, wobei eine Dicke der dielektrischen Schicht 1 bis 3,5 Nanometern beträgt.
  7. Halbleiterstruktur nach einem der Ansprüche 3 bis 6, ferner aufweisend: ein inneres Abstandselement auf der dielektrischen Schicht und zwischen dem Transistor und der Isolationsstruktur.
  8. Halbleiterstruktur, aufweisend: ein Substrat; mehrere Finnenstrukturen, welche sich entlang einer ersten Richtung über dem Substrat erstrecken; mehrere Isolierstreifen mit niedrigem k, welche sich entlang der ersten Richtung über dem Substrat erstrecken und abwechselnd zwischen den mehreren Finnenstrukturen angeordnet sind; mehrere Isoliersegmenten mit hohem k angeordnet auf den mehreren Isolierstreifen mit niedrigem k; und mehrere Gatestrukturen, welche die mehreren Isolierstreifen mit niedrigem k und die mehreren Isoliersegmente mit hohem k umgeben.
  9. Halbleiterstruktur nach Anspruch 8, wobei eine obere Fläche der mehreren Isoliersegmente mit hohem k komplanar mit einer oberen Fläche der mehreren Gatestrukturen ist.
  10. Halbleiterstruktur nach Anspruch 8 oder 9, wobei die mehreren Gatestrukturen durch die mehreren Isolierstreifen mit niedrigem k und die mehreren Isoliersegmente mit hohem k getrennt sind.
  11. Halbleiterstruktur nach einem der Ansprüche 8 bis 10, ferner aufweisend: mehrere innere Abstandselemente zwischen einer der mehreren Finnenstrukturen und einem benachbarten der mehreren Isolierstreifen mit niedrigem k.
  12. Halbleiterstruktur nach einem der Ansprüche 8 bis 11, ferner aufweisend mehrere Nanodrähte über jeder der mehreren Finnenstrukturen.
  13. Halbleiterstruktur nach einem der Ansprüche 8 bis 12, wobei ein oder mehrere dielektrische Materialien zwischen den mehreren Finnenstrukturen und einem benachbarten der mehreren Isolierstreifen mit niedrigem k angeordnet sind.
  14. Halbleiterstruktur nach einem der Ansprüche 8 bis 13, wobei eine erste Finne der mehreren Finnenstrukturen zwischen einem ersten Isolierstreifen mit niedrigem k und einem zweiten Isolierstreifen mit niedrigem k der mehreren Isolierstreifen mit niedrigem k angeordnet ist, und ein erster Abstand zwischen der ersten Finne und dem ersten Isolierstreifen mit niedrigem k kleiner ist als ein zweiter Abstand zwischen der ersten Finne und dem zweiten Isolierstreifen mit niedrigem k.
  15. Verfahren zum Herstellen einer Halbleiterstruktur, umfassend: Bilden mehrerer Finnenstrukturen, welche sich entlang einer ersten Richtung über einem Substrat erstrecken; Bilden eines Isolierstreifens mit niedrigem k über dem Substrat, wobei sich der Isolierstreifen mit niedrigem k entlang der ersten Richtung und zwischen den mehreren Finnenstrukturen erstreckt; und Bilden eines Isolierstreifens mit hohem k auf der Oberseite des Isolierstreifens mit niedrigem k.
  16. Verfahren nach Anspruch 15, ferner umfassend: Entfernen eines Abschnitts des Isolierstreifens mit hohem k, um ein Isoliersegment mit hohem k auf der Oberseite des Isolierstreifens mit niedrigem k auszubilden.
  17. Verfahren nach Anspruch 16, wobei das Bilden des Isoliersegments mit hohem k umfasst: Entfernen eines Abschnitts des Isolierstreifens mit hohem k, wodurch mehrere Isolierabschnitte mit hohem k gebildet werden; Bilden einer Hartmaske, um mindestens einen der mehreren Isolierabschnitten mit hohem k teilweise zu bedecken; und Entfernen der freigelegten Abschnitte der Isolierabschnitte mit hohem k.
  18. Verfahren nach Anspruch 16 oder 17, ferner umfassend: vor der Bildung des Isoliersegments mit hohem k, Bilden einer Dummy-Gatestruktur auf dem Isolierstreifen mit hohem k, um den zweiten Abschnitt des Isolierstreifens mit hohem k zu bedecken; und Entfernen der Dummy-Gatestruktur nach der Bildung des Isoliersegments mit hohem k.
  19. Verfahren nach einem der Ansprüche 15 bis 18, ferner umfassend: vor der Bildung des Isolierstreifens mit niedrigem k, Bilden einer dielektrischen Schicht, die konform mit den mehreren Finnenstrukturen sind.
  20. Verfahren nach Anspruch 19, ferner umfassend: Bilden einer Dummy-Gatestruktur auf dem Isolierstreifen mit hohem k; Entfernen eines ersten Abschnitts der dielektrischen Schicht, der durch die Dummy-Gatestruktur freigelegt ist; Entfernen eines zweiten Abschnitts der dielektrischen Schicht, wodurch eine Vertiefung in der dielektrischen Schicht gebildet wird; und Bilden eines inneren Abstandselements durch Füllen der Vertiefung.
DE102019131389.9A 2019-02-20 2019-11-21 Halbleiterstruktur und herstellungsverfahren Active DE102019131389B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/280,470 US11164866B2 (en) 2019-02-20 2019-02-20 Semiconductor structure and method for manufacturing the same
US16/280,470 2019-02-20

Publications (2)

Publication Number Publication Date
DE102019131389A1 true DE102019131389A1 (de) 2020-08-20
DE102019131389B4 DE102019131389B4 (de) 2023-11-02

Family

ID=71843824

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019131389.9A Active DE102019131389B4 (de) 2019-02-20 2019-11-21 Halbleiterstruktur und herstellungsverfahren

Country Status (5)

Country Link
US (2) US11164866B2 (de)
KR (1) KR102339139B1 (de)
CN (1) CN111599809A (de)
DE (1) DE102019131389B4 (de)
TW (1) TWI731589B (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177258B2 (en) * 2020-02-22 2021-11-16 International Business Machines Corporation Stacked nanosheet CFET with gate all around structure
KR20210129904A (ko) * 2020-04-21 2021-10-29 삼성전자주식회사 반도체 장치
US11637195B2 (en) * 2020-11-02 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate patterning process including dielectric Fin formation
US20220301937A1 (en) * 2021-03-16 2022-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Edge fin trim process
KR20230090028A (ko) * 2021-12-14 2023-06-21 삼성전자주식회사 반도체 장치

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073869A (ja) 2008-09-18 2010-04-02 Toshiba Corp 半導体装置およびその製造方法
CN102117750B (zh) * 2009-12-30 2012-08-29 中国科学院微电子研究所 Mosfet结构及其制作方法
DE102011003232B4 (de) * 2011-01-27 2013-03-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren für Metallgateelektrodenstrukturen mit großem ε, die durch ein Austauschgateverfahren auf der Grundlage einer verbesserten Ebenheit von Platzhaltermaterialien hergestellt sind
US8609480B2 (en) * 2011-12-21 2013-12-17 Globalfoundries Inc. Methods of forming isolation structures on FinFET semiconductor devices
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US20130309856A1 (en) * 2012-05-15 2013-11-21 International Business Machines Corporation Etch resistant barrier for replacement gate integration
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US8872161B1 (en) 2013-08-26 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate circuit with nanowires
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9312388B2 (en) * 2014-05-01 2016-04-12 Globalfoundries Inc. Methods of forming epitaxial semiconductor material in trenches located above the source and drain regions of a semiconductor device
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9431395B2 (en) * 2014-07-01 2016-08-30 International Business Machines Corporation Protection of semiconductor-oxide-containing gate dielectric during replacement gate formation
US9443978B2 (en) 2014-07-14 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor device having gate-all-around transistor and method of manufacturing the same
CN105489651B (zh) * 2014-09-19 2019-02-01 中国科学院微电子研究所 半导体器件及其制造方法
US20160104673A1 (en) * 2014-10-09 2016-04-14 United Microelectronics Corp. Fin-shaped field-effect transistor with a germanium epitaxial cap and a method for fabricating the same
US9349866B2 (en) 2014-10-10 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9312186B1 (en) * 2014-11-04 2016-04-12 Taiwan Semiconductor Manufacturing Company Limited Method of forming horizontal gate all around structure
US9406568B2 (en) * 2014-11-21 2016-08-02 International Business Machines Corporation Semiconductor structure containing low-resistance source and drain contacts
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9576980B1 (en) * 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
US9472669B1 (en) * 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin FET device with epitaxial source/drain
KR102402761B1 (ko) * 2015-10-30 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9461044B1 (en) * 2015-11-30 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9711618B1 (en) * 2016-03-31 2017-07-18 International Business Machines Corporation Fabrication of vertical field effect transistor structure with controlled gate length
EP3244447A1 (de) * 2016-05-11 2017-11-15 IMEC vzw Verfahren zur herstellung einer gate-struktur und halbleiterbauelement
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9679985B1 (en) * 2016-06-20 2017-06-13 Globalfoundries Inc. Devices and methods of improving device performance through gate cut last process
TWI691076B (zh) * 2016-08-03 2020-04-11 聯華電子股份有限公司 半導體結構及其製作方法
US9728621B1 (en) * 2016-09-28 2017-08-08 International Business Machines Corporation iFinFET
WO2018101957A1 (en) 2016-12-02 2018-06-07 Intel Corporation Semiconductor device having fin-end stress-inducing features
KR20180076424A (ko) * 2016-12-27 2018-07-06 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10269621B2 (en) 2017-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
US10756174B2 (en) * 2017-04-26 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-stacked semiconductor nanowires and source/drain spacers
US10115825B1 (en) * 2017-04-28 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with asymmetric contact
US10510873B2 (en) 2017-06-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10211307B2 (en) 2017-07-18 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing inner spacers in a gate-all-around (GAA) FET through multi-layer spacer replacement
US10283503B2 (en) * 2017-07-31 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US10535654B2 (en) * 2017-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate with slanted sidewalls
KR102438374B1 (ko) * 2017-09-22 2022-08-30 삼성전자주식회사 반도체 장치
US10516032B2 (en) * 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10868127B2 (en) * 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and manufacturing method for the same
US10504798B2 (en) * 2018-02-15 2019-12-10 Globalfoundries Inc. Gate cut in replacement metal gate process
US10453824B1 (en) * 2018-05-08 2019-10-22 International Business Machines Corporation Structure and method to form nanosheet devices with bottom isolation
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
US11043424B2 (en) * 2018-07-31 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Increase the volume of epitaxy regions
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10672665B2 (en) * 2018-09-28 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor device structure and method for forming the same
US10700183B2 (en) * 2018-10-19 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10580701B1 (en) * 2018-10-23 2020-03-03 Globalfoundries Inc. Methods of making a self-aligned gate contact structure and source/drain metallization structures on integrated circuit products
US20200135873A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Device variation control of vertical transport fin field effect transistor devices by selective oxide deposition for shallow trench isolation formation

Also Published As

Publication number Publication date
TWI731589B (zh) 2021-06-21
KR102339139B1 (ko) 2021-12-16
TW202032719A (zh) 2020-09-01
KR20200102363A (ko) 2020-08-31
US20220052040A1 (en) 2022-02-17
US11164866B2 (en) 2021-11-02
US20200266192A1 (en) 2020-08-20
DE102019131389B4 (de) 2023-11-02
CN111599809A (zh) 2020-08-28

Similar Documents

Publication Publication Date Title
DE102019131389B4 (de) Halbleiterstruktur und herstellungsverfahren
DE102017114427B4 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
DE102016119017B4 (de) Verfahren zur Halbleitervorrichtungsherstellung mit verbesserter Source-Drain-Epitaxie
DE112013004911B4 (de) Verfahren und Struktur zum Bilden eines lokalisierten SOI-Finfet
DE112013001404B4 (de) Verfahren zum Verhindern eines Kurzschließens von benachbarten Einheiten
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102019126237A1 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE102014219912A1 (de) Verfahren zum Bilden von FinFET-Halbleitervorrichtungen unter Verwendung einer Austauschgatetechnik und die resultierenden Vorrichtungen
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE102016114869A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102018100297A1 (de) FinFET-Bauelemente mit eingebetteten Luftspalten und ihre Fertigung
DE102012111822B4 (de) Vorrichtung und Verfahren für Multi-Gate-Transistoren
DE112004002633T5 (de) Schmalkörper-Damaszener-Tri-Gate-FinFET mit gedünntem Körper
DE102017123047B4 (de) Herstellungsverfahren für FINFETs mit unterschiedlichen Finnenkanalhöhen
DE102019206553A1 (de) Halbleitervorrichtung mit verbesserter Gate-Source/Drain-Metallisierungsisolation
DE102018122810B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102019207381A1 (de) Unterschiedliche untere und obere Abstandshalter für einen Kontakt
DE112016001414B4 (de) Halbleiterstruktur und Prozess
DE102019210597A1 (de) Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung
DE102018124725A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit verbesserter epitaxialer Source/Drain-Abstandsregelung
DE102020110781A1 (de) Hybrid-sram-design mit nano-strukturen
DE102019121750A1 (de) Metallgatestrukturschneidverfahren
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102021113596A1 (de) Verfahren zum Schützen von Halbleitermaterialien im aktiven Gebiet einer Transistorvorrichtung und die resultierende Transistorvorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division