CN111599809A - 半导体结构及其制造方法 - Google Patents

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Abstract

本公开实施例提供半导体结构及半导体结构的制造方法。半导体结构包含基底、基底上的晶体管、和隔离结构。晶体管包含基底上的外延区，外延区具有第一侧边界和相对于第一侧边界的第二侧边界。外延区的第一侧边界顺应于隔离结构的侧壁。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体结构及其制造方法，特别涉及半导体结构的隔离结构及其制造方法。
背景技术
典型的半导体制造制程包含多个步骤。举例而言，微影是显着影响半导体结构的设计与后续制造制程的重要步骤。微影的基本原理与底片摄影相似。将光遮罩的图案通过高精准度的微影设备投影至晶圆表面上，晶圆表面上涂布一层光敏感的化学化合物，例如，光刻胶。由于复杂的制程和技术限制，需要保留用于进行微影的空间，因此制程限制局限了装置尺寸。
发明内容
本发明实施例提供半导体结构。此半导体结构包含基底、位于基底上的晶体管、以及隔离结构。晶体管包含位于基底上的外延区，其中外延区具有第一侧边界和相对于第一侧边界的第二侧边界，外延区的第一侧边界顺应于隔离结构的侧壁。
本发明实施例提供半导体结构。此半导体结构包含基底、沿着第一方向延伸于基底之上的多个鳍结构、沿着第一方向延伸于基底之上且交替设置于鳍结构之间的多个低介电常数隔离条状物、设置于低介电常数隔离条状物上的多个高介电常数隔离区段、以及围绕低介电常数隔离条状物和高介电常数隔离区段的多个栅极结构。
本发明实施例提供半导体结构的制造方法。此方法包含形成多个鳍结构沿着第一方向延伸于基底之上，形成低介电常数隔离条状物于基底之上，低介电常数隔离条状物沿着第一方向延伸于鳍结构之间，以及形成高介电常数隔离条状物于低介电常数隔离条状物的顶端上。
附图说明
通过以下的详细描述配合说明书附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)仅用于说明目的，并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1是根据本发明一些实施例的流程图，显示制造半导体结构的方法的各种步骤。
图2至图27是根据本发明一些实施例的示意图，显示半导体结构的形成方法的一或多个步骤。
图28至图30是根据本发明一些实施例的剖面示意图，沿着图27所示的线B1-B1’、C1-C1’和D1-D1’切割。
图31至图38是根据本发明一些实施例的示意图，显示半导体结构的形成方法的一或多个步骤。
图39至图41是根据本发明一些实施例的剖面示意图，沿着图38所示的线B2-B2’、C2-C2’和D2-D2’切割。
图42至图49是根据本发明一些实施例的示意图，显示半导体结构的形成方法的一或多个步骤。
图50至图51是根据本发明一些实施例的剖面示意图，沿着图49所示的线B3-B3’和C3-C3’切割。
图52至图55是根据本发明一些实施例的示意图，显示半导体结构的形成方法的一或多个步骤。
图56至图57是根据本发明一些实施例的剖面示意图，沿着图55所示的线B4-B4’和C4-C4’切割。
图58至图61是根据本发明一些实施例的示意图，显示半导体结构的形成方法的一或多个步骤。
图62至图63是根据本发明一些实施例的剖面示意图，沿着图61所示的线B5-B5’和C5-C5’切割。
图64至图65是根据本发明一些实施例的示意图，显示半导体结构的形成方法的一或多个步骤。
图66至图67是根据本发明一些实施例的剖面示意图，沿着图65所示的线B6-B6’和C6-C6’切割。
附图标记说明：
100：基底
100m：基底材料层
100a：鳍结构
F11：鳍结构
F12：鳍结构
F13：鳍结构
F14：鳍结构
1001：基底鳍片
100b：堆叠鳍片
1002：硅锗层
1002m：硅锗材料层
1003：硅层
1003m：硅材料层
1003’：纳米线
101：硬遮罩结构
1011：硬遮罩层
1012：硬遮罩层
1011m：硬遮罩材料层
1012m：硬遮罩材料层
102：介电结构
102a：间隔物
102’：间隔物
1021：第一介电层
1021a：第一间隔层
1021’：第一间隔层
1022：第二介电层
1022a：第二间隔层
1022’：第二间隔层
1023：第三介电层
1023a：第三间隔层
1023’：第三间隔层
103：低介电常数介电层
103a：低介电常数隔离条状物
103b：低介电常数隔离条状物
103’：低介电常数隔离条状物
104：高介电常数介电层
104a：高介电常数隔离条状物
104b：高介电常数隔离条状物
104’：高介电常数隔离条状物
104c：高介电常数隔离部分
104”：高介电常数隔离区段
105：衬层
105a：间隔物
105’：间隔物
106：氧化物层
106a：氧化物层
107：虚设堆叠结构
107’：虚设栅极结构
1071：多晶硅层
1072：硬遮罩结构
108：密封间隔物
108a：密封间隔物
108b：栅极间隔物
108’：剩余部分
1081：间隔部分
1082：间隔部分
109：内间隔物
111：源极/漏极结构
111a：源极/漏极结构
111b：源极/漏极结构
1111：第一侧边界
1112：第二侧边界
1113：顶边界
1114：底边界
1121：衬层
1122：介电层
113：图案化光遮罩层
114：栅极介电层
1141：低介电常数介电层
1142：高介电常数介电层
115：栅极电极
115’：栅极结构
116：硅化物
117：源极/漏极接触件
M10：方法
O11：步骤
O12：步骤
O13：步骤
R102：凹陷
R1002：凹陷
T11：沟槽
T12：沟槽
T13：沟槽
TS10：半导体结构
TS11：半导体结构
TS20：半导体结构
TS21：半导体结构
TS30：半导体结构
TS31：半导体结构
W101：堆叠结构
W11：宽度
W12：宽度
W13：宽度
W102：距离
W105：距离
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
此外，此处可能使用空间上的相对用语，例如“在……之下”、“在……下方”、“低于”、“在……上方”、“之上”、“上”和其他类似的用语可用于此，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含附图示出的方位外，也包含使用或操作中的装置的不同方位。当装置被转至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
尽管本文使用如“第一”、“第二”和“第三”的用语来描述各种不同的元件(element)、组件(component)、区域(region)、层(layer)、及/或区段(section)，这些元件、组件、区域、层、及/或区段不应受限于这些用语。这些用语仅用于区别某个组件、区域、层、及/或区段与另一个组件、区域、层、及/或区段。当本文中使用如“第一”、“第二”和“第三”的用语时，除非前后文有明确指出，否则这些用语并未暗指次序或顺序。
本文使用“大概(approximately)”、“大致、大抵(substantially)”及“大约(about)”的用语来描述和说明较小的变化。当这些用语与某事件或环境一起使用时，这些用语指的是，这个事件或环境精准发生的情况、以及这个事件或环境发生于非常接近的情况。举例而言，当这些用语与数值一起使用时，这些用语指的是，小于或等于该数值的±10％变化范围，例如，小于或等于±5％变化范围，小于或等于±4％变化范围，小于或等于±3％变化范围，小于或等于±2％变化范围，小于或等于±1％变化范围，小于或等于±0.5％变化范围，小于或等于±0.1％变化范围，或小于或等于±0.05％变化范围。举例而言，两个数值可视为“大致”相同或相等，如果这两个数值之间的差异少于或等于两者平均值的±10％，例如，少于或等于±5％，少于或等于±4％，少于或等于±3％，少于或等于±2％，少于或等于±1％，少于或等于±0.5％，少于或等于±0.1％围，或少于或等于±0.05％。举例而言，“大致”平行指的是，相对于0°的角度变化范围，此范围可少于或等于±5°，少于或等于±4°，少于或等于±3°，少于或等于±2°，少于或等于±1°，少于或等于±0.5°，少于或等于±0.1％°，或少于或等于±0.05°。举例而言，“大致”垂直指的是，相对于90°的角度变化范围，此范围可少于或等于±5°，少于或等于±4°，少于或等于±3°，少于或等于±2°，少于或等于±1°，少于或等于±0.5°，少于或等于±0.1％°，或少于或等于±0.05°。
可通过任何适合方法图案化栅极全环绕(gate all around，GAA)晶体管结构。举例而言，可使用一或多道微影制程图案化栅极全环绕晶体管结构，微影制程包含双图案(double patterning)或多图案(multi-patterning)制程。一般而言，双图案或多图案制程结合了微影与自对准(self-aligned)制程，其与直接的单微影制程所得到的图案相比，得以创造出更小的节距(pitch)的图案。举例而言，在一实施例中，形成牺牲层于基底之上，并使用微影制程将其图案化。使用自对准制程形成间隔物沿着图案化牺牲层。接着移除牺牲层，留下的间隔物之后用来图案化栅极全环绕结构。
图1是根据本发明一些实施例，显示制造半导体结构的方法M10的流程图。方法M10包含：步骤O11，形成多个鳍(fin)结构沿着第一方向延伸于基底之上；步骤O12，形成低介电常数(low-k)隔离条状物(strip)于基底之上，低介电常数隔离条状物沿着第一方向延伸且介于这些鳍结构之间；以及步骤O13，形成高介电常数(high-k)隔离条状物于低介电常数隔离条状物的顶端上。
为了进一步说明本公开的观点，以下提供了各种实施例。然而，这并非意图去限制本公开于特定实施例。此外，可以结合或调整不同实施例中所描述的条件和参数，以形成不同组合的实施例，只要所使用的参数或条件不冲突。为了便于说明，在不同的实施例中重复使用具有相似或相同功能的元件符号，但这样的重复并非意图限制本公开于特定实施例。
图2至图30是本发明一些实施例的示意图，说明根据方法M10来制造栅极全环绕晶体管结构TS10的一或多个步骤。
请参考图2至图3，根据步骤O11和本发明一些实施例，形成多个鳍结构100a于基底100之上。如图3所示，每一个鳍结构100a包含基底鳍片1001、堆叠鳍片100b、以及硬遮罩结构101。堆叠鳍片100b包含多个硅锗(SiGe)层1002和多个硅(Si)层1003，他们交替设置在基底100之上的基底鳍片1001上。在一些实施例中，硬遮罩结构101包含按序设置于每一个堆叠鳍片100b的顶端上的硬遮罩层1011和硬遮罩层1012。基底100平行于X-Y平面延伸，而鳍结构100a在Z方向上突出于基底100之上。
根据本发明一些实施例，形成图3所示的结构可通过移除如图2所示的堆叠结构W101的一部分而得到。请往前参考图2，接收或提供基底材料层100m，并在基底材料层100m上交替形成多个硅锗材料层1002m和多个硅材料层1003m。接着形成硬遮罩材料层1011m和1012m于硅锗材料层1002m和硅材料层1003m之上。通过例如一或多道蚀刻步骤，从硬遮罩材料层1012m的顶端，移除部分的堆叠结构W101至基底材料层100m，以形成如图3所示的鳍结构100a于基底100之上。
为了说明目的，图3显示四个鳍结构100a(各别标示为F11、F12、F13、F14)，但并非限制本发明。应注意的是，形成于鳍结构F11与F12之间的沟槽T11的宽度W11大于形成于鳍结构F12与F13之间的沟槽T12的宽度W12，并且宽度W11大致等于形成于鳍结构F13与F14之间的沟槽T13的宽度W13。在一些实施例中，这四个鳍结构F11、F12、F13和F14作为一个单元重复排列于基底100之上，并且形成于鳍结构F14与相邻鳍结构F11之间的沟槽具有与宽度W12大致相同的宽度。
请参考图4，依序形成介电结构102和低介电常数(low-k)介电层103于鳍结构100a和基底100之上。在如图4所示的一些实施例中，介电结构102是单一氧化物层(例如，氧化硅)。的一些实施例中，介电结构102包含多个介电层。在一些实施例中，通过顺应(conformal)沉积形成介电结构102，并且此氧化物层的轮廓顺应于鳍结构100a的轮廓。在一些实施例中，介电结构102具有大于3.5纳米(nm)的厚度。在一些实施例中，由于鳍结构F12与F13之间的沟槽T12的宽度W12较小，低介电常数介电层103完全填充介电结构102之上的沟槽T12。在一些实施例中，由于沟槽T11和T13的宽度W11和W13较大，低介电常数介电层103顺应于鳍结构100a，而没有完全填充沟槽T11和沟槽T13。在一些实施例中，低介电常数介电层103具有小于7的介电常数(k)。在一些实施例中，低介电常数介电层103包含氮化硅碳(silion carbon nitride，SiCN)、掺杂碳的氧化硅(carbon-doped silicon oxide，SiOC)、氮碳氧化硅(silicon oxycarbonitride，SiOCN)、及其他适合材料中的一或多个。
请参考图5，根据本发明一些实施例，移除部分的低介电常数介电层103，以在沟槽T12中形成多个低介电常数隔离条状物103a于基底100之上。在一些实施例中，将低介电常数介电层103顺应于鳍结构100a而未完全填充鳍结构100a之间的沟槽T11和T13的部分移除。在一些实施例中，也将低介电常数介电层103在鳍结构100a的顶端上和高于堆叠鳍片100b的部分移除。在一些实施例中，低介电常数隔离条状物103a沿着X方向延伸于鳍结构F12与F13之间。在一些实施例中，低介电常数隔离条状物103a也设置于相邻的鳍结构F14与F11之间。
请参考图6，根据本发明一些实施例，可选择地(optionally)移除一部分的介电结构102，以形成多个间隔物102a于基底100之上。请参考图6，移除介电结构102从低介电常数隔离条状物103a暴露出来的部分。在一些实施例中，每一个间隔物102a介于一个低介电常数隔离条状物103a与相邻的鳍结构100a之间。在一些实施例中，暴露出硬遮罩结构101，并且堆叠鳍片100b保持着被间隔物102a和低介电常数隔离条状物103a覆盖。在一些实施例中，若介电结构102的材料与后续制程中形成的衬层105的材料相同，可省略图6所示的步骤。
请参考图7，根据本发明一些实施例，形成高介电常数(high-k)介电层104于鳍结构100a和基底100之上。在一些实施例中，通过顺应沉积，形成高介电常数介电层104。在一些实施例中，高介电常数介电层104顺应于鳍结构F14和F11以及沟槽T11和T13而没有完全填充沟槽T11和T13，由于沟槽T11和T13的宽度W11和W13较大。在一些实施例中，高介电常数介电层104完全填充于鳍结构F12与F13之间低介电常数隔离条状物103a和间隔物102a的顶端上的空间。在一些实施例中，高介电常数介电层104具有大于7的介电常数。在一些实施例中，高介电常数介电层104包含下列材料中的一或多者，二氧化锆(ZrO2)；氧化铪(HfO2)；氧化铝(Al2O3)；氧化钇(Y2O3)；氧化镧(La2O3)；ZrO2、HfO2、Al2O3、Y2O3、La2O3中的一或多者的硅酸盐；以及ZrO2、HfO2、Al2O3、Y2O3、La2O3中的一或多者的铝酸盐。发明所属技术领域已知的其他高介电常数介电材料也可用于本发明实施例，例如包含具有大于7的介电常数值的二元或三元氧化物。
请参考图8，根据方法M10的步骤O13和本发明一些实施例，移除部分的高介电常数介电层104以形成多个高介电常数隔离条状物104a于低介电常数隔离条状物103a的顶端上。在一些实施例中，暴露出鳍结构100a的顶端。在一些实施例中，移除高介电常数介电层104在沟槽T11和T13的部分。在一些实施例中，将高介电常数介电层104顺应于鳍结构100a而没有完全填充鳍结构100a之间的沟槽T11和T13的部分移除。在一些实施例中，高介电常数隔离条状物104a沿着X方向延伸于鳍结构F12与F13之间。在一些实施例中，高介电常数隔离条状物104a沿着X方向延伸于鳍结构F14与F11之间。在一些实施例中，高介电常数隔离条状物104a的顶端与相邻鳍结构100a的顶端大致共平面。
请参考图9至图10，根据本发明一些实施例，依序形成多个间隔物105a、多个低介电常数隔离条状物103b和多个高介电常数隔离条状物104b于基底100之上。在一些实施例中，顺应性地形成衬层105于基底100之上且于沟槽T11和T13中。在一些实施例中，低介电常数隔离条状物103b填入部分的衬层105之间的沟槽T11和T13中。在一些实施例中，这些高介电常数隔离条状物104b各自位于这些低介电常数隔离条状物103b的顶端上。在一些实施例中，形成低介电常数隔离条状物103b和高介电常数隔离条状物104b相似于形成低介电常数隔离条状物103a和高介电常数隔离条状物104a。为了便于说明，这些低介电常数隔离条状物103a与低介电常数隔离条状物103b共同标示为多个低介电常数隔离条状物103’，而这些高介电常数隔离条状物104a与高介电常数隔离条状物104b共同标示为多个低介电常数隔离条状物104’。
请参考图10，根据本发明一些实施例，可选择地进行研磨步骤，例如化学机械研磨(chemical mechanical polishing，CMP)步骤，以平坦化高介电常数隔离条状物104’和鳍结构100a的顶端。多个间隔物105a形成于低介电常数隔离条状物103b与相邻鳍结构100a之间。在一些实施例中，间隔物105a的顶端与鳍结构100a的顶端和高介电常数隔离条状物104’的顶端大致共平面。应注意的是，因为衬层105的厚度大于介电结构102的厚度，所以低介电常数隔离条状物103b与鳍结构100a之间的距离W105大于低介电常数隔离条状物103a与鳍结构100a之间的距离W102。
请参考图11，根据本发明一些实施例，移除部分的间隔物105a和硬遮罩层1012。在一些实施例中，从间隔物105a的顶端，移除间隔物层105a高于基底鳍片1001的部分，以形成间隔物105’，并且暴露出堆叠鳍片100b。
请参考图12，根据本发明一些实施例，顺应性地形成氧化物层106于基底100之上。在一些实施例中，氧化物层106的轮廓顺应于间隔物105’，堆叠鳍片100b、低介电常数隔离条状物103’、以及高介电常数隔离条状物104’的轮廓。
请参考图13，根据本发明一些实施例，形成虚设堆叠结构107于基底100之上，虚设堆叠结构107沿着Y方向延伸且横跨于鳍结构100a之上。在一些实施例中，虚设堆叠结构107包含多晶硅层1071和硬遮罩结构1072。在一些实施例中，硬遮罩结构1072是多层结构。在一些实施例中，通过毯覆(blanket)沉积，形成多晶硅材料层和硬遮罩材料层于基底100之上，并且移除部分的多晶硅材料层和硬遮罩材料层，以形成多晶硅层1071和硬遮罩结构1072。在一些实施例中，在移除多晶硅材料层和硬遮罩材料层期间，也移除氧化物层106通过虚设堆叠结构107暴露出来的部分，以形成被虚设堆叠结构107覆盖的氧化物层106a。
请参考图14，根据本发明一些实施例，顺应性地沉积密封间隔物108于基底100之上。在一些实施例中，密封间隔物108是多层结构(未显示于图14)。密封间隔物108垂直地覆盖虚设堆叠结构107的部分成为栅极间隔物108b，并与虚设堆叠结构107一起示出为虚设栅极结构107’的一部分。密封间隔物108延伸出栅极间隔物，且覆盖高介电常数隔离条状物104’、低介电常数隔离条状物103’、鳍结构100a、以及间隔物105’的部分标示为密封间隔物108a
请参考图15，根据本发明一些实施例，进行源极/漏极(source/drain，S/D)蚀刻步骤，移除堆叠鳍片100b从虚设栅极结构107’暴露出来的部分。在一些实施例中，通过源极/漏极蚀刻步骤，也将部分的密封间隔物108a和高介电常数隔离条状物104’从虚设栅极结构107’暴露出来的部分移除。高介电常数隔离条状物104’在虚设栅极结构107’下方的部分留在原处，并标示为多个高介电常数隔离部分104c。
请参考图14至图15，密封间隔物108可以是单层或多层结构。举例而言，当密封间隔物108是多层结构时，每一个密封间隔物108a的剩余部分108’，在源极/漏极蚀刻步骤之后，包含间隔部分1081和间隔部分1082。在一些实施例中，剩余部分108’位于基底鳍片1001与低介电常数隔离条状物103b之间的间隔物105’上。在一些实施例中，剩余部分108’用于在后续制程中控制外延源极/漏极结构的尺寸。在一些实施例中，堆叠鳍片100b和高介电常数隔离部分104c与虚设栅极结构107’的暴露出来的侧壁大致共平面。
请参考图16，根据本发明一些实施例，进行推入(push-in)步骤，以部分移除硅锗层1002和间隔物102a。在一些实施例中，推入步骤包含一或多道湿蚀刻步骤。在一些实施例中，通过湿蚀刻步骤，形成多个凹陷R1002于硅层1003之间的硅锗层1002中。在一些实施例中，通过其他的湿蚀刻步骤，形成凹陷R102于堆叠鳍片100b与相邻低介电常数隔离条状物103a之间的间隔物102a中。
请参考图17，根据本发明一些实施例，进行内间隔物沉积，以形成内间隔物109填充凹陷R1002和凹陷R102。在一些实施例中，内间隔物109包含低介电常数材料。在一些实施例中，内间隔物109介于硅层1003之间，且介于硅层1003与低介电常数隔离条状物103’之间。在一些实施例中，内间隔物沉积包含顺应性沉积，并且朝向凹陷R1002和R102中心形成内间隔物109于凹陷R1002和R102中，并内衬于硅层1003、低介电常数隔离条状物103a、间隔物102a、以及高介电常数隔离条状物104a。从边缘至中心密封凹陷R1002和R102。在一些实施例中，进行蚀刻步骤移除内间隔物109在凹陷R1002和R102之外的部分。
请参考图18，根据本发明一些实施例，对基底鳍片1001进行外延成长，以形成源极/漏极结构111。在一些实施例中，源极/漏极结构111包含不同类型的晶体管的源极/漏极结构111a和源极/漏极结构111b。每一个源极/漏极结构111具有第一侧边界1111和相对于第一侧边界1111的第二侧边界1112，在一些实施例中，源极/漏极结构111沿着相邻的一个低介电常数隔离条状物103’(即，相邻的低介电常数隔离条状物103a)的侧壁外延成长，并顺应于且受限于此侧壁。在一些实施例中，源极/漏极结构111沿着密封间隔物108a的剩余部分108’外延成长，并且由于刻面化(faceting)自由地延伸至相邻的低介电常数隔离条状物103’(即，相邻的低介电常数隔离条状物103b)。在一些实施例中，第二侧边界1112与低介电常数隔离条状物103b部分隔开，并与其部分接触。
由于鳍结构100a与两个相邻的低介电常数隔离条状物103’(即，低介电常数隔离条状物103a和103b)距离之间的差异(例如，距离W105和距离W102之间的差异)，成长源极/漏极结构111受到限制，特别是在源极/漏极结构111靠近低介电常数隔离条状物103a的一侧。
请参考图19，根据本发明一些实施例，形成衬层1121和介电层1122于基底100之上。顺应性地形成衬层1121于源极/漏极结构111、低介电常数隔离条状物103’、以及虚设栅极结构107’之上。通过毯覆沉积形成介电层1122，介电层1122填充基底100之上的虚设栅极结构107之间的空间。进行平坦化步骤，以移除硬遮罩结构101，并暴露出虚设栅极结构107’的多晶硅层1071。
请参考图20，根据本发明一些实施例，部分移除虚设栅极结构107’的多晶硅层1071，以暴露出高介电常数隔离部分104c，之后形成图案化光遮罩层113覆盖一部分的高介电常数隔离部分104c。在一些实施例中，移除多晶硅层1071高于高介电常数隔离部分104c的部分。图21显示图20的结构沿着线A1-A1’于栅极区垂直切割的剖面示意图(即，沿着Y轴切割的剖面示意图，本文称为Y-cut剖面示意图)。在一些实施例中，一部分的图案化光遮罩层113覆盖虚设栅极结构107’的顶端，并在多晶硅层1071被移除的部分处，填充栅极间隔物108b之间的空间。
图22至图26是根据形成栅极结构的一或多个后续步骤，显示沿着图20的线A1-A1’的Y-cut剖面示意图。
请参考图22，移除高介电常数隔离部分104c从图案化光遮罩层113暴露出来的部分，并形成多个高介电常数隔离区段(segment)104”。这些高介电常数隔离区段104”形成于低介电常数隔离条状物103’的顶端，这个位置是设计将晶体管的栅极结构隔开之处。
请参考图23至图24，移除图案化光遮罩层113、剩余的多晶硅层1071、以及硬遮罩层1011。接着，通过移除硅锗层1002于栅极区的暴露出来的部分，进行纳米线释放(nanowire release)步骤，如图24所示。之后，进行介电移除步骤移除一部分的间隔物102a，以完全地于栅极区暴露出硅层1003，如图25所示。在后续描述中，释放的硅层1003称为纳米线1003’。在一些实施例中，将间隔物102a高于基底鳍片1001的部分(或水平相邻于堆叠鳍片100b)的部分移除，以形成多个间隔物102’。在一些实施例中，通过介电移除步骤，减少纳米线1003’的尺寸。在如图25所示的一些实施例中，其中介电层102是单一氧化物层，介电移除步骤包含氧化物湿蚀刻制程。
请参考图26，顺应性地形成栅极介电层114于基底100之上。栅极介电层114围绕纳米线1003’，并顺应于暴露出来的低介电常数隔离条状物103’、高介电常数隔离区段104”、以及间隔物102’和105’。在一些实施例中，栅极介电层114包含低介电常数介电层1141和高介电常数介电层1142。在一些实施例中，依序形成低介电常数介电层1141和高介电常数介电层1142。在一些实施例中，形成低介电常数介电层1141仅围绕纳米线1003’，并且形成高介电常数介电层1142于围绕纳米线1003’的低介电常数介电层1141上，且于暴露出来的低介电常数隔离条状物103’、高介电常数隔离区段104”、以及间隔物102’和105’之上。在一些实施例中，低介电常数介电层1141仅覆盖晶体管的通道区。在图26所示的一些实施例中，在形成栅极介电层114之后，纳米线1003’与低介电常数隔离条状物103’隔开一个空间(特别是与低介电常数隔离条状物103a隔开)，此空间大到足以形成栅极电极于其中。
请参考图27，形成多个栅极电极115，在形成栅极电极115之后进行平坦化步骤，并且在平坦化步骤之前或之后形成硅化物(silicide)116和源极/漏极接触件(S/D contact)117于源极/漏极结构111上。形成半导体结构TS10，如图27至图30所示，其中图28至图30分别是图27沿着线B1-B1’(Y方向切割栅极结构)、沿着线C1-C1’(Y方向切割源极/漏极结构)、以及沿着线D1-D1’(Y方向切割于栅极结构与源极/漏极结构之间)的Y-cut剖面示意图。
如图27和图28所示，形成多个栅极电极115于基底100之上，并且形成多个栅极结构115’，其包含栅极介电层114和栅极电极115。在一些实施例中，栅极结构115’围绕纳米线1003’，并且介于低介电常数隔离条状物103’之间且介于高介电常数隔离区段104”之间。在一些实施例中，一些栅极结构115’围绕且覆盖一或多个低介电常数隔离条状物103’的顶端。在一些实施例中，栅极结构115’被堆叠的低介电常数隔离条状物103’和高介电常数隔离区段104”隔开。在一些实施例中，高介电常数隔离区段104”的顶端与栅极结构115’的顶端共平面。
位于低介电常数隔离条状物103’顶端上的高介电常数隔离区段104”作用为隔离栅极结构115’。形成高介电常数隔离区段104”取代传统制造中的切割栅极(cutting gate)步骤。传统制造的切割栅极步骤是通过微影进行，而需要在不同的栅极结构之间保留空间。更具体来说，基于保留用于微影制程的空间的目的，限制了不同晶体管的纳米线之间的距离，或限制了纳米线与相邻隔离结构之间的距离。位于芯片上的成组晶体管的晶胞，其尺寸因而受到限制。相较于切割栅极步骤中微影所需要的空间，本发明实施例的高介电常数隔离区段104”需要较少的空间。高介电常数隔离区段104”的应用能提供栅极结构之间有较短的距离，因此成组晶体管晶胞的尺寸得以降低，或者在固定晶胞尺寸的情况下，晶胞的主动区域(或纳米线的长度)得以增加而提升装置速度。
如图29所示，在平坦化步骤之前或之后，形成硅化物116和源极/漏极接触件117于每一个源极/漏极结构111上。在一些实施例中，在介电层1122中形成用于源极/漏极接触件117的接触凹陷，接触凹陷的形成将源极/漏极结构111的顶部移除。在如图29所示的一些实施例中，每一个源极/漏极结构111(例如，源极/漏极结构111a或源极/漏极结构111b)具有与低介电常数隔离条状物103a接触的第一侧边界1111、与低介电常数隔离条状物103b接触的第二侧边界1112、顶边界1113、以及底边界1114。前述的这些边界所包围的区域在沿着图27线C1-C1’获取的剖面，具有半钻石形(half-diamond)形状。形成硅化物116于源极/漏极结构111的顶端，并且第一侧边界1111和第二侧边界1112各自连接源极/漏极结构111的顶边界1113和底边界1114。源极/漏极结构111的底边界1114接触基底鳍片1001，而顶边界1113接触硅化物116。在一些实施例中，第一侧边界1111完全顺应于低介电常数隔离条状物103a的侧壁。在一些实施例中，第一侧边界1111是大致平坦的表面，且与低介电常数隔离条状物103a共平面。在一些实施例中，第二侧边界1112是凸形表面。在一些实施例中，仅部分的第二侧边界接触低介电常数隔离条状物103b的侧壁。
如图30所示，内间隔物109不仅形成于纳米线1003’之间，还形成于间隔物102’之上介于纳米线1003’与低介电常数隔离条状物103’的低介电常数隔离条状物103a之间。由于毛细现象(capillary phenomenon)，侧蚀刻(side-etching)效应经常发生在目标层具有在特定范围内的厚度的时候。然而，在形成纳米线1003’期间，避免损伤源极/漏极结构111是必须的。形成于栅极结构115’与源极/漏极结构111之间的内间隔物109，其作用为在图24所示的纳米线释放步骤期间和图25所示的介电移除步骤期间，防止侧蚀刻损伤。特别的是，内间隔物109形成于间隔物102’之上介于纳米线1003’与低介电常数隔离条状物103’之间的部分可防止侧蚀刻效应，并且可以降低纳米线1003’与相邻隔离结构(即，低介电常数隔离条状物103’的低介电常数隔离条状物103a)之间的距离，而不会损伤源极/漏极结构111。因此，半导体结构TS10的尺寸也得以降低。
通过将高介电常数隔离区段的形成整合至栅极全环绕制造制程，本发明实施例提供切割栅极的方法。在前述实施例中，内间隔物109的应用防止了因降低相邻栅极结构115’之间的距离所导致的源极/漏极结构111的侧蚀刻损伤。
前面所描述的高介电常数隔离区段104”和内间隔结构的相似概念也可应用于鳍式场效晶体管(FinFET)。图31至图38是根据本发明一些实施例，显示当方法10应用于鳍式场效晶体管时的一或多个步骤。形成半导体结构TS11，如图38至图41所示，其中图39至图41分别是沿着图38的线B2-B2’、线C2-C2’、以及线D2-D2’的Y-cut剖面示意图。
请参考图31，形成多个鳍结构100a于基底100之上。在一些实施例中，每一个鳍结构100a包含在基底鳍片1001顶端上的硬遮罩结构101。形成多个沟槽T11、T12和T13于鳍结构F11、F12、F13和F14之间。在一些实施例中，沟槽T11的宽度W11与沟槽T13的宽度W13大致相同，宽度W11大于沟槽T12的宽度W12。图31所示的实施例与图3所示的实施例相似，但没有堆叠鳍片100b。
对图31的结构进行根据图4至图15的步骤，以形成图32所示的结构。形成多个虚设栅极结构107’、低介电常数隔离条状物103’顶端上的高介电常数隔离部分104c、密封间隔物108a的剩余部分108’、以及间隔物102a和105’。在一些实施例中，间隔物105’设置于基底100上方的鳍结构100a之间，并停止于设计将成长源极/漏极结构111的高度上。在图32的实施例中，与图15所示的实施例相比之下，进行源极/漏极蚀刻步骤移除鳍结构100a的部分的基底鳍片1001，并且移除间隔物102a高于间隔物105’从虚设栅极结构107’暴露出来的部分。
请参考图33，在相似于形成图16的结构的步骤中，进行推入步骤以部分移除间隔物102a，并且形成多个凹陷R102于基底鳍片1001与相邻的低介电常数隔离条状物103a之间。硅锗层1002未形成于鳍式场效晶体管中，因此在鳍式场效晶体管的实施例中，仅形成凹陷R102，而没有硅锗层1002的凹陷R1002。
请参考图34，在相似于形成图17的结构的步骤中，进行内间隔物沉积，以形成多个内间隔物109填充凹陷R102。在基底鳍片1001与相邻的低介电常数隔离条状物103a之间形成内间隔物109于间隔物102a之上。在一些实施例中，进行蚀刻步骤移除内间隔物109在凹陷R102之外的部分。
请参考图35和图36，进行相似于形成图20的结构的步骤。图36是图35沿着线A2-A2’于栅极区的Y-cut剖面示意图。部分移除多晶硅层1071，并且接着形成图案化光遮罩层113于虚设栅极结构107’之上，以覆盖一部分的高介电常数隔离部分104c。在一些实施例中，一部分的图案化光遮罩层113覆盖虚设栅极结构107’的顶端，并在多晶硅层1071被移除的部分处，填充栅极间隔物108b之间的空间。
请参考图37，进行根据图22至图23的步骤，并且在移除多晶硅层1071之后形成间隔物102’。在一些实施例中，间隔物102’与间隔物102a相似。在一些实施例中，通过多晶硅层1071的移除步骤，同时些许移除间隔物102a顶部的少部分，从而形成间隔物102’，其与间隔物102a大致相同。接着，对图37的结构进行根据图25至图27的步骤，如图38所示。形成多个栅极结构115’，在形成栅极电极115之后进行平坦化步骤，并且在平坦化步骤之前或之后形成硅化物116和源极/漏极接触件117于源极/漏极结构上。在一些实施例中，与半导体结构TS10相比之下，没有进行纳米线释放步骤，并且栅极结构115’完全填充鳍结构100a的基底鳍片1001与低介电常数隔离条状物103a之间的空间。
图39、图40和图41分别是图38沿着线B2-B2’(Y方向切割栅极结构)、沿着线C2-C2’(Y方向切割源极/漏极结构)、以及沿着线D2-D2’(Y方向切割于栅极结构与源极/漏极结构之间)的Y-cut剖面示意图。在鳍式场效晶体管这样的实施例中，省略纳米线释放步骤，顺应性地形成栅极介电层114于基底鳍片1001、低介电常数隔离条状物103’、以及高介电常数隔离区段104”上(形成栅极介电层114于图37的中间结构上)。在一些实施例中，介于栅极电极115与图37所示的中间结构之间的栅极介电层114包含覆盖基底鳍片1001(或晶体管的通道区)的低介电常数介电层1141、以及在低介电常数介电层1141之上的高介电常数介电层1142。此外，仅在鳍结构100a的基底鳍片1001与低介电常数隔离条状物103a之间形成内间隔物109于凹陷R102中。
与半导体结构TS10的说明相似，位于低介电常数隔离条状物103’的顶端上的高介电常数隔离区段104”作用为隔离栅极结构115’。高介电常数隔离区段104”的应用能提供栅极结构之间有较短的距离，因此成组晶体管晶胞的尺寸得以降低，或者在固定晶胞尺寸的情况下，晶胞的主动区域(或纳米线的长度)得以增加而提升装置速度。形成于栅极结构115’与源极/漏极结构111之间的内间隔物109(见图17)作用为在图24和图25所示的介电移除步骤，防止源极漏极结构111的侧蚀刻效应或侧向侵蚀。当间隔物102’的厚度具有一定程度的尺寸，使用于移除介电质的蚀刻剂由于毛细现象从栅极区侧向到达源极/漏极结构的时候，形成内间隔物109防止这样的侧向侵蚀发生。
高介电常数隔离区段104”来切割栅极结构的相似观点用于后续实施例。然而，在后续的实施例中，通过应用毛细现象防止侧蚀刻效应，而不是形成内间隔物109于晶体管的通道(纳米线1003’或基底鳍片1001)与隔离结构(低介电常数隔离条状物103a)之间。
请参考图42，根据本发明一些实施例，进行与图2至图4相关的步骤。然而，在图42所示的实施例中，形成介电结构102，介电结构102仅包含单一介电层，其厚度范围在1.5纳米至3.5纳米。在一些实施例中，此单一介电层是氧化物层。
请参考图43至图45，进行与图5和图7至图9相关的步骤。如前所述，移除部分的介电结构102的这些步骤是可选的。在一些实施例中，介电结构102与衬层105的材料和形成方法是相似或相同的，并且省略与图6相关的步骤。形成低介电常数隔离条状物103’和高介电常数隔离条状物104’。
请参考图46，进行与图10至图11相关的步骤。此外，由于介电结构102与衬层105相似或相同，在移除一部分的间隔物105a的步骤中，移除一部分的介电结构102，以形成间隔物102a和间隔物105’。在一些实施例中，与图11所示的实施例相比之下，间隔物102a也形成于间隔物105’和鳍结构100a之间。在一些实施例中，间隔物102a与间隔物105’之间没有明显的界面。在一些实施例中，在移除一部分的间隔物105a的步骤期间，也移除一部分的低介电常数隔离条状物103b，并且低介电常数隔离条状物103b通过间隔物105’暴露出来的厚度小于低介电常数隔离条状物103b介于间隔物105’之间的厚度。然而，在其他实施例中，未移除此部分的低介电常数隔离条状物103b；并且这取决于用于移除一部分的间隔物105a的步骤中所使用的技术及/或蚀刻剂。
请参考图47，对图46的结构进行与图12至图20相关的步骤，但减去任何对间隔物102a所进行的推入步骤。形成图案化光遮罩层113于虚设栅极结构107’和介电层1122之上，以覆盖一部分的高介电常数隔离部分104c。应注意的是，仍于纳米线1003'之间形成内间隔物109于凹陷R1002中，以防止在后续步骤中的侧蚀刻损伤。然而，内间隔物109在凹陷R102中的部分并非必要的。介电结构102的厚度太小以至于蚀刻剂无法进入。后文将详细描述。
图48是图47所示的结构在进行与图23至图26相关的步骤之后，沿着线A3-A3’于栅极区的Y-cut剖面示意图。间隔物102’由间隔物102a形成，并且形成栅极介电层114围绕多个纳米线1003’且形成于低介电常数隔离条状物103’和高介电常数隔离部分104c上。然而，在此实施例中，由于介电结构102减少的厚度，栅极介电层114完全填入纳米线1003’与相邻的低介电常数隔离条状物103a之间的空间。围绕纳米线1003’的栅极介电层114也接触相邻的低介电常数隔离条状物103a。在一些实施例中，栅极介电层114是多层结构，其包含至少一层低介电常数材料和至少一层高介电常数材料。
请参考图49至图51，对图47的结构进行与图27相关的步骤，以形成半导体结构TS20。图50和图51分别是图49沿着线B3-B3’(切割栅极结构)和沿着线C3-C3’(切割源极/漏极结构)的Y-cut剖面示意图。因为低介电常数隔离条状物103a与纳米线1003’之间的距离W102(其大致等于介电结构102的厚度)较小，形成于低介电常数隔离条状物103a上的栅极电极115无法填充低介电常数隔离条状物103a与纳米线1003’之间的空间。如图50所示，半导体结构TS20包含栅极环绕晶体管(三栅极(tri-gate)的栅极全环绕晶体管)，但不是完整的栅极全环绕晶体管。
如前所述，位于低介电常数隔离条状物103’的顶端上的高介电常数隔离区段104”作用为隔离栅极结构115’。高介电常数隔离区段104”的应用能提供栅极结构之间有较短的距离，因此成组晶体管晶胞的尺寸得以降低，或者在固定晶胞尺寸的情况下，晶胞的主动区域(或纳米线的长度)得以增加而提升装置速度。此外，形成介电结构102的厚度范围在1.5至3.5纳米，以防止侧蚀刻效应。当间隔物102’的厚度具有一定程度的尺寸，使用于移除介电质的蚀刻剂因为介电质与蚀刻剂之间的高表面张力，而无法到从栅极区达源极/漏极结构的时候，不需要内间隔物109在凹陷R102(前面图16所提到)中的部分来防止这样的侧蚀刻效应发生。
前面所描述的高介电常数隔离区段104”和薄介电结构102的相似概念也可应用于鳍式场效晶体管(FinFET)。图52至图55是根据本发明一些实施例，显示当方法10应用于鳍式场效晶体管时的一或多个步骤。形成半导体结构TS21，如图55至图57所示，其中图56至图57分别是沿着图55所示的线B4-B4’和线C4-C4’的Y-cut剖面示意图。
请参考图52，根据本发明一些实施例，具有厚度范围1.5至3.5纳米的介电结构102应用于与图31所示结构相似的多个鳍结构100a。形成低介电常数介电层103于介电结构102上。形成多个沟槽T11、T12和T13于鳍结构F11、F12、F13与F14之间。在一些实施例中，沟槽T11的宽度W11与沟槽T13的宽度W13大致相同，并且宽度W11大于沟槽T12的宽度W12。
请参考图53，对图52的结构进行与图43至图47相关的步骤。形成图案化光遮罩层113于虚设栅极结构107’和介电层1122之上，以覆盖一部分的高介电常数隔离部分104c。应注意的是，在纳米线1003’之间形成内间隔物109(未显示)于凹陷R1002中，以防止后续步骤期间的侧蚀刻损伤。
请参考图54，对图53的结构进行与图36至图37相关的步骤。图54显示图53沿着线A4-A4’于栅极区的Y-cut剖面示意图。间隔物102’留在低介电常数隔离条状物103a与基底鳍片1001之间。
请参考图55至图57，对图53的结构进行与图47相关的步骤，以形成具有鳍式场效晶体管的半导体结构TS21，如图55所示。图56和图57分别是图55沿着线B4-B4’(切割栅极结构)和沿着线C4-C4’(切割源极/漏极结构)的Y-cut剖面示意图。间隔物102’的厚度太小，以至于无法形成栅极结构于基底鳍片1001与低介电常数隔离条状物103a之间，即便进行介电移除步骤释放基底鳍片1001与低介电常数隔离条状物103a之间空间，并且间隔物102’留在低介电常数隔离条状物103a与基底鳍片1001之间。栅极电极115仅覆盖基底鳍片1001顶端和一侧边，如图55所示。图57显示半导体结构TS21的源极/漏极结构的剖面示意图，其相似于图51显示半导体结构TS20的源极/漏极结构的Y-cut剖面示意图。
为了改善晶体管TS20，在本发明一些实施例中，介电结构102设计为包含多个介电层的多层介电结构。多层介电结构的厚度大于3.5纳米，并且每一层介电层的厚度范围在1至3.5纳米。对于预定蚀刻剂的反应，两层相邻介电层具有不同蚀刻速率。
请参考图58，根据一些实施例，相似于图42所示的实施例，介电结构102包含第一介电层1021、第二介电层1022以及第三介电层1023。在一些实施例中，第一和第三介电层的材料相同，并且与第二介电层的材料不同。在图58所示的实施例，第二介电层1022是氮化物，而第一和第三介电层是氧化物。介电层1021、1022、1023中的每一层的厚度范围在1至3.5纳米。
请参考图59，对图58的结构进行与图43至图47相关的步骤。形成图案化光遮罩层113于虚设栅极结构107’和介电层1122之上，以覆盖一部分的高介电常数隔离部分104c。形成间隔物102a以包含第一间隔层1021a、第二间隔层1022a和第三间隔层1023a。应注意的是，在源极/漏极蚀刻步骤中，移除第三介电层1023高于基底鳍片1001且从虚设栅极结构107’暴露出来的部分，以形成第三间隔层1023a。在一些实施例中，源极/漏极结构111的第一侧边界1111接触并顺应于相邻的第二间隔层1022a。应注意的是，在纳米线1003’之间形成内间隔物109(未显示)于凹陷R1002中，以防止后续步骤期间的侧蚀刻损伤。
图60是图59在进行与图23至图25相关的步骤之后，沿着线A5-A5’于栅极区的Y-cut剖面示意图。在一些实施例中，介电移除步骤包含多道蚀刻步骤以分别部分移除第一、第二和第三间隔层1021a、1022a和1023a。由于第一、第二和第三间隔层1021a、1022a和1023a中每一层的厚度范围在1至3.5纳米，侧蚀刻效应所造成源极/漏极结构111的损伤因为蚀刻剂的内聚力可以防止。形成间隔物102’，其包含第一间隔层1021’、第二间隔层1022’和第三间隔层1023’。
对图60的结构进行与图26至图27相关的步骤，从而形成半导体结构TS30，如图61所示。图62和图63分别是图61沿着线B5-B5’(切割栅极结构)和沿着线C5-C5’(切割源极/漏极结构)的Y-cut剖面示意图。如同半导体结构TS10，形成栅极介电层114和栅极电极115环绕纳米线1003’，但间隔物102’包含具有不同介电材料和较小厚度的多层，而不是单一厚度介电层。此外，源极/漏极结构111的第一侧壁1111接触第二间隔层1022’，而不是低介电常数隔离条状物103。
与半导体结构TS20的配置相比，由于介电结构102的厚度增加，低介电常数隔离条状物103a与相邻的纳米线1003’之间的距离W102增加。在形成栅极介电层114之后，低介电常数隔离条状物103a与纳米线1003之间的空间足够大使栅极电极115填入。因此，通过高介电常数隔离区段104”的贡献，成组晶体管晶胞的尺寸得以降低，或者晶胞的主动区域(或纳米线的长度)得以增加而提升装置速度。此外，通过间隔物102’的每一层介电层具有较小厚度，防止了侧蚀刻效应。
高介电常数隔离区段104”和多层介电层102的相似结构，以及半导体结构TS30的制造方法可以应用于形成包含鳍式场效晶体管结构的半导体结构TS31。
请参考图64，根据本发明一些实施例，多层介电层结构102应用于相似于图31所示的结构的多个鳍结构100a。
请参考图65，除了纳米线释放步骤，与形成半导体结构TS30相似的步骤应用于图64的结构，以形成半导体结构TS31，如图65所示。图66和图67分别是图65沿着线B6-B6’(Y方向切割栅极结构)和沿着线C6-C6’(Y方向切割源极/漏极结构)的Y-cut剖面示意图。半导体结构TS31相似于半导体结构TS30，但具有鳍式场效晶体管结构而非栅极全环绕结构。为了简洁，重复内容不再赘述。
在本发明一些实施例的一个面向中，提供半导体结构。此半导体结构包含基底、位于基底上的晶体管、以及隔离结构。晶体管包含位于基底上的外延区，其中外延区具有第一侧边界和相对于第一侧边界的第二侧边界，外延区的第一侧边界顺应于隔离结构的侧壁。在一些实施例中，晶体管的通道包含鳍片或多个纳米线。在一些实施例中，此半导体结构还包含在基底上相邻隔离结构的鳍结构、以及介于鳍结构与隔离结构之间的多个介电层，相邻两个介电层具有不同材料。在一些实施例中，每一个介电层的厚度范围在1至3.5纳米。在一些实施例中，此半导体结构还包含在基底上相邻隔离结构的鳍结构、以及介于鳍结构与隔离结构之间的介电层，介电层接触鳍结构与隔离结构。在一些实施例中，介电层的厚度范围在1至3.5纳米。在一些实施例中，此半导体结构还包含内间隔物，其位于介电层上且介于晶体管的通道与隔离结构之间。
在本发明一些实施例的另一个面向中，提供半导体结构。此半导体结构包含基底、沿着第一方向延伸于基底之上的多个鳍结构、沿着第一方向延伸于基底之上且交替设置于鳍结构之间的多个低介电常数隔离条状物、设置于低介电常数隔离条状物上的多个高介电常数隔离区段、以及围绕低介电常数隔离条状物和高介电常数隔离区段的多个栅极结构。在一些实施例中，高介电常数隔离区段的顶面与栅极结构的顶面共平面。在一些实施例中，这些栅极结构被低介电常数隔离条状物和高介电常数隔离区段隔开。在一些实施例中，此半导体结构还包含多个内间隔物，其介于一个鳍结构与相邻的一个低介电常数隔离条状物之间。在一些实施例中，此半导体结构还包含位于每一个鳍结构之上的多个纳米线。在一些实施例中，一或多介电材料介于鳍结构与相邻的一个低介电常数隔离条状物之间。在一些实施例中，这些鳍结构的第一鳍片介于这些低介电常数隔离条状物的第一低介电常数隔离条状物与第二低介电常数隔离条状物之间，第一鳍片与第一低介电常数隔离条状物之间的第一距离小于第一鳍片与第二低介电常数隔离条状物之间的第二距离。
在本发明一些实施例也提供半导体结构的制造方法。此方法包含形成多个鳍结构沿着第一方向延伸于基底之上，形成低介电常数隔离条状物于基底之上，低介电常数隔离条状物沿着第一方向延伸于鳍结构之间，以及形成高介电常数隔离条状物于低介电常数隔离条状物的顶端上。在一些实施例中，此方法还包含移除一部分的高介电常数隔离条状物，以形成高介电常数隔离区段于低介电常数隔离条状物的顶端上。在一些实施例中，形成高介电常数隔离区段的步骤包含移除一部分的高介电常数隔离条状物，从而形成多个高介电常数隔离部分，形成硬遮罩部分覆盖高介电常数隔离部分中的至少一个，以及移除高介电常数隔离部分的多个暴露部分。在一些实施例中，此方法还包含在形成高介电常数隔离区段之前，形成虚设栅极结构于高介电常数隔离条状物上，以覆盖高介电常数隔离条状物的第二部分，以及在形成高介电常数隔离区段之后，移除虚设栅极结构。在一些实施例中，此方法还包含在形成低介电常数隔离条状物之前，形成介电层顺应于鳍结构。在一些实施例中，此方法还包含形成虚设栅极结构于高介电常数隔离条状物上，移除介电层从虚设栅极结构暴露出来的第一部分，移除介电层的第二部分，从而形成凹陷于介电层中，以及通过填充凹陷形成内间隔物。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。

Claims (10)

1.一种半导体结构，包括：
一基底；
一晶体管，位于该基底上，该晶体管包括：
一外延区，位于该基底上，该外延区具有一第一侧边界和相对于该第一侧边界的一第二侧边界；以及
一隔离结构，位于该基底上，该外延区的该第一侧边界顺应于该隔离结构的一侧壁。
2.如权利要求1所述的半导体结构，还包括：
一鳍结构，在该基底上相邻该隔离结构；以及
一介电层，介于该鳍结构与该隔离结构之间，其中该介电层接触该鳍结构与该隔离结构。
3.如权利要求2所述的半导体结构，还包括：
一内间隔物，在该介电层上且介于该晶体管的一通道与该隔离结构之间。
4.一种半导体结构，包括：
一基底；
多个鳍结构，沿着一第一方向延伸于该基底之上；
多个低介电常数隔离条状物，沿着该第一方向延伸于该基底之上且交替设置于所述多个鳍结构之间；
多个高介电常数隔离区段，设置于所述多个低介电常数隔离条状物上；以及
多个栅极结构，围绕所述多个低介电常数隔离条状物和所述多个高介电常数隔离区段。
5.如权利要求4所述的半导体结构，其中所述多个栅极结构被所述多个低介电常数隔离条状物和所述多个高介电常数隔离区段隔开。
6.如权利要求4所述的半导体结构，其中所述多个鳍结构的一第一鳍片介于所述多个低介电常数隔离条状物的一第一低介电常数隔离条状物与一第二低介电常数隔离条状物之间，该第一鳍片与该第一低介电常数隔离条状物之间的一第一距离小于该第一鳍片与该第二低介电常数隔离条状物之间的一第二距离。
7.一种半导体结构的制造方法，包括：
形成多个鳍结构沿着一第一方向延伸于一基底之上；
形成一低介电常数隔离条状物于该基底之上，该低介电常数隔离条状物沿着该第一方向延伸于所述多个鳍结构之间；以及
形成一高介电常数隔离条状物于该低介电常数隔离条状物的一顶端上。
8.如权利要求7所述的半导体结构的制造方法，还包括：
移除一部分的该高介电常数隔离条状物，以形成一高介电常数隔离区段于该低介电常数隔离条状物的该顶端上。
9.如权利要求8所述的半导体结构的制造方法，其中形成该高介电常数隔离区段的步骤包括：
移除一部分的该高介电常数隔离条状物，从而形成多个高介电常数隔离部分；
形成一硬遮罩部分覆盖所述多个高介电常数隔离部分中的至少一个；以及
移除该高介电常数隔离部分的多个暴露部分。
10.如权利要求7所述的半导体结构的制造方法，还包括：
形成一虚设栅极结构于该高介电常数隔离条状物上；
移除一介电层从该虚设栅极结构暴露出来的一第一部分；
移除该介电层的一第二部分，从而形成一凹陷于该介电层中；以及
通过填充该凹陷形成一内间隔物。
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