KR20200102363A - 반도체 구조체 및 그 제조 방법 - Google Patents

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Abstract

본 개시 내용은 반도체 구조체 및 반도체 구조체를 제조하는 방법을 제공한다. 반도체 구조체는 기판, 기판 상의 트랜지스터 및 격리 구조체를 포함한다. 트랜지스터는 기판 상의 에피택셜 영역을 포함하고, 에피택셜 영역은 제1측 경계 및 제1측 경계와 반대인 제2측 경계를 가지며, 에피택셜 영역의 제1측 경계는 격리 구조체의 측벽과 동형으로 형성된다.

Description

반도체 구조체 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
전형적인 반도체 제조 공정은 많은 단계를 포함한다. 예를 들어, 리소그래피는 반도체 구조의 설계 및 후속 제조 공정에 중대한 영향을 미치는 중요한 단계이다. 리소그래피의 기본 원리는 필름 사진의 원리와 유사하다. 포토마스크의 패턴은 고정밀 리소그래피 도구를 통해 포토레지스트와 같은 감광성 화합물의 층이 코팅된 웨이퍼 표면에 투영된다. 복합 처리 및 기술 제한으로 인해 리소그래피를 수행하기 위한 공간을 확보하여야 하므로 처리 한계에 의해 소자의 크기가 제한된다.
본 개시 내용의 실시예의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 일부 실시예에 따른 포토마스크 제조 방법의 다양한 단계를 예시한 흐름도이다.
도 2-27은 본 개시 내용의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 하나 이상의 조작의 단면도이다.
도 28-30은 도 27에 예시된 B1-B1', C1-C1' 및 D1-D1' 라인을 따라 절단된 본 개시 내용의 일부 실시예에 따른 단면도이다.
도 31-38은 본 개시 내용의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 하나 이상의 조작의 단면도이다.
도 39-41은 도 38에 예시된 B2-B2', C2-C2' 및 D2-D2' 라인을 따라 절단된 본 개시 내용의 일부 실시예에 따른 단면도이다.
도 42-49는 본 개시 내용의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 하나 이상의 조작의 단면도이다.
도 50-51은 도 49에 예시된 B3-B3' 및 C3-C3' 라인을 따라 절단된 본 개시 내용의 일부 실시예에 따른 단면도이다.
도 52-55는 본 개시 내용의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 하나 이상의 조작의 단면도이다.
도 56-57은 도 55에 예시된 B4-B4' 및 C4-C4' 라인을 따라 절단된 본 개시 내용의 일부 실시예에 따른 단면도이다.
도 58-61은 본 개시 내용의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 하나 이상의 조작의 단면도이다.
도 62-63은 도 61에 예시된 B5-B5' 및 C5-C5' 라인을 따라 절단된 본 개시 내용의 일부 실시예에 따른 단면도이다.
도 64-65는 본 개시 내용의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 하나 이상의 조작의 단면도이다.
도 66-67은 도 65에 예시된 B6-B6' 및 C6-C6' 라인을 따라 절단된 본 개시 내용의 일부 실시예에 따른 단면도이다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
여기에 사용되는 바와 같이, "제1", "제2" 및 "제3" 등의 용어는 다양한 요소, 성분, 영역, 층 및/또는 섹션을 기술하지만, 이들 요소, 성분, 영역, 층 및/또는 섹션은 이들 용어에 의해 한정돼서는 안된다. 이들 용어는 하나의 요소, 성분, 영역, 층 또는 섹션을 다른 것으로부터 구별하는 데에만 사용된다. 여기에 사용시 "제1", "제2" 및 "제3" 등의 용어는 문맥에 의해 분명히 지시되지 않는 한, 차례 또는 순서를 의미하지 않는다.
여기 사용되는 "대략", "실질적으로", "실질적인" 및 "약"이란 용어는 작은 변화를 기술하고 설명하는 데 사용된다. 사건 또는 상황과 관련하여 사용될 때, 상기 용어는 사건 또는 상황이 정확하게 발생하는 경우뿐만 아니라 사건 또는 상황이 매우 근사하게 발생하는 경우를 지칭할 수 있다. 예를 들어, 수치와 함께 사용되는 경우, 상기 용어는 해당 수치의 ±10% 이하, 예컨대, ±5% 이하, ±4% 이하, ±3% 이하, ±2% 이하, ±1% 이하, ±0.5% 이하, ±0.1% 이하, 또는 ±0.05% 이하의 변동 범위를 지칭할 수 있다. 예를 들어, 2개 수치 사이의 차이가 수치 평균의 ±10% 이하, 예컨대, ±5% 이하, ±4% 이하, ±3% 이하, ±2% 이하, ±1% 이하, ±0.5% 이하, ±0.1% 이하, 또는 ±0.05% 이하이면, 2개의 수치는 "실질적으로" 동일하거나 동등한 것으로 간주될 수 있다, 예를 들어, "실질적으로" 평행하다는 것은 0°에 대한 각도 변화의 범위가 ±10°이하, 예컨대, ±5°이하, ±4°이하, ±3°이하, ±2°이하, ±1°이하, ±0.5°이하, ±0.1°이하, 또는 ±0.05°이하의 범위를 지칭할 수 있다. 예를 들어, "실질적으로" 수직하다는 것은 90°에 대한 각도 변화의 범위가 ±10°이하, 예컨대, ±5°이하, ±4°이하, ±3°이하, ±2°이하, ±1°이하, ±0.5°이하, ±0.1°이하, 또는 ±0.05°이하의 범위를 지칭할 수 있다.
게이트 올 어라운드(이하 "GAA") 트랜지스터 구조체는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 구조체는 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자체 정렬 공정을 이용하여 패턴화된 희생층을 따라 스페이서가 형성된다. 이어서 희생층을 제거하고, 나머지 스페이서를 사용하여 GAA 구조체를 패턴화할 수 있다.
도 1은 반도체 구조체를 제조하기 위한 본 개시 내용의 일부 실시예에 따른 방법(M10)의 흐름도를 예시한다. 방법(M10)은: (O11) 기판 위에 제1 방향을 따라 연장되는 복수의 핀 구조체를 형성하는 단계; (O12) 복수의 핀 구조체 사이 제공되어 상기 제1 방향을 따라 연장되는 로우-k 절연 스트립을 상기 기판 위에 형성하는 단계; 및 (O13) 상기 로우-k 절연 스트립의 상부에 하이-k 절연 스트립을 형성하는 단계를 포함한다.
본 개시 내용의 개념을 추가로 설명하기 위해 다양한 실시예가 아래에 제공된다. 그러나, 본 개시 내용을 특정 실시예에 제한하려는 것은 아니다. 또한, 상이한 실시예에 예시된 조건 또는 파라미터는 사용된 파라미터 또는 조건이 충돌되지 않는 한 다른 조합의 실시예를 형성하도록 조합되거나 수정될 수 있다. 설명의 편의를 위해, 유사하거나 동일한 기능 및 특성을 가지는 참조 번호는 상이한 실시예 및 도면에서 반복적으로 사용되지만, 이러한 반복은 본 개시 내용을 특정 실시예에 제한하려는 것이 아니다.
도 2-30은 본 개시 내용의 일부 실시예에 따라 GAA 트랜지스터 구조체(T10)을 제조하기 위한 방법(M10)에 따른 하나 이상의 조작의 단면도를 예시한다.
도 2-3을 참조하면, 본 개시 내용의 조작(O11) 및 일부 실시예에 따라, 복수의 핀 구조체(100a)가 기판(100) 위에 형성된다. 도 3에 예시된 바와 같이, 핀 구조체(100a) 각각은 기판 핀(1001), 적층 핀(100b) 및 하드 마스크 구조체(101)를 포함한다. 적층 핀(100b)은 기판(100) 위의 기판 핀(1001) 상에 교대로 배치된 복수의 실리콘 게르마늄(SiGe) 층(1002) 및 복수의 실리콘(Si) 층(1003)을 포함한다. 일부 실시예에서, 하드 마스크 구조체(101)는 적층 핀(100b) 각각의 상부에 순차적으로 적층된 하드 마스크 층(1011) 및 하드 마스크 층(1012)을 포함한다. 기판(100)은 X-Y 평면에 평행하게 연장되고, 핀 구조체(100a)는 기판(100) 위에서 Z-방향으로 돌출된다.
일부 실시예에 따르면, 도 3에 예시된 구조체의 형성은 도 2에 예시된 바와 같이 적층 구조체(W101)의 일부를 제거하는 것에 의해 달성된다. 다시 도 2를 참조하면, 기판 재료층(100m)이 수용되거나 제공되고, 기판 재료층(100m) 상에 복수의 SiGe 재료층(1002m) 및 복수의 Si 재료층(1003m)이 교대로 형성된다. 이어서, 하드 마스크 재료층(1011m 및 1012m)이 SiGe 재료층(1002m) 및 Si 재료층(1003m) 위에 형성된다. 적층 구조체(W101)의 일부는, 예를 들어, 하나 이상의 에칭 조작에 의해 하드 마스크 재료층(1012m)의 상부로부터 기판 재료층(100m)까지 제거되어 도 3에 예시된 바와 같이 기판(100) 위에 핀 구조체(100a)를 형성한다.
도 3은 예시를 목적으로 하지만 본 개시 내용을 제한하지 않도록 4개의 핀 구조체(100a)(개별적으로 F11, F12, F13 및 F14로 표시됨)을 예시한다. 핀 구조체(F11, F12) 사이에 형성된 트렌치(T11)의 폭(W11)은 핀 구조체(F12, F13) 사이의 트렌치(T12)의 폭(W12)보다 크고, 폭(T11)은 핀 구조체(F13, 14) 사이의 트렌치(T13)의 폭(W13)과 실질적으로 동일하다는 것을 알아야 한다. 일부 실시예에서, 유닛으로서 4개의 핀 구조체(F11, F12, F13, F14)가 기판(100) 위에 반복적으로 배열되고, 핀 구조체(F14)와 인접 핀 구조체(F11) 사이에 형성되는 트렌치는 폭(W12)과 실질적으로 동일한 폭을 갖는다.
도 4를 참조하면, 유전체 구조체(102) 및 로우-k 유전체 층(103)이 핀 구조체(100a) 및 기판(100) 위에 순차적으로 형성된다. 도 4에 예시된 실시예에서, 유전체 구조체(102)는 단일 산화물 층(예, 실리콘 산화물)이다. 일부 실시예에서, 유전체 구조체(102)는 복수의 유전체 층을 포함한다. 일부 실시예에서, 유전체 구조체(102)는 컨포멀 증착(conformal deposition)에 의해 형성되고, 산화물 층의 프로파일은 핀 구조체(100a)의 프로파일과 일치한다. 일부 실시예에서, 유전체 구조체(102)는 3.5 나노미터(nm)보다 두꺼운 두께를 가진다. 일부 실시예에서, 로우-k 유전체 층(103)은 트렌치(T12)의 더 작은 폭(W12)으로 인해 유전체 구조체(102) 위의 핀 구조체(F12, F13) 사이의 트렌치(T12)를 완전히 채운다. 일부 실시예에서, 로우-k 유전체 층(103)은 트렌치(T11, T13)의 더 큰 폭(W11, W12)으로 인해 트렌치(T11) 및 트렌치(T13)를 완전히 채우지 않고 핀 구조체(100a)에 일치한다. 일부 실시예에서, 로우-k 유전체 층(103)은 7보다 작은 유전율(k)을 가진다. 일부 실시예에서, 로우-k 유전체 층(103)은 실리콘 탄소 질화물(SiCN), 탄소 도핑된 실리콘 산화물(SiOC), 실리콘 산탄질화물(SiOCN) 및 다른 적절한 재료 중 일종 이상을 포함한다.
도 5를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 로우-k 유전체 층(103)의 일부가 제거되어 트렌치(T12) 내의 기판(100) 위에 복수의 로우-k 격리 스트립(103a)을 형성한다. 일부 실시예에서, 핀 구조체(100a) 사이의 트렌치(T11, T13)를 완전히 채우지 않고 핀 구조체(100a)에 대하여 컨포멀한 로우-k 유전체 층(103)의 일부가 제거된다. 일부 실시예에서, 핀 구조체(100a)의 상부 및 적층 핀(100b) 위의 로우-k 유전체 층(103)의 일부도 제거된다. 일부 실시예에서, 로우-k 격리 스트립(103a)은 핀 구조체(F12, F13) 사이에서 X-방향을 따라 연장된다. 일부 실시예에서, 로우-k 격리 스트립(103a)은 인접한 핀 구조체(F14, F11) 사이에도 배치된다.
도 6을 참조하면, 본 개시 내용의 일부 실시예에 따르면, 유전체 구조체(102)의 일부가 선택적으로 제거되어 기판(100) 위에 복수의 스페이서(102a)를 형성한다. 일부 실시예에서, 로우-k 격리 스트립(103a)으로부터 노출된 유전체 구조체(102)의 일부가 제거된다. 일부 실시예에서, 스페이서(102a) 각각은 로우-k 격리 스트립(103a) 중 하나와 인접한 핀 구조체(100a) 사이에 제공된다. 일부 실시예에서, 스페이서(102a)는 로우-k 격리 스트립(103a)과 기판(100) 사이에 제공된다. 일부 실시예에서, 하드 마스크 구조체(101)는 노출되고, 적층 핀(100b)은 스페이서(102a) 및 로우-k 격리 스트립(103a)에 의해 커버된 상태로 남는다. 일부 실시예에서, 도 6에 예시된 조작은 유전체 구조체(102)의 재료가 후속 조작에서 형성될 라이너 층(105)의 재료와 동일한 경우 생략된다.
도 7을 참조하면, 본 개시 내용의 일부 실시예에 따르면, 핀 구조체(100a) 및 기판(100) 위에 하이-k 유전체 층(104)이 형성된다. 일부 실시예에서, 하이-k 유전체 층(104)은 컨포멀 증착에 의해 형성된다. 일부 실시예에서, 하이-k 유전체 층(104)은 트렌치(T11, T13)의 넓은 폭(W11, W12)으로 인해 트렌치(T11, T13)를 완전히 채우지 않고 핀 구조체(F14, F11) 및 트렌치(T11, T13)와 일치한다. 일부 실시예에서, 하이-k 유전체 층(104)은 핀 구조체(F12, F13) 사이의 스페이서(102a)와 로우-k 격리 스트립(103a)의 상부의 공간을 완전히 채운다. 일부 실시예에서, 하이-k 유전체 층(104)은 7보다 큰 유전율을 가진다. 일부 실시예에서, 하이-k 유전체 층(104)은 지르코늄 이산화물(ZrO2), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 이트륨 산화물(Y2O3), 란탄 산화물(La2O3), ZrO2, HfO2, Al2O3, Y2O3, La2O3 중 일종 이상의 실리케이트 및 ZrO2, HfO2, Y2O3, La2O3 중 일종 이상의 알루미네이트 중 일종 이상을 포함한다. 예를 들어, 7보다 큰 k-값을 가지는 이원 및 삼원 산화물을 포함하는 당업계에 공지된 다른 하이-k 유전체 재료도 본 개시 내용에 사용될 수 있다.
도 8을 참조하면, 방법(M10)의 조작(O13) 및 본 개시 내용의 일부 실시예에 따르면, 하이-k 유전체 층(104)의 일부가 제거되어 로우-k 격리 스트립(103a)의 상부에 복수의 하이-k 격리 스트립(104a)을 형성한다. 일부 실시예에서, 핀 구조체(100a)의 상부가 노출된다. 일부 실시예에서, 트렌치(T11, T13) 내의 하이-k 유전체 층(104)의 일부가 제거된다. 일부 실시예에서, 핀 구조체(100a) 사이의 트렌치(T11, T13)를 완전히 채우지 않고 핀 구조체(100a)에 일치하는 하이-k 유전체 층(104)의 부분이 제거된다. 일부 실시예에서, 하이-k 격리 스트립(104a)은 핀 구조체(F12, F13) 사이에서 X-방향을 따라 연장된다. 일부 실시예에서, 하이-k 격리 스트립(104a)은 인접한 핀 구조체(F14, F11) 사이에서 X-방향을 따라 연장된다. 일부 실시예에서, 하이-k 격리 스트립(104a)의 상부는 인접한 핀 구조체(100a)의 상부와 실질적으로 동일 평면에 있다.
도 9를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 라이너 층(105), 복수의 로우-k 격리 스트립(103b) 및 복수의 하이-k 격리 스트립(104b)이 기판(100) 위에 순차적으로 형성된다. 일부 실시예에서, 라이너 층(105)은 기판(100) 위에 그리고 트렌치(T11, T13) 내에 컨포멀하게 형성된다. 일부 실시예에서, 로우-k 격리 스트립(103b)은 라이너 층(105)의 부분들 사이의 트렌치(T11, T13)를 채운다. 일부 실시예에서, 하이-k 격리 스트립(104b)은 복수의 로우-k 격리 스트립(103b)의 상부에 각각 제공된다. 일부 실시예에서, 로우-k 격리 스트립(103b) 및 하이-k 격리 스트립(104b)의 형성은 로우-k 격리 스트립(103a) 및 하이-k 격리 스트립(104a)의 형성과 유사하다. 설명의 편의를 위해, 로우-k 격리 스트립(103a) 및 로우-k 격리 스트립(103b)은 총괄적으로 복수의 로우-k 격리 스트립(103')으로 표시되고, 하이-k 격리 스트립(104a) 및 하이-k 격리 스트립(104b)은 총괄적으로 복수의 하이-k 격리 스트립(104')으로 표시된다.
도 10을 참조하면, 본 개시 내용의 일부 실시예에 따르면, 연마 조작, 예를 들어 화학적 기계적 연마(CMP) 조작이 하이-k 격리 스트립(104') 및 핀 구조체(100a)의 상부를 평탄화하도록 선택적으로 수행된다. 로우-k 격리 스트립(103b)과 인접한 핀 구조체(100a) 사이에 복수의 스페이서(105a)가 형성된다. 일부 실시예에서, 스페이서(105a)의 상부는 핀 구조체(100a)의 상부 및 하이-k 격리 스트립(104')의 상부와 실질적으로 동일 평면에 있다. 로우-k 격리 스트립(103b)과 핀 구조체(100a) 사이의 거리(W105)는 라이너 층(105)의 두께가 유전체 구조체(102)의 두께보다 더 두껍기 때문에 로우-k 격리 스트립(103a)과 핀 구조체(100a) 사이의 거리(W102)보다 더 크다는 것을 알아야 한다.
도 11을 참조하면, 본 개시 내용의 일부 실시예에 따르면, 스페이서(105a) 및 하드 마스크 층(1012)의 일부가 제거된다. 일부 실시예에서, 기판 핀(1001) 위의 스페이서(105a)의 일부가 스페이서(105a)의 상부로부터 제거되어 스페이서(105')를 형성하고, 적층 핀(100b)이 노출된다.
도 12를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 산화물 층(106)이 기판(100) 위에 컨포멀하게 형성된다. 일부 실시예에서, 산화물 층(106)은 스페이서(105'), 적층 핀(100b), 로우-k 격리 스트립(103') 및 하이-k 격리 스트립(104')의 프로파일과 일치하는 프로파일을 가진다.
도 13을 참조하면, 본 개시 내용의 일부 실시예에 따르면, Y-방향을 따라 연장되고 핀 구조체(100a)를 가로지르는 더미 적층 구조체(107)가 기판(100) 위에 형성된다. 일부 실시예에서, 더미 적층 구조체(107)는 폴리실리콘 층(1071) 및 하드 마스크 구조체(1072)를 포함한다. 일부 실시예에서, 하드 마스크 구조체(1072)는 다층 구조체이다. 일부 실시예에서, 폴리실리콘 재료층 및 경질 재료층이 블랭킷 증착에 의해 기판(100) 위에 형성되고, 폴리실리콘 재료층 및 경질 재료층의 일부가 제거되어 폴리실리콘 층(1071) 및 하드 마스크 구조체(1072)를 형성한다. 일부 실시예에서, 더미 적층 구조체(107)를 통해 노출된 산화물 층(106)의 일부도 더미 재료층 및 하드 마스크 층의 제거 중에 제거되어 더미 적층 구조체(107)에 의해 덮인 산화물 층(106a)을 형성한다.
도 14를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 밀봉 스페이서(108)가 기판(100) 위에 컨포멀하게 증착된다. 일부 실시예에서, 밀봉 스페이서(108)는 다층 구조체(도 14에 도시되지 않음)이다. 더미 적층 구조체(107)를 수직으로(Z-방향을 따라) 덮는 밀봉 스페이서(108)의 부분은 게이트 스페이서(108b)가 되고, 적층 구조체(107)와 함께 예시되어 더미 게이트 구조체(107')의 일부가 된다. 게이트 스페이서로부터 연장되어 하이-k 격리 스트립(104'), 로우-k 격리 스트립(103'), 핀 구조체(100a) 및 스페이서(105')를 덮는 밀봉 스페이서(108)의 부분이 밀봉 스페이서(108a)로서 예시되어 있다.
도 15를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 더미 게이트 구조체(107')로부터 노출된 적층 핀(100b)의 일부를 제거하도록 소스/드레인(이하 S/D) 에칭 조작이 수행된다. 일부 실시예에서, 더미 게이트 구조체(107')로부터 노출된 밀봉 스페이서(108a)의 부분 및 하이-k 격리 스트립(104')의 일부도 S/D 에칭 조작에 의해 제거된다. 더미 게이트 구조체(107') 아래의 하이-k 격리 스트립(104')의 일부는 제자리에 유지되며 복수의 하이-k 격리부(104c)로서 예시되어 있다.
도 14 및 도 15를 참조하면, 밀봉 스페이서(108)는 단일층 또는 다층 구조체일 수 있다. 예를 들어, 밀봉 스페이서(108)가 다층 구조체인 경우, S/D 에칭 조작 후 밀봉 스페이서(108a)의 잔여부(108')는 각각 스페이서 부분(1081) 및 스페이서 부분(1082)을 포함한다. 일부 실시예에서, 잔여부(108')는 기판 핀(1001)과 로우-k 격리 스트립(103b) 사이에서 스페이서(105') 상에 있다. 일부 실시예에서, 잔여부(108')는 후속 공정에서 에피택셜 S/D 구조체의 크기를 제어하는 역할을 한다. 일부 실시예에서, 적층 핀(100b) 및 하이-k 격리 스트립(104')은 더미 게이트 구조체(107')의 노출된 측벽과 실질적으로 동일 평면 상에 있다.
도 16을 참조하면, 본 개시 내용의 일부 실시예에 따르면, SiGe 층(1002) 및 스페이서(102a)를 부분적으로 제거하도록 푸시-인(push-in) 조작이 수행된다. 일부 실시예에서, 푸시-인 조작은 하나 이상의 습식 에칭 조작을 포함한다. 일부 실시예에서, Si 층(1003) 사이의 SiGe 층(1002) 내에 복수의 리세스(R1002)가 습식 에칭 조작에 의해 형성된다. 일부 실시예에서, 적층 핀(100b)과 인접한 로우-k 격리 스트립(103a) 사이의 스페이서(102a) 내에 리세스(R102)가 다른 습식 에칭 조작에 의해 형성된다.
도 17을 참조하면, 본 개시 내용의 일부 실시예에 따르면, 리세스(R1002) 및 리세스(R102)를 채우는 내부 스페이서(109)를 형성하도록 내부 스페이서 증착이 수행된다. 일부 실시예에서, 내부 스페이서(109)는 로우-k 유전체 재료를 포함한다. 일부 실시예에서, 내부 스페이서(109)는 Si 층(1003) 사이 및 Si 층(1003)과 로우-k 격리 스트립(103') 사이에 있다. 일부 실시예에서, 내부 스페이서 증착은 컨포멀 증착을 포함하고, 내부 스페이서(109)는 리세스(R1002, R102)) 내의 Si 층(1003), 로우-k 격리 스트립(103a), 스페이서(102a) 및 하이-k 격리 스트립(104a)을 리세스(R1002, R102)의 중심 측으로 라이닝하도록 형성된다. 리세스(R1002, R102)는 엣지로부터 중심 측으로 밀봉된다. 일부 실시예에서, 리세스(R1002, R102) 외부의 내부 스페이서(109)의 일부를 제거하도록 에칭 조작이 수행된다.
도 18을 참조하면, 본 개시 내용의 일부 실시예에 따르면, S/D 구조체(111)를 형성하도록 기판 핀(1001)에 에피택셜 성장이 수행된다. 일부 실시예에서, S/D 구조체(111)는 각각 다른 유형의 트랜지스터의 S/D 구조체(111a) 및 S/D 구조체(111b)를 포함한다. 일부 실시예에서, S/D 구조체(111) 각각은 제1측 경계(1111) 및 제1측 경계와 대향하는 제2측 경계(1112)를 가진다. 일부 실시예에서, S/D 구조체(111)는 인접한 로우-k 격리 스트립(103') 중 하나(즉, 인접한 로우-k 격리 스트립(103a))의 측벽을 따라 컨포멀하게 또는 구속되게 에피택셜 성장된다. 일부 실시예에서, S/D 구조체(111)는 밀봉 스페이서(108a)의 잔여부(108')을 따라 에피택셜 성장되고, 이어서 면취(faceting)의 결과로서 인접한 로우-k 격리 스트립(103')(즉, 인접한 로우-k 격리 스트립(103b))으로 자유롭게 연장된다. 일부 실시예에서, 제2측 경계부(1112)는 로우-k 격리 스트립(103b)으로부터 부분적으로 분리되고 부분적으로 접촉한다.
핀 구조체(100a)과 2개의 인접한 로우-k 격리 스트립(103')(예, 로우-k 격리 스트립(103a, 103b)) 사이의 거리의 차이(예, 거리(W105, W102) 사이의 차이)로 인해, S/D 구조체(111)의 성장은 특히 로우-k 격리 스트립(103a)에 근접한 S/D 구조체(111)의 측면에서 제한된다.
도 19를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 라이너 층(1121) 및 유전체 층(1122)이 기판(100) 위에 형성된다. 라이너 층(1121)은 S/D 구조체(111), 로우-k 격리 스트립(103) 및 더미 게이트 구조체(107') 위에 컨포멀하게 형성된다. 블랭킷 증착에 의해 형성된 유전체 층(1122)은 기판(100) 위의 더미 게이트 구조체(107) 사이의 공간을 채운다. 하드 마스크 구조체(101)를 제거하고 더미 게이트 구조체(107')의 폴리실리콘 층(1071)을 노출시키도록 평탄화 조작이 수행된다.
도 20을 참조하면, 본 개시 내용의 일부 실시예에 따르면, 더미층(1071)이 하이-k 격리부(104c)를 노출시키도록 부분적으로 제거되고, 패턴화된 포토마스크 층(113)이 하이-k 격리부(104c)의 일부를 덮도록 후속으로 형성된다. 일부 실시예에서, 하이-k 격리부(104c) 위의 폴리실리콘 층(1071)의 일부가 제거된다. 도 21은 게이트 영역에 있는 A1-A1' 라인을 따른 도 20에 예시된 구조체의 수직 절단 단면도(즉, Y-축을 따라 절단된 단면도; 이하 Y-절단 단면도로 칭함)를 예시한다. 일부 실시예에서, 패턴화된 포토마스크 층(113)의 일부는 더미 게이트 구조체(107')의 상부를 덮고 게이트 스페이서(108b)와 폴리실리콘 층(1071)의 제거된 부분 사이의 공간을 채운다.
도 22-26은 게이트 구조체의 형성을 위한 하나 이상의 후속 조작에 따른 도 20의 A1-A1' 라인을 따른 Y-절단 단면도이다.
도 22를 참조하면, 패턴화된 포토마스크 층(113)으로부터 노출된 하이-k 격리부(104c)가 제거되고, 복수의 하이-k 격리 세그먼트(104")가 형성된다. 복수의 하이-k 격리 세그먼트(104")는 트랜지스터의 게이트 구조체가 분리되도록 설계된 위치에서 로우-k 격리 스트립(103')의 일부의 상부에 형성된다.
도 23-24를 참조하면, 패턴화된 포토마스크 층(113), 잔여 폴리실리콘 층(1071) 및 하드 마스크 층(1011)이 제거된다. 이후, 게이트 영역에서 SiGe 층(1002)의 노출된 부분을 제거하는 것에 의해 도 25에 예시된 바와 같이 나노와이어 릴리스 조작이 수행된다. 다음에, 도 25에 예시된 바와 같이 게이트 영역에서 Si 층(1003)(다음의 설명에서 릴리스된 Si 층(1003)은 나노와이어(1003')로 지칭됨)을 완전히 노출시키도록 스페이서(102a)의 일부를 제거하기 위해 유전체 제거 조작이 수행된다. 일부 실시예에서, 기판 핀(1001) 위의 스페이서(102a)의 부분(또는 적층 핀(100b)에 수평으로 인접한 부분)이 제거되어 복수의 스페이서(102')를 형성한다. 일부 실시예에서, 나노와이어(1003')의 직경은 유전체 제거 조작에 의해 감소된다. 유전체 층(102)이 단일 산화물 층인 도 25에 예시된 실시예에서, 유전체 제거 조작은 산화물 습식 에칭 조작을 포함한다.
도 26을 참조하면, 게이트 유전체 층(114)이 기판(100) 위에 컨포멀하게 형성된다. 게이트 유전체 층(114)은 나노와이어(1003')를 둘러싸고, 노출된 로우-k 격리 스트립(103'), 하이-k 격리 세그먼트(104") 및 스페이서(102', 105')와 일치한다. 일부 실시예에서, 게이트 유전체 층(114)은 로우-k 유전체 층(1141) 및 하이-k 유전체 층(1422)을 포함한다. 일부 실시예에서, 로우-k 유전체 층(1141) 및 하이-k 유전체 층(1422)이 순차적으로 형성된다. 일부 실시예에서, 로우-k 유전체 층(1141)은 나노와이어(1003') 주위에만 형성되고, 하이-k 유전체 층(1142)은 나노와이어(1003') 주위의 로우-k 유전체 층(1141) 상에 그리고 노출된 로우-k 격리 스트립(103'), 하이-k 격리 세그먼트(104") 및 스페이서(102', 105') 위에도 형성된다. 일부 실시예에서, 로우-k 유전체 층(1141)은 트랜지스터의 채널 영역만을 커버한다. 도 16에 예시된 실시예에서, 게이트 유전체 층(114)의 형성 후에, 나노와이어(1003')는 게이트 전극이 사이에 형성되기에 충분한 공간만큼 로우-k 격리 스트립(103'), 특히 로우-k 격리 스트립(103a)으로부터 분리된다.
도 27을 참조하면, 복수의 게이트 전극(115)이 형성되고, 게이트 전극(115)의 형성 후에 평탄화 조작이 수행되고, 평탄화 조작의 이전 또는 이후에 S/D 구조체(111) 상에 실리사이드(116) 및 S/D 접촉부(117)가 형성된다. 반도체 구조체(TS10)가 도 27-30에 예시된 바와 같이 형성되며, 여기서 도 28-30은 도 27에 예시된 바와 같이 B1-B1' 라인(게이트 구조체에서의 Y-절단), C1-C1' 라인(S/D 구조체에서의 Y-절단) 및 D1-D1' 라인(게이트 및 S/D 구조체 사이의 Y-절단)을 따른 Y-절단 단면도이다.
도 27 및 도 28을 참조하면, 기판(100) 위에 복수의 게이트 전극(115)이 형성되고, 게이트 유전체 층(114) 및 게이트 전극(115)을 포함하는 복수의 게이트 구조체(115')가 형성된다. 일부 실시예에서, 게이트 구조체(115')는 나노와이어(1003')를 둘러싸고 로우-k 격리 스트립(103') 사이와 하이-k 격리 세그먼트(104") 사이에도 제공된다. 일부 실시예에서, 게이트 구조체(115')의 일부는 로우-k 격리 스트립(103') 중 하나 이상의 상부를 둘러싸고 덮는다. 일부 실시예에서, 게이트 구조체(115')는 적층된 로우-k 격리 스트립(103') 및 하이-k 격리 세그먼트(104")에 의해 분리된다. 일부 실시예에서, 하이-k 격리 세그먼트(104")의 상부는 게이트 구조체(115')의 상부와 동일 평면에 있다.
로우-k 격리 스트립(103')의 상부의 하이-k 격리 세그먼트(104")는 게이트 구조체(115')를 절연시키는 기능을 한다. 하이-k 격리 세그먼트(104")의 형성은 종래의 제조에서 절단 게이트 조작을 대체한다. 종래의 제조의 절단 게이트 조작은 리소그래피에 의해 수행되며, 상이한 게이트 구조체 사이에 공간이 있어야 한다. 더 구체적으로, 상이한 트랜지스터의 나노와이어 사이의 거리 또는 나노와이어와 인접 격리 구조체 사이의 거리는 리소그래피 공정을 위한 공간을 보유하기 위해 제한된다. 따라서, 칩 상의 트랜지스터 그룹의 셀의 크기가 제한된다. 본 개시 내용의 하이-k 격리 세그먼트(104")는 절단 게이트 조작에서 포토리소그래피에 필요한 공간보다 적은 공간을 필요로 한다. 하이-k 격리 세그먼트(104")의 응용은 게이트 구조체 사이에 더 작은 거리를 제공할 수 있고, 따라서 트랜지스터 그룹의 셀의 크기가 감소될 수 있거나, 또는 셀의 크기가 일정한 경우, 셀의 능동 영역(또는 나노와이어의 길이)이 증가되어 소자의 속도를 향상시킨다.
도 29에 예시된 바와 같이, 실리사이드(116) 및 S/D 접촉부(117)가 평탄화 조작 이전 또는 이후에 각각의 S/D 구조체(111) 상에 형성된다. 일부 실시예에서, S/D 구조체(111)의 상부가 S/D 접촉부(117)에 대한 유전체 층(1122)의 접촉 리세스로부터 제거된다. 도 29에 예시된 바와 같은 일부 실시예에서, 각각의 S/D 구조체(111), 예를 들어 S/D 구조체(111a) 또는 S/D 구조체(111b)는 로우-k 격리 스트립(103a)과 접촉하는 제1측 경계(1111), 로우-k 격리 스트립(103b)과 접촉하는 제2측 경계(1112), 상부 경계(113) 및 하부 경계(1114)를 가진다. 전술한 경계는 도 27의 C1-C1' 라인을 따라 절개되는 단면에서 다이아몬드 절반 형상의 영역을 둘러싸고 있다. 실리사이드(116)는 S/D 구조체(111)의 상부에 형성되고, 제1측 경계(1111) 및 제2측 경계(1112)는 S/D 구조체(111)의 상부 경계(1113) 및 하부 경계(1114)를 각각 연결한다. S/D 구조체(111)의 하부 경계(1114)는 기판 핀(1001)과 접촉하고, 상부 경계(1113)는 실리사이드(116)와 접촉한다. 일부 실시예에서, 제1측 경계(1111)는 로우-k 격리 스트립(103a)의 측벽과 완전히 일치한다. 일부 실시예에서, 제1측 경계(1111)는 실질적으로 평면인 표면이고, 로우-k 격리 스트립(103a)의 측벽과 동일 평면에 있다. 일부 실시예에서, 제2측 경계(1112)는 볼록한 표면이다. 일부 실시예에서, 제2측 경계(1112)의 일부만이 로우-k 격리 스트립(103b)의 측벽과 접촉한다.
도 30에 예시된 바와 같이. 내부 스페이서(109)는 나노와이어(1003') 사이뿐만 아니라 스페이서(102') 위의 로우-k 격리 스트립(103')의 로우-k 격리 스트립(103a)과 나노와이어(1003') 사이에도 형성된다. 모세관 현상으로 인해, 타겟층이 특정 범위의 두께를 가질 때 측면 에칭 효과가 종종 발생한다. 그러나, 나노와이어(1003') 형성 중에 S/D 구조체(111)의 손상을 피할 필요가 있다. 게이트 구조체(115')와 S/D 구조체(111) 사이에 형성된 내부 스페이서(109)는 도 24에 예시된 나노와이어 릴리스 조작 및 도 25에 예시된 유전체 제거 조작 중에 S/D 구조체(111)에 대한 측면 에칭 손상을 방지하는 역할을 한다. 특히, 나노와이어(1003')와 로우-k 격리 스트립(103') 사이의 스페이서(102') 위에 형성된 내부 스페이서(109)의 부분은 측면 에칭 효과를 방지할 수 있고, 나노와이어(1003')와 인접한 격리 구조체(즉, 로우-k 격리 스트립(103')의 로우-k 격리 스트립(103a)) 사이의 거리는 S/D 구조체(111)에 대한 손상없이 감소될 수 있다. 따라서, 반도체 구조체(TS10)의 크기도 감소될 수 있다.
본 개시 내용은 하이-k 격리 세그먼트의 형성을 GAA 제조 공정으로 통합함으로써 게이트를 절단하는 방법을 제공한다. 상기 제공된 실시예에서, 내부 스페이서(109)는 인접한 게이트 구조체(115') 사이의 거리가 감소함으로써 야기되는 S/D 구조체(111)에 대한 측면 에칭 손상을 방지하기 위해 적용된다.
전술한 바와 같은 하이-k 격리 세그먼트(104") 및 내부 스페이서 구조체의 유사한 개념이 핀형 전계 효과 트랜지스터(FinFET)에 적용될 수 있다. 도 31-38은 본 개시 내용의 일부 실시예에 따라 FinFET에 적용되는 방법(M10)의 하나 이상의 조작을 예시한다. 반도체 구조체(TS11)가 도 38-41에 예시된 바와 같이 형성되며, 여기서 도 39-41은 각각 도 38에 예시된 B2-B2' 라인, C2-C2' 라인 및 D2-D2' 라인을 따른 Y-절단 단면도이다.
도 31을 참조하면, 복수의 핀 구조체(100a)가 기판(100) 위에 형성된다. 일부 실시예에서, 핀 구조체(100a) 각각은 기판 핀(1001)의 상부에 하드 마스크 구조체(101)를 포함한다. 복수의 트렌치(T11, T12, T13)가 핀 구조체(F11, F12, F13, F14) 사이에 형성된다. 일부 실시예에서, 트렌치(T11)의 폭(W11)은 트렌치(T13)의 폭(W13)과 실질적으로 동일하고, 폭(W11)은 트렌치(T12)의 폭(W12)보다 크다. 도 31에 예시된 실시예는 도 3에 예시된 실시예와 유사하지만, 적층 핀(100b)이 없다.
도 4-15에 따른 조작이 도 31의 구조체에 수행되어 도 32의 구조체를 형성한다. 복수의 더미 게이트 구조체(107'), 로우-k 격리 스트립(103')의 상부의 하이-k 격리부(104c), 밀봉 스페이서(108a)의 잔여부(108') 및 스페이서(102a, 105')가 형성된다. 일부 실시예에서, 스페이서(105')는 기판(100) 위의 핀 구조체(100a) 사이에 배치되고, S/D 구조체(111)가 성장하도록 설계된 높이에서 정지된다. 도 32의 실시예에서, 도 15에 예시된 실시예에 비해, 핀 구조체(100a)의 기판 핀(1001)의 일부 및 스페이서(105') 위의 더미 게이트 구조체(107')로부터 노출된 스페이서(102a)의 일부를 제거하도록 S/D 에칭 조작이 수행된다.
도 33을 참조하면, 도 16의 구조체를 형성하는 것과 유사한 조작에서, 스페이서(102a)를 부분적으로 제거하도록 푸시-인 조작이 수행되고, 기판 핀(1001)과 인접한 로우-k 격리 스트립(103a) 사이의 스페이서(102a)에 복수의 리세스(R102)가 형성된다. FinFET에는 SiGe 층(1002)이 형성되지 않으므로, SiGe 층(1002)의 리세스(R1002)가 없는 FinFET 실시예에서는 리세스(R102)만이 형성된다.
도 34를 참조하면, 도 17의 구조체를 형성하는 것과 유사한 조작에서. 리세스(R102)를 채우는 복수의 내부 스페이서(109)를 형성하도록 내부 스페이서 증착이 수행된다. 내부 스페이서(109)는 기판 핀(1001)과 인접한 로우-k 격리 스트립(103a) 사이의 스페이서(102a) 위에 형성된다. 일부 실시예에서, 내부 스페이서(109)는 로우-k 유전체 재료를 포함한다. 일부 실시예에서, 리세스(R102) 외부의 내부 스페이서(109)의 일부를 제거하도록 에칭 조작이 수행된다.
도 35 및 도 36을 참조하면, 도 20의 구조체를 형성하는 것과 유사한 조작이 수행된다. 도 36은 게이트 영역에서 A2-A2' 라인을 따른 도 36에 예시된 구조체의 Y-절단 단면도이다. 폴리실리콘 층(1071)이 부분적으로 제거되고, 패턴화된 포토마스크 층(113)이 하이-k 격리부(104c)의 일부를 덮는 더미 게이트 구조체(107') 위에 후속으로 형성된다. 일부 실시예에서, 패턴화된 포토마스크 층(113)의 일부는 더미 게이트 구조체(107')의 상부를 덮고, 폴리실리콘 층(1071)의 제거된 부분에서 게이트 스페이서(108b) 사이의 공간을 채운다.
도 37을 참조하면, 도 22-23에 따른 조작이 수행되어, 폴리실리콘 층(1071)의 제거 후에 스페이서(102')가 형성된다. 일부 실시예에서, 스페이서(102')는 스페이서(102a)와 동일하다. 일부 실시예에서, 스페이서(102a)의 상부에서의 작은 부분이 폴리실리콘 층(1071)의 제거 조작에 의해 동시에 약간 제거되어, 스페이서(102a)와 실질적으로 동일한 스페이서(102')를 형성한다. 다음에, 도 25-27에 따른 조작이 도 38에 예시된 바와 같이 도 37에 예시된 구조체에 수행된다. 복수의 게이트 구조체(115')가 형성되고, 게이트 전극(115)의 형성 후에 평탄화 조작이 수행되고, 평탄화 조작의 이전 또는 이후에 실리사이드(116) 및 S/D 접촉부(117)가 S/D 구조체(111) 상에 형성된다. 여러 실시예에서, 반도체 구조체(TS10)에 비해, 나노와이어 릴리스 조작이 수행되지 않고, 게이트 구조체(115')가 핀 구조체(100a)의 기판 핀(1001)과 로우-k 격리 스트립(103a) 사이의 공간을 완전히 채운다.
도 39, 40 및 41은 도 38에 예시된 B2-B2' 라인(게이트 구조체 상의 Y-절단), C2-C2' 라인(S/D 구조체 상의 Y-절단) 및 D2-D2' 라인(게이트와 S/D 구조체 사이의 Y-절단)을 따른 Y-절단 단면도이다. FinFET의 이러한 실시예에서, 나노와이어 릴리스 조작이 생략되고, 게이트 유전체 층(114)이 기판 핀(1001), 로우-k 격리 스트립(103') 및 하이-k 격리 세그먼트(104") 상에 컨포멀하게 형성된다(유전체 층(114)이 도 37에 예시된 중간 구조체 상에 형성된다). 일부 실시예에서, 유전체 층(114)은 기판 핀(1001)(또는 트랜지스터의 채널 영역)을 덮는 로우-k 유전체 층(1141) 및 로우-k 유전체 층(1141) 위와 게이트 전극(115)과 도 37에 예시된 중간 구조체 사이의 하이-k 유전체 층(1422)을 포함한다. 또한, 내부 스페이서(109)는 핀 구조체(100a)의 기판 핀(1001)과 로우-k 격리 스트립(103a) 사이에서만 리세스(R102)에 형성된다.
반도체 구조체(TS10)의 예시와 유사하게, 로우-k 격리 스트립(103')의 상부의 하이-k 격리 세그먼트(104")는 게이트 구조체(115')를 절연시키는 기능을 한다. 하이-k 격리 세그먼트(104")의 응용은 게이트 구조체 사이에 더 작은 거리를 제공할 수 있고, 따라서 트랜지스터의 그룹의 셀의 크기가 감소될 수 있거나, 셀의 크기가 일정한 경우, 셀의 능동 영역(또는 나노와이어의 길이)이 증가되어 소자의 속도를 향상시킨다. 게이트 구조체(115')와 S/D 구조체(111) 사이에 형성된 내부 스페이서(109)(도 17 참조)는 도 24 및 도 25에 예시된 바와 같은 유전체 제거 조작 중에 S/D 구조체(111)에 대한 측면 에칭 또는 측면 침식을 방지하는 기능을 한다. 스페이서(102')의 두께가 모세관 효과의 결과로서 유전체를 제거하는 데 사용되는 에칭제가 게이트 영역으로부터 S/D 구조체에 도달할 정도의 치수를 가질 때, 내부 스페이서(109)는 이러한 측면 침식을 방지하도록 구현된다.
게이트 구조체를 절단하기 위해 하이-k 격리 세그먼트(104")를 사용하는 유사한 개념이 다음 실시예에서 사용된다. 그러나, 이하의 실시예에서, 측면 에칭 효과는 트랜지스터의 채널(나노와이어(1003') 또는 기판 핀(1001))과 격리 구조체(로우-k 격리 스트립(103a)) 사이에 내부 스페이서(109)의 일부를 형성하는 대신에 모세관 현상의 적용에 의해 방지된다.
도 42를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 도 2-4에 예시된 것과 관련된 조작이 수행된다. 그러나, 도 42에 예시된 실시예에서, 1.5 내지 3.5 nm 범위의 두께를 갖는 단일 유전체 층만을 포함하는 유전체 구조체(102)가 형성된다. 일부 실시예에서, 단일 유전체 층은 산화물 층이다.
도 43-45를 참조하면, 도 5 및 도 7-9에 예시된 것과 관련된 조작이 수행된다. 전술한 바와 같이, 유전체 구조체(102)의 일부를 제거하는 조작은 선택적이다. 여러 실시예에서, 유전체 구조체(102) 및 라이너 층(105)의 재료 및 형성 방법은 유사하거나 동일하며, 도 6에 예시된 것과 관련된 조작은 생략된다. 로우-k 격리 스트립(103') 및 하이-k 격리 스트립(104')이 형성된다.
도 46을 참조하면, 도 10-11에 예시된 것과 관련된 조작이 수행된다. 또한, 유전체 구조체(102) 및 라이너 층(105)의 재료는 유사하거나 동일하기 때문에, 스페이서(105a)의 일부를 제거하여 스페이서(102a) 및 스페이서(105')를 형성하는 단계에서 유전체 구조체(102)의 일부가 제거된다. 여러 실시예에서, 도 11에 예시된 실시예에 비해, 스페이서(102a)는 스페이서(105')와 핀 구조체(100a) 사이에도 형성된다. 일부 실시예에서, 스페이서(102a)와 스페이서(105') 사이에는 별개의 계면이 없다. 일부 실시예에서, 스페이서(105a)의 일부를 제거하는 조작 중에 로우-k 격리 스트립(103b)의 일부도 제거되고, 스페이서(105')를 통해 노출된 로우-k 격리 스트립(103b)의 두께는 스페이서(105') 사이의 로우-k 격리 스트립(103b)의 두께보다 작다. 그러나, 다른 실시예에서, 로우-k 격리 스트립(103b)의 부분은 제거되지 않으며, 이는 스페이서(105a)의 일부를 제거하는 조작에 사용되는 기술 및/또는 에칭제에 의존한다.
도 47을 참조하면, 스페이서(102a)에 수행되는 임의의 푸시-인 조작을 빼고 도 12-20에 예시된 것과 관련된 조작이 도 46의 구조체에 대해 수행된다. 패턴화된 포토마스크 층(113)이 더미 게이트 구조체(107') 및 유전체 층(1122) 위에 형성되어, 하이-k 격리부(104c)의 일부를 덮는다. 내부 스페이서(109)는 후속 조작 중에 측면 에칭 손상을 방지하기 위해 리세스(R1002) 내의 나노와이어(1003') 사이에 여전히 형성된다는 것을 알아야 한다. 그러나, 리세스(R102) 내의 내부 스페이서(109)의 부분은 필요하지 않다. 유전체 구조체(102)의 두께는 에칭제가 들어가기에는 너무 작다. 상세한 설명은 설명에서 후술된다.
도 48은 도 23-26에 예시된 것과 관련된 조작을 수행한 후 게이트 영역에서의 A3-A3' 라인을 따른 도 47에 예시된 구조체의 Y-절단 단면도이다. 스페이서(102')가 스페이서(102a)로부터 형성되고, 게이트 유전체 층(114)이 복수의 나노와이어(1003')를 둘러싸고 또한 로우-k 격리 스트립(103') 및 하이-k 격리부(104c) 상에 형성된다. 그러나, 상기 실시예에서 유전체 구조체(102)의 두께가 감소함에 따라, 게이트 유전체 층(114)은 나노와이어(1003')와 인접한 로우-k 격리 스트립(103a) 사이의 공간을 완전히 채운다. 나노와이어(1003')를 둘러싸는 게이트 유전체 층(114)은 인접한 로우-k 격리 스트립(103a)과 접촉하기도 한다. 일부 실시예에서, 게이트 유전체 층(114)은 적어도 로우-k 재료층 및 적어도 하이-k 재료층을 포함하는 다층 구조체이다.
도 49-51을 참조하면, 도 27에 예시된 것과 관련된 조작이 도 47의 구조체에 대해 수행되어 반도체 구조체(TS20)를 형성한다. 도 50 및 도 51은 각각 도 49에 예시된 B3-B3' 라인(게이트 구조물 상의 Y-절단) 및 라인 C3-C3' 라인(S/D 구조체 상의 Y-절단)을 따른 Y-절단 단면도이다. 로우-k 격리 스트립(103a)과 나노와이어(1003') 사이의 거리(W102)(유전체 구조체(102)의 두께와 실질적으로 동일 함)는 작기 때문에, 그 위에 형성되는 게이트 전극(115)은 로우-k 격리 스트립(103a)과 나노와이어(1003') 사이의 공간을 채울 수 없다. 도 50에 예시된 바와 같이. 반도체 구조체(TS20)는 게이트 어라운드 트랜지스터(3-게이트 GAA 트랜지스터)를 포함하지만 완전한 GAA 트랜지스터는 포함하지 않는다.
상기 예시된 바와 같이, 로우-k 격리 스트립(103')의 상부의 하이-k 격리 세그먼트(104")는 게이트 구조체(115')를 절연시키는 기능을 한다. 하이-k 격리 세그먼트(104")의 응용은 게이트 구조체 사이에 더 작은 거리를 제공할 수 있고, 따라서 트랜지스터 그룹의 셀의 크기가 감소될 수 있거나, 또는 셀의 크기가 일정한 경우 셀의 능동 영역(또는 나노와이어의 길이)이 증가되어 소자의 속도를 향상시킬 수 있다. 또한, 사이드 에칭 효과를 방지하기 위해 1.5 내지 3.5 nm 범위의 두께를 가지는 유전체 구조체(102)가 형성된다. 유전체를 제거하는 데 사용된 에칭제가 유전체와 에칭제 사이의 높은 표면 장력의 결과로서 게이트 영역으로부터 S/D 구조체에 도달하는 것이 방지될 정도의 치수로 스페이서(102')의 두께가 형성될 때, 이러한 측면 침식이 발생하는 것을 방지하도록 예컨대, 도 16에서 전술한 바와 같이, 리세스(R102) 내의 내부 스페이서(109)의 일부는 필요치 않다.
전술한 바와 같은 하이-k 격리 세그먼트(104") 및 얇은 유전체 구조체(102)의 유사한 개념이 핀형 전계 효과 트랜지스터(FinFET)에도 적용될 수 있다. 도 52-55는 본 개시 내용의 일부 실시예에 따른 FinFET에 적용되는 방법(M10)의 하나 이상의 조작을 예시한다. 반도체 구조체(TS21)가 도 55-57에 예시된 바와 같이 형성되며, 여기서 도 56-57은 각각 도 55에 예시된 B4-B4' 라인 및 C4-C4' 라인을 따른 Y-절단 단면도이다.
도 52를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 1.5 내지 3.5 nm 범위의 두께를 가지는 유전체 구조체(102)가 도 31에 예시된 구조체와 유사한 복수의 핀 구조체(100a)에 적용된다. 로우-k 유전체 층(103)이 유전체 구조체(102) 상에 형성된다. 복수의 트렌치(T11, T12, T13)가 핀 구조체(F11, F12, F13, F14) 사이에 형성된다. 일부 실시예에서, 트렌치(T11)의 폭(W11)은 트렌치(T13)의 폭(W13)과 실질적으로 동일하고, 폭(W11)은 트렌치(T12)의 폭(W12)보다 크다.
도 53을 참조하면, 도 43-47에 예시된 것과 관련된 조작이 도 52의 구조체에 대해 수행된다. 패턴화된 포토마스크 층(113)이 더미 게이트 구조체(107') 및 유전체 층(1122) 위에 형성되어, 하이-k 격리부(104c)의 일부를 덮는다. 리세스(R1002) 내의 나노와이어(1003') 사이의 내부 스페이서(109)(미도시)는 후속 조작 중에 측면 에칭 손상을 방지하기 위해 형성된다는 점을 알아야 한다.
도 54를 참조하면, 도 36-37에 예시된 것과 관련된 조작이 도 53의 구조체에 대해 수행된다. 도 54는 도 53에 예시된 A4-A4' 라인을 따른 게이트 영역에서의 Y-절단 단면도를 예시한다. 스페이서(102')가 로우-k 격리 스트립(103a)과 기판 핀(1001) 사이에 남겨진다.
도 55-57을 참조하면, 도 47의 구조체에 대해 수행된 것과 유사한 조작이 도 53의 구조체에 대해 수행되어 도 55에 예시된 바와 같이 FinFET를 가지는 반도체 구조체(TS21)를 형성한다. 도 56 및 도 57은 각각 도 55에 예시된 B4-B4' 라인(게이트 구조체 상의 Y-절단) 및 C4-C4' 라인(S/D 구조체 상의 Y-절단)을 따른 Y-절단 단면도이다. 스페이서(102')의 두께는 기판 핀(1001)과 로우-k 격리 스트립(103a) 사이의 공간을 해제하도록 유전체 핀 제거 공정이 수행되어도 기판 핀(1001)과 로우-k 격리 스트립(103a) 사이에 게이트 구조체를 형성하기에는 너무 얇으며, 스페이서(102)가 로우-k 격리 스트립(103a)과 기판 핀(1001) 사이에 남겨진다. 도 55에 예시된 바와 같이, 게이트 전극(115)은 기판 핀(1001)의 상부 및 일측면만을 덮고 있다. 도 57에 예시된 반도체 구조체(TS21)의 S/D 구조체의 단면도는 도 51에 예시된 바와 같은 반도체 구조체(TS20)의 S/D 구조체의 Y-절단 단면도와 유사하다.
반도체 구조체(TS20)를 개량하기 위해, 본 개시 내용의 일부 실시예의 유전체 구조체(102)는 복수의 유전체 층을 포함하는 다층 유전체 구조체가 되도록 설계된다. 다층 유전체 구조체의 두께는 3.5 nm보다 두껍고, 각 유전체 층은 1~3.5 nm 범위의 두께를 가진다. 2개의 인접한 유전체 층은 소정의 에칭제에 응답하여 상이한 에칭 속도를 가진다.
도 58을 참조하면, 도 42에 예시된 실시예와 유사한 일부 실시예에 따르면, 유전체 구조체(102)는 제1 유전체 층(1021), 제2 유전체 층(1022) 및 제3 유전체 층(1023)을 포함한다. 일부 실시예에서, 제1 및 제3 유전체 층의 재료는 동일하고, 제2 유전체 층의 재료와 상이하다. 도 58에 예시된 실시예에서, 제2 유전체 층(1022)은 질화물 층이고, 제1 및 제3 유전체 층은 산화물 층이다. 유전체 층(1021, 1022 및 1023) 각각은 1~3.5 nm 범위의 두께를 가진다.
도 59를 참조하면, 도 43-47에 예시된 것과 관련된 조작이 도 58의 구조체에 대해 수행된다. 패턴화된 포토마스크 층(113)이 더미 게이트 구조체(107') 및 유전체 층(1122) 위에 형성되어, 하이-k 격리부(104c)의 일부를 덮는다. 스페이서(102a)가 제1 스페이서 층(1021a), 제2 스페이서 층(1022a) 및 제3 스페이서 층(1023a)을 포함하도록 형성된다. 기판 핀(1001) 위에 제공되고 더미 게이트 유전체(107')로부터 노출된 제3 유전체 층(1023)의 일부가 S/D 에칭 조작에서 제거되어 제3 스페이서 층(1023a)을 형성한다는 것을 알아야 한다. 일부 실시예에서, S/D 구조체(111)의 제1측 경계(111)는 인접하는 제2 스페이서 층(1022a)과 접촉하고 이것과 컨포멀하다. 리세스(R1002) 내의 나노와이어(1003') 사이의 내부 스페이서(109)(미도시)가 측면 에칭 손상을 방지하도록 후속 조작 중에 형성된다는 것을 알아야 한다.
도 60은 도 23-25에 예시된 것과 관련된 조작을 수행한 후 게이트 영역에서의 도 59의 A5-A5' 라인을 따른 Y-절단 단면도이다. 상기 실시예에서, 유전체 제거 조작은 제1, 제2 및 제3 스페이서 층(1021a, 1022a 및 1023a)을 각각 부분적으로 제거하기 위한 다중 에칭 조작을 포함한다. 제1, 제2 및 제3 스페이서 층(1021a, 1022a 및 1023a) 각각의 두께는 1~3.5 nm의 범위에 있기 때문에, 측면 에칭 효과에 의해 야기된 S/D 구조체(111)의 손상이 에칭제의 응집에 의해 방지될 수 있다. 제1 스페이서 층(1021'), 제2 스페이서 층(1022') 및 제3 스페이서 층(1023')을 포함하는 스페이서(102')가 형성된다.
도 26-27에 예시된 것과 관련된 조작이 도 60의 구조체에 대해 수행되어 도 61에 예시된 바와 같은 반도체 구조체를 형성한다. 도 62 및 도 63은 각각 도 61에 예시된 B5-B5' 라인(게이트 구조체 상의 Y-절단) 및 C5-C5' 라인(S/D 구조체 상의 Y-절단)을 따른 Y-절단 단면도이다. 반도체 구조체(TS10)와 같이, 게이트 유전체 층(114) 및 게이트 전극(115)이 나노와이어(1003')를 둘러싸도록 형성되지만, 스페이서(102')는 단일의 두꺼운 유전체 층 대신에 다른 유전체 재료 및 작은 두께의 다중 층을 포함한다. 또한, S/D 구조체(111)의 제1측 경계(1111)는 로우-k 격리 스트립(103a) 대신에 제2 스페이서 층(1022')과 접촉한다.
반도체 구조체(TS20)의 구성에 비해 유전체 구조체(102)의 두께의 증가로 인해, 로우-k 격리 스트립(103a)과 인접한 나노 와이어(1003') 사이의 거리(W102)가 증가된다. 로우-k 격리 스트립(103a)과 나노와이어(1003') 사이의 간격은 게이트 유전체 층(114)의 형성 후에 게이트 전극(115)이 채워질만큼 충분히 크다. 따라서, 트랜지스터의 그룹의 셀의 크기가 감소될 수 있거나, 또는 하이-k 격리 세그먼트(104")의 기여에 의해 셀의 능동 영역(또는 나노와이어의 길이)이 증가되어 소자의 속도를 향상시킬 수 있다. 또한, 스페이서(102')의 유전체 층 각각의 두께가 작은 것에 의해 측면 에칭 효과가 방지된다.
하이-k 격리 세그먼트(104") 및 다층 유전체 구조체(102)의 유사한 구조체 및 반도체 구조체(TS30)의 제조 방법이 FinFET 구조체를 포함하는 반도체 구조체(TS31)를 형성하는 데 적용될 수 있다.
도 64를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 다층 유전체 구조체(102)가 도 31에 예시된 구조체와 유사한 복수의 핀 구조체(100a)에 적용된다.
도 65를 참조하면, 반도체 구조체(TS30)를 형성하는 것과 유사한 조작이 나노와이어 릴리스 조작을 제외하고 도 64의 구조체에 적용되어 도 65에 예시된 바와 같은 반도체 구조체(TS31)를 형성한다. 도 66 및 도 67은 각각 도 67에 예시된 B6-B6' 라인(게이트 구조체 상의 Y-절단) 및 C6-C6' 라인(S/D 구조체 상의 Y-절단)을 따른 Y-절단 단면도이다. 반도체 구조체(TS31)는 반도체 구조체(TS30)와 유사하지만, GAA 구조체 대신 FinFET 구조체를 가진다. 간결성을 위해 반복된 설명은 생략된다.
본 개시 내용의 일부 실시예의 일 양태에서, 반도체 구조체가 제공된다. 반도체 구조체는 기판, 상기 기판 상의 트랜지스터 및 격리 구조체를 포함한다. 상기 트랜지스터는 상기 기판 상에 에피택셜 영역을 포함하고, 상기 에피택셜 영역은 제1측 경계 및 상기 제1측 경계와 반대인 제2측 경계를 가지며, 상기 에피택셜 영역의 제1측 경계는 상기 격리 구조체의 측벽과 컨포멀하게 형성된다.
본 개시 내용의 일부 실시예의 다른 양태에서, 반도체 구조체가 제공된다. 상기 반도체 구조체는: 기판; 상기 기판 위로 제1 방향을 따라 연장되는 복수의 핀 구조체; 상기 기판 위로 상기 제1 방향을 따라 연장되고 상기 복수의 핀 구조체 사이에 교대로 배치된 복수의 로우-k 격리 스트립; 상기 복수의 로우-k 격리 스트립 상에 배치된 복수의 하이-k 격리 세그먼트; 및 상기 복수의 로우-k 격리 스트립 및 상기 복수의 하이-k 격리 세그먼트를 둘러싸는 복수의 게이트 구조체를 포함한다.
또한, 본 개시 내용은 반도체 구조체를 제조하는 방법을 제공한다. 방법은: 기판 위에 제1 방향을 따라 연장되는 복수의 핀 구조체를 형성하는 단계; 상기 기판 위에 상기 제1 방향을 따라 상기 복수의 핀 구조체 사이에서 연장되는 로우-k 격리 스트립을 형성하는 단계; 및 상기 로우-k 격리 스트립의 상부에 하이-k 격리 스트립을 형성하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 반도체 구조체에 있어서,
기판;
상기 기판 상의 트랜지스터 - 상기 트랜지스터는,
상기 기판 상에, 제1 측 경계 및 상기 제1 측 경계와 반대편에 있는 제2 측 경계를 가지는 에피택셜 영역을 포함함 - ; 및
상기 기판 상의 격리 구조체(isolation structure) - 상기 에피택셜 영역의 상기 제1 측 경계는 상기 격리 구조체의 측벽에 대하여 컨포멀(conformal)함 -
를 포함하는 반도체 구조체
2. 제1항에 있어서, 상기 트랜지스터의 채널은 핀(fin) 또는 복수의 나노와이어를 포함하는 것인 반도체 구조체.
3. 제1항에 있어서,
상기 격리 구조체에 인접한, 상기 기판 상의 핀 구조체; 및
상기 핀 구조체와 상기 격리 구조체 사이의 복수의 유전체 층 - 2개의 인접한 유전체 층은 상이한 재료를 가짐 -
을 더 포함하는 반도체 구조체.
4. 제3항에 있어서, 상기 복수의 유전체 층 각각의 두께는 1 내지 3.5 나노미터의 범위에 있는 것인 반도체 구조체.
5. 제1항에 있어서,
상기 격리 구조체에 인접한, 상기 기판 상의 핀 구조체; 및
상기 핀 구조체와 상기 격리 구조체 사이의 복수의 유전체 층 - 2개의 인접한 유전체 층은 상이한 재료를 가짐 -
을 더 포함하는 반도체 구조체.
6. 제5항에 있어서, 상기 유전체 층의 두께는 1 내지 3.5 나노미터의 범위에 있는 것인 반도체 구조체.
7. 제6항에 있어서,
상기 유전체 층 상에 그리고 상기 트랜지스터의 채널과 상기 격리 구조체 사이에 내부 스페이서를 더 포함하는 반도체 구조체.
8. 반도체 구조체에 있어서,
기판;
상기 기판 위로 제1 방향을 따라 연장되는 복수의 핀 구조체;
상기 기판 위로 상기 제1 방향을 따라 연장되고 상기 복수의 핀 구조체 사이에 교대로 배치된 복수의 로우-k 격리 스트립(isolation strip);
상기 복수의 로우-k 격리 스트립 상에 배치된 복수의 하이-k 격리 세그먼트; 및
상기 복수의 로우-k 격리 스트립 및 상기 복수의 하이-k 격리 세그먼트를 둘러싸는 복수의 게이트 구조체
를 포함하는 반도체 구조체.
9. 제8항에 있어서, 상기 복수의 하이-k 격리 세그먼트의 상부면은 상기 복수의 게이트 구조체의 상부면과 동일 평면에 있는(coplanar) 것인 반도체 구조체.
10. 제8항에 있어서, 상기 복수의 게이트 구조체는 상기 복수의 로우-k 격리 스트립 및 상기 복수의 하이-k 격리 세그먼트에 의해 분리된 것인 반도체 구조체.
11. 제8항에 있어서,
상기 복수의 핀 구조체 중 하나의 핀 구조체와 상기 복수의 로우-k 격리 스트립 중 인접한 하나의 로우-k 격리 스트립 사이에 복수의 내부 스페이서를 더 포함하는 반도체 구조체.
12. 제8항에 있어서,
상기 복수의 핀 구조체의 각각 위에 복수의 나노와이어를 더 포함하는 반도체 구조체.
13. 제8항에 있어서, 상기 복수의 핀 구조체와 상기 복수의 로우-k 격리 스트립 중 인접한 하나의 로우-k 격리 스트립 사이에 하나 이상의 유전체 재료가 제공된 것인 반도체 구조체.
14. 제8항에 있어서, 상기 복수의 핀 구조체 중의 제1 핀이 상기 복수의 로우-k 격리 스트립 중의 제1 로우-k 격리 스트립과 제2 로우-k 격리 스트립 사이에 제공되며, 상기 제1 핀과 상기 제1 로우-k 격리 스트립 사이의 제1 거리는, 상기 제1 핀과 상기 제2 로우-k 격리 스트립 사이의 제2 거리보다 작은 것인 반도체 구조체.
15. 반도체 구조체를 제조하는 방법에 있어서,
기판 위에 제1 방향을 따라 연장되는 복수의 핀 구조체를 형성하는 단계;
상기 기판 위에 로우-k 격리 스트립을 형성하는 단계 - 상기 로우-k 격리 스트립은 상기 제1 방향을 따라 상기 복수의 핀 구조체 사이에서 연장됨 - ; 및
상기 로우-k 격리 스트립의 상부에 하이-k 격리 스트립을 형성하는 단계
를 포함하는 반도체 구조체를 제조하는 방법.
16. 제15항에 있어서,
상기 로우-k 격리 스트립의 상부에 하이-k 격리 세그먼트를 형성하도록, 상기 하이-k 격리 스트립의 일부를 제거하는 단계를 더 포함하는 반도체 구조체를 제조하는 방법.
17. 제16항에 있어서, 상기 하이-k 격리 세그먼트를 형성하는 단계는,
상기 하이-k 격리 스트립의 일부를 제거하여 복수의 하이-k 격리부를 형성하는 단계;
상기 복수의 하이-k 격리부 중 적어도 하나를 부분적으로 덮도록 하드 마스크를 형성하는 단계; 및
상기 하이-k 격리부의 노출된 부분을 제거하는 단계
를 포함하는 것인 반도체 구조체를 제조하는 방법.
18. 제16항에 있어서,
상기 하이-k 격리 세그먼트를 형성하기 이전에, 상기 하이-k 격리 스트립의 제2 부분을 덮도록 상기 하이-k 격리 스트립 상에 더미 게이트 구조체를 형성하는 단계; 및
상기 하이-k 격리 세그먼트의 형성 이후에 상기 더미 게이트 구조체를 제거하는 단계를 더 포함하는 반도체 구조체를 제조하는 방법.
19. 제15항에 있어서,
상기 로우-k 격리 스트립을 형성하기 이전에 상기 복수의 핀 구조체에 대하여 컨포멀한 유전체 층을 형성하는 단계를 더 포함하는 반도체 구조체를 제조하는 방법.
20. 제19항에 있어서,
상기 하이-k 격리 스트립 상에 더미 게이트 구조체를 형성하는 단계;
상기 더미 게이트 구조체로부터 노출된 상기 유전체 층의 제1 부분을 제거하는 단계;
상기 유전체 층의 제2 부분을 제거하여 상기 유전체 층에 리세스를 형성하는 단계; 및
상기 리세스를 채우는 것에 의해 내부 스페이서를 형성하는 단계
를 더 포함하는 반도체 구조체를 제조하는 방법.

Claims (10)

  1. 반도체 구조체에 있어서,
    기판;
    상기 기판 상의 트랜지스터 - 상기 트랜지스터는,
    상기 기판 상에, 제1 측 경계 및 상기 제1 측 경계와 반대편에 있는 제2 측 경계를 가지는 에피택셜 영역을 포함함 - ; 및
    상기 기판 상의 격리 구조체(isolation structure) - 상기 에피택셜 영역의 상기 제1 측 경계는 상기 격리 구조체의 측벽에 대하여 컨포멀(conformal)함 -
    를 포함하는 반도체 구조체.
  2. 제1항에 있어서, 상기 트랜지스터의 채널은 핀(fin) 또는 복수의 나노와이어를 포함하는 것인 반도체 구조체.
  3. 제1항에 있어서,
    상기 격리 구조체에 인접한, 상기 기판 상의 핀 구조체; 및
    상기 핀 구조체와 상기 격리 구조체 사이의 복수의 유전체 층 - 2개의 인접한 유전체 층은 상이한 재료를 가짐 -
    을 더 포함하는 반도체 구조체.
  4. 제1항에 있어서,
    상기 격리 구조체에 인접한, 상기 기판 상의 핀 구조체; 및
    상기 핀 구조체와 상기 격리 구조체 사이의 유전체 층 - 상기 유전체 층은 상기 핀 구조체와 상기 격리 구조체 모두와 접촉함 -
    을 더 포함하는 반도체 구조체.
  5. 제4항에 있어서,
    상기 유전체 층 상에 그리고 상기 트랜지스터의 채널과 상기 격리 구조체 사이에 내부 스페이서를 더 포함하는 반도체 구조체.
  6. 반도체 구조체에 있어서,
    기판;
    상기 기판 위로 제1 방향을 따라 연장되는 복수의 핀 구조체;
    상기 기판 위로 상기 제1 방향을 따라 연장되고 상기 복수의 핀 구조체 사이에 교대로 배치된 복수의 로우-k 격리 스트립(isolation strip);
    상기 복수의 로우-k 격리 스트립 상에 배치된 복수의 하이-k 격리 세그먼트; 및
    상기 복수의 로우-k 격리 스트립 및 상기 복수의 하이-k 격리 세그먼트를 둘러싸는 복수의 게이트 구조체
    를 포함하는 반도체 구조체.
  7. 제6항에 있어서, 상기 복수의 하이-k 격리 세그먼트의 상부면은 상기 복수의 게이트 구조체의 상부면과 동일 평면에 있는(coplanar) 것인 반도체 구조체.
  8. 제6항에 있어서, 상기 복수의 게이트 구조체는 상기 복수의 로우-k 격리 스트립 및 상기 복수의 하이-k 격리 세그먼트에 의해 분리된 것인 반도체 구조체.
  9. 반도체 구조체를 제조하는 방법에 있어서,
    기판 위에 제1 방향을 따라 연장되는 복수의 핀 구조체를 형성하는 단계;
    상기 기판 위에 로우-k 격리 스트립을 형성하는 단계 - 상기 로우-k 격리 스트립은 상기 제1 방향을 따라 상기 복수의 핀 구조체 사이에서 연장됨 - ; 및
    상기 로우-k 격리 스트립의 상부에 하이-k 격리 스트립을 형성하는 단계
    를 포함하는 반도체 구조체를 제조하는 방법.
  10. 제9항에 있어서,
    상기 로우-k 격리 스트립의 상부에 하이-k 격리 세그먼트를 형성하도록, 상기 하이-k 격리 스트립의 일부를 제거하는 단계를 더 포함하는 반도체 구조체를 제조하는 방법.
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