TW202030366A - 用以選擇性蝕刻銅及銅合金之蝕刻液及使用此蝕刻液之半導體基板之製造方法 - Google Patents

用以選擇性蝕刻銅及銅合金之蝕刻液及使用此蝕刻液之半導體基板之製造方法 Download PDF

Info

Publication number
TW202030366A
TW202030366A TW108141854A TW108141854A TW202030366A TW 202030366 A TW202030366 A TW 202030366A TW 108141854 A TW108141854 A TW 108141854A TW 108141854 A TW108141854 A TW 108141854A TW 202030366 A TW202030366 A TW 202030366A
Authority
TW
Taiwan
Prior art keywords
group
etching solution
copper
alloy
etching
Prior art date
Application number
TW108141854A
Other languages
English (en)
Other versions
TWI831869B (zh
Inventor
深澤隼
藤井智子
松永裕嗣
Original Assignee
日商三菱瓦斯化學股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商三菱瓦斯化學股份有限公司 filed Critical 日商三菱瓦斯化學股份有限公司
Publication of TW202030366A publication Critical patent/TW202030366A/zh
Application granted granted Critical
Publication of TWI831869B publication Critical patent/TWI831869B/zh

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/18—Acidic compositions for etching copper or alloys thereof
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/44—Compositions for etching metallic material from a metallic material substrate of different composition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/02—Local etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/1162—Manufacturing methods by patterning a pre-deposited material using masks
    • H01L2224/11622—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods

Abstract

本發明提供一種可抑制鎳、錫、金及它們的合金的溶解，並選擇性蝕刻銅及銅合金之蝕刻液。本發明之蝕刻液，其特徵在於含有：(A)過氧化氫，相對於蝕刻液之總質量為5~10.5質量%、(B)硝酸，相對於蝕刻液之總質量為0.3~6質量%、(C)選自於由三唑及四唑構成之群組中之1種以上的含氮5員環化合物，該含氮5員環化合物也可具有選自於由碳數1~6之烷基、胺基、以及經取代之胺基構成之群組中之取代基，該經取代之胺基具有選自於由碳數1~6之烷基及苯基構成之群組中之1種以上的取代基、及(D)(d1)選自於由鹼金屬氫氧化物、氨、胺及銨鹽構成之群組中之1種以上的pH調整劑、(d2)膦酸化合物、或(d3)它們的組合。

Description

用以選擇性蝕刻銅及銅合金之蝕刻液及使用此蝕刻液之半導體基板之製造方法
本發明關於用以選擇性蝕刻選自於由銅及銅合金構成之群組中之1種以上之蝕刻液及使用此蝕刻液之半導體基板之製造方法。
在使用了次世代之以DRAM記憶體、NAND記憶體作為代表之TSV(Through Silicon Via)等凸塊(bump)來進行的半導體基板之配線形成中，需求有可抑制鎳、鎳合金、錫、錫合金、金及金合金之溶解，並選擇性蝕刻銅及銅合金之技術。 目前已知有可抑制鎳及鎳合金之溶解，並選擇性蝕刻銅及銅合金之技術(例如，專利文獻1至3)。 然而，以往就配線材料而言，除了含有鎳及鎳合金以外，還含有錫、金及它們的合金之情形，並未探討可抑制這些金屬之溶解而且能選擇性蝕刻銅及銅合金之技術。 例如，雖專利文獻1揭示了以所預定之濃度比含有過氧化氫及硝酸之蝕刻液，但此蝕刻液在含有錫或金作為配線材料時，無法防止鎳之溶解。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2004-43895號公報 [專利文獻2]國際公開第2011/074589號 [專利文獻3]國際公開第2017/188108號
[發明所欲解決之課題]
如此狀況之下，就配線材料而言，包含選自於由鎳及鎳合金構成之群組中之1種以上、及選自於由錫、錫合金、金及金合金構成之群組中之1種以上時，需求可提供一種蝕刻液，其可抑制這些金屬的溶解並能選擇性蝕刻銅及銅合金，可適用於使用了凸塊之半導體基板之配線形成。 [解決課題之手段]
本案發明人等針對上述課題深入研究之結果，發現下列所示特定組成之蝕刻液可解決上述課題。 亦即，本發明提供下列所示之蝕刻液及半導體基板之製造方法等。 [1]一種蝕刻液，係用以在包含選自於由銅及銅合金構成之群組中之1種以上、選自於由鎳及鎳合金構成之群組中之1種以上、及選自於由錫、錫合金、金及金合金構成之群組中之1種以上之半導體基板中，選擇性蝕刻選自於由銅及銅合金構成之群組中之1種以上之蝕刻液； 該蝕刻液含有： (A)過氧化氫，相對於蝕刻液之總質量為5~10.5質量%， (B)硝酸，相對於蝕刻液之總質量為0.3~6質量%， (C)選自於由三唑及四唑構成之群組中之1種以上的含氮5員環化合物，該含氮5員環化合物也可具有選自於由碳數1~6之烷基、胺基、以及經取代之胺基構成之群組中之1種以上的取代基，該經取代之胺基具有選自於由碳數1~6之烷基及苯基構成之群組中之1種以上的取代基，及 (D)(d1)選自於由鹼金屬氫氧化物、氨、胺及銨鹽構成之群組中之1種以上的pH調整劑、(d2)膦酸化合物、或(d3)它們的組合。 [2]如[1]之蝕刻液，其中，成分(C)係選自於由5-甲基四唑、5-胺基四唑及1,2,4-三唑構成之群組中之1種以上的含氮5員環化合物。 [3]如[1]或[2]之蝕刻液，其中，成分(C)之濃度相對於蝕刻液之總質量為0.005~2.0質量%。 [4]如[1]至[3]中任一項蝕刻液，其中，蝕刻液之pH為0.5~3.0。 [5]如[1]至[3]中任一項蝕刻液，其中，蝕刻液包含(d2)膦酸化合物。 [6]如[1]至[5]中任一項之蝕刻液，其中，成分(d2)係選自於由1-羥基亞乙基-1,1-二膦酸、二伸乙三胺五(亞甲基膦酸)、及它們的鹽構成之群組中之1種以上的膦酸化合物。 [7]如[1]至[6]中任一項之蝕刻液，其中，成分(d2)之濃度相對於蝕刻液之總質量為0.005~1.0質量%。 [8]一種半導體基板之製造方法，包含下列步驟： 準備在表面具有含選自於由銅及銅合金構成之群組中之1種以上的銅晶種層之半導體基材， 形成具有會露出該銅晶種層之一部分之開口圖案之光阻圖案， 在該銅晶種層的自該光阻圖案之該開口圖案之開口部露出之表面，以按順序配置的方式，形成含有選自於由鎳及鎳合金構成之群組中之1種以上的金屬層A、及含有選自於由錫、錫合金、金及金合金構成之群組中之1種以上的金屬層B， 去除該光阻圖案，及 使該銅晶種層之因去除該光阻圖案而產生之未形成有該金屬層A及該金屬層B之露出部與如[1]至[7]中任一項之蝕刻液接觸，從而蝕刻該銅晶種層之露出部。 [9]如[8]之半導體基板之製造方法，其中，在該半導體基材上形成有凸塊(bump)，該凸塊包含：含有選自於由鎳及鎳合金構成之群組中之1種以上的金屬層A，及 含有選自於由錫、錫合金、金及金合金構成之群組中之1種以上的金屬層B。 [發明之效果]
依據本發明，可提供一種用以選擇性蝕刻銅及銅合金之蝕刻液。此外，依據本發明，可提供一種使用該蝕刻液來製造半導體基板之方法。 根據本發明之理想態樣，藉由使用該蝕刻液，可抑制鎳、鎳合金、錫、錫合金、金及金合金之溶解並能選擇性蝕刻銅及銅合金。此外，根據本發明之理想態樣，該蝕刻液可適用於使用凸塊之半導體基板之配線形成。
下列，針對本發明之蝕刻液及半導體基板之製造方法等進行具體地說明，但本發明並非限制在這些者，只要在不脫離其要旨之範圍則可進行各種變形。
1.蝕刻液 本發明之蝕刻液，其特徵在於用以在包含選自於由銅及銅合金構成之群組中之1種以上、選自於由鎳及鎳合金構成之群組中之1種以上、及選自於由錫、錫合金、金及金合金構成之群組中之1種以上之半導體基板中，選擇性蝕刻選自於由銅及銅合金構成之群組中之1種以上； 該蝕刻液含有： (A)過氧化氫，相對於蝕刻液之總質量為5~10.5質量%， (B)硝酸，相對於蝕刻液之總質量為0.3~6質量%， (C)選自於由三唑及四唑構成之群組中之1種以上的含氮5員環化合物，該含氮5員環化合物也可具有選自於由碳數1~6之烷基、胺基、以及經取代之胺基構成之群組中之1種以上的取代基，該經取代之胺基具有選自於由碳數1~6之烷基及苯基構成之群組中之1種以上的取代基，及 (D)(d1)選自於由鹼金屬氫氧化物、氨、胺及銨鹽構成之群組中之1種以上的pH調整劑、(d2)膦酸化合物、或(d3)它們的組合。
根據本發明之理想態樣，本發明之蝕刻液，如上述藉由以特定之比率含有特定成分，就配線材料而言，包含選自於由鎳及鎳合金構成之群組中之1種以上、及選自於由錫、錫合金，金及金合金構成之群組中之1種以上時，可抑制這些金屬之溶解且能選擇性蝕刻銅及銅合金。又，本說明書中之「鎳合金」意指對鎳添加1種以上之金屬元素或非金屬元素而成者，只要具有金屬之特性則無特別限制。針對「錫合金」、「金合金」及「銅合金」亦相同。
下述，針對本發明之蝕刻液所含有之各成分進行詳細地說明。
[過氧化氫(A)] 本發明中過氧化氫(A)(以下亦稱為成分(A))係作為銅之氧化劑而發揮功能之成分。 過氧化氫(A)之等級無特別限制，可使用工業用及電子工業用等各種等級。一般而言，考量到取得性及操作性之觀點，以過氧化氫水溶液之形式使用為理想。
蝕刻液中之過氧化氫(A)之濃度相對於蝕刻液之總質量落在5~10.5質量%之範圍內，理想為落在6.0~10.0質量%之範圍內。藉由過氧化氫(A)之濃度落在上述範圍內，可製成蝕刻速度良好者。此外，可抑制配線材料之溶解。
[硝酸(B)] 本發明中之硝酸(B)(以下亦稱為成分(B))，係作為經過氧化氫進行氧化而製成之銅及銅合金之蝕刻劑來發揮作用之成分。
蝕刻液中之硝酸(B)之濃度落在0.3~6質量%之範圍內，理想為0.5~5.0質量%，宜為落在1.0~4.0質量%之範圍內。藉由硝酸(B)之濃度落在上述範圍內，可製成蝕刻速度良好者。此外，可抑制配線材料之溶解。
[含氮5員環化合物(C)] 本發明中之含氮5員環化合物(C)(以下亦稱為成分(C))，據認為其會吸附在銅表面，具有控制銅之蝕刻速度及減少鎳或錫之腐蝕之功能。 含氮5員環化合物(C)係選自於由三唑及四唑構成之群組中之1種以上，也可具有選自於由碳數1~6之烷基、胺基、以及具有選自於由碳數1~6之烷基及苯基構成之群組中之1種以上的取代基之經取代之胺基構成之群組中之1種以上的取代基，且。含氮5員環化合物(C)，可使用1種，亦可將2種以上組合使用。
就含氮5員環化合物(C)而言，理想可列舉如：下述式(1)、式(2)或式(3)所示之化合物： [化1]
Figure 02_image001
[式(1)~式(3)中，R1 、R2 、R3 、R4 及R5 分別獨立地表示選自於(i)氫原子、(ii)碳數1~6之烷基、(iii)胺基、(iv)具有選自於由碳數1~6之烷基及苯基構成之群組中之1種以上的取代基之經取代之胺基構成之群組]。
就碳數1~6之烷基而言，可列舉如直鏈或支鏈之烷基及環烷基。就直鏈或支鏈之烷基而言，可列舉例如：甲基、乙基、正丙基、異丙基、正丁基、異丁基、二級丁基、三級丁基、正戊基、正己基等。就環烷基而言，可列舉如碳數3~6之環烷基，可列舉例如：環丙基、環戊基、環己基等。這些之中，以甲基或乙基為理想，甲基尤佳。
就經取代胺基而言，只要係具有選自於由碳數1~6之烷基及苯基構成之群組中之1種以上之取代基之胺基，無特別限制。針對碳數1~6之烷基，如上述之例示。
就含氮5員環化合物(C)之理想具體例而言，可列舉如：5-甲基四唑、5-胺基四唑、1,2,4-三唑、1,2,3-三唑、及四唑。這些之中，選自於由5-甲基四唑、5-胺基四唑及1,2,4-三唑構成之群組中之1種以上尤佳。
蝕刻液中之含氮5員環化合物(C)之濃度相對於蝕刻液之總質量落在0.005~2.0質量%之範圍內為理想，宜為0.01~1.0質量%，較佳為落在0.05~0.5質量%之範圍。藉由含氮5員環化合物(C)之濃度落在上述範圍內，蝕刻速度會變得良好。此外，可抑制配線材料之溶解。
[成分(D)] 本發明中，就成分(D)而言，包括(d1)選自於由鹼金屬氫氧化物、氨、胺及銨鹽構成之群組中之1種以上之pH調整劑、(d2)膦酸化合物、或(d3)它們的組合。藉由含有成分(D)，可抑制配線材料之溶解。
[成分(d1)] 成分(d1)係選自於由鹼金屬氫氧化物、氨、胺及銨鹽構成之群組中之1種以上之pH調整劑。藉由含有成分(d1)，可將蝕刻液之pH調整成適當之範圍內。 就本發明之蝕刻液之pH範圍而言，無特別限制，以0.5~3.0為理想，0.6~3.0為宜，0.7~2.0較佳，0.7~1.6尤佳，0.7~1.3最佳。惟，本發明之蝕刻液含有後述之成分(d2)時不在此限，即使蝕刻液之pH範圍落在上述範圍外，仍可有效地抑制配線材料之溶解。 就鹼金屬氫氧化物而言，只要係鹼金屬之氫氧化物，則無特別限制，可列舉例如：氫氧化鉀、氫氧化鈉、氫氧化鋰、氫氧化銫等。 就胺而言，只要係氨之氫原子被1至3個之有機基取代而成之化合物，即無特別限制，可列舉例如：一乙醇胺、二乙醇胺、三乙醇胺、二乙二醇胺、1-胺基-2-丙醇及N-羥乙基哌𠯤等烷醇胺；乙基胺、苄基胺、二乙基胺、正丁胺、3-甲氧丙基胺、三級丁胺、正己胺、環己胺、正辛胺、2-乙基己胺、鄰苯二甲胺、間苯二甲胺、1-甲基丁胺、乙二胺、1,3-丙烷二胺、2-胺基苄基胺、N-苄基乙二胺、二伸乙三胺及三伸乙四胺等不具羥基之有機胺。 就銨鹽而言，只要係水溶性之4級銨鹽，即無特別限制。可列舉例如：四甲基氫氧化銨，乙基三甲基氫氧化銨或四乙基氫氧化銨等鹼性之4級銨鹽。 就pH調整劑而言，例如，可理想地使用：氫氧化鉀、氫氧化鈉、氫氧化鋰、氫氧化銫、三乙基胺、氨、四甲基氫氧化銨、乙醇胺、1-胺基-2-丙醇等。pH調整劑可使用1種，亦可將2種以上組合使用。
[成分(d2)] 成分(d2)係膦酸化合物。如前述，含有成分(d2)時，即使不將蝕刻液之pH範圍調整至預定之範圍，仍可得到所期望之效果。 就膦酸化合物而言，可列舉如：1-羥基亞乙基-1,1-二膦酸(1-Hydroxyethane 1,1-diphosphonic acid，HEDP)、胺基三(亞甲基膦酸)(ATP)、乙二胺四(亞甲基膦酸)(EDTP)、順式環己烷二胺四(亞甲基膦酸)(cis-CDTP)、反式環己烷二胺四(亞甲基膦酸)(trans-CDTP)、六亞甲基二胺四(亞甲基膦酸)(HDTP)、二伸乙三胺五(亞甲基膦酸)(DTPP)、三伸乙四胺六(亞甲基膦酸)(TTHP)、三(2-胺基乙基)胺六(亞甲基膦酸)(TAEHP)、四伸乙五胺七(亞甲基膦酸)(TPHP)、五伸乙六胺八(亞甲基膦酸)(PHOP)、及它們的鹽。這些之中，選自於由1-羥基亞乙基-1,1-二膦酸(HEDP)、二伸乙三胺五(亞甲基膦酸)(DTPP)、及它們的鹽構成之群組中之1種以上之膦酸化合物為理想，選自於由1-羥基亞乙基-1,1-二膦酸(HEDP)及其鹽構成之群組中之1種以上之膦酸化合物尤佳。膦酸化合物可使用1種，亦可將2種以上組合使用。 成分(d2)之濃度相對於蝕刻液之總質量落在0.005~1.0質量%之範圍內為理想，宜為0.075~0.5質量%，尤佳為落在0.01~0.1質量%之範圍內。
[成分(d3)] 本發明之蝕刻液還可含有成分(d1)及成分(d2)之組合。此時，成分(d1)及成分(d2)之濃度，只要各別落在上述所述範圍內即可，此外，pH範圍在上述所述範圍外亦可。
[其他成分] 本發明之蝕刻液，除了成分(A)、成分(B)、成分(C)及成分(D)以外，在不損及本發明之蝕刻液之效果的範圍內還可含有水及因應需要之其他通常使用於蝕刻液之各種添加劑之1種以上。 就水而言，宜為利用蒸餾、離子交換處理、過濾處理、各種吸附處理等去除了金屬離子、有機雜質、微粒等者為理想，純水更理想，尤其以超純水為理想。 此外，本發明之蝕刻液中，亦可因應需要添加醇類、尿素、苯基脲，有機羧酸類等之公知的過氧化氫安定劑、及蝕刻速度調整劑等。 又，本發明之蝕刻液宜為溶解液較理想，不含研磨粒子等之固體粒子。 本發明之蝕刻液中，成分(A)、成分(B)、成分(C)、成分(D)及水之合計含量相對於蝕刻液之總質量，落在70~100質量%之範圍內為理想，宜為85~100質量%，較佳為90~100質量%，尤佳為95~100質量%。
[蝕刻液之調製] 本發明之蝕刻液，可利用將成分(A)、成分(B)、成分(C)、成分(D)及水、以及因應需要之其他之成分進行均勻地攪拌而調製。這些成分之攪拌方法無特別限制，可採用在蝕刻液之調製中通常使用之攪拌方法。
[蝕刻液之用途] 本發明之蝕刻液，可用於銅及銅合金之蝕刻。尤其係，在使用了次世代之以DRAM記憶體或NAND記憶體作為代表之TSV(Through Silicon Via)等之凸塊來進行的半導體基板之配線形成中，就配線材料而言，包含選自於由鎳及鎳合金構成之群組中之1種以上、及選自於由錫、錫合金、金及金合金構成之群組中之1種以上時，可適用於作為能抑制這些金屬的溶解且能選擇性蝕刻選自於由銅及銅合金之1種之蝕刻液。
本發明之蝕刻液之使用溫度，無特別限定，以10~50℃之溫度為理想，宜為20~45℃，較佳為25~40℃。若蝕刻液之溫度為10℃以上，可使蝕刻速度良好，故可獲得優異之生產效率。另一方面，若蝕刻液之溫度為50℃以下，會抑制液體組成變化，從而可維持一定的蝕刻條件。雖提高蝕刻液之溫度可使蝕刻速度上升，但考慮到將蝕刻液之組成變化(過氧化氫之分解)抑制到較小等，可適當地決定最適合的處理溫度。
此外，蝕刻處理時間，無特別限定，以20~240秒為理想，30~120秒為宜。處理時間只要依據蝕刻對象物之表面之狀態、蝕刻液之濃度、溫度及處理方法等之各種的條件進行適當地選擇即可。
使蝕刻對象物與蝕刻液接觸之方法，無特別限制。例如可採用藉由蝕刻液之滴加(單晶片旋轉處理)或噴霧等之形式而與蝕刻對象物接觸之方法、或將蝕刻對象物浸漬於蝕刻液之方法等濕式法(Wet)蝕刻方法。本發明中，可採用任一方法。
2.半導體基板之製造方法 本發明之半導體基板之製造方法，其特徵在於包含下列步驟： 準備在表面具有含選自於由銅及銅合金構成之群組中之1種以上的銅晶種層之半導體基材， 形成具有會露出前述銅晶種層之一部分之開口圖案之光阻圖案， 在該銅晶種層的自該光阻圖案之該開口圖案之開口部露出之表面，以按順序配置的方式，形成含有選自於由鎳及鎳合金構成之群組中之1種以上的金屬層A、及含有選自於由錫、錫合金、金及金合金構成之群組中之1種以上的金屬層B， 去除前述光阻圖案，及 使該銅晶種層之因去除該光阻圖案而產生之未形成有該金屬層A及該金屬層B之露出部與本發明之蝕刻液接觸，從而蝕刻該銅晶種層之露出部。
下列，利用圖式針對本發明之半導體基板之製造方法之一例進行說明。
[基材準備步驟] 基材準備步驟中，準備在表面具有含選自於由銅及銅合金構成之群組中之1種以上的銅晶種層之半導體基材。 圖1(a)~(c)係示意性表示基材準備步驟之一例之步驟圖。 首先，如圖1(a)所示，準備具有平面部11之矽基板10。 然後，如圖1(b)所示，在矽基板10之平面部11形成由底面12a及側面12b所構成之凹槽12。形成凹槽12之方法無特別限制，可採用雷射加工法、鑽孔加工法等通常之方法。 然後，如圖1(c)所示，在矽基板10之平面部11、凹槽12之底面12a及側面12b之表面形成銅晶種層40。形成銅晶種層40之前，亦可任意地形成矽氧化物層20、於其上形成鈦層等阻障金屬層30，更以按順序配置的方式，形成銅晶種層40，亦可增加其他層。藉此，在凹槽12按順序形成銅晶種層40、或矽氧化物層20、阻障金屬層30及銅晶種層40，並形成以銅晶種層40作為底面1a及側面1b之凹部1。以如此的方式，可準備在表面具有銅晶種層40，且形成有凹部1之半導體基材100。矽氧化物層、銅晶種層及阻障金屬層之形成方法，非特別限制者，可使用公知之方法。例如，關於銅晶種層及阻障金屬層，可理想使用濺射法。
[光阻圖案形成步驟] 然後，形成具有前述步驟所得之銅晶種層之一部分之開口圖案之光阻圖案。 圖2係示意性表示光阻圖案形成步驟之一例之步驟圖。 如圖2所示，以銅晶種層40之表面之一部分從凹部1之周緣朝向外側露出之方式在銅晶種層40之表面形成光阻樹脂層50，並形成光阻圖案。光阻圖案之形成方法，不特別限制，可使用公知的方法。例如，可藉由使用液體光阻或乾薄膜光阻使圖案曝光而形成光阻圖案。
[金屬層形成步驟] 然後，於前述步驟所形成之在銅晶種層的自該光阻圖案之該開口圖案之開口部露出之表面，以按順序配置的方式，形成含有選自於由鎳及鎳合金構成之群組中之1種以上的金屬層A、及含有選自於由錫、錫合金、金及金合金構成之群組中之1種以上的金屬層B。 又，圖3係示意性表示鍍銅層形成步驟之一例之步驟圖。在形成金屬層A及B之前，如圖3所示，亦可以任意地以埋住凹部1且覆蓋銅晶種層40之露出部之形式進行鍍銅，形成鍍銅層60。 圖4係示意性表示金屬層形成步驟之一例之步驟圖。如圖4所示，在鍍銅層60之表面以按順序配置的方式形成金屬層A70及金屬層B80。 本發明之其他之實施形態中，鍍銅層及金屬層A的配置順序亦可相反，亦可以埋住凹部1且覆蓋銅晶種層40之露出部之形式形成金屬層A60，並在金屬層A60之表面以按順序地配置的方式形成鍍銅層70及金屬層B80。 此外，亦可不形成鍍銅層，不形成鍍銅層時，係在銅晶種層40之露出部以按順序配置的方式形成金屬層A70及金屬層B80。又，金屬層A及金屬層B分別可為一層，亦可為二層以上。此外，金屬層A和金屬層B之間或其前後亦可具有其他之層。這些鍍銅層、金屬層A、金屬層B等之形成方法，無特別限定，可使用公知之方法。例如，可合適地利用電解鍍。
[光阻圖案去除步驟] 圖5係示意性表示光阻圖案去除步驟之一例之步驟圖。如圖5所示，去除光阻樹脂層50。光阻樹脂層之去除方法，無特別限定，可使用公知的方法。
[蝕刻步驟] 圖6係示意性表示蝕刻步驟之一例之步驟圖。如圖6所示，使因去除光阻圖案而產生之未形成金屬層A70及金屬層B80之銅晶種層40之露出部與本發明之蝕刻液接觸，從而蝕刻前述銅晶種層40之露出部。藉此，形成露出阻障金屬層30且具有銅晶種層40、鍍銅層60、金屬層A70及金屬層B80之凸塊2。又，凸塊2亦可由銅晶種層40、金屬層A60、鍍銅層70及金屬層B80構成，此外，亦可不具鍍銅層。藉此，可製造出半導體基板200。
蝕刻液之溫度，無特別限制，以10~50℃之溫度為理想，宜為20~45℃，較佳為25~40℃。由於只要蝕刻液之溫度為10℃以上，可使蝕刻速度良好，從而獲得優異之生產效率。另一方面，只要蝕刻液之溫度為50℃以下，會抑制液體組成變化，從而可維持一定的蝕刻條件。雖提高蝕刻液之溫度可使蝕刻速度上升，但可也考慮到將蝕刻液之組成變化(過氧化氫之分解)抑制到較小等，來適當地決定最適合的處理溫度。
蝕刻處理時間，無特別限定，以20~240秒為理想，30~120秒更理想。處理時間只要依據蝕刻對象物之表面之狀態、蝕刻液之濃度、溫度及處理方法等之各種的條件進行適當地選擇即可。
[阻障金屬層去除步驟] 蝕刻步驟之後，因應需要來去除阻障金屬層。 圖7係示意性表示阻障金屬層去除步驟之一例之步驟圖。如圖7所示，利用去除阻障金屬層30之露出部，可形成具有阻障金屬層30、銅晶種層40、鍍銅層60、金屬層A70及金屬層B80之凸塊3。又，凸塊3亦可由阻障金屬層30、銅晶種層40、金屬層A60、鍍銅層70及金屬層B80所構成，此外，亦可不具鍍銅層。藉此，可製造半導體基板200。阻障金屬層之去除方法，無特別限定，可利用公知之方法。
如上述，可製造出形成有凸塊之半導體基板，該凸塊包含含有選自於由鎳及鎳合金構成之群組中之1種以上之金屬層A、及含有選自於由錫、錫合金、金及金合金構成之群組中之1種以上之金屬層B。依據本發明之理想態樣，如上述方式製造之半導體基板，可合適地用於次世代之以DRAM記憶體或NAND記憶體作為代表之TSV(Through Silicon Via)等。 [實施例]
以下，利用實施例而具體地說明本發明，但只要可發揮本發明之效果，可適當地變更實施形態。
[實施例1~15] 對於容量1L之玻璃燒杯，依據表1所記載之組成，將過氧化氫(A)、硝酸(B)、含氮5員環化合物(C)、pH調整劑(d1)、膦酸化合物(d2)或它們的組合(d3)及純水投入，進行攪拌至成均勻之狀態而調製出蝕刻液。又，pH調整劑之量係添加到使在全部混合時可達到目的之pH。
[比較例1~9] 使用表2所記載之組成，除此之外，與上述實施例同樣地調製出蝕刻液。
[評價用基板之製作] 將具有圖5之結構之基板用來作為評價用基板。又，就阻障金屬層30而言，係使用鈦層。就金屬層A60而言，係使用鎳層。就層70而言，係使用鍍銅層。就金屬層B80而言，針對實施例14係使用金層，針對實施例15係使用錫-銀合金層，針對實施例14及15以外之實施例1至13及比較例1至9係使用錫層。
(1)蝕刻液之pH值之測定 實施例及比較例所調製之蝕刻液之pH值，係使用堀場製作所股份有限公司之pH/ION計「堀場製作所製pH計「D-53」，將電極浸漬於攪拌中之蝕刻液，以25℃之條件進行測定。pH測定裝置之pH值的調整係使用pH4及pH7之標準液來進行。
(2)銅晶種層之蝕刻處理時間及腐蝕之評價 對評價用基板使用實施例及比較例所調製之蝕刻液進行蝕刻處理。 銅晶種層之蝕刻時間(恰好蝕刻時間)係將評價用基板浸漬在30℃或40℃且維持攪拌速度200rpm之蝕刻液中，量測厚度600μm之銅晶種層溶解而觀察到鈦層之時間並評價。 鎳、錫、金及錫-銀合金之腐蝕評價係以恰好蝕刻時間之2倍之時間將對象物浸漬，之後，利用純水洗淨後，進行乾燥，利用後述掃描式電子顯微鏡觀察而進行。 恰好蝕刻時間(秒)依據以下之基準進行評價。評價基準如下述。E及G為合格。 E：30~120秒 G：20~30秒或121~240秒 B：未達19秒或超過241秒
(3)掃描式電子顯微鏡(SEM：Scanning Electron Microscope)圖像之觀察 將前述(2)所述之經蝕刻處理後之評價用基板中之凸塊或基板使用日立先端科技股份有限公司製聚焦離子束加工裝置「FB2200」而切斷，將所得之剖面(凸塊剖面)使用日立先端科技股份有限公司製之掃描式電子顯微鏡「S3400N」以觀察倍率3000倍(加速電壓5.0kV，發射電流30μA)進行觀察，確認對鎳、錫、金及錫-銀合金是否有腐蝕。評價基準如下述。E為合格。 E：利用SEM未能確認到腐蝕 (處理前後之凸塊徑之減少：未達0.5μm，金屬表面無異常) B：利用SEM可確認到腐蝕 NE：由於銅晶種層未被蝕刻所以無法測定 WE：由於凸塊下之銅晶種層消失，無法確認有無凸塊故無法測定 又，表中，「-」表示未實施腐蝕試驗。
實施例之各種評價結果表示於表1，比較例之各種評價結果表示於表2。又，表中，「殘留部分」，係令蝕刻液為100質量%時所需之純水之含量。
[表1]
蝕刻液 銅晶種層蝕刻溫度 恰好蝕刻時間 鎳 腐蝕評價 錫 腐蝕評價 金 腐蝕評價 錫-銀合金腐蝕評價
過酸化氫 酸 含氮5員環化合物 pH調整劑 膦酸化合物 純水
質量% 化合物名 質量% 化合物名 質量% 化合物名 pH(測定值) 化合物名 質量% 質量%
實施例1 5.8 硝酸 1.7 5-胺基四唑 0.06 氫氧化鉀 1.0 - - 殘留部分 30℃ E E E - -
實施例2 6.5 硝酸 1.7 1,2,4-三唑 0.08 氫氧化鉀 1.0 - - 殘留部分 30℃ E E E - -
實施例3 10.0 硝酸 1.7 5-胺基四唑 0.06 氫氧化鉀 1.0 - - 殘留部分 30℃ E E E - -
實施例4 7.4 硝酸 0.5 5-胺基四唑 0.08 氫氧化鉀 1.0 - - 殘留部分 40℃ E E E - -
實施例5 7.4 硝酸 5.0 5-胺基四唑 0.08 氫氧化鉀 1.0 - - 殘留部分 40℃ E E E - -
實施例6 7.4 硝酸 1.7 5-甲基四唑 0.04 氫氧化鉀 1.0 - - 殘留部分 30℃ E E E - -
實施例7 7.4 硝酸 1.7 1,2,4-三唑 1.0 氫氧化鉀 1.0 - - 殘留部分 30℃ G E E - -
實施例8 7.4 硝酸 1.7 5-胺基四唑 0.08 氫氧化鈉 0.7 - - 殘留部分 30℃ E E E - -
實施例9 7.4 硝酸 1.7 5-胺基四唑 0.08 TMAH 1.0 - - 殘留部分 30℃ E E E - -
實施例10 7.4 硝酸 1.7 5-胺基四唑 0.08 氫氧化鉀 0.8 - - 殘留部分 30℃ E E E - -
實施例11 7.4 硝酸 1.7 5-胺基四唑 0.08 氫氧化鉀 1.2 - - 殘留部分 30℃ E E E - -
實施例12 7.4 硝酸 2.1 5-胺基四唑 0.08 - - HEDP 0.1 殘留部分 30℃ E E E - -
實施例13 7.4 硝酸 1.7 5-胺基四唑 0.08 氫氧化鉀 1.0 DTPP 0.01 殘留部分 30℃ E E E - -
實施例14 5.8 硝酸 1.7 5-胺基四唑 0.08 氫氧化鉀 1.0 - - 殘留部分 30℃ E E - E -
實施例15 7.4 硝酸 1.7 5-胺基四唑 0.08 氫氧化鉀 1.0 - - 殘留部分 30℃ E E - - E
[表2]
蝕刻液 銅晶種層蝕刻溫度 恰好蝕刻時間 鎳 腐蝕評價 錫 腐蝕評価 金腐蝕評価
過酸化氫 酸 含氮5員環化合物 pH調整劑 膦酸化合物 純水
質量% 化合物名 質量% 化合物名 質量% 化合物名 pH(測定值) 化合物名 質量% 質量%
比較例1 4.0 硝酸 1.7 5-胺基四唑 0.08 氫氧化鉀 1.0 - - 殘留部分 30℃ G B E -
比較例2 11.0 硝酸 1.7 5-胺基四唑 0.08 氫氧化鉀 1.0 - - 殘留部分 30℃ E E B -
比較例3 7.4 硝酸 0.2 5-胺基四唑 0.08 氫氧化鉀 1.5 - - 殘留部分 30℃ B NE NE -
比較例4 7.4 硝酸 7.0 5-胺基四唑 0.08 氫氧化鉀 1.0 - - 殘留部分 30℃ B B B -
比較例5 7.4 - - 5-胺基四唑 0.08 氫氧化鉀 5.0 - - 殘留部分 30℃ B NE NE -
比較例6 7.4 硫酸 1.7 5-胺基四唑 0.08 氫氧化鉀 1.0 - - 殘留部分 30℃ E B E -
比較例7 7.4 硝酸 1.7 5-胺基四唑 0.08 - - - - 殘留部分 30℃ E E B -
比較例8 7.4 硝酸 1.7 1Ｈ-苯并三唑 0.05 氫氧化鉀 1.0 - - 殘留部分 30℃ G B B -
比較例9 7.4 硝酸 1.7 5-苯基-1-四唑 0.02 氫氧化鉀 1.0 - - 殘留部分 30℃ B WE WE -
如表1所示，可確認到實施例1~15之蝕刻液皆可抑制鎳、錫、金及錫-銀合金之腐蝕並能選擇性蝕刻銅。 另一方面，如表2所示，成分(A)之組成比落在本發明所界定之範圍外時，會發生鎳及錫任一者的腐蝕(比較例1、2)。此外，成分(B)之組成比落在本發明所界定之範圍外時，抑或，不含成分(B)時，不會進行銅晶種層的蝕刻(比較例3、4及5)。 取代成分(B)之硝酸而使用硫酸時，雖會進行銅晶種層的蝕刻，但可知會腐蝕鎳(比較例6)。又，不含成分(D)時，可知會腐蝕錫(比較例7)。 不使用成分(C)之含氮5員環化合物時，會產生鎳及錫的腐蝕(比較例8)，不會進行銅晶種層的蝕刻，此外，凸塊之一部份或全部會崩壞(比較例9)。 [產業上利用性]
本發明之蝕刻液可適用於使用了凸塊之半導體基板之配線形成中。根據本發明之理想態樣，可抑制含有鎳、鎳合金、錫、錫合金、金及金合金之配線材料之溶解，並選擇性蝕刻銅及銅合金。
1:凹部 1a:凹部之底面 1b:凹部之側面 2,3:凸塊 10:矽基板 11:平面部 12:凹部 12a:凹部之底面 12b:凹部之側面 20:矽氧化物層 30:阻障金屬層 40:銅晶種層 50:光阻樹脂層 60:鍍銅層或金屬層A 70:金屬層A或鍍銅層 80:金屬層B 100:半導體基材 200:半導體基板
[圖1]圖1(a)~(c)係示意性表示基材準備步驟之一例之步驟圖。 [圖2]圖2係示意性表示光阻圖案形成步驟之一例之步驟圖。 [圖3]圖3係示意性表示鍍銅層形成步驟之一例之步驟圖。 [圖4]圖4係示意性表示金屬層形成步驟之一例之步驟圖。 [圖5]圖5係示意性表示光阻圖案去除步驟之一例之步驟圖。 [圖6]圖6係示意性表示蝕刻步驟之一例之步驟圖。 [圖7]圖7係示意性表示阻障金屬(Barrier metal)層去除步驟之一例之步驟圖。

Claims (10)

  1. 一種蝕刻液，係用以在包含選自於由銅及銅合金構成之群組中之1種以上、選自於由鎳及鎳合金構成之群組中之1種以上、及選自於由錫、錫合金、金及金合金構成之群組中之1種以上之半導體基板中，選擇性蝕刻選自於由銅及銅合金構成之群組中之1種以上之蝕刻液； 該蝕刻液含有： (A)過氧化氫，相對於蝕刻液之總質量為5~10.5質量%， (B)硝酸，相對於蝕刻液之總質量為0.3~6質量%， (C)選自於由三唑及四唑構成之群組中之1種以上的含氮5員環化合物，該含氮5員環化合物也可具有選自於由碳數1~6之烷基、胺基、以及經取代之胺基構成之群組中之1種以上的取代基，該經取代之胺基具有選自於由碳數1~6之烷基及苯基構成之群組中之1種以上的取代基，及 (D)(d1)選自於由鹼金屬氫氧化物、氨、胺及銨鹽構成之群組中之1種以上的pH調整劑、(d2)膦酸化合物、或(d3)它們的組合。
  2. 如申請專利範圍第1項之蝕刻液，其中，成分(C)係選自於由5-甲基四唑、5-胺基四唑及1,2,4-三唑構成之群組中之1種以上的含氮5員環化合物。
  3. 如申請專利範圍第1或2項之蝕刻液，其中，成分(C)之濃度相對於蝕刻液之總質量為0.005~2.0質量%。
  4. 如申請專利範圍第1或2項之蝕刻液，其中，蝕刻液之pH為0.5~3.0。
  5. 如申請專利範圍第4項之蝕刻液，其中，蝕刻液之pH為0.7~1.3。
  6. 如申請專利範圍第1或2項之蝕刻液，其中，蝕刻液包含(d2)膦酸化合物。
  7. 如申請專利範圍第1或2項之蝕刻液，其中，成分(d2)係選自於由1-羥基亞乙基-1,1-二膦酸、二伸乙三胺五(亞甲基膦酸)、及它們的鹽構成之群組中之1種以上的膦酸化合物。
  8. 如申請專利範圍第1或2項之蝕刻液，其中，成分(d2)之濃度相對於蝕刻液之總質量為0.005~1.0質量%。
  9. 一種半導體基板之製造方法，包含下列步驟： 準備在表面具有含選自於由銅及銅合金構成之群組中之1種以上的銅晶種層之半導體基材， 形成具有會露出該銅晶種層之一部分之開口圖案之光阻圖案， 在該銅晶種層的自該光阻圖案之該開口圖案之開口部露出之表面，以按順序配置的方式，形成含有選自於由鎳及鎳合金構成之群組中之1種以上的金屬層A、及含有選自於由錫、錫合金、金及金合金構成之群組中之1種以上的金屬層B， 去除該光阻圖案，及 使該銅晶種層之因去除該光阻圖案而產生之未形成有該金屬層A及該金屬層B之露出部與如申請專利範圍第1至8項中任一項之蝕刻液接觸，從而蝕刻該銅晶種層之露出部。
  10. 如申請專利範圍第9項之半導體基板之製造方法，其中，在該半導體基材上形成有凸塊(bump)，該凸塊包含： 含有選自於由鎳及鎳合金構成之群組中之1種以上的金屬層A，及 含有選自於由錫、錫合金、金及金合金構成之群組中之1種以上的金屬層B。
TW108141854A 2018-11-20 2019-11-19 用以選擇性蝕刻銅及銅合金之蝕刻液及使用此蝕刻液之半導體基板之製造方法 TWI831869B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-217067 2018-11-20
JP2018217067 2018-11-20

Publications (2)

Publication Number Publication Date
TW202030366A true TW202030366A (zh) 2020-08-16
TWI831869B TWI831869B (zh) 2024-02-11

Family

ID=70773324

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108141854A TWI831869B (zh) 2018-11-20 2019-11-19 用以選擇性蝕刻銅及銅合金之蝕刻液及使用此蝕刻液之半導體基板之製造方法

Country Status (7)

Country Link
US (1) US11821092B2 (zh)
EP (1) EP3885468A4 (zh)
JP (1) JP7367700B2 (zh)
KR (1) KR20210093843A (zh)
CN (1) CN113015823B (zh)
TW (1) TWI831869B (zh)
WO (1) WO2020105605A1 (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004043895A (ja) 2002-07-12 2004-02-12 Mitsubishi Chemicals Corp 銅エッチング液
CN102687251B (zh) 2009-12-15 2016-02-17 三菱瓦斯化学株式会社 蚀刻液及使用其的半导体装置的制造方法
US8980121B2 (en) 2010-01-28 2015-03-17 Mitsubishi Gas Chemical Company, Inc. Etching liquid for a copper/titanium multilayer thin film
EP2537960B1 (en) * 2010-02-15 2015-04-01 Mitsubishi Gas Chemical Company, Inc. ETCHING SOLUTION and etching method FOR MULTILAYER THIN FILM HAVING COPPER LAYER AND MOLYBDENUM LAYER CONTAINED THEREIN
JP6101421B2 (ja) 2010-08-16 2017-03-22 インテグリス・インコーポレーテッド 銅または銅合金用エッチング液
US9365770B2 (en) 2011-07-26 2016-06-14 Mitsubishi Gas Chemical Company, Inc. Etching solution for copper/molybdenum-based multilayer thin film
JP5933950B2 (ja) * 2011-09-30 2016-06-15 アドバンスド テクノロジー マテリアルズ，インコーポレイテッド 銅または銅合金用エッチング液
JP2014101561A (ja) * 2012-11-21 2014-06-05 Sanyo Chem Ind Ltd 銅または銅合金用エッチング液
JP6128404B2 (ja) * 2013-11-25 2017-05-17 パナソニックＩｐマネジメント株式会社 多層膜用エッチング液とエッチング濃縮液およびエッチング方法
KR102255577B1 (ko) * 2014-08-25 2021-05-25 엘지디스플레이 주식회사 식각액 조성물
JP6494254B2 (ja) * 2014-11-18 2019-04-03 関東化學株式会社 銅、モリブデン金属積層膜エッチング液組成物、該組成物を用いたエッチング方法および該組成物の寿命を延ばす方法
JP6531612B2 (ja) * 2014-11-27 2019-06-19 三菱瓦斯化学株式会社 液体組成物およびこれを用いたエッチング方法
JP6818017B2 (ja) 2016-04-27 2021-01-20 三洋化成工業株式会社 エッチング液及び電子基板の製造方法
CN108570678B (zh) * 2018-04-13 2021-01-26 惠州达诚微电子材料有限公司 一种应用于铜钼膜层的金属蚀刻液

Also Published As

Publication number Publication date
WO2020105605A1 (ja) 2020-05-28
EP3885468A1 (en) 2021-09-29
CN113015823A (zh) 2021-06-22
JP7367700B2 (ja) 2023-10-24
KR20210093843A (ko) 2021-07-28
EP3885468A4 (en) 2022-01-05
US11821092B2 (en) 2023-11-21
CN113015823B (zh) 2023-05-30
TWI831869B (zh) 2024-02-11
US20210381113A1 (en) 2021-12-09
JPWO2020105605A1 (ja) 2021-09-30

Similar Documents

Publication Publication Date Title
TWI580766B (zh) Metal Chemical Mechanical Polishing Slurry and Its Application
TWI724157B (zh) 蝕刻液及電子基板之製造方法
TWI605152B (zh) 用於鋁或鋁合金之表面處理的氧化鋁膜移除劑和方法
US7976723B2 (en) Method for kinetically controlled etching of copper
CN110462799B (zh) 钛层或含钛层的蚀刻液组合物及蚀刻方法
JP2002231666A (ja) 研磨用組成物およびそれを用いた研磨方法
CN106255777A (zh) 包含钼和铜的多层膜用蚀刻液、蚀刻浓缩液以及蚀刻方法
JP2008169446A (ja) アルミニウム酸化皮膜用除去液及びアルミニウム又はアルミニウム合金の表面処理方法
TWI677571B (zh) 用於移除蝕刻後殘留物之清潔組成物
TWI831869B (zh) 用以選擇性蝕刻銅及銅合金之蝕刻液及使用此蝕刻液之半導體基板之製造方法
JP5077555B2 (ja) アルミニウム又はアルミニウム合金の表面処理方法
JP2019176128A (ja) エッチング液
TW200849361A (en) Improved electrolyte formulation for electrochemical mechanical planarization
JP2014101560A (ja) 銅または銅合金用エッチング液
TWI759450B (zh) 蝕刻液、蝕刻方法、及顯示裝置之製造方法
JP6458913B1 (ja) エッチング液
JP2014101561A (ja) 銅または銅合金用エッチング液
JP2003328159A (ja) 表面処理剤
JP4130392B2 (ja) 銅および銅合金の平面仕上げエッチング処理方法
TW200846454A (en) Polishing composition
JP2010150609A (ja) エッチング液及びエッチング方法
TWI636163B (zh) 含有胺化合物之銦電鍍組成物以及銦電鍍方法
CN114959705A (zh) 一种应用在rdl封装工艺低侧蚀的铜蚀刻液及制备方法
JP2023127992A (ja) エッチング液、エッチング方法及び半導体集積回路の製造方法