TW202029849A - 半導體裝置及電子裝置 - Google Patents

半導體裝置及電子裝置 Download PDF

Info

Publication number
TW202029849A
TW202029849A TW108144282A TW108144282A TW202029849A TW 202029849 A TW202029849 A TW 202029849A TW 108144282 A TW108144282 A TW 108144282A TW 108144282 A TW108144282 A TW 108144282A TW 202029849 A TW202029849 A TW 202029849A
Authority
TW
Taiwan
Prior art keywords
guard ring
semiconductor device
substrate
semiconductor substrate
semiconductor
Prior art date
Application number
TW108144282A
Other languages
English (en)
Inventor
三橋生枝
岩渕壽章
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW202029849A publication Critical patent/TW202029849A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05623—Magnesium [Mg] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05649—Manganese [Mn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

一種半導體裝置包含一第一半導體基板、一第二半導體基板及至少一個防護結構，該至少一個防護結構包含一第一防護元件、一第二防護元件及一第三防護元件。該第一半導體基板與該第二半導體基板在該第一半導體基板之一表面與該第二半導體基板之一表面之間的一接合界面處彼此接合。該第一防護元件位於該第一半導體基板中且藉由該第一半導體基板之一部分與該第三防護元件間隔開。該第二防護元件位於該第二半導體基板中且藉由該第二半導體基板之一部分與該第三防護元件間隔開，且該第三防護元件包含第一表面中之部分及第二表面中之部分以將該第一半導體基板接合至該第二半導體基板。

Description

半導體裝置及電子裝置
本技術係關於一種半導體裝置及一種電子裝置，且確切而言係關於一種用於將兩個半導體基板結合在一起之技術。
已知，用於直接連接及電性連接設置於一半導體基板之一前表面上之銅(Cu)電極之一銅(Cu)-銅(Cu)聯接係一種將半導體基板結合在一起之方法。與使用穿透過複數個半導體基板之一穿Si電極(矽穿孔：TSV)電性連接電極之一方法相比，舉例而言，預期銅(Cu)-銅(Cu)聯接係有效地節約一半導體裝置空間之一聯接方法。
如PTL 1中所闡述，在銅(Cu)-銅(Cu)聯接中，在進行化學機械拋光(CMP)時確保平坦度，且藉由根據銅(Cu)與銅(Cu)之間的一接面(在後文中亦簡稱為一Cu-Cu接面)增大執行一金屬聯接之一面積來提高一聯接強度，增大執行一金屬聯接之一面積係藉由與一連接接墊分隔開地設置一銅(Cu)虛設體(參考PTL 1)來進行。
另外，亦提出藉由在一半導體基板之一聯接表面上形成包含一線性金屬層之一防護環來提高一聯接強度之一種技術來作為提高一連接強度之一方法(參考PTL 2)。 [引用清單] [專利文獻]
[PTL 1] JP 2012-256736 A [PTL 2] WO 2016/185883 A1
[技術問題]
在防護環形成於一Cu-Cu聯接表面上且防護環被設計成連續的之一情形中，會出現碟形以環繞一晶片，聯接表面上容易形成凹部及凸起，且容易產生一空隙。在此，在產生空隙之一情形中，Cu-Cu聯接表面之聯接強度減小，且因此難以阻止一內部破裂或剝落。另外，在於在打開或鋸割一電源接墊之後濕氣自晶片之一端部部分滲入至Cu-Cu聯接表面中之一情形中，推測配線被腐蝕，且可靠性受到影響。
因此，已考慮到此等情況而提出本技術，且主要期望提供能夠在一Cu-Cu聯接之一聯接表面上提高一半導體裝置之品質可靠性的一半導體裝置及一電子裝置。 [問題之解決方案]
由於本發明者的深入研究，藉由在Cu-Cu聯接之聯接表面上成功地提高半導體裝置之品質可靠性來完成本技術。
亦即，在本技術中，首先，設置一種半導體裝置，該半導體裝置包含：一第一半導體基板；一第二半導體基板；及至少一個防護環單元，其包含一第一防護環、一第二防護環及一第三防護環，其中該第一半導體基板與該第二半導體基板藉由該第一半導體基板之一第一聯接表面及該第二半導體基板之一第二聯接表面結合在一起，該第一防護環形成於該第一半導體基板上，該第二防護環形成於該第二半導體基板上，且該第三防護環形成於該第一聯接表面及第二聯接表面。
在根據本技術之一實施例之半導體裝置中，該防護環單元可設置於環繞半導體裝置之一周圍之至少一部分而形成之一切割道內部，且該第三防護環可形成為連續的。
在根據本技術之一實施例之半導體裝置中，可設置至少兩個防護環單元以環繞至少一個電源接墊之一開口部分，該至少兩個防護環單元形成於半導體裝置之一周圍之至少一部分上。另外，在根據本技術之一實施例之半導體裝置中，至少三個防護環單元可環繞半導體裝置之一周圍之至少一部分而形成。
在根據本技術之一實施例之半導體裝置中，該防護環單元可含有一金屬。另外，在根據本技術之一實施例之半導體裝置中，該防護環單元可覆蓋一配線層。另外，在根據本技術之一實施例之半導體裝置中，該第一防護環可包含一凹槽，該凹槽可形成為一凹槽形狀，且可將一障壁金屬材料施加至該凹槽中。
在根據本技術之一實施例之半導體裝置中，該半導體裝置可進一步包含至少一個Cu虛設體，且該Cu虛設體可形成於該防護環單元之一外周圍上，且可形成於該第一聯接表面及該第二聯接表面上。
在根據本技術之一實施例之半導體裝置中，該半導體裝置可進一步包含一狹縫，且該狹縫可設置於環繞半導體裝置之一周圍之至少一部分而形成之一切割道與形成於該切割道內部之防護環單元之間，且可沿著一鋸割方向穿透過該第一聯接表面及該第二聯接表面。
在根據本技術之一實施例之半導體裝置中，該半導體裝置可進一步包含一狹縫及至少一個Cu虛設體，該Cu虛設體可沿著防護環單元之一外周圍形成，且可形成於該第一聯接表面及該第二聯接表面上，且該狹縫可設置於環繞半導體裝置之一周圍之至少一部分而形成之一切割道與形成於該切割道內部之防護環單元，且可沿著一鋸割方向穿透過該第一聯接表面及該第二聯接表面。
在根據本技術之一實施例之半導體裝置中，該防護環單元可係沿著環繞半導體裝置之一周圍之至少一部分而形成之一切割道之內部設置，且該第三防護環可形成為不連續的。
在根據本技術之一實施例之半導體裝置中，該防護環單元可設置於環繞該半導體裝置之一周圍之至少一部分而形成之一切割道內部，且該第一防護環可形成為不連續的。
在根據本技術之一實施例之半導體裝置中，該半導體裝置可在右側及左側上進一步包含彼此毗鄰之至少兩個防護環單元，該至少兩個防護環單元可沿著一切割道方向並列於環繞半導體裝置之一周圍之至少一部分而形成之一切割道內部  ，毗鄰防護環單元之該第三防護環可沿著切割道不連續地形成，且位於右側及左側上的彼此毗鄰之第三防護環可不對稱。
另外，在根據本技術之一實施例之半導體裝置中，該半導體裝置可進一步包含位於防護環單元與切割道之間的一第四防護環及一第五防護環，該第四防護環可形成於該第一聯接表面及該第二聯接表面上，該第五防護環可形成於該第二半導體基板上，該第一防護環、該第四防護環及該第五防護環可按照此次序形成為一階梯形狀，且第五防護環可形成於比第一防護環更靠近切割道之一位置中。
另外，在根據本技術之一實施例之半導體裝置中，在第一半導體基板及第二半導體基板上可設置形成於切割道內部之一第一區及形成於切割道內部及第一區外部之一第二區，且在第一區或第二區中之至少一者中可形成毗鄰防護環單元。
另外，在本技術中，提供一種安裝有一半導體裝置之電子裝置，其中該半導體裝置包含一第一半導體基板、一第二半導體基板及至少一個防護環單元，該至少一個防護環單元包含一第一防護環、一第二防護環及一第三防護環，該第一半導體基板與該第二半導體基板藉由第一半導體基板之一第一聯接表面及第二半導體基板之一第二聯接表面結合在一起，該第一防護環形成於第一半導體基板上，且第二防護環形成於第二半導體基板上，且該第三防護環形成於第一聯接表面及該第二聯接表面上。 根據本技術之一態樣，一種半導體裝置包含：一第一半導體基板；一第二半導體基板；及至少一個防護結構，其包含一第一防護元件、一第二防護元件及一第三防護元件。該第一半導體基板與該第二半導體基板在該第一半導體基板之一表面與該第二半導體基板之一表面之間的一接合界面處彼此接合。該第一防護元件位於該第一半導體基板中且藉由該第一半導體基板之一部分與該第三防護元件間隔開。該第二防護元件位於該第二半導體基板中且藉由該第二半導體基板之一部分與該第三防護元件間隔開，且該第三防護元件包含第一表面中之部分及該第二表面中之部分以將該第一半導體基板接合至該第二半導體基板。該至少一個防護結構位於環繞半導體裝置之一周圍之至少一部分之一切割道內部。該至少一個防護結構包含至少兩個防護結構，該至少兩個防護結構環繞包含至少一個電源接墊一開口部分之。該至少一個防護結構在一平面圖中沿著半導體裝置之至少一側定位。該至少一個防護結構包含金屬。該至少一個防護結構覆蓋一配線層。該第一防護元件包含一凹槽，且該凹槽包含金屬。該半導體裝置進一步包含至少一個虛設結構，其中該至少一個虛設結構位於至少一個防護結構之一外周圍處，且位於該第一表面及該第二表面中。該半導體裝置進一步包含位於一切割道與該至少一個防護結構之間的一狹縫，其中該狹縫穿透過該第一表面及該第二表面。該半導體裝置進一步包含位於一切割道與該至少一個防護結構之間的一狹縫，其中該狹縫穿透過該第一表面及該第二表面。該半導體裝置包含至少一個虛設結構，該至少一個虛設結構沿著該至少一個防護結構之至少一側定位，且位於該第一表面及該第二表面中。該至少一個防護結構係沿著環繞該半導體裝置之一周圍之至少一部分之一切割道之內部設置。該半導體裝置進一步包含一第四防護元件，該第四防護元件在與一切割道相距一第一距離處安置於該第一基板之一表面中，其中第一基板之該表面與該接合表面相對。該半導體裝置包含：一第五防護元件，該第五防護元件在接合表面處且在與該切割道相距一第二距離處安置於該第一基板中；及一第六防護元件，其在與該切割道相距一第三距離處安置於該第二基板之一表面中，其中該第二基板之該表面與該接合表面相對。該第二距離介於該第一距離與該第三距離之間。該至少一個防護結構包含彼此毗鄰之至少兩個防護結構，且該至少兩個防護結構圍繞該半導體裝置之一周圍之至少一部分。該第三防護元件之該等部分具有一相同結構。該半導體裝置進一步包含位於至少一個防護結構與一切割道之間的一第四防護元件及一第五防護元件。該第四防護元件位於該第一表面及該第二表面中。該第五防護元件位於該第二半導體基板中。該第一防護元件、該第四防護元件及該第五防護元件在一剖面圖中形成一階梯形狀，且該第五防護元件比該第一防護元件更靠近該切割道。該半導體裝置進一步包含   一像素區，其位於該第一半導體基板上且包含複數個像素；及一開口，其安置於該第一半導體基板的與該第一表面相對之一表面中且穿透該第二半導體基板。該開口位於該像素區與該至少一個防護結構之間。該半導體裝置包含安置於該開口之一底部中之一導電結構。半導體裝置進一步包含複數個虛設結構，該複數個虛設結構安置於該第一半導體基板及該第二半導體基板中且在該像素區內彼此接合。根據本技術之一態樣，一種半導體裝置包含：一第一基板，其包含具有複數個像素之一像素區；一第二基板，其在一接合界面處接合至該第一基板；及至少一個防護結構，其安置於該第一基板及該第二基板中及該像素區外部。該至少一個防護結構包含：一第一防護元件，其安置於第一基板的與該接合界面相對之一第一表面中；一第二防護元件，其安置於該第二基板的與該接合界面相對之一第一表面中；及一第三防護元件，其包含一第一接合部分，其在接合界面處安置於該第一基板中且藉由該第一基板之一部分與第一防護元件間隔開；及一第二接合部分，其在該接合界面處安置於該第二基板中且藉由該第二基板之一部分與該第二防護元件間隔開。該第一接合部分與該第二接合部分彼此接合，且該第一防護元件、該第二防護元件及該第三防護元件在一平面圖中彼此重疊。該至少一個防護結構包含在平面圖中環繞該像素區之複數個防護結構。該半導體裝置包含一開口，該開口安置於第一基板之該第一表面中且穿透該接合界面直至第二半導體基板中之一位置，該開口位於該像素區與該至少一個防護結構之間。該半導體裝置包含一導電結構，其安置於該開口之一底部中；及複數個虛設結構，其安置於在接合界面處彼此接合的該第一基板與第二基板中且環繞該開口。根據本技術之一態樣，一種半導體裝置包含：一第一基板，其包含具有一第一像素區之一第一晶片區域；一第二基板，其在一接合界面處接合至該第一基板且包含處理來自該第一像素區之信號之電路系統；及複數個防護結構，其安置於該第一基板及該第二基板中，當將第一晶片區域與一第二晶片區域分離時保護該第一晶片區域不會發生剝落及破裂中之至少一者。該複數個防護結構中之每一者包含：一第一防護元件，其安置於第一基板的與該接合界面相對的一第一表面中；一第二防護元件，其安置於第二基板的與該接合界面相對的一第一表面中；及一第三防護元件，其包含一第一接合部分，該第一接合部分在接合界面處安置於第一基板中且第一防護元件藉由該第一基板之一部分間隔開；及一第二接合部分，該第二接合部分在該接合界面處安置於第二基板中且藉由該第二基板之一部分與該第二防護元件間隔開。
根據本技術，可在一Cu-Cu聯接之一聯接表面上提高一半導體裝置之品質可靠性。此外，技術之效應未必僅限於上文所闡述之效應，而是可係在本技術中所闡述之任何效應。
[相關申請案之交叉參考]
本申請案主張於2018年12月4日提出申請之日本優先權專利申請案JP 2018-227498之權益，該日本優先權專利申請案之全部內容併入本案供參考。
在後文中，將參考圖式闡述實施本技術之較佳模式。此外，以下實施例僅係本技術之一表示性實施例之一實例，且不以該等實施例來狹隘地解釋本技術之範疇。
此外，將根據以下條目予以說明。 1.本技術之概述 2.第一實施例(半導體裝置之第一實例) 3.第二實施例(半導體裝置之製造方法之第一實例) 4.第三實施例(半導體裝置之第二實例) 5.第四實施例(半導體裝置之第三實例) 6.第五實施例(半導體裝置之第四實例) 7.第六實施例(半導體裝置之第五實例) 8.第七實施例(半導體裝置之製造方法之第二實例) 9.第八實施例(半導體裝置之第六實例) 10.第九實施例(半導體裝置之第七實例) 11.第十實施例(半導體裝置之第八實例) 12.與電子裝置相關之第十一實施例 13.應用本技術之半導體裝置之使用實例 14.關於內視手術系統之應用實例 15.關於行動物體之應用實例
＜1.本技術之概述＞ 本技術係關於在層壓有兩個半導體基板之一半導體裝置中鋸割一半導體裝置或檢測一半導體裝置。根據本技術可提高半導體裝置之品質。
舉例而言，在鋸割兩個半導體基板貼合至彼此之一半導體裝置時，存在在半導體裝置中發生一內部破裂或剝落之一情形。另外，在打開一電源接墊時或在鋸割一電源接墊之後，推測濕氣會自晶片之一端部部分滲入至一晶片中。在此情形中，在濕氣滲入至晶片中之一情形中，濕氣到達一連接接墊，且因此存在配線受到腐蝕之一情形。
在鋸割時發生內部破裂及剝落，或在打開之後濕氣自晶片之端部部分滲入至晶片中，且因此存在半導體裝置之可靠性減小之問題。
在圖62A及圖62B中，圖解說明在藉由一鋸割刀片鋸割半導體裝置時發生內部破裂之狀態。圖62A圖解說明一半導體裝置700之一剖視圖，且圖62B圖解說明半導體裝置之一聯接界面IF之一平面圖。此外，除非另有特別標示，否則「向上」在圖62A及圖62B中指示一上部方向，且「右」在圖62A及圖62B中指示一向右方向。
如圖62A中所圖解說明，半導體裝置700包含一第一半導體基板800及一第二半導體基板900。第一半導體基板800在一晶片區CA (亦即，一鋸割刀片DB側)之外包含一密封區SR及一止裂件區CS。第一半導體基板800包含位於止裂件區CS中之一第一防護環11a及一第一防護環11b，且包含位於密封區SR中之一第一防護環11c及一第一防護環11d。在後文中，一防護環亦可被稱為一防護元件。
第二半導體基板900在晶片區CA (亦即，鋸割刀片DB側)之外包含密封區SR及止裂件區CS。第二半導體基板900包含位於止裂件區CS中之一第二防護環21a及一第二防護環21b，且包含位於密封區SR中之一第二防護環21c及一第二防護環21d。
一第一銅(Cu)虛設體(在後文中，被稱為一Cu虛設體) DP11形成於晶片區CA內部，且形成於第二半導體基板900的第一半導體基板800與一第二聯接表面SS的一第一聯接表面FS上。設置第一Cu虛設體DP11係為了增大第一半導體基板800與第二半導體基板900之間的一聯接強度。
然後，藉由鋸割刀片DB在一鋸割區域DA中機械加工半導體裝置700，且將半導體裝置700劃分成兩個部分。
一內部裂紋ICD1及一內部裂紋ICD2表示在鋸割時第一半導體基板800及第二半導體基板900上出現一龜裂或一斷裂。此外，內部裂紋ICD1表示第二半導體基板900的第一半導體基板800與第二聯接表面SS的第一聯接表面FS上形成一龜裂。
另外，如圖62B中所圖解說明，當第二半導體基板900的第一半導體基板800與第二聯接表面SS的第一聯接表面FS之間的聯接界面IF上出現內部裂紋ICD1時，存在內部裂紋ICD1到達晶片區CA中的第一Cu虛設體DP11 (一Cu虛設體DP11a、一Cu虛設體DP11b及一Cu虛設體DP11c)的一情形。在此情形中，內部裂紋ICD1到達第一半導體基板800及第二半導體基板900內部，且因此一銅(Cu)-銅(Cu)接面(在後文中，被稱為一Cu-Cu接面)之配線發生斷開連接，或濕氣自Cu-Cu聯接表面滲入，且因此在晶片區CA中配線可受到腐蝕。
另外，存在由於內部裂紋ICD1而致使在半導體裝置之一前表面上、在第一半導體基板800及第二半導體基板900上發生剝落之一情形。圖63圖解說明在鋸割之後半導體裝置700中發生剝落之一狀態。圖63係圖解說明使用鋸割刀片DB來機械加工半導體裝置700而致使發生剝落之一狀態之一闡釋圖。
如圖63中所圖解說明，在一半導體裝置700a中，內部裂紋ICD1之影響穿過第一Cu虛設體DP11波及到晶片中，且發生剝落。另外，第二防護環21a、 第二防護環21b、第二防護環21c及第二防護環21d係形成於第二半導體基板900上之一防護環。
在此情形中，在半導體裝置700a中，由於剝落，影響到達半導體裝置700a之晶片區，且因此半導體裝置700a被判定為一產品缺陷。在半導體裝置700a被判定為產品缺陷之一情形中，一良率可能會減小且損害可靠性。
已考慮到上文所闡述之情況提出本技術，且本技術能夠在Cu-Cu接面之聯接表面上提高半導體裝置之品質可靠性。使用此配置，本技術能夠提高半導體裝置之良率且提高可靠性。
在後文中，將使用圖64及圖65闡述一固態成像裝置之一總體組態實例以作為根據本技術之一實施例之一實例性半導體裝置。
圖64係圖解說明根據本技術之一實施例之一固態成像裝置(舉例而言，安裝有一行並行ADC之一CMOS影像感測器)之總體組態之一方塊圖。如圖64中所圖解說明，根據此實施例之一CMOS影像感測器q10包含一列掃描電路q13、一行處理單元q14、一參考電壓供應單元q15、一行掃描電路q16、一水平輸出線q17及一時序控制電路q18，另外亦包含一像素陣列部分q12，在像素陣列部分q12中，包含一光電轉換元件之複數個單元像素q11二維地配置成一矩陣形狀。
在此系統組態中，時序控制電路q18基於一主時脈MCK產生一時脈信號、一控制信號等以作為列掃描電路q13、行處理單元q14、參考電壓供應單元q15、行掃描電路q16等之操作之一參考，並將該時脈信號、該控制信號等施加至列掃描電路q13、行處理單元q14、參考電壓供應單元q15、行掃描電路q16等。
另外，用於驅動及控制像素陣列部分q12之單元像素q11中之每一者(亦即，列掃描電路q13、行處理單元q14、參考電壓供應單元q15、行掃描電路q16、水平輸出線q17、時序控制電路q18等)之一周邊驅動系統或信號處理系統與像素陣列部分q12整合於同一晶片(一半導體基板) q19上。
在此，即使未圖解說明，但除光電轉換元件(舉例而言，一光電二極體)以外，例如具有一三電晶體式組態(包含一轉移電晶體，其將光電轉換元件執行光電轉換而獲得之電荷轉移至一浮動擴散(FD)單元；一複位電晶體，其控制FD單元之電位；及一放大電晶體，其根據FD單元之電位輸出一信號)之一單元像素、具有除三電晶體式組態以外的一四電晶體式組態(其進一步包含用於執行像素選擇之一選擇電晶體)之一單元像素等可用作單元像素q11。
在像素陣列部分q12中，m-行n-列單元像素q11係二維地配置，且在m-列n-行像素配置中，一列控制線q21 (q21-1至q21-n)用作每一列之配線，且一行信號線q22 (q22-1至q22-m)用作每一行之配線。列控制線q21-1至q21-n之每一端連接至與列掃描電路q13之每一列對應之每一輸出端。列掃描電路q13包含一移位暫存器等，且透過列控制線q21-1至q21-n來控制像素陣列部分q12之一列位址或列掃描。
舉例而言，行處理單元q14包含為像素陣列部分q12中之每一像素行(亦即，為行信號線q22-1至q22-m中之每一者)設置之類比轉數位轉換電路(ADC) q23-1至q23-m，將針對自像素陣列部分q12之單元像素q11中之每一者之每一行輸出之一類比信號轉換成一數位信號，並輸出該數位信號。此外，稍後將闡述ADC q23-1至q23-m之組態之細節。
舉例而言，參考電壓供應單元q15包含作為產生一所謂的斜坡(RAMP)波形之一參考電壓Vref之一單元的一數位轉類比轉換電路(DAC) q151，該參考電壓Vref之位準隨時間流逝傾斜地改變。此外，產生具有斜坡波形之參考電壓Vref之單元不限於DAC q151。
DAC q151基於自時序控制電路q18施加之一時脈CK而產生具有斜坡波形之參考電壓Vref，且在自時序控制電路q18施加之一控制信號CS1之控制下將該參考電壓Vref供應至行處理單元q15之ADC q23-1至q23-m。
在此，將具體闡述ADC q23-1至q23-m之組態之細節。
在讀出所有單元像素q11之資訊一順次掃描方法中，ADC q23-1至q23-m中之每一者能夠選擇性地執行與一正常圖框速率模式及一高圖框速率模式中之每一操作模式對應之一AD轉換操作，與正常圖框速率模式相比，在高圖框速率模式中單元像素q11之一曝光時間被設定為1/N，且因此一圖框速率被設定為N倍(例如，2倍)。根據自時序控制電路q18施加之控制信號CS2及CS3之控制切換操作模式。另外，用於切換正常圖框速率模式及高圖框速率模式之操作模式中之每一者之指令資訊自一外部系統控制器(未圖解說明)施加至時序控制電路q18。
所有ADC q23-1至q23-m皆具有相同組態，且因此在此，將闡述ADC q23-m作為一實例。ADC 23-m包含一比較器q31、例如作為一計數器之遞增/遞減計數器(在圖式中表示為U/DCNT) q32、一轉接開關q33及一記憶體裝置q34。
比較器q31根據自像素陣列部分q12之第n行之單元像素q11中之每一者輸出之信號來比較行信號線22-m之一信號電壓Vx與自參考電壓供應單元q15供應的具有斜坡波形之參考電壓Vref，且舉例而言當參考電壓Vref大於信號電壓Vx時，輸出Vco係一「H」位準，且當參考電壓Vref小於或等於信號電壓Vx時，輸出Vco係一「L」位準。
遞增/遞減計數器q32係一非同步計數器，且在自時序控制電路q18施加之控制信號CS2之控制下，與DAC q151一起自時序控制電路q18施加時脈CK，且與時脈CK同步地執行遞減(DOWN)計數或遞增(UP)計數，且因此量測比較器q31中自一比較操作之開始至比較操作之結束之一比較週期。
具體而言，在正常圖框速率模式中，在對來自一個單元像素q11之信號進行一讀出操作時，在第一讀出操作時執行遞減計數，且因此量測在第一讀出時之一比較時間，且在第二讀出操作時執行遞增計數，且因此量測在第二讀出時之一比較時間。
另一方面，在高圖框速率模式中，關於一特定列之單元像素q11之一計數結果原樣保留，且隨後自先前計數結果，在第一讀出操作時關於下一列之單元像素q11執行遞減計數，且因此量測在第一讀出時之比較時間，且在第二讀出操作時關於下一列之單元像素q11執行遞增計數，且因此量測在第二讀出時之比較時間。
在正常圖框速率模式中，在遞增/遞減計數器q32關於一特定列之單元像素q11之一計數操作完成時的一時間點處，轉接開關q33處於一接通(閉合)狀態，並在自時序控制電路q18施加之控制信號CS3之控制下將遞增/遞減計數器q32之計數結果傳送至記憶體裝置q34。
另一方面，舉例而言，按照N = 2之高圖框速率，在遞增/遞減計數器q32關於一特定列之單元像素q11之計數操作完成時的一時間點，轉接開關q33處於一關斷(斷開)狀態，且隨後在遞增/遞減計數器q32關於下一列之單元像素q11之計數操作完成時的一時間點，轉接開關q33處於處於接通狀態並將遞增/遞減計數器q32對兩個垂直像素之計數結果傳送至記憶體裝置q34。
因此，根據 ADC q23 (q23-1至q23-m)之比較器q31及遞增/遞減計數器q32之每一操作將透過行信號線q22-1至q22-m自像素陣列部分q12之單元像素q11中之每一者供應至每一行之類比信號轉換成N個位元之數位信號，並儲存於記憶體裝置q34 (q34-1至q34-m)中。
行掃描電路q16包含移位暫存器等，且控制行處理單元q14之ADC q23-1至q23-m之行位址或行掃描。在行掃描電路q16之控制下將在ADC q23-1至q23-m中之每一者中經受AD轉換的具有N個位元之數位信號依序讀出至水平輸出線q17，且透過水平輸出線q17輸出以作為成像資料。
此外，即使未確切地圖解說明，但除上文所闡述之構件以外，亦可提供關於透過水平輸出線q17輸出之成像資料執行各種信號處理之一電路等。
在上面安裝有行並行ADC且具有上文所闡述之組態的CMOS影像感測器q10中，可透過轉接開關q33將遞增/遞減計數器q32之計數結果選擇性地傳送至記憶體裝置q34，且因此可獨立地控制關於水平輸出線q17的遞增/遞減計數器q32之計數操作及遞增/遞減計數器q32之計數結果之讀出操作。
此外，圖64中所圖解說明的上面安裝有行並行ADC之CMOS 影像感測器q10之組態僅係一實例，且每一電路可設置於圖62A及圖62B中所圖解說明的第一半導體基板800及第二半導體基板900中之任一者中。另外，半導體裝置700中可不設置圖64中所圖解說明之一電路之一部分。
圖65係圖解說明可應用本技術之固態成像裝置之總體組態實例之一剖視圖。
在固態成像裝置中，一光電二極體(PD) 20019接收自一半導體基板20018之一後表面(在圖65中，上表面)側入射之入射光20001。PD 20019上方設置有一平坦膜20013、一彩色濾光器(CF) 20012及一微透鏡20011，且依序入射穿過每一單元之入射光20001被接收於一接收表面20017上並經受光電轉換。舉例而言，半導體基板20018對應於圖1中所圖解說明之一第一半導體基板10，如稍後所闡述。
舉例而言，PD 20019形成為一n型半導體區20020之一電荷累積區以累積電荷(電子)。在PD 20019中，n型半導體區20020設置於半導體基板20018之p型半導體區20016及20041中。一雜質濃度高於後表面(上表面)側之雜質濃度之p型半導體區20041設置於半導體基板20018之一前表面(下表面)側上之n型半導體區20020中。亦即，PD 20019具有一空穴累積二極體(HAD)結構，且p型半導體區20016及20041形成於n型半導體區20020的上表面側與下表面側之間的每一界面上，以防止一暗電流產生或以減小暗電流。
在半導體基板20018中設置有電性分隔複數個像素20010之一像素分隔部分20030，且PD 20019設置於被像素分隔部分20030隔開之一區中。在圖65中，在自上表面側看到固態成像裝置之一情形中，舉例而言，像素分隔部分20030穿過該複數個像素20010形成為一網形狀格，且PD 20019形成於被像素分隔部分20030隔開之區中。
在每一PD 20019中，一陽極係接地的，且在固態成像裝置中，透過一轉移Tr (MOS FET) (未圖解說明)等讀出由PD 20019累積之信號電荷(舉例而言，電子)，且將該等信號電荷輸出至一垂直信號線(VSL) (未圖解說明)作為一電信號。
一配線層20050設置於半導體基板20018的位於與後表面(上表面)相對之一側上之前表面(下表面)上，該後表面(上表面)上設置有每一單元，諸如一光屏蔽膜20014、CF 20012及微透鏡20011。
配線層20050包含配線20051及一絕緣層20052，且配線20051形成於絕緣層20052中以電性連接至每一元件。配線層20050係一所謂的多層配線層，且係藉由交替地層壓一層間絕緣膜從而組態絕緣層20052及配線20051複數次而形成。在此，穿過絕緣層20052層壓關於用於自PD 20019讀出電荷之一Tr (諸如轉移Tr)之配線及用於讀出電荷之配線(諸如VSL)以作為配線20051。
在位於與設置有PD 20019之一側相對之一側上的配線層20050上設置一支撐基板20061。舉例而言，設置包含一矽半導體之一基板(其厚度係數百微米)來作為支撐基板20061。
光屏蔽膜20014設置於半導體基板20018之後表面(在圖65中，上表面)側上。
光屏蔽膜20014屏蔽自半導體基板20018之上部部分朝向半導體基板20018之後表面引導之入射光20001之一部分。
在設置於半導體基板20018中之像素分隔部分20030之上部部分中設置光屏蔽膜20014。在此，光屏蔽膜20014設置於半導體基板20018之後表面(上表面)上以穿過絕緣膜20015 (諸如，一個氧化矽膜)突出成一凸形狀。相比之下，設置於半導體基板20018中之PD 20019之上部部分中未設置光屏蔽膜20014，但PD 20019之上部部分被打開以使得入射光20001入射於PD 20019上。
亦即，在圖65中，在自上表面側看到固態成像裝置之一情形中，光屏蔽膜20014之平面形狀係一網格形狀，且形成一開口，入射光20001穿過該開口而傳遞至接收表面20017。
光屏蔽膜20014含有屏蔽光之一光屏蔽材料。舉例而言，依序層壓一鈦(Ti)膜及一鎢(W)膜，且因此形成光屏蔽膜20014。另外，舉例而言，可藉由依序層壓一個氮化鈦(TiN)膜及一鎢(W)膜形成光屏蔽膜20014。
光屏蔽膜20014被平坦膜20013覆蓋。平坦膜20013係使用透射光之一絕緣材料形成。
像素分隔部分20030包含一凹槽20031、一固定電荷膜20032及一絕緣膜20033。
在半導體基板20018之後表面(上表面)側上形成固定電荷膜20032以覆蓋隔開該複數個像素20010之凹槽20031。
具體而言，按照一恆定厚度設置固定電荷膜20032以覆蓋形成於半導體基板20018中之後表面(上表面)側上之凹槽20031之一內表面。然後，設置絕緣膜20033以掩埋(填充)被固定電荷膜20032覆蓋之凹槽20031之內部。
在此，使用具有一負固定電荷之一高介電主體形成固定電荷膜20032，以使得在相對於半導體基板20018之一界面部分中形成一正電荷(空穴)累積區，且防止產生或減小一暗電流。固定電荷膜20032形成為具有負固定電荷，且因此根據負固定電荷將電場添加至相對於半導體基板20018之界面，且形成正電荷(空穴)累積區。
舉例而言，固定電荷膜20032能夠包含一個氧化鉿膜(一HfO2 膜)。另外，舉例而言，固定電荷膜20032能夠含有鉿、鋯、鋁、鉭、鈦、鎂、釔、鑭系元素等之氧化物中之至少一者。
根據本發明之技術亦可適用於上文所闡述之固態成像裝置。
＜2.第一實施例(半導體裝置之第一實例)＞ [第一實施例之半導體裝置之組態] 一種根據本技術之一第一實施例之半導體裝置，係包含以下各項之一半導體裝置：一第一半導體基板；一第二半導體基板；及至少一個防護環單元，其包含一第一防護環、一第二防護環、及一第三防護環，其中該第一半導體基板與該第二半導體基板係藉由該第一半導體基板之一第一聯接表面及該第二半導體基板之一第二聯接表面結合在一起，該第一防護環形成於該第一半導體基板上，該第二防護環形成於該第二半導體基板上，且該第三防護環形成於該第一聯接表面及該第二聯接表面上。
根據本技術之第一實施例之一固態成像裝置，可在Cu-Cu聯接之聯接表面上提高半導體裝置之品質可靠性。
圖1至圖3B圖解說明一半導體裝置1，該半導體裝置1係根據本技術之第一實施例之半導體裝置之一實例。圖1圖解說明半導體裝置1之剖視圖。圖2圖解說明在機械加工半導體裝置1之前半導體裝置之俯視圖。圖3A及圖3B圖解說明在機械加工半導體裝置1之前半導體裝置及半導體裝置之一區Q被部分地放大之部分放大圖。
此外，除非另有特別標示，否則「向上」在圖1至圖3B中指示一上部方向，且「向下」在圖1至圖3B中指示一向下方向。
圖1圖解說明一沿著圖2之A-A'切割之一剖面。圖2圖解說明在鋸割半導體裝置1之前的一狀態中包含四個半導體裝置(一半導體裝置1a、一半導體裝置1b、一半導體裝置1c及一半導體裝置1d)之一半導體裝置。藉由使用鋸割刀片DB鋸割圖2中所圖解說明之鋸割區域DA來形成圖1中所圖解說明之半導體裝置1。另外，如圖2中所圖解說明，半導體裝置1a之密封區SR及止裂件區CS環繞半導體裝置1a之周圍之至少一部分而形成。
圖3A圖解說明在鋸割半導體裝置1之前的一狀態，且圖3B圖解說明半導體裝置1a的區Q中之止裂件區CS及密封區SR之平面圖被部分地放大的一部分放大圖。
如圖2及圖3A中所圖解說明，半導體裝置1a包含一像素區50、一電源接墊40a、一電源接墊40b、一電源接墊40c、一電源接墊40d、一電源接墊40e、一電源接墊40f、一電源接墊41a、一電源接墊41b、一電源接墊41c、一電源接墊41d、一電源接墊41e、一電源接墊41f、密封區SR及止裂件區CS。
如圖3B中所圖解說明，三個防護環單元(一防護環單元GU1、一防護環單元GU2及一防護環單元GU3)形成於止裂件區CS中。四個防護環單元(一防護環單元GU4、一防護環單元GU5、一防護環單元GU6及一防護環單元GU7)形成於密封區SR中。在後文中，一防護環單元亦可被稱為一防護環結構、防護結構等。
圖1中所圖解說明之半導體裝置1包含第一半導體基板10、第二半導體基板20及至少一個防護環單元30a，該至少一個防護環單元30a包含第一防護環11a、第二防護環21a及一第三防護環31a。第一半導體基板10與第二半導體基板20藉由第一半導體基板10之第一聯接表面FS及第二半導體基板20之第二聯接表面SS結合在一起，第一防護環11a形成於第一半導體基板10上，第二防護環21a形成於第二半導體基板20上，且第三防護環31a形成於第一聯接表面FS及第二聯接表面SS上。
第一半導體基板10及第二半導體基板20在晶片區CA之外(亦即，在像素區50之外)包含密封區SR及止裂件區CS。第一防護環11a、第一防護環11b及第一防護環11c形成於第一半導體基板10上之止裂件區CS中。第一防護環11d、一第一防護環11e、一第一防護環11f及一第一防護環11g形成於第一半導體基板10上之密封區SR中。
此外，在不必規定第一防護環11a、第一防護環11b、第一防護環11c、第一防護環11d、第一防護環11e、第一防護環11f及第一防護環11g中之任一者的一情形中，第一防護環將被統稱為一第一防護環11。
第二防護環21a、第二防護環21b及第二防護環21c形成於第二半導體基板20上之止裂件區CS中。第二防護環21d、一第二防護環21e、一第二防護環21f及一第二防護環21g形成於第二半導體基板20上之密封區SR中。
此外，在不必規定第二防護環21a、第二防護環21b、第二防護環21c、第二防護環21d、第二防護環21e、第二防護環21f及第二防護環21g中之任一者的一情形中，第二防護環將被統稱為一第二防護環21。
第三防護環31a、一第三防護環31b、一第三防護環31c、一第三防護環31d、一第三防護環31e、一第三防護環31f及一第三防護環31g形成於第一聯接表面FS及第二聯接表面SS上。此外，在不必規定第三防護環31中之任一者的一情形中，第三防護環31將被統稱為一第三防護環31。
防護環單元30a包含第一防護環11a、第二防護環21a及第三防護環31a。一防護環單元30b包含第一防護環11b、第二防護環21b及第三防護環31b。一防護環單元30c包含第一防護環11c、第二防護環21c及第三防護環31c。一防護環單元30d包含第一防護環11d、第二防護環21d及第三防護環31d。一防護環單元30e包含第一防護環11e、第二防護環21e及第三防護環31e。一防護環單元30f包含第一防護環11f、第二防護環21f及第三防護環31f。一防護環單元30g包含第一防護環11g、第二防護環21g及第三防護環31g。
此外，在不必規定防護環單元30a、防護環單元30b、防護環單元30c、防護環單元30d、防護環單元30e、防護環單元30f及防護環單元30g中之任一者的一情形中，防護環單元將被統稱為一防護環單元30。
此外，防護環單元30形成於一防護環區GR中。另外，防護環區GR包含密封區SR及止裂件區CS。
第一半導體基板10之第一聯接表面FS及第二半導體基板20之第二聯接表面SS上形成有一第一Cu虛設體DP1、一第一Cu虛設體DP2及一第一Cu虛設體DP3。第一Cu虛設體DP1、第一Cu虛設體DP2及第一Cu虛設體DP3係被設置成增大第一半導體基板10與第二半導體基板20之間的一聯接強度的一連接接墊虛設體。在此，應理解，術語「Cu虛設體」、「虛設結構」等可係指不攜載一電信號(例如，諸如一像素信號或一電力供應信號)之導電接墊及/或配線。
藉由將第一半導體基板10與第二半導體基板20貼合至彼此來形成半導體裝置1。在半導體裝置1中，舉例而言，根據一電漿聯接將第一半導體基板10之第一聯接表面FS與第二半導體基板20之第二聯接表面SS結合在一起。
第一半導體基板10包含像素區50，像素區50包含複數個像素。舉例而言，像素區50形成為包含形成單元像素之複數個光電二極體。第二半導體基板20 (舉例而言)包含一電源接墊40、一電源接墊41及一配線層62，且形成一邏輯電路之一部分。此外，配線層62包含配線60a、配線60b及一絕緣膜61。另外，複數個配線層62及位於複數個配線層62之間的層間絕緣膜形成一多層配線層。
因此，圖1中所圖解說明之半導體裝置1表示藉由將兩個半導體基板(第一半導體基板10及第二半導體基板20)彼此貼合而形成之一層壓固態成像裝置之一組態實例。另外，圖1之上側係光入射於上面的一接收表面側，且係第一半導體基板10之一後表面側，且半導體裝置1係一後表面輻射型固態成像裝置。此外，後表面輻射型固態成像裝置係半導體裝置1之一實例，但並不僅限於此。
[第一實施例之半導體裝置之效應] 如上文所闡述，根據本技術之第一實施例之半導體裝置1包含至少一個防護環單元30，該至少一個防護環單元30包含第一防護環11、第二防護環21及第三防護環31。第一半導體基板10與第二半導體基板20藉由第一半導體基板10之第一聯接表面FS及第二半導體基板20之第二聯接表面SS結合在一起，且第三防護環31形成於第一聯接表面FS及第二聯接表面SS上。
根據本技術之第一實施例之半導體裝置1，甚至在在鋸割時發生一內部破裂或剝落之一情形中，可依靠包含第三防護環31之防護環單元30防止或減小內部破裂或剝落之發展。另外，防護環單元30包含位於藉由將第一半導體基板10與第二半導體基板20結合在一起而形成之聯接界面IF上的第三防護環31，且因此可防止或減少濕氣自外部的滲入。
透過此配置，根據本技術之第一實施例之半導體裝置1能夠在Cu-Cu聯接聯接表面之上提高半導體裝置之品質可靠性。
＜3.第二實施例(半導體裝置之製造方法之第一實例)＞ 根據本技術之一第二實施例之一半導體裝置之一製造方法係包含以下步驟的一半導體裝置之一製造方法：將第一半導體基板與第二半導體基板面向彼此地結合在一起；在第一半導體基板之第一聯接表面及第二半導體基板之第二聯接表面上形成第三防護環；及藉由第一防護環11、第二防護環21及第三防護環31形成防護環單元30。
圖4A至圖13B圖解說明根據本技術之第二實施例之半導體裝置1之一製造方法之一實例。此外，除非另有特別標示，否則「向上」 在圖4A至圖13B中指示一上部方向，且「向下」在圖4A至圖13B中指示一下部方向。另外，適當地，每一圖式中之A圖解說明一剖視圖，且每一圖式中之B圖解說明一平面圖。
圖4A至圖4C圖解說明第一半導體基板10，且圖5A至圖5C圖解說明第二半導體基板20。舉例而言，第一半導體基板10及第二半導體基板20含有單晶矽。第一半導體基板10及第二半導體基板20中之每一者之前表面上形成有一個氧化物膜，且下層上設置有複數個配線層。
圖4A至圖4C中所圖解說明之第一半導體基板10包含第一防護環11a、第一防護環11b、第一防護環11c、配線60a、配線60b、絕緣膜61a、一配線層62a及一層間絕緣膜71。第一防護環11a中設置有一電極接墊EP1。第一防護環11b中設置有一電極接墊EP2。第一防護環11c中設置有一電極接墊EP3。
此外，第一防護環11a、第一防護環11b及第一防護環11c不用作配線，但係用於防止或減少濕氣滲入之虛設配線。在第一防護環11a、第一防護環11b及第一防護環11c中，舉例而言，四個虛設配線層係覆疊的。另外，第一防護環11a、第一防護環11b及第一防護環11c藉由配線等彼此連接，其中每一層之虛設配線之間形成有一通孔層，且最上層之虛設配線至最下層之虛設配線係連貫的。
圖4C圖解說明圖4A之一區R1之放大圖。在此實例中，第一半導體基板10大體上被劃分成層L1至L4。舉例而言，層L1包含含有矽等之一基板，且諸如一電晶體或一光電二極體等一半導體元件(未圖解說明)等形成於該基板中。
一觸點CN1主要形成於層L2上。觸點CN1將形成於層L1上之半導體元件與形成於層L3上之配線電性連接在一起。
層L3上形成有複數個配線層及用於將配線電性連接在一起之一通孔層(包含一通孔)。在此實例中，層L3上形成有四個虛設配線層(一配線層WR1、一配線層WR2、一配線層WR3及一配線層WR4)。此外，配線層之數目可被設定為大於或等於1之一任意數目。舉例而言，虛設配線及通孔含有銅(Cu)，且舉例而言，諸如鉭(Ta)或氮化鉭(Tan)等一障壁金屬形成於Cu的周圍上。
電極接墊EP1形成於層L4上。舉例而言，電極接墊EP1含有鋁(Al)，且舉例而言，諸如鈦(Ti)或鎢(W)等一障壁金屬形成於鋁的周圍上。
第一防護環11a包含層L2之觸點以及層L3之虛設配線層。另外，用於將每一層絕緣之層間絕緣膜71形成於層L2至L4上  舉例而言，層間絕緣膜71含有二氧化矽(SiO2 )、氮化矽(SiN)等。
圖5A至圖5C中所圖解說明之第二半導體基板20包含第二防護環21a、虛設配線DW1、一虛設接墊DPP、虛設配線DW2、電源接墊40、電源接墊41、電源接墊41a、配線60c、配線60d、一絕緣膜61b、一配線層62b及層間絕緣膜70。第二防護環21a係由虛設配線而非連接配線形成。透過此配置，第二防護環21a能夠防止或減輕一內部破裂或剝落。
圖5C圖解說明圖5A之區R2之放大圖。在此實例中，如第一半導體基板10一樣，第二半導體基板20大體上被劃分成層L1至L4。舉例而言，層L1包含含有矽等之基板，且諸如一電晶體或一光電二極體等半導體元件(未圖解說明)等形成於該基板中。
一觸點CN2主要形成於層L2上。觸點CN2將形成於層L1上之半導體元件與形成於層L3上之配線電性連接在一起。
該複數個配線層及將配線電性連接在一起之通孔層(包含通孔)形成於層L3上。在此實例中，兩個虛設配線層(一配線層WR11及一配線層WR22)及全域配線GW形成於層L3上。全域配線GW係與其他電路(未圖解說明)連接之配線。此外，配線層之數目可被設定為於或等於1之一任意數目。舉例而言，虛設配線及通孔含有銅(Cu)，且舉例而言，諸如鉭(Ta)或氮化鉭(Tan)等障壁金屬形成於Cu之周圍上。
電源接墊41a形成於層L4上。舉例而言，電源接墊41a含有鋁(Al)，且舉例而言，諸如鈦(Ti)或鎢(W)等障壁金屬形成於鋁之周圍上。
第二防護環21a包含層L2之觸點、層L3之兩個虛設配線層(WR11、WR22)及全域配線GW。另外，將每一層絕緣之層間絕緣膜70形成於層L2至L4上。舉例而言，層間絕緣膜70含有二氧化矽(SiO2 )、氮化矽(SiN)等。
此外，在後文中，適當地，參考編號將不應用於虛設配線DW1、虛設配線DW2及虛設接墊DPP，且將不再對其加以贅述。
在第一半導體基板10及第二半導體基板20中，舉例而言，諸如鋁(Al)、銅(Cu)及鎢(W)等一金屬膜可用作配線層62之材料(配線層62a及配線層62b)，但材料並不特別僅限於此。另外，在第一半導體基板10及第二半導體基板20中，所有配線層62 (配線層62a及配線層62b)經形成以使得半導體裝置之周圍被第一防護環11及第二防護環21覆蓋成一環形狀，以防止或減輕配線60 (配線60a、配線60b、配線60c及配線60d)由於濕氣自位於配線層62b上之電源接墊41或半導體裝置之端部部分滲入而降級。此外，第一防護環11及第二防護環21不限於一環形狀，而是可部分地不連貫。
另外，舉例而言，第一半導體基板10可包含一接收元件，且第二半導體基板20可包含一MOS電晶體、一擴散層等從而作為一積體電路執行信號處理。
接下來，如圖6A及圖6B中所圖解說明，銅(Cu)的一連接接墊100a、一連接接墊100b、一連接接墊100c、一連接接墊100d及一連接接墊100e形成於第一半導體基板10上，且一第一防護環部分101a、一第一防護環部分101b及一第一防護環部分101c形成於第一半導體基板10上。
此外，連接接墊100a、連接接墊100b、連接接墊100c、連接接墊100d及連接接墊100e可在層間絕緣膜71之層間部分中形成一通孔。
另外，第一防護環部分101a、第一防護環部分101b及第一防護環部分101c分別形成為一凹槽形狀，但舉例而言可具有配置有複數個通孔之一結構。另外，第一防護環部分101b與第一防護環部分101c被組態為一分離的部件，但並不僅限於此，且舉例而言可作為一個部件形成圖6B之平面圖中之一大致正方形形狀。
另外，如圖7A及圖7B中所圖解說明，銅(Cu)的一連接接墊200a、一連接接墊200b、一連接接墊200c、一連接接墊200d及一連接接墊200e形成於第二半導體基板20上，且一第二防護環部分201a、一第二防護環部分201b及一第二防護環部分201c形成於第二半導體基板20上。
此外，連接接墊200a、連接接墊200b、連接接墊200c、連接接墊200d及連接接墊200e在層間絕緣膜70之層間部分中可形成一通孔。
另外，第二防護環部分201a、第二防護環部分201b及第二防護環部分201c分別形成為一凹槽形狀，但舉例而言可具有配置有複數個通孔之一結構。另外，第二防護環部分201b與第二防護環部分201c被組態為一分離的部件，但並不僅限於此，且舉例而言可作為一個部件形成圖7B之平面圖中之一大致正方形形狀。
接下來，如圖8A及圖8B中所圖解說明，第一半導體基板10之連接接墊100a、連接接墊100b、連接接墊100c、連接接墊100d、連接接墊100e、第一防護環部分101a、第一防護環部分101b及第一防護環部分101c被一障壁金屬材料及一金屬膜覆蓋。
然後，根據平坦化學機械拋光(CMP)執行平坦化，且移除多餘部分。較佳地，障壁金屬材料(舉例而言)係鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)等，且可藉由混合使用兩種或兩種以上類型之材料。在此，銅(Cu)用作金屬膜，但該金屬膜不限於銅(Cu)，且舉例而言可使用一合金材料(錳青銅(CuMn)、鎂青銅(CuMg)及鋁青銅(CuAl)等。
類似地，如圖9A及圖9B中所圖解說明，第二半導體基板20之連接接墊200a、連接接墊200b、連接接墊200c、連接接墊200d、連接接墊200e、第二防護環部分201a、第二防護環部分201b及第二防護環部分201c被一障壁金屬材料及一金屬膜覆蓋。
然後，根據平坦化化學機械拋光(CMP)執行平坦化，且移除多餘部分。較佳地，障壁金屬材料(舉例而言)係鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)等，且可藉由混合使用兩種或兩種以上類型之材料。在此，銅(Cu)用作金屬膜，但金屬膜不限於銅(Cu)，且舉例而言，可使用一合金材料(錳青銅(CuMn)、鎂青銅(CuMg)及鋁青銅(CuAl)等。
接下來，如圖10A及圖10B中所圖解說明，將圖8A及圖8B中所圖解說明之第一半導體基板10倒置於圖9A及圖9B中所圖解說明之第二半導體基板20上，且將第一半導體基板10與第二半導體基板20結合在一起。透過此配置，產生一半導體裝置500。在第一半導體基板10及第二半導體基板20中，必要時，可將基板薄化或剝離。
在此，第一半導體基板10與第二半導體基板20結合在一起，且因此，形成於第一半導體基板10上之第一防護環部分101a、第一防護環部分101b及第一防護環部分101c與形成於第二半導體基板20上之第二防護環部分201a、第二防護環部分201b及第二防護環部分201c結合在一起。透過此配置，形成第三防護環31a、第三防護環31b及第三防護環31c。
具體而言，第三防護環31a包含第一防護環部分101a (31a-1)及第二防護環部分201a (31a-2)。第三防護環31b包含第一防護環部分101b (31b-1)及第二防護環部分201b (31b-2)。第三防護環31c包含第一防護環部分101c (31c-1)及第二防護環部分201c (31c-2)。
透過此配置，第三防護環31a連接至電源接墊41a，且因此可執行電連接(導電連接)。第三防護環31b連接至電源接墊41，且因此可執行電連接(導電連接)。第三防護環31c連接至電源接墊41，且因此可執行電連接(導電連接)。
另外，第一半導體基板10的連接接墊100a、連接接墊100b、連接接墊100c、連接接墊100d及連接接墊100e與第二半導體基板20的連接接墊200a、連接接墊200b、連接接墊200c、連接接墊200d及連接接墊200e彼此連接。
透過此配置，第一防護環單元30a包含第一防護環11a、電極接墊EP1、第三防護環31a (31a-1及31a-2)、電源接墊41a、全域配線GW及第二防護環21a。第二防護環單元32包含第一防護環11b、電極接墊EP2、第三防護環31b (31b-1及31b-2)及電源接墊41。第三防護環單元33包含第一防護環11c、電極接墊EP3、第三防護環31c (31c-1及31c-2)及電源接墊41。
接下來，如圖11A及圖11B中所圖解說明，在所產生的半導體裝置500中，使用一通用微影技術、一乾式蝕刻技術等穿透第一半導體基板10，且因此形成向電源接墊41打開之開口部分AT1。
在此，形成開口部分AT1，且因此，濕氣容易自外部滲入，但第二防護環單元32及第三防護環單元33包含一金屬膜(一金屬)。此外，第二防護環單元32及第三防護環單元33覆蓋半導體裝置500之配線層62 (配線層62a及配線層62b)。
透過此配置，半導體裝置500能夠藉由第二防護環單元32及第三防護環單元33來防止或減少濕氣滲入。因此，可防止或減輕對聯接界面IF上之連接接墊100a、連接接墊100b、連接接墊100c、連接接墊100d、連接接墊100e、連接接墊200a、連接接墊200b、連接接墊200c、連接接墊200d、連接接墊200e、配線層62a及配線層62b的腐蝕。
另外，第一防護環單元30a、第二防護環單元32及第三防護環單元33環繞半導體裝置500之周圍之至少一部分而形成。具體而言，第一防護環單元30a、第二防護環單元32及第三防護環單元33設置於一切割道內部。在此情形中，在半導體裝置500中，第一防護環單元30a、第二防護環單元32及第三防護環單元33可形成於三個部分中，且因此可增大半導體裝置500之品質可靠性。
此外，在圖11A及圖11B中，第二防護環單元32及第三防護環單元33 (連續地)形成為一環形狀，但不一定形成為一環形狀，且舉例而言，第二防護環單元32及第三防護環單元33可部分地形成。
接下來，如圖12A及圖12B中所圖解說明，在半導體裝置500中，使用鋸割刀片DB鋸割一切割道寬度SW (一鋸割面積)，且因此該切割道寬度SW被鋸割以得到每一半導體裝置。在此情形中，在半導體裝置500中，濕氣容易自一切割道SL1之端部表面滲入。然而，第一防護環單元30a環繞半導體裝置500之周圍之至少一部分而形成，且設置於切割道SL1內部，且第三防護環31a連續地形成。透過此配置，半導體裝置500能夠防止或減少濕氣自第一半導體基板10及第二半導體基板20的端部表面或第一半導體基板10與第二半導體基板20之間的聯接界面IF的滲入。
另外，第四防護環單元44被設置成環繞形成半導體裝置500之周圍之至少一部分之電源接墊41之開口部分AT1。第四防護環單元44 包含第一防護環11d、一電極接墊EP4、第三防護環31d及電源接墊41。在此情形中，第一防護環11d被設置成環繞電源接墊41之開口部分AT1。第三防護環31d亦被設置成環繞電源接墊41之開口部分AT1。另外，電極接墊EP4亦被設置成環繞電源接墊41之開口部分AT1。因此，半導體裝置500能夠防止或減少濕氣自開口部分AT1之滲入，且因此可防止或減輕對半導體裝置500之腐蝕。此外，被第四防護環單元44環繞之電源接墊41之開口部分AT1不限於一個。
如圖13A及圖13B中所圖解說明，第五防護環單元45被設置成環繞形成一半導體裝置500a之周圍之至少一部分之複數個電源接墊之開口部分AT11。第五防護環單元45包含第一防護環11e、一電極接墊EP5、第三防護環31e及電源接墊41。在此情形中，第一防護環11e被設置成環繞複數個開口部分AT11。第三防護環31e亦被設置成環繞該複數個開口部分AT11。另外，電極接墊EP5亦被設置成環繞該複數個開口部分AT11。
因此，半導體裝置500a能夠防止或減少濕氣自該複數個開口部分AT11之滲入，且因此可防止或減輕對半導體裝置500a之腐蝕。此外，開口部分AT11形成於每一電源接墊，但並不僅限於此。
因此，可根據第二實施例之半導體裝置1之製造方法之第一實例製造根據本技術之第一實施例之半導體裝置1。
另外，在根據本技術之第二實施例之半導體裝置1之製造方法中，第三防護環31a、第三防護環31b、第三防護環31c、第三防護環31d及第三防護環31e電性連接(導電地連接)至電源接墊41及電源接墊41a，但並不僅限於此。
圖14A及圖14B 係圖解說明在由根據本技術之第二實施例之半導體裝置之製造方法製造之半導體裝置500b中第三防護環31f及第三防護環31g未導電地連接至電源接墊41及電源接墊41a的一情形之闡釋圖。
如圖14A及圖14B中所圖解說明，第三防護環31f及第三防護環31g未連接至電源接墊41及電源接墊41a。在此情形中，第三防護環31f未導電地連接至電源接墊41a，且第三防護環31g未導電地連接至電源接墊41。
在此情形中，第六防護環單元46包含第一防護環11a、電極接墊EP1、第三防護環31f、電源接墊41a、全域配線GW及第二防護環21a。一第七防護環單元47包含第一防護環11d、電極接墊EP4、第三防護環31g及電源接墊41。接下來，圖15A及圖15B中圖解說明第三防護環31形成於與電源接墊41分隔開之一位置中的一實例。
圖15A及圖15B係圖解說明在藉由根據本技術之第二實施例之半導體裝置之製造方法製造之半導體裝置中一第三防護環31h未導電地連接至電源接墊41之一情形的闡釋圖。
如圖15A及圖15B中所圖解說明，第三防護環31h形成於與電源接墊41分隔開之位置中，且未導電地連接至電源接墊41。因此，在第三防護環31h未提前導電地連接至電源接墊41之一情形中，不必靠近電源接墊41形成第三防護環31h，且可在與電源接墊41分隔開之位置中形成第三防護環31h。
此外，在此情形中，一第八防護環單元48包含第一防護環11d、電極接墊EP4及第三防護環31h。另外，在圖15A及圖15B中，該複數個開口部分AT11形成於電源接墊41中，且該複數個開口部分AT11被第八防護環單元48環繞。在此情形中，第八防護環單元48能夠將一所期望環繞方法應用於該複數個開口部分AT11。舉例而言，第一防護環11d被設置成環繞該複數個開口部分AT11及電極接墊EP4或第三防護環31h亦被設置成環繞該複數個開口部分AT11。
因此，舉例而言，第三防護環31f、第三防護環31g及第三防護環31h未連接至電源接墊41及電源接墊41a，且因此，可避免第六防護環單元46、第七防護環單元47及第八防護環單元48的導電連接。
＜4.第三實施例(半導體裝置之第二實例)＞ 根據本技術之一第三實施例之一半導體裝置係這樣一種半導體裝置：在第一實施例之半導體裝置中，環繞半導體裝置之周圍之至少一部分而形成之防護環單元設置於切割道內部且第三防護環不連續地形成。在此情形中舉例而言，第三防護環可沿著切割道以一預定間隔形成於切割道之方向上。
根據本技術之第三實施例之半導體裝置，可在Cu-Cu聯接之聯接表面上提高半導體裝置之品質之可靠性。
圖16A至圖19B圖解說明一半導體裝置，該半導體裝置係根據本技術之第三實施例之半導體裝置之一實例。每一圖式中之A圖解說明半導體裝置之剖視圖，且每一圖式中之B圖解說明半導體裝置之平面圖。
如圖16A及圖16B中所圖解說明，根據本技術之第三實施例之一半導體裝置500d與第一實施例之半導體裝置之不同在於，在半導體裝置500d中環繞半導體裝置500d之周圍之至少一部分而形成之一第三防護環31ax、一第三防護環31bx及一第三防護環31cx設置於切割道SL1內部且不連續地形成。此外，不連貫性指示第三防護環31包含複數個第二Cu虛設體，且舉例而言，該等Cu虛設體中之每一者形成為一支柱(island)形狀。此外，在此情形中，第二Cu虛設體形成為防止或減輕一內部破裂或剝落。
如圖16A及圖16B中所圖解說明，第三防護環31ax、第三防護環31bx及第三防護環31cx不連續地形成於聯接界面IF上。具體而言，第三防護環31ax包含複數個第二Cu虛設體DP2a (一第二Cu虛設體DP2a1及一第二Cu虛設體DP2a2)。第三防護環31bx包含複數個第二Cu虛設體DP2b (一第二Cu虛設體DP2b1、一第二Cu虛設體DP2b2及一第二Cu虛設體DP2b3)。第三防護環31cx包含複數個第二Cu虛設體DP2c (一第二Cu虛設體DP2c1、一第二Cu虛設體DP2c2及一第二Cu虛設體DP2c3)。
在此情形中，一第九防護環單元49包含第一防護環11a、電極接墊EP1、第三防護環31ax、電源接墊41a、全域配線GW及第二防護環21a。一第十防護環單元50包含第一防護環11b、電極接墊EP2、第三防護環31bx及電源接墊41。一第十一防護環單元51包含第一防護環11c、電極接墊EP3、第三防護環31cx及電源接墊41。
第三防護環31ax、第三防護環31bx及第三防護環31cx在聯接界面IF上沿著切割道SL1以一預定間隔(亦即，不連貫地)形成於切割道之方向上。此外，第三防護環31ax配置於聯接界面IF上以使得端部部分之位置靠近第三防護環31bx。因此，第三防護環31ax、第三防護環31bx及第三防護環31cx可形成於一所期望位置中以抑制與電源接墊41之開口部分AT1有關之濕氣滲入。
圖17A及圖17B圖解說明一半導體裝置500e，該半導體裝置500e係根據本技術之第三實施例之半導體裝置之一實例。圖17A圖解說明半導體裝置500e之剖視圖，且圖17B圖解說明半導體裝置500e之平面圖。
如圖17A及圖17B中所圖解說明，除半導體裝置500d之外，在根據本技術之第三實施例之半導體裝置500e中，聯接界面IF上進一步不連續地形成一第三防護環31dx。在此情形中，第三防護環31dx包含複數個第二Cu虛設體(一第二Cu虛設體DP2d1及一第二Cu虛設體DP2d2)。因此，根據本技術之第三實施例之半導體裝置500e進一步包含至少一個第三防護環31dx，且第三防護環31dx可形成於一所期望位置中使得抑制與電源接墊41之開口部分AT1有關的濕氣滲入。
圖18A及圖18B圖解說明一半導體裝置500f，半導體裝置500f係根據本技術之第三實施例之半導體裝置之一實例。圖18A圖解說明半導體裝置500f之剖視圖，且圖18B圖解說明半導體裝置500f之平面圖。此外，圖18A圖解說明沿著圖18B之B-B'切割之一剖視表面。
如圖18A及圖18B中所圖解說明，在根據本技術之第三實施例之半導體裝置500f中，一第三防護環31ay、一第三防護環31by及一第三防護環31cy沿著切割道SL1以一預定間隔(不連貫地)形成於切割道之方向上。在此情形中，第三防護環31ay沿著切割道SL1包含具有一大致正方形形狀之複數個第二Cu虛設體(DP2a11)。第三防護環31by沿著切割道SL1包含具有一大致正方形形狀之複數個第二Cu虛設體(DP2b11)。第三防護環31cy沿著切割道SL1包含具有一大致正方形形狀之複數個第二Cu虛設體(DP2c11)。
此外，大致正方形形狀包含一正方形形狀，且可係一一四邊形形狀的一長側與一短側之差例如在10%以內的一四邊形形狀。
在此情形中，一第十二防護環單元52包含第一防護環11a、電極接墊EP1、第三防護環31ay、電源接墊41a、全域配線GW及第二防護環21a。一第十三防護環單元53包含第一防護環11b、電極接墊EP2、第三防護環31by及電源接墊41。一第十四防護環單元54包含第一防護環11c、電極接墊EP3、第三防護環31cy及電源接墊41。
圖19A及圖19B圖解說明一半導體裝置500g，半導體裝置500g係根據本技術之第三實施例之半導體裝置之一實例。圖19A圖解說明半導體裝置500g之剖視圖，且圖19B圖解說明半導體裝置500g之平面圖。
如圖19A及圖19B中所圖解說明，除半導體裝置500f之外，在根據本技術之第三實施例之半導體裝置500g中，以一預定間隔(不連貫地)藉由複數個第二Cu虛設體(dpdy)將第三防護環31進一步形成於聯接界面IF上。因此，根據本技術之第三實施例之半導體裝置500g進一步包含至少一個第三防護環31dy，且該至少一個第三防護環31dy可環繞電源接墊41之開口部分AT1而形成。
如上文所闡述，在作為根據本技術之第三實施例之半導體裝置之一實例之半導體裝置中，防護環單元環繞半導體裝置之周圍之至少一部分而形成且設置切割道SL1內部，且藉由該複數個第二Cu虛設體不連續地形成第三防護環31by。
透過此配置，作為根據本技術之第三實施例之半導體裝置之一實例之半導體裝置能夠防止或減輕一內部破裂或剝落之發展，且能夠防止或減少濕氣自外部滲入。
＜5.第四實施例(半導體裝置之第三實例)＞ 根據本技術之一第四實施例之一半導體裝置係以這樣一種半導體裝置：在第一實施例之半導體裝置中進一步設置至少一個Cu虛設體(第一Cu虛設體)，且Cu虛設體形成於防護環單元之外周圍上，且形成於第一聯接表面與第二聯接表面之間。
根據本技術之第四實施例之半導體裝置，可增大聯接界面IF之聯接強度，且因此可在Cu-Cu聯接之聯接表面上提高半導體裝置之品質可靠性。
圖20A及圖20B圖解說明一半導體裝置500h，該半導體裝置500h係根據本技術之第四實施例之半導體裝置之一實例。圖20A圖解說明半導體裝置500h之剖視圖，且圖20B圖解說明半導體裝置500h之平面圖。
如圖20A及圖20B中所圖解說明，根據本技術之第四實施例之半導體裝置500h與第二實施例之半導體裝置500的不同在於，半導體裝置500h進一步設置有至少一個第一Cu虛設體，且第一Cu虛設體形成於第一防護環單元30a之外周圍上，且形成於第一聯接表面FS及第二聯接表面SS上。
在圖20A及圖20B中，至少一個第一Cu虛設體DP101形成於第三防護環31a與切割道SL1之間。另外，複數個第一Cu虛設體DP201形成於聯接界面IF之開口部分AT1周圍。亦即，該複數個第一Cu虛設體DP201在第三防護環31d與開口部分AT1之間環繞開口部分AT1而形成。
在此情形中，第一防護環單元30a包含第一防護環11a、電極接墊EP1、第三防護環31a、電源接墊41a、全域配線GW及第二防護環21a。第四防護環單元44包含第一防護環11d、電極接墊EP4、第三防護環31d及電源接墊41。
第一防護環11d環繞電源接墊41之開口部分AT1而形成。第三防護環31d亦形成為環繞電源接墊41之開口部分AT1。另外，電極接墊EP4亦環繞電源接墊41之開口部分AT1而形成。
此外，不必設置複數個第一Cu虛設體DP101及複數個第一Cu虛設體DP201，但可設置至少一個第一Cu虛設體DP101。
圖21A及圖21B圖解說明一半導體裝置500i，半導體裝置500i係根據本技術之第四實施例之半導體裝置之一實例。圖21A圖解說明半導體裝置500i之剖視圖，且圖21B圖解說明半導體裝置500i之平面圖。
如圖21A及圖21B中所圖解說明，根據本技術之第四實施例之半導體裝置500i與半導體裝置500h之不同之處在於，在半導體裝置500i中，在聯接界面IF上，至少一個第一Cu虛設體DP210設置於第三防護環31b與開口部分AT1之間，且至少一個第一Cu虛設體DP310設置於第三防護環31c與開口部分AT1之間。
在此情形中，第一防護環單元30a包含第一防護環11a、電極接墊EP1、第三防護環31a、電源接墊41a、全域配線GW及第二防護環21a。第二防護環單元32包含第一防護環11b、電極接墊EP2、第三防護環31b及電源接墊41。第三防護環單元33包含第一防護環11c、電極接墊EP3、第三防護環31c及電源接墊41。
此外，不必設置複數個第一Cu虛設體DP101、複數個第一Cu虛設體DP210及複數個第一Cu虛設體DP310，但可設置至少一個第一Cu虛設體DP101。
如上文所闡述，根據本技術之第四實施例之半導體裝置，進一步設置至少一個第一Cu虛設體DP101，且第一Cu虛設體DP101形成於防護環單元30a之外周圍上，且形成於第一聯接表面FS及第二聯接表面SS上。
透過此配置，可提高第一半導體基板10與第二半導體基板20之間的聯接強度，且因此，舉例而言，在鋸割時，可阻止第一半導體基板10與第二半導體基板20之間在第一防護環單元30a外部剝離。
＜6.第五實施例(半導體裝置之第四實例)＞ 根據本技術之一第五實施例之一半導體裝置係這樣一種一半導體裝置：在第一實施例之半導體裝置中進一步設置一狹縫，且該狹縫設置於環繞半導體裝置之周圍之至少一部分而形成之切割道與形成於切割道內部之防護環單元之間，且沿著一鋸割方向穿透過第一聯接表面及第二聯接表面。
根據本技術之第五實施例之半導體裝置，甚至當第一半導體基板10與第二半導體基板20可能被剝離時，狹縫可阻止剝離，且因此可提高半導體裝置之品質可靠性。
圖22A及圖22B圖解說明一半導體裝置500j，半導體裝置500j係根據本技術之第五實施例之半導體裝置之一實例。圖22A圖解說明半導體裝置500j之剖視圖，且圖22B圖解說明半導體裝置500j之平面圖。
如圖22A及圖22B中所圖解說明，根據本技術之第五實施例之半導體裝置500j進一步包含在半導體裝置500中之一狹縫ST，且狹縫ST設置於環繞半導體裝置500j之周圍之至少一部分而形成之切割道SL1與形成於切割道SL1內部之第一防護環單元30a之間，且沿著鋸割方向穿透過第一聯接表面FS及第二聯接表面SS。
透過此配置，甚至在第一半導體基板10及第二半導體基板20在鋸割時或在鋸割之後可能被剝離的一情形中，狹縫ST可阻止第一半導體基板10與第二半導體基板20之間剝離的發展。
此外，在此情形中，第一防護環單元30a包含第一防護環11a、電極接墊EP1、第三防護環31a、電源接墊41a、全域配線GW及第二防護環21a。另外，第四防護環單元44包含第一防護環11d、電極接墊EP4、第三防護環31d及電源接墊41。
圖23A及圖23B圖解說明一半導體裝置500k，半導體裝置500k係根據本技術之第五實施例之半導體裝置之一實例。圖23A圖解說明半導體裝置500k之剖視圖，且圖23B圖解說明半導體裝置500k之平面圖。
如圖23A及圖23B中所圖解說明，與半導體裝置500j一樣，根據本技術之第五實施例之半導體裝置500k進一步包含半導體裝置500中之狹縫ST，且狹縫ST設置於環繞半導體裝置500k之周圍之至少一部分而形成之切割道SL1與形成於切割道SL1內部之防護環單元30a之間，且沿著鋸割方向穿透過第一聯接表面FS及第二聯接表面SS。
透過此配置，甚至在第一半導體基板10及第二半導體基板20在鋸割時或在鋸割之後可能被剝離之一情形中，狹縫ST可阻止第一半導體基板10與第二半導體基板20之間剝離之發展。
此外，在此情形中，第一防護環單元30a包含第一防護環11a、電極接墊EP1、第三防護環31a、電源接墊41a、全域配線GW及第二防護環21a。第二防護環單元32包含第一防護環11b、電極接墊EP2、第三防護環31b及電源接墊41。第三防護環單元33包含第一防護環11c、電極接墊EP3、第三防護環31c及電源接墊41。
＜7.第六實施例(半導體裝置之第五實例)＞ 根據本技術之一第六實施例之一半導體裝置係這樣一種半導體裝置：在第一實施例之半導體裝置中進一步設置一狹縫及至少一個Cu虛設體(第一Cu虛設體)，Cu虛設體(第一Cu虛設體)沿著防護環單元之外周圍形成，且形成於第一聯接表面及第二聯接表面上，且該狹縫設置於環繞半導體裝置之周圍之至少一部分而形成之切割道與形成於切割道內部之防護環單元之間，且沿著鋸割方向穿透過第一聯接表面及第二聯接表面。
根據本技術之第六實施例之半導體裝置，可在鋸割半導體裝置時防止或減輕第一半導體基板10與第二半導體基板20之間的剝離且防止或減輕剝離之發展。
圖24A及圖24B圖解說明一半導體裝置500l，該半導體裝置500l係根據本技術之第六實施例之半導體裝置之一實例。圖24A圖解說明半導體裝置500l之剖視圖，且圖24B圖解說明半導體裝置500l之平面圖。
如圖24A及圖24B中所圖解說明，根據本技術之第六實施例半導體裝置500l在半導體裝置500h中進一步包含狹縫ST及至少一個第一Cu虛設體DP101。
至少一個第一Cu虛設體DP101沿著第一防護環單元30a之外周圍形成，且形成於第一聯接表面FS及第二聯接表面SS上。狹縫ST形成於環繞半導體裝置500l之周圍之至少一部分而形成之切割道SL1內部，且沿著鋸割方向穿透過第一聯接表面FS及第二聯接表面SS。
在此情形中，第一防護環單元30a包含第一防護環11a、電極接墊EP1、第三防護環31a、電源接墊41a、全域配線GW及第二防護環21a。另外，第四防護環單元44形成於半導體裝置500l之周圍之至少一部分中，且被設置成環繞電源接墊41之開口部分AT1。第四防護環單元44包含第一防護環11d、電極接墊EP4、第三防護環31d及電源接墊41。
第一防護環11d被設置成環繞電源接墊41之開口部分AT1。第三防護環31d亦被設置成環繞電源接墊41之開口部分AT1。另外，電極接墊EP4亦被設置成環繞電源接墊41之開口部分AT1。
此外，該複數個第一Cu虛設體DP201形成於聯接界面IF之開口部分AT1之周圍上。該複數個第一Cu虛設體DP201環繞開口部分AT1而形成。
透過此配置，半導體裝置500l能夠不僅藉由該複數個第一Cu虛設體DP101而且藉由該複數個第一Cu虛設體DP201來增大聯接界面IF之聯接強度。
圖25A及圖25B圖解說明一半導體裝置500m，半導體裝置500m係根據本技術之第六實施例之半導體裝之一實例。圖25A圖解說明半導體裝置500m之剖視圖，且圖25B圖解說明半導體裝置500m之平面圖。
如圖25A及圖25B中所圖解說明，根據本技術之第六實施例之半導體裝置500m亦在半導體裝置500中進一步包含狹縫ST、至少一個第一Cu虛設體DP101、位於第三防護環31b與開口部分AT1之間的至少一個第一Cu虛設體DP210、以及位於第三防護環31c與開口部分AT1之間的至少一個第一Cu虛設體DP310。
至少一個第一Cu虛設體DP101沿著第一防護環單元30a形成，且形成於第一聯接表面FS及第二聯接表面SS上。至少一個第一Cu虛設體DP210沿著第二防護環單元32形成，且形成於第一聯接表面FS及第二聯接表面SS上。至少一個第一Cu虛設體DP310沿著第三防護環單元33形成，且形成於第一聯接表面FS及第二聯接表面SS上。
狹縫ST設置於環繞半導體裝置500m之周圍之至少一部分而形成之切割道SL1與形成於切割道SL1內部之第一防護環單元30a之間，且沿著鋸割方向穿透過第一聯接表面FS及第二聯接表面SS。
根據本技術之第六實施例之半導體裝置500l及500m，用於設置有狹縫ST及至少一個第一Cu虛設體DP101，且因此甚至在在鋸割半導體裝置時或在鋸割半導體裝置之後第一半導體基板10與第二半導體基板20可能剝離之一情形中，可增大第一Cu虛設體DP101之聯接強度且藉由狹縫ST阻止剝離。
透過此配置，可在Cu-Cu聯接之聯接表面上提高半導體裝置500l及500m之品質可靠性。另外，設置複數個第一Cu虛設體DP201、複數個第一Cu虛設體210及複數個第一Cu虛設體310，且因此可增大聯接界面IF之聯接強度。
＜8.第七實施例(半導體裝置之製造方法之第二實例)＞ 根據本技術之一第七實施例之一半導體裝置之一製造方法係包含以下步驟的一半導體裝置之一製造方法：將第一半導體基板與第二半導體基板面向彼此結合在一起；在第一半導體基板之第一聯接表面及第二半導體基板之第二聯接表面上形成第三防護環；及在將第一半導體基板與第二半導體基板結合在一起之後形成第一防護環。
圖26A至圖38B圖解說明根據本技術之第七實施例之半導體裝置之製造方法之一實例。圖26A至圖38B圖解說明根據本技術之第七實施例之半導體裝置之製造方法之一實例。此外，除非另有特別標示，否則，「向上」在圖26A至圖38B中指示一上部方向，且「向下」在圖26A至圖38B中指示一下部方向。另外，每一圖式中之A圖解說明一剖視圖，且每一圖式中之B圖解說明一平面圖。此外，相同參考編號將適用於與根據本技術之第二實施例之半導體裝置之製造方法之部件相同的部件，且將適當地省略對該等部件之說明。
圖26A及圖26B圖解說明一第一半導體基板150，且圖27A及圖27B圖解說明一第二半導體基板250。舉例而言，第一半導體基板150及第二半導體基板250含有單晶矽。另外，第一半導體基板150具有嵌入有其他鋸割基板80之一晶圓上晶片(COW)之一結構。一個氧化物膜形成於第一半導體基板150及第二半導體基板250中之每一者之前表面上，且複數個配線層設置於下層上。
圖26A及圖26B中所圖解說明之第一半導體基板150包含另一基板80、電極接墊81及一電極接墊82。
圖27A及圖27B中所圖解說明之第二半導體基板250包含一第二防護環24a、電源接墊40a、電源接墊40b、電源接墊40c、電源接墊40d、一電源接墊441、一電源接墊441a、配線60a、配線60b、配線60c、配線60d、層間絕緣膜70及一全域配線GGW。此外，第二防護環24a係由虛設配線而非連接配線形成。第二防護環24a藉由配線等連接，其中一通孔層形成於每一層之虛設配線之間，且上層之虛設配線與下層之虛設配線連接至彼此。透過此配置，第二防護環24a能夠防止或減輕一內部破裂或剝落。此外，第二防護環24a透過全域配線GGW連接至電源接墊441a。另外，配線層62包含配線60a、配線60b、配線60c、配線60d及絕緣膜61。
在第二半導體基板250中，舉例而言，可應用諸如鋁(Al)、銅(Cu)及鎢(W)等一金屬膜作為配線層62之材料，但該材料並不特別限於此。如根據本技術之第二實施例之半導體裝置之製造方法一樣，第一半導體基板150及第二半導體基板250形成為使得所有配線層62形成為使得半導體裝置之周圍被第二防護環24a覆蓋成一環形狀，以防止或減輕由於濕氣自位於配線層62上之電源接墊或導體裝置之端部部分滲入所致的配線60a、配線60b、配線60c及配線60d降級。此外，第二防護環24a不限於一環形狀，而是可部分地不連貫。
另外，舉例而言，第一半導體基板150包含接收元件；且第二半導體基板250可包含MOS電晶體、擴散層等，從而作為一積體電路執行信號處理。
接下來，如圖28A及圖28B中所圖解說明，在第一半導體基板150上形成銅(Cu)的一連接接墊300a、一連接接墊300b、一連接接墊300c及一連接接墊300d且形成一第一防護環部分301a、一第一防護環部分301b及一第一防護環部分301c。
此外，連接接墊300a、連接接墊300b、連接接墊300c及連接接墊300d可在層間絕緣膜71之層間部分中形成一通孔。
另外，第一防護環部分301a、第一防護環部分301b及第一防護環部分301c分別形成為一凹槽形狀，舉例而言，可具有配置有複數個通孔之一結構。另外，第一防護環部分301b與第一防護環部分301c被組態為一分離的部件，但並不僅限於此，且舉例而言可形成圖28B之平面圖中之一大致正方形形狀，或可作為一個部件形成為一凹槽形狀。
另外，如圖29A及圖29B中所圖解說明，在第二半導體基板250上形成銅(Cu)的一連接接墊400a、一連接接墊400b、一連接接墊400c及一連接接墊400d，且形成一第二防護環部分401a、一第二防護環部分401b及一第二防護環部分401c。
此外，連接接墊400a、連接接墊400b、連接接墊400c及連接接墊400d可在層間絕緣膜70之層間部分中形成一通孔。
另外，第二防護環部分401a、第二防護環部分401b及第二防護環部分401c分別形成為一凹槽形狀，但舉例而言可具有配置有複數個通孔之一結構。另外，第二防護環部分401b與第二防護環部分401c被組態為一分離的部件，但並不僅限於此，舉例而言且可形成圖29B之平面圖中之一大致正方形形狀或可作為一個部件形成為一凹槽形狀。
接下來，如圖30A及圖30B中所圖解說明，第一半導體基板150之連接接墊300a、連接接墊300b、連接接墊300c、連接接墊300d、第一防護環部分301a、第一防護環部分301b及第一防護環部分301c被一障壁金屬材料或一金屬膜覆蓋。
然後，根據平坦化化學機械拋光(CMP)執行平坦化，且移除多餘部分。較佳地，障壁金屬材料(舉例而言)係鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)等，且可藉由混合使用兩種或兩種以上類型之材料。在此，銅(Cu)用作金屬膜，但金屬膜不限於銅(Cu)，且舉例而言可使用一合金材料(錳青銅(CuMn)、鎂青銅(CuMg)、鋁青銅(CuAl)等。
類似地，如圖31A及圖31B中所圖解說明，第二半導體基板250之連接接墊400a、連接接墊400b、連接接墊400c、連接接墊400d、第二防護環部分401a、第二防護環部分401b及第二防護環部分401c被一障壁金屬材料及一金屬膜覆蓋。
然後，根據平坦化CMP執行平坦化，且移除多餘部分。在此，較佳地障壁金屬 材料(舉例而言)係鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)等，且可藉由混合使用兩種或兩種以上類型之材料。在此，銅(Cu)用作金屬膜，但該金屬膜不限於銅(Cu)，且舉例而言可使用一合金材料(錳青銅(CuMn)、鎂青銅(CuMg)、鋁青銅(CuAl)等。
接下來，如圖32A及圖32B中所圖解說明，將圖30A及圖30B中所圖解說明之第一半導體基板150倒置於圖31A及圖31B中所圖解說明之第二半導體基板250上，且將第一半導體基板150與第二半導體基板250結合在一起。透過此配置，產生一半導體裝置550。另外，在第一半導體基板150及第二半導體基板250中，可在必要時將基板薄化或剝離。
在此，第一半導體基板150與第二半導體基板250結合在一起，且因此，形成於第一半導體基板150上之第一防護環部分301a、第一防護環部分301b及第一防護環部分301c與形成於第二半導體基板250上之第二防護環部分401a、第二防護環部分401b及第二防護環部分401c結合在一起。透過此配置，形成第三防護環34a、第三防護環34b及第三防護環34c。
具體而言，第三防護環34a包含第一防護環部分301a (34a-1)及第二防護環部分401a (34a-2)。第三防護環34b包含第一防護環部分301b (34b-1)及第二防護環部分401b (34b-2)。第三防護環34c包含第一防護環部分301c (34c-1)及第二防護環部分401c (34c-2)。
另外，第一半導體基板150之連接接墊300a、連接接墊300b、連接接墊300c及連接接墊300d與第二半導體基板250之連接接墊400a、連接接墊400b、連接接墊400c、連接接墊400d彼此連接。
此外，在半導體裝置550中，將第一半導體基板150薄化，且暴露出另一鋸割基板80。
接下來，如圖33A及圖33B中所圖解說明，所產生的半導體裝置550包含藉由一通用微影技術、一乾式蝕刻技術等穿透第二半導體基板250之後表面部分的呈一凹槽形狀的一開口部分AT2、一開口部分AT3及一開口部分AT4。開口部分AT2 形成一凹槽DT1，開口部分AT3形成一凹槽DT2，且開口部分AT4形成一凹槽DT3。在此，開口部分共同形成，或可分別形成，但並不僅限於此。
此外，凹槽DT2及凹槽DT3被組態為分離的部件，但並不僅限於此，且舉例而言可形成圖33B之平面圖中之一大致正方形形狀或可作為一個部件形成一凹槽。
接下來，如圖34A及圖34B中所圖解說明，在半導體裝置550中，在第一半導體基板150之凹槽DT1、凹槽DT2及凹槽DT3中形成一金屬膜MT (舉例而言，鎢(W))。
另外，如圖35A及圖35B中所圖解說明，使用微影、乾式蝕刻等移除形成於第一半導體基板150之前表面上之金屬膜MT。
透過此配置，一第十五防護環單元55包含凹槽DT1，從而形成第一防護環、第三防護環34a、電源接墊441a、全域配線GGW及第二防護環24a。一第十六防護環單元56包含形成第一防護環之凹槽DT2、第三防護環34b及電源接墊441。一第十七防護環單元57包含形成第一防護環之凹槽DT3、第三防護環34c及電源接墊441。
接下來，如圖36A及圖36B中所圖解說明，在半導體裝置550中，穿透過第一半導體基板150且向電源接墊441打開之一開口部分AT5係使用微影、乾式蝕刻等形成。
在此，形成開口部分AT5，且因此，濕氣容易自外部滲入，但組態第一防護環之凹槽DT1、凹槽DT2及凹槽DT3包含金屬膜(舉例而言，鎢)。凹槽DT1、凹槽DT2及凹槽DT3形成第十五防護環單元55、第十六防護環單元56及第十七防護環單元57。
亦即，凹槽DT1、凹槽DT2及凹槽DT3 包含金屬膜(金屬)，且第十五防護環單元55、第十六防護環單元56及第十七防護環單元57覆蓋配線層62。
透過此配置，半導體裝置550能夠藉由第十五防護環單元55、第十六防護環單元56及第十七防護環單元57防止或減少濕氣滲入。因此，可防止或減輕對聯接界面IF上之連接接墊300a、連接接墊300b、連接接墊300c、連接接墊300d、連接接墊400a、連接接墊400b、連接接墊400c、連接接墊400d及配線層62之腐蝕。
接下來，如圖37A及圖37B中所圖解說明，在半導體裝置550中，使用鋸割刀片DB鋸割切割道寬度SW (鋸割面積)，且因此鋸割切割道寬度SW以得到每一半導體裝置。在此情形中，在半導體裝置550中，濕氣容易自一切割道SL2之端部表面滲入。然而，第十五防護環單元55設置於環繞半導體裝置550之周圍之至少一部分而形成之切割道SL2內部，且由第十五防護環單元55連續地形成。透過此配置，半導體裝置550能夠防止或減少濕氣自第一半導體基板150及第二半導體基板250之端部表面或第一半導體基板150與第二半導體基板250之間的聯接界面IF的滲入。
另外，一開口部分AT6形成一凹槽DT4。一第十八防護環單元58包含作為第一防護環、第三防護環34d之凹槽DT4以及電源接墊441。
第十八防護環單元58被設置成環繞電源接墊441之開口部分AT5，形成於半導體裝置550之周圍之至少一部分中。在此情形中，第十八防護環單元58環繞電源接墊441之開口部分AT5而形成。因此，半導體裝置550能夠防止或減少濕氣自開口部分AT5之滲入，且因此，可防止或減輕對半導體裝置550之腐蝕。此外，第十八防護環單元58所環繞之電源接墊41之開口部分AT5不限於一個。
如圖38A及圖38B中所圖解說明，在半導體裝置550中，一第十九防護環單元59可被設置成環繞複數個開口部分AT51，形成於半導體裝置550之周圍之至少一部分中。在此情形中，類似地，半導體裝置550能夠防止或減少濕氣自該複數個開口部分AT51之滲入，且因此可防止或減輕對半導體裝置550之腐蝕。此外，針對每一電源接墊441形成開口部分AT51，但並不僅限於此。
在此情形中，一開口部分AT7形成一凹槽DT5。第十九防護環單元59包含作為第一防護環之凹槽DT5、一第三防護環34e以及電源接墊441。
此外，第十五防護環單元55、第十六防護環單元56、第十七防護環單元57、第十八防護環單元58及第十九防護環單元59不必形成為一環形狀，且舉例而言，可部分地形成第十五防護環單元55、第十六防護環單元56、第十七防護環單元57、第十八防護環單元58及第十九防護環單元59。
因此，可根據第七實施例之半導體裝置550之製造方法之第二實例製造根據本技術之第一實施例之半導體裝置1。
另外，在根據本技術之第七實施例之半導體裝置550之製造方法中，第三防護環34a、第三防護環34b、第三防護環34c、第三防護環34d及第三防護環34e電性連接(導電地連接)至電源接墊441或電源接墊441a，但並不僅限於此。
圖39A及圖39B 係圖解說明在藉由根據本技術之第七實施例之半導體裝置之製造方法製造之一半導體裝置550a中一第三防護環34f及一第三防護環34g未導電地連接至電源接墊441及電源接墊441a之一情形之闡釋圖。
一第二十防護環單元60U包含作為第一防護環之凹槽DT1、第三防護環34f、電源接墊441a、全域配線GGW及第二防護環24a。一第二十一防護環單元61U包含作為第一防護環之凹槽DT4、第三防護環34g及電源接墊441。
如圖39A及圖39B中所圖解說明，第三防護環34f及第三防護環34g未連接至電源接墊441及電源接墊441a。亦即，第三防護環34f未導電地連接至電源接墊441a。另外，第三防護環34g未導電地連接至電源接墊441。
圖40A及圖40B係圖解說明在藉由根據本技術之第七實施例之半導體裝置之製造方法製造之半導體裝置550b中第三防護環34f及一第三防護環34h未導電地連接至電源接墊441及電源接墊441a之一情形之闡釋圖。
第二十防護環單元60U包含作為第一防護環之凹槽DT1、第三防護環34f、電源接墊441a、全域配線GGW及第二防護環24a。第二十一防護環單元62包含作為第一防護環之凹槽DT5、第三防護環34h及電源接墊441。第二十一防護環單元62環繞該複數個開口部分AT51而形成。
與圖39A及圖39B一樣，在圖40A及圖40B中第三防護環34f、第三防護環34h未連接至電源接墊441及電源接墊441a。亦即，第三防護環34f未導電地連接至電源接墊441a。另外，第三防護環34h亦未導電地連接至電源接墊441。
因此，在試圖避免防護環單元電連接之情形中，第三防護環34f、第三防護環34g及第三防護環34h不能夠連接至電源接墊441及電源接墊441a。
＜9.第八實施例(半導體裝置之第六實例)＞ 根據本技術之一第八實施例之一半導體裝置係這樣一種半導體裝置：在第一實施例之半導體裝置中防護環單元設置於環繞半導體裝置之周圍之至少一部分而形成之切割道內部，且第一防護環不連續地形成。在此情形中，舉例而言，可按照一預定間隔沿著切割道形成第一防護環。
舉例而言，在藉由根據本技術之第七實施例之半導體裝置之製造方法製造之半導體裝置550中，組態第一防護環的凹槽DT1、凹槽DT2及凹槽DT3連續地形成為一環形狀。然而，本組態並不僅限於此。
圖41A及圖41B圖解說明一半導體裝置550c，半導體裝置550c係根據本技術之第八實施例之半導體裝置之一實例。圖41A圖解說明半導體裝置550c之剖視圖，且圖41B圖解說明半導體裝置550c之平面圖。
如圖41A及圖41B中所圖解說明，在第八實施例之半導體裝置550c中，組態第一防護環之複數個凹槽DT11及複數個凹槽DT12分別按照一預定間隔不連續地形成。在此情形中，該複數個凹槽DT11組態成第一防護環，且該複數個凹槽DT12組態成第一防護環。
在此，針對每一開口部分AT8形成凹槽DT11，且針對每一開口部分AT9形成凹槽DT12。一第二十二防護環單元63包含作為第一防護環之該複數個凹槽DT11、第三防護環34a、電源接墊441a、全域配線GGW及第二防護環24a。一第二十三防護環單元64包含作為第一防護環之該複數個凹槽DT12、第三防護環34e及電源接墊441。
透過此配置，第二十二防護環單元63設置於環繞半導體裝置550a之周圍之至少一部分而形成之切割道SL2內部，且組態第一防護環之該複數個凹槽DT11不連續地形成。另外，藉由該複數個凹槽DT12形成第二十三防護環單元64以環繞該複數個開口部分AT51。然後，組態第一防護環之該複數個凹槽DT12不連續地形成。
在圖41A及圖41B中，該複數個凹槽DT11及該複數個凹槽DT12分別具有一大致正方形形狀，但並不僅限於此。此外，大致正方形形狀包含一正方形形狀，且可係一四邊形形狀的一長側與一短側之差舉例而言在10%以內之一四邊形形狀。
圖42A及圖42B圖解說明一半導體裝置550d，半導體裝置550d係根據本技術之第八實施例之半導體裝置之一實例。圖42A圖解說明半導體裝置550d之剖視圖，且圖42B圖解說明半導體裝置550d之平面圖。
如圖42A及圖42B中所圖解說明，在根據本技術之第八實施例之半導體裝置550d中，組態第一防護環之複數個凹槽DT13及組態第一防護環之複數個凹槽DT14分別沿著切割道SL2形成為一矩形形狀。
在此情形中，針對每一開口部分AT10形成凹槽DT13，且針對每一開口部分AT11形成凹槽DT14。一第二十四防護環單元65包含作為第一防護環之該複數個凹槽DT13、第三防護環34a、電源接墊441a、全域配線GGW及第二防護環24a。一第二十五防護環單元66包含作為第一防護環之該複數個凹槽DT14、第三防護環34e及電源接墊441。
透過此配置，第二十四防護環單元65設置於環繞半導體裝置550d之周圍之至少一部分而形成之切割道SL2內部，且作為第一防護環之該複數個凹槽DT13不連續地形成。另外，藉由作為第一防護環之該複數個凹槽DT14以及第三防護環34e形成第二十五防護環單元66以環繞該複數個開口部分AT51。然後，組態第一防護環之該複數個凹槽DT14不連貫地形成。
如上文所闡述，在根據本技術之第八實施例之半導體裝置(半導體裝置550c及半導體裝置550d)中，第二十四防護環單元65及第二十五防護環單元66環繞半導體裝置(半導體裝置550c及半導體裝置550d)之周圍之至少一部分而形成，且設置於切割道SL2內部。另外，作為第一防護環之凹槽DT11、凹槽DT12、凹槽DT13及凹槽DT14不連續地形成。另外，第二十五防護環單元66環繞該複數個開口部分AT51而形成。在此情形中，該複數個凹槽DT14環繞該複數個開口部分AT51而形成。
此外，在半導體裝置(半導體裝置550c 及半導體裝置550d)中，藉由打開來形成組態第一防護環的凹槽DT1、凹槽DT2、凹槽DT3、凹槽DT4、凹槽DT5、凹槽DT11、凹槽DT12、凹槽DT13及凹槽DT14，但並不僅限於此。
圖43A及圖43B圖解說明一半導體裝置550e，半導體裝置550e係根據本技術之第八實施例之半導體裝置之一實例。圖43A圖解說明半導體裝置550e之剖視圖，且圖43B圖解說明半導體裝置550e之平面圖。
如圖43A及圖43B中所圖解說明，在根據本技術之第八實施例之半導體裝置550e中，銅(Cu)嵌入於一凹槽DT15及一凹槽DT16中，且因此形成第一防護環。此外，凹槽DT15包含一開口部分15a，且凹槽DT16包含一開口部分16a。
在此情形中，一第二十六防護環單元67包含作為第一防護環之凹槽DT15、第三防護環34a、電源接墊441a、全域配線GGW及第二防護環24a。另外，一第二十七防護環單元68包含作為第一防護環之凹槽DT16、第三防護環34d及電源接墊441。
在此情形中，嵌入有銅(Cu)之凹槽DT16環繞開口部分AT5而形成。
圖44A及圖44B圖解說明一半導體裝置550f，半導體裝置550f係根據本技術之第八實施例之半導體裝置之一實例。圖44A圖解說明半導體裝置550f之剖視圖，且圖44B圖解說明半導體裝置550f之平面圖。
如圖44A及圖44B中所圖解說明，在根據本技術之第八實施例之半導體裝置550f中，銅(Cu)嵌入於凹槽DT15中且因此形成第一防護環，且銅(Cu)嵌入於一凹槽DT17中，且因此形成第一防護環。凹槽DT15包含開口部分15a，且凹槽DT17包含一開口部分17a。
在此情形中，一第二十八防護環單元69包含作為第一防護環之凹槽DT17、第三防護環34e及電源接墊441。另外，第二十八防護環單元69環繞該複數個開口部分AT51而形成。另外，凹槽DT17環繞該複數個開口部分AT51而形成，且第三防護環34e亦環繞該複數個開口部分AT51而形成。
此外，第一防護環之形狀不限於一凹槽形狀。
圖45A及圖45B圖解說明一半導體裝置550g，半導體裝置550g係根據本技術之第八實施例之半導體裝置之一實例。圖45A圖解說明半導體裝置550g之剖視圖，且圖45B圖解說明半導體裝置550g之平面圖。
如圖45A及圖45B中所圖解說明，在根據本技術之第八實施例之半導體裝置550g中，銅(Cu)嵌入於一凹槽DT18及一凹槽DT19中，且因此形成第一防護環。此外，凹槽DT18包含一開口部分18a，且凹槽DT19包含一開口部分19a。另外，在凹槽DT18及凹槽DT19中，開口側比一凹槽之形狀之開口側寬。
在此情形中，一第二十九防護環單元70U包含作為第一防護環之凹槽DT18、第三防護環34a、電源接墊441a、全域配線GGW及第二防護環24a。一第三十防護環單元71U包含作為第一防護環之凹槽DT19、第三防護環34d及電源接墊441。第三十防護環單元71U環繞開口部分AT5而形成。凹槽DT19及第三防護環34d環繞開口部分AT5而形成。
此外，將開口側之形狀加寬以作為第一防護環，且因此舉例而言，預期可實現關於一內部破裂之耐用性及防止或減少濕氣滲入之一效應。此外，第一防護環之形狀並不僅限於此，且第一防護環能夠具有一任意形狀，只要在該第一防護環呈可藉由一通用微影技術將一光阻劑圖案化之一形狀即可。
圖46A及圖46B圖解說明一半導體裝置550h，半導體裝置550h係根據本技術之第八實施例之半導體裝置一實例之。圖46A圖解說明半導體裝置550h之剖視圖，且圖46B圖解說明半導體裝置550h之平面圖。
如圖46A及圖46B中所圖解說明，在根據本技術之第八實施例之半導體裝置550h中，銅(Cu)嵌入於凹槽DT18及一凹槽DT20中，且因此形成第一防護環。此外，凹槽DT18包含開口部分18a，且凹槽DT19包含開口部分19a。另外，在凹槽DT18及凹槽DT19中，開口側比一凹槽形狀之開口側寬。
在此情形中，第二十九防護環單元70U包含作為第一防護環之凹槽DT18、第三防護環34a、電源接墊441a、全域配線GGW及第二防護環24a。一第三十防護環單元72包含作為第一防護環之凹槽DT20、第三防護環34e及電源接墊441。第三十防護環單元72環繞該複數個開口部分AT51而形成。凹槽DT20及第三防護環34e環繞開口部分AT51而形成。
因此，在根據本技術之第八實施例之半導體裝置(半導體裝置550g及半導體裝置550h)中，第一防護環之凹槽之形狀可係一任意形狀。
＜10.第九實施例(半導體裝置之第七實例)＞ 根據本技術之一第九實施例之一半導體裝置係在第一實施例之半導體裝置中在右側及左側上包含彼此毗鄰之至少兩個防護環單元之一半導體裝置，其中該至少兩個防護環單元沿著環繞半導體裝置之周圍之至少一部分而形成之切割道之方向並列於切割道內部，毗鄰防護環單元之第三防護環沿著切割道不連續地形成，且在右側及左側上彼此毗鄰之第三防護環不對稱。
根據本技術之第九實施例之半導體裝置，甚至在發生一內部破裂或剝落之一情形中，第三防護環能夠阻止內部破裂或剝落之發展，且因此可提高半導體裝置之品質可靠性。
圖47至圖55B圖解說明根據本技術之第九實施例之半導體裝置1之一實例。圖47至圖55B係圖解說明根據本技術之第九實施例之半導體裝置1之一實例之闡釋圖。此外，除非另有特別標示，否則，「向上」在每一圖式中指示一上部方向，且「左側」在每一圖式中指示一左側方向。
圖47圖解說明在鋸割一半導體裝置600時聯接界面IF之平面圖。圖47圖解說明半導體裝置600，半導體裝置600係根據本技術之第九實施例之半導體裝置之一實例。
如圖47中所圖解說明，根據本技術之第九實施例之半導體裝置600在第一實施例之半導體裝置1中在右側及左側上包含彼此毗鄰之至少兩個防護環單元：一防護環單元35a及一防護環單元35b。然後，防護環單元35a及防護環單元35b這至少兩個防護環單元環繞半導體裝置600之周圍之至少一部分而形成，且沿著切割道SL並列於切割道SL內部，且防護環單元35a及防護環單元35b這兩個毗鄰防護環單元之一第三防護環36a及一第三防護環36b沿著切割道SL不連續地形成，且位於右側及左側上的彼此毗鄰之第三防護環36a及第三防護環36b不對稱。
在圖47中，藉由一第二Cu虛設體DP2a31、一第二Cu虛設體DP2a32及一第二Cu虛設體DP2a33這三個第二Cu虛設體在止裂件區CS中不連續地形成第三防護環36a。藉由一第二Cu虛設體DP2b31及一第二Cu虛設體DP2b32這兩個第二Cu虛設體不連續地形成第三防護環36b。
此外，第三防護環36a及第三防護環36b不連續地形成之一狀態指示第三防護環36a與第三防護環36b沿著切割道SL並不彼此連接。亦即，該狀態指示第三防護環31a及第三防護環31b分別包含複數個第二Cu虛設體，且Cu虛設體中之每一者形成為一支柱形狀。
然後，在第三防護環36a及第三防護環36b不連續地形成且位於右側及左側上的彼此毗鄰之第三防護環36a與第三防護環36b不對稱之一情形中，第三防護環36a及第三防護環36b分別能夠防止或減輕一內部破裂或剝落之發展。此外，一內部破裂區ICA表示受一內部裂紋IC影響之一範圍。
圖48A及圖48B圖解說明第三防護環包含該複數個第二Cu虛設體之一實例。此外，圖48A圖解說明第三防護環36a及第三防護環36b分別包含三個第二Cu虛設體之一情形，且圖48B圖解說明一第三防護環37a、一第三防護環37b及一第三防護環37c分別包含三個第二Cu虛設體之一情形。此外，圖48A及圖48B係該複數個第二Cu虛設體形成於聯接界面上且顯示聯接界面之一部分之平面圖。
首先，將使用圖48A闡述阻止一內部裂紋IC1之第三防護環36a之原理。舉例而言，在圖48A之實例中，一第二Cu虛設體T1 (DP2a31)沿著切割道SL之寬度被設定為A1，且第二Cu虛設體T1 (DP2a31)與一第二Cu虛設體T2 (DP2a32)之間沿著切割道SL之寬度被設定為S1。在此情形中，當第二Cu虛設體T1 (DP2a31)與第二Cu虛設體T2 (DP2a32)之間的寬度S1與第二Cu虛設體T1 (DP2a31)之寬度A1係1比1時，在該複數個第二Cu虛設體中形成兩行第三防護環36a及第三防護環36b，且因此可阻止內部裂紋IC1。
舉例而言，第二Cu虛設體T1 (DP2a31)與第二Cu虛設體T2 (DP2a32)之間的內部裂紋IC1之發展被阻止於圖48A中左側上之一第二Cu虛設體T3 (DP2b31)中。
另外，在圖48B之實例中，一第二Cu虛設體T11 沿著切割道SL之寬度被設定為A2，且第二Cu虛設體T11與一第二Cu虛設體T12之間沿著切割道SL之一寬度被設定為S2。在此情形中，當第二Cu虛設體T11與第二Cu虛設體T12之間的寬度S2與第二Cu虛設體T11之寬度A2係2比1時，在該複數個第二Cu虛設體中形成三行第三防護環37a、第三防護環37b及第三防護環37c，且因此可阻止一內部裂紋IC2。
舉例而言，圖48B中左側上一第二Cu虛設體T13及一第二Cu虛設體T14阻止第二Cu虛設體T11與第二Cu虛設體T12之間的內部裂紋IC2之發展。
因此，在圖48A及圖48B中，第三防護環之行數目設定為大於藉由將在一上下方向上毗鄰之第二Cu虛設體之間的寬度(S1、S2)除以第二Cu虛設體之寬度(A1、A2)獲得之一值之行數目，且因此，第三防護環能夠阻止內部裂紋IC1及內部裂紋IC2。
因此，在根據本技術之第九實施例之半導體裝置600中，在不藉由該複數個第二Cu虛設體連續地形成第三防護環36a、第三防護環36b、一第三防護環36c、第三防護環37a、第三防護環37b及第三防護環37c且位於右側及左側上的彼此毗鄰之第三防護環不對稱的一情形中，形成複數行第三防護環，且因此可阻止內部裂紋IC1及內部裂紋IC2。
接下來，將闡述根據本技術之第九實施例之半導體裝置600之總體結構。
在圖49A及圖49B中，圖49A圖解說明根據本技術之第九實施例之半導體裝置600之剖視圖，且圖49B圖解說明半導體裝置600的上面配置有第三防護環31之聯接界面IF之平面圖。
如圖49A中所圖解說明，在止裂件區CS中形成第三防護環36a及第三防護環36b且形成防護環單元35a及防護環單元35b。具體而言，防護環單元35a包含第一防護環11a、第二防護環21a及第三防護環36a。防護環單元35b包含第一防護環11b、第二防護環21b及第三防護環36b。此外，第二Cu虛設體DP2a31、第二Cu虛設體DP2a32及第二Cu虛設體DP2a33這三個第二Cu虛設體不連續地形成第三防護環36a。第二Cu虛設體DP2b31及第二Cu虛設體DP2b32這兩個第二Cu虛設體不連續地形成第三防護環36b。
密封區SR包含第一防護環11c及第一防護環11d，且包含第二防護環21c及第二防護環21d。此外，在晶片區CA中形成三個第一Cu虛設體DP1 (一第一Cu虛設體DP1a、一第一Cu虛設體DP1b及一第一Cu虛設體DP1c)。
圖50A及圖50B圖解說明使用鋸割刀片DB鋸割半導體裝置600以作為根據本技術之第九實施例之半導體裝置的一狀態。圖50A圖解說明藉由鋸割刀片DB機械加工根據本技術之第九實施例之半導體裝置600的一剖視圖，且圖50B圖解說明聯接界面IF之平面圖，在該聯接界面IF上藉由鋸割刀片DB機械加工根據本技術之第九實施例之半導體裝置600。
如圖50A及圖50B中所圖解說明，藉由第二Cu虛設體DP2a31、第二Cu虛設體DP2a32及第二Cu虛設體DP2a33這三個第二Cu虛設體在半導體裝置600之聯接界面IF上不連續地形成第三防護環36a。另外，第二Cu虛設體DP2b31及第二Cu虛設體DP2b32這兩個第二Cu虛設體不連續地形成第三防護環36b。然後，在藉由鋸割刀片DB鋸割半導體裝置600之一情形中，可能出現內部裂紋IC3及一內部裂紋IC4。在此情形中，一內部破裂區ICA3表示受內部裂紋IC3影響之一範圍。
圖51A及圖51B圖解說明在本技術之第九實施例之半導體裝置中第三防護環36a及第三防護環36b阻止內部裂紋IC3及內部裂紋IC4之一情形之狀態。圖51A圖解說明藉由鋸割刀片DB機械加工半導體裝置600之一剖視圖，且圖51B圖解說明在機械加工之後一半導體裝置600a之聯接界面IF之剖視圖。
如圖51A中所圖解說明，在藉由鋸割刀片DB鋸割半導體裝置600之一情形中，第三防護環36a及第三防護環36b能夠阻止內部裂紋IC3及內部裂紋IC4。
在此，第三防護環36a阻止內部裂紋IC3且產生碎屑CP1。另外，第三防護環36b阻止內部裂紋IC4，且產生碎屑CP2。此外，第三防護環36a及第三防護環36b不限於藉由第三防護環36a及第三防護環36b中之任一者阻止內部裂紋IC3及內部裂紋IC4。舉例而言，存在藉由第三防護環36a及第三防護環36b這兩個第三防護環阻止內部裂紋IC4且產生碎屑CP2之一情形。
另外，如圖51B中所圖解說明，第三防護環36a及第三防護環36b在鋸割之後阻止內部裂紋IC3及內部裂紋IC4，且因此可在晶片區CA受到保護之一狀態中執行鋸割。
在此情形中，圖51A中所圖解說明之碎屑CP1及碎屑CP2出現於半導體裝置600之前表面上，且因此可判定晶片區CA不受影響，且判定半導體裝置600係一無缺陷產品。
如上文所闡述，本技術之第九實施例之半導體裝置能夠阻止影響晶片區CA之內部裂紋IC或碎屑CP之發展。另外，內部破裂可能與剝落一起出現於半導體裝置600之前表面上之防護環區中，且因此，可容易執行一檢測，可提高半導體裝置之品質，且亦可降低一檢測裝置之成本。
此外，本技術之第九實施例之半導體裝置不限於此一實施例。舉例而言，形成於切割道SL內部之一第一區及形成於切割道SL內部及第一區外部之一第二區可設置於該第一半導體基板及第二半導體基板上，且毗鄰防護環單元可形成於第一區或第二區中之至少任一者中。具體而言，該第一區對應於密封區SR，且該第二區對應於止裂件區CS。
因此，在第九實施例中，第三防護環36a及第三防護環36b可形成於密封區SR及止裂件區CS兩者中。
圖52A及圖52B圖解說明半導體裝置600a，其中在根據本技術之第九實施例之半導體裝置中第三防護環36形成於密封區SR及止裂件區CS兩者中。圖52A圖解說明剖視圖根據本技術之第九實施例之半導體裝置600a，且圖52B圖解說明聯接界面IF上之密封區SR及止裂件區CS之平面圖。
如圖52A及圖52B中所圖解說明，半導體裝置600a包含第三防護環36c及一第三防護環36d，包含該複數個第二Cu虛設體，不僅在止裂件區CS中而且在密封區SR中。亦即，形成第三防護環36a、第三防護環36b、第三防護環36c及第三防護環36d。
具體而言，第三防護環36a包含第二Cu虛設體DP2a31、第二Cu虛設體DP2a32及第二Cu虛設體DP2a33這三個第二Cu虛設體。另外，第三防護環36b 包含第二Cu虛設體DP2b31及第二Cu虛設體DP2b32這兩個第二Cu虛設體。第三防護環36c包含一第二Cu虛設體DP2c31、一第二Cu虛設體DP2c32及一第二Cu虛設體DP2c33這三個第二Cu虛設體。另外，第三防護環36d包含一第二Cu虛設體DP2d31及一第二Cu虛設體DP2d32這兩個第二Cu虛設體。
透過此配置，甚至在半導體裝置600a中出現一內部破裂或剝落之一情形中，半導體裝置600a能夠更可靠地阻止內部破裂或剝落。
另外，例如在圖47中之第三防護環36a及第三防護環36b中，內部裂紋IC垂直於切割道SL，但第九實施例並不僅限於此。
圖53A圖解說明在本技術之第九實施例之半導體裝置中一內部裂紋IC5傾斜地進入一第三防護環38a、一第三防護環38b及一第三防護環38c之一實例，且圖53B圖解說明一第三防護環39a及一第三防護環39b之形狀發生改變之一實例。
如圖53A中所圖解說明，第三防護環38a包含三個第二Cu虛設體(一第二Cu虛設體T111、一第二Cu虛設體T112等)。另外，第三防護環38b包含三個第二Cu虛設體(一第二Cu虛設體T113等)。第三防護環38c包含三個第二Cu虛設體(一第二Cu虛設體T114等)。內部裂紋IC5傾斜地進入形成第三防護環38a、第三防護環38b及第三防護環38c之該複數個第二Cu虛設體(亦即，相對於切割道SL)。
在內部裂紋IC5傾斜地進入之一情形中，通常，推測內部破裂區ICA5之寬度變窄。在此情形中，認為內部裂紋IC5滑過毗鄰第三防護環38，亦即在第三防護環38a與第三防護環38b之間滑過。
因此，可形成位於右側及左側上的彼此毗鄰之第三防護環38a及第三防護環38b之後行(圖53A及圖53B中的最左側上的第三防護環38c)，舉例而言，使得毗鄰第三防護環38 (舉例而言，第三防護環38a及第三防護環38b)沿著切割道SL藉由彼此重疊而彼此覆蓋。
透過此配置，在圖48A中，第二Cu虛設體T3 (DP2b31) 阻止內部裂紋IC1，且在圖53A中，形成包含第二Cu虛設體T114之第三防護環38c，且因此甚至在內部裂紋IC5傾斜地出現之一情形中，第三防護環38c之第二Cu虛設體T114能夠阻止內部破裂之發展。
另外，與晶片區CA之設計規則相同之規則適用於第三防護環，且因此可在設計規則允許之一範圍內改變第三防護環之形狀。
舉例而言，如圖53B中所圖解說明，在一第三防護環39a及一第三防護環39b中，可在設計規則允許之範圍內改變形成第三防護環39a及第三防護環39b之該複數個第二Cu虛設體之形狀。根據一第二Cu虛設體T21、一第二Cu虛設體T22及一第二Cu虛設體T23這三個第二Cu虛設體之形狀來對圖53B中所圖解說明之第三防護環39a進行組態。另外，根據一第二Cu虛設體T31、一第二Cu虛設體T32及一第二Cu虛設體T33這三個第二Cu虛設體之形狀來對第三防護環39b進行組態。
更準確而言，設計規則中界定一覆蓋率，且因此可在覆蓋率允許之一範圍內任意改變第三防護環39a及第三防護環39b之形狀。
＜11.第十實施例(半導體裝置之第八實例)＞ 根據本技術之一第十實施例之一半導體裝置係以下一種半導體裝置，在第九實施例之半導體裝置中進一步包含位於防護環單元與切割道之間的一第四防護環及一第五防護環的，其中該第四防護環形成於第一聯接表面及第二聯接表面上，第五防護環形成於第二半導體基板上，該第一防護環、該第四防護環及該第五防護環按照從次序形成為一階梯形狀，且第五防護環形成於比第一防護環更靠近切割道之一位置中。
根據本技術之第十實施例之半導體裝置，舉例而言，當出現一內部裂紋時，第一防護環、第四防護環及第五防護環形成為一階梯形狀，且因此可有意地中斷半導體裝置之前表面上之內部裂紋，且提高半導體裝置之品質可靠性。
圖54A及圖54B圖解說明根據本技術之第十實施例之半導體裝置之一實例。圖54A圖解說明根據本技術之一實施例的一半導體裝置600b中出現一內部裂紋IC6之一情形，且圖54B圖解說明根據本技術之一實施例的藉由鋸割半導體裝置600b獲得之一半導體裝置600c。此外，除非另有特別標示，否則，「向上」在圖54A及圖54B中指示一上部方向，且「右側」在圖54A及圖54B中指示一向右方向。
如圖54A及圖54B中所圖解說明，根據本技術之第十實施例之半導體裝置600b包含第九實施例之半導體裝置600中之防護環單元35a、防護環單元35b、一防護環單元35c、一防護環單元35d、一防護環單元35e及一防護環單元35f。
另外，半導體裝置600b進一步包含位於防護環單元35a 與切割道SL之間的一第四防護環41g、一第四防護環41h、一第四防護環41i、一第四防護環41j、一第五防護環51a、一第五防護環51b、一第五防護環51c、一第五防護環51d、一第五防護環51e及一第五防護環51f。
第四防護環41g、第四防護環41h、第四防護環41i及第四防護環41j形成於第一聯接表面FS及第二聯接表面SS上。另外，第五防護環51a、第五防護環51b、第五防護環51c、第五防護環51d、第五防護環51e及第五防護環51f形成於一第二半導體基板270上。
然後，第一防護環11a、第一防護環11b、第一防護環11c、第一防護環11d、第一防護環11e、第一防護環11f、第四防護環41g、第四防護環41h、第四防護環41i、第四防護環41j、第五防護環51a、第五防護環51b、第五防護環51c、第五防護環51d、第五防護環51e及第五防護環51f按照此次序形成為一階梯形狀。
另外，第五防護環51a、第五防護環51b、第五防護環51c、第五防護環51d、第五防護環51e及第五防護環51f形成於比第一防護環11a、第一防護環11b、第一防護環11c、第一防護環11d、第一防護環11e及第一防護環11f更靠近切割道SL之一位置中。
此外，第四防護環41g、第四防護環41h、第四防護環41i及第四防護環41j分別包含該複數個第二Cu虛設體。另外，第五防護環51a、第五防護環51b、第五防護環51c、第五防護環51d、第五防護環51e及第五防護環51f分別包含該複數個第二Cu虛設體。
透過此配置，當半導體裝置600b中出現內部裂紋IC6時，將內部裂紋IC6自第一防護環11a透過第五防護環51a及第四防護環41g輸出至半導體裝置600b之前表面。此外，第一防護環11a包含於防護環單元35a中且形成於第一半導體基板170上。
根據本技術之第十實施例之半導體裝置600b，甚至在出現內部裂紋IC6之一情形中，可藉由形成為一階梯形狀的第四防護環41g、第五防護環51a及防護環單元35a在發生剝落時將內部裂紋IC6輸出至半導體裝置600b之前表面，且因此可容易對半導體裝置600b執行檢測，且可提高半導體裝置600b之品質。
另外，如圖54B中所圖解說明，甚至在鋸割半導體裝置600b之一情形中，在半導體裝置600c中，防護環單元35a能夠阻止內部裂紋IC6之發展，且因此可提高半導體裝置600c之品質。確切而言，可容易可視地判定半導體裝置600c之前表面，且因此可提高一檢測效率。
接下來，將闡述內部破裂之發展被阻止於半導體裝置之內層中的一情形。
圖55A及圖55B圖解說明根據本技術之第十實施例之半導體裝置之一實例。圖55A圖解說明根據本技術之一實施例之一半導體裝置600d中出現一內部裂紋IC7之一情形，且圖55B係圖解說明藉由鋸割根據本技術之一實施例之半導體裝置600d而獲得之一半導體裝置600e之一闡釋圖。此外，除非另有特別標示，否則「向上」在圖55A及圖55B中指示一上部方向，且「向下」在圖55A及圖55B中指示一下部方向。
根據本技術之第十實施例之半導體裝置600d與第十實施例之半導體裝置600b之不同之處在於除防護環單元35a、防護環單元35b、防護環單元35c、防護環單元35d、防護環單元35e、防護環單元35f、防護環單元35h、防護環單元35i、防護環單元35j、防護環單元35k及防護環單元35l之外進一步設置一第四防護環41k及一第六防護環61c。此外，第四防護環41k及第六防護環61c包含該複數個第二Cu虛設體。
亦即，在半導體裝置600d中，整個防護環形成為一階梯形狀，但第六防護環61c在第一半導體基板170a及第二半導體基板270a上配置於比第二防護環21g更靠近切割道SL之一位置中。
在此情形中，第四防護環41k及第六防護環61c形成為一倒置階梯形狀，且因此在出現內部裂紋IC7之一情形中，在發生剝落時內部裂紋IC7難以出現於半導體裝置600d之前表面上。
舉例而言，如圖55B中所圖解說明，在鋸割半導體裝置600d之一情形中，半導體裝置600e中容易阻止內部裂紋IC7。在此情形中，剝落不會出現於半導體裝置600e之前表面上，且因此，難以執行無缺陷產品判定。因此，必須單獨使用一特殊檢測裝置執行檢測，且因此製造成本提高。
因此，在根據本技術之第十實施例之半導體裝置600b中，除防護環單元35a之外，進一步設置第四防護環41g、第四防護環41h、第四防護環41i、第四防護環41j、第五防護環51a、第五防護環51b、第五防護環51c、第五防護環51d、第五防護環51e及第五防護環51f。在半導體裝置600b中，第一防護環11a、第四防護環41g及第五防護環51a按照此次序形成為一階梯形狀，且第五防護環51a形成於比第一防護環11a更靠近切割道SL之一位置中。
根據本技術之第十實施例之半導體裝置600b，甚至在出現內部裂紋IC7之一情形中，防護環單元35a能夠在發生剝落時將內部裂紋IC7輸出至半導體裝置600b之前表面，且因此，可容易檢測半導體裝置600b，且提高半導體裝置600b之品質。
＜12.與電子裝置相關之第十一實施例＞ 根據本技術之一第十一實施例之一種電子裝置係一種安裝有一半導體裝置之電子裝置，其中該半導體裝置包含一第一半導體基板、一第二半導體基板及至少一個防護環單元，該至少一個防護環單元包含一第一防護環、一第二防護環及一第三防護環，該第一半導體基板及該第二半導體基板藉由第一半導體基板之一第一聯接表面及第二半導體基板之一第二聯接表面結合在一起，該第一防護環形成於第一半導體基板上，第二防護環形成於第二半導體基板上，且第三防護環形成於第一聯接表面及第二聯接表面上。另外，根據本技術之第十一實施例之該電子裝置可係安裝有根據本技術之第一實施例至第十實施例之半導體裝置之一電子裝置  。
＜13.應用本技術之半導體裝置之使用實例＞ 圖56係按照一影像感測器圖解說明根據本技術之第一實施例至第十實施例之半導體裝置之一使用實例之一圖示。
舉例而言，上文所闡述之第一實施例至第十實施例之半導體裝置可用於感測光之各種情形中，諸如可見光、紅外線光、紫外線光就一X射線，如下文所闡述。亦即，如圖56中所圖解說明，舉例而言，第一實施例至第十實施例之半導體裝置可用於一裝置中以用於拍攝一影像以供觀察之用的觀察領域，交通領域、家用電器領域、醫療照護或健康照護領域、安全領域、美容領域、體育領域、農業領域等(舉例而言，上文所闡述之第十一實施例之電子裝置)。
具體而言，在觀察領域中，舉例而言，可在用於拍攝一影像以供觀察之用的一裝置(諸如，一數位相機、一智慧型電話或具有一相機功能之一行動電話)中使用第一實施例至第十實施例之半導體裝置。
在交通領域中，舉例而言，可在用於交通之一裝置中（諸如，拍攝一汽車之前、後、周圍、汽車內部等之一車內感測器、監視一行進車輛或一道路之一監視相機或量測車輛之間的一距離等以實現一安全操作(諸如，自動阻止、辨識一駕駛員之狀態等)之一距離量測感測器)使用第一實施例至第十實施例之半導體裝置。
在家用電器領域中，舉例而言，可在用於家用電器(諸如一電視接收器、一冰箱或一空調)之一裝置中使用第一實施例至第十實施例之半導體裝置，以藉由拍攝姿勢來根據一使用者之姿勢執行一裝置操控。
在醫療照護或健康照護領域中，舉例而言，可在用於醫療照護或健康照護之一裝置(諸如，一內視鏡或藉由接收紅外線光拍攝一血管之一裝置)中使用第一實施例至第十實施例之半導體裝置。
在安全領域中，舉例而言，可在用於安全之一裝置(諸如，用於安全之一監視相機或用於人物鑒認之一相機)中使用第一實施例至第十實施例之半導體裝置。
在美容領域中，舉例而言，可在用於美容之一裝置(諸如，拍攝皮膚之一皮膚量測裝置或拍攝頭皮之一顯微鏡)中使用第一實施例至第十實施例之半導體裝置。
在體育領域中，舉例而言，可在用於體育之一裝置(諸如，用於體育之一動作相機或一可穿戴相機等)中使用第一實施例至第十實施例之半導體裝置。
在農業領域中，舉例而言，可在用於農業之一裝置(諸如，用於監視田野或作物狀態之一相機)中使用第一實施例至第十實施例之半導體裝置。
接下來，將具體闡述根據本技術之第一實施例至第十實施例之半導體裝置之一使用實例。舉例而言，上文所闡述之半導體裝置例如可用於具有一成像功能之所有類型之電子裝置，諸如一相機系統(諸如，一數位靜止相機或一視訊相機)或具有一成像功能之一行動電話。圖57圖解說明一電子裝置102 (一相機)之總體組態以作為一實例。電子裝置102 (舉例而言)係能夠拍攝一靜止影像或一移動影像之一視訊相機且包含一固態成像裝置101、一光學系統(一光學透鏡) 310、一快門裝置311、驅動固態成像裝置101及快門裝置311之一驅動單元313以及一信號處理單元312。
光學系統310將影像光(入射光)自一物體導引至固態成像裝置101之一像素部分。光學系統310可包含複數個光學透鏡。快門裝置311關於固態成像裝置101控制一光輻射週期及一光屏蔽週期。驅動單元313控制固態成像裝置101之一轉移操作及快門裝置311之一快門操作。信號處理單元312關於自固態成像裝置101輸出之一信號執行各種信號處理。在進行信號處理之後將一視訊信號Dout儲存於一儲存媒體中(諸如一記憶體)，或輸出至一監視器等。
＜14.關於內視手術系統之應用實例＞ 根據本發明之技術(本技術)之可適用於各種產品。舉例而言，根據本發明之技術可適用於一內視手術系統。
圖58係圖解說明可應用根據本發明之技術(本技術)之內視手術系統之示意性組態之一實例之一圖示。
在圖58中，圖解說明一操作者(一醫生)11131使用一內視手術系統11000對一病床11133上之一患者11132執行一外科手術之一狀態。如所圖解說明，內視手術系統11000包含一內視鏡11100，其他外科手術工具11110，諸如一氣腹管11111或一能量治療工具11112、支撐內視鏡11100之一支撐臂裝置11120及上面安裝有用於一外科手術之各種裝置及一內視鏡之一推車11200。
內視鏡11100包含：一透鏡管11101，自梢端開始將一預定長度之一區插入至患者11132之體腔中；及一相機頭11102，其連接至透鏡管11101之基座端。在所圖解說明之實例中，內視鏡11100被組態為包含一堅硬透鏡管11101之一所謂的堅硬透鏡，圖解說明，但內視鏡11100可被組態為包含一軟透鏡管之一所謂的軟透鏡。
透鏡管11101之梢端上設置有一開口部分，該開口部分中配接有一物鏡。一光源裝置11203連接至內視鏡11100，且藉由在透鏡管11101中延伸之一光導引件將由光源裝置11203產生之光導引至透鏡管之梢端，且透過物鏡將光發射至患者11132之體腔中之一觀測目標。此外，內視鏡11100可係一直視透鏡，或可係一斜視透鏡或一側視透鏡。
在相機頭11102中設置有一光學系統及一成像元件，且藉由光學系統將來自觀測目標之反射光(觀測光)集中於成像元件上。藉由成像元件使觀測光經受光電轉換，且產生與觀測光對應之一電信號(亦即，與一觀測影像對應之一影像信號)。將影像信號傳輸至一相機控制單元(CCU) 11201作為原始資料。
CCU 11201包含一中央處理單元(CPU)、一圖形處理單元(GPU)等，且全面地控制內視鏡11100及一顯示裝置11202之操作。此外，CCU 11201自相機頭11102接收影像信號，且舉例而言基於影像信號執行各種影像處理以顯示一影像，諸如關於該影像信號之顯影處理(去馬賽克處理)。
顯示裝置11202根據CCU 11201之控制基於經受CCU 11201之影像處理之影像信號而顯示影像。
光源裝置11203例如包含一光源(諸如一發光二極體(LED))，且在拍攝一外科手術部分等時將輻射光供應至內視鏡11100。
一輸入裝置11204係關於內視手術系統11000之一輸入介面。使用者能夠透過輸入裝置11204關於內視手術系統11000執行各種資訊項之輸入或一指令之輸入。舉例而言，使用者根據內視鏡11100 (輻射光之類型、一放大率、一焦距等)等輸入一指令至達到改變一成像條件之效果。
一治療工具控制裝置11205對能量治療工具11112 (諸如，摘除或切開一組織或密封一血管)之驅動加以控制。一氣腹裝置11206對患者11132之體腔進行充氣以根據內視鏡11100確保一視場或確保一操作者之一工作空間，且因此透過氣腹管11111將氣體饋送至體腔中。一記錄器11207係能夠記錄與外科手術相關之各種資訊之一裝置。一列印機11208係能夠以各種格式(諸如，一文字、一影像或一圖表)列印與外科手術相關之各種資訊項的一裝置。
此外，在拍攝外科手術部分時將輻射光供應至內視鏡11100之光源裝置11203(舉例而言)能夠包含一白色光源，包含一LED、一雷射光源或其一組合。在包含RGB雷射光源之一組合之白色光源之一情形中，可以一高準確度控制每一色彩(每一波長)之一輸出強度及一輸出時序，且因此在光源裝置11203中可調整成像影像之一白平衡。另外，在此情形中，以時間分割方式使用來自RGB雷射光源中之每一者之雷射光來輻射觀測目標，且與輻射時序同步地控制相機頭11102之成像元件之驅動，且因此亦可以時間分割方式對與RGB中之每一者對應之一影像進行成像。根據該方法，可在不在成像元件中設置一彩色濾光器之情況下獲得一彩色影像。
另外，可對光源裝置11203之驅動加以控制，以使得在每一預定時間內待輸出之光之強度發生改變。對相機頭11102之成像元件之驅動加以控制，以使其與光強度改變之一時序同步，以時間分割方式獲取一影像，且合成該影像，且因此可在不進行所謂的黑區壓縮及過度曝光之情況下產生具有一高動態範圍之一影像。
另外，光源裝置11203可經組態以使得可供應與特殊光觀測對應之一預定波長頻帶之光。在特殊光觀測中，舉例而言，在進行一般觀測時使用身體組織之光吸收之一波長相依性來發射一頻帶比輻射光(亦即，白色光)窄之光，且因此，以一高對比度執行拍攝一預定組織(諸如，黏液表面層之血管)之一所謂的窄頻帶光觀測(窄頻帶成像)。或者，在進行特殊光觀測時，可執行藉由根據激發光之輻射產生之螢光來獲得一影像之螢光觀測。在螢光觀測時，可使用激發光輻射身體組織，且可觀測(自螢光觀測)來自身體組織之螢光，或可將一試劑(諸如印度花青綠(ICG))局部地注射至身體組織，且可使用與試劑之一螢光波長對應之激發光輻射身體組織，且因此可獲得一螢光影像。光源裝置11203經組態以使得可供應與特殊光觀測對應之窄頻帶光及/或激發光。
圖59係圖解說明圖58中所圖解說明之相機頭11102及CCU 11201之一功能組態之一實例之一方塊圖。
相機頭11102包含一透鏡單元11401、成像單元11402、一驅動 單元11403、一通信單元11404及一相機頭控制單元11405。CCU 11201包含一通信單元11411、一影像處理單元11412及一控制單元11413。相機頭11102及CCU 11201彼此連接以使得可藉由一傳輸纜線11400執行通信。
透鏡單元11401係相對於透鏡管11101設置於一連接部分中之一光學系統。將自透鏡管11101之梢端取得之觀測光導引至相機頭11102，且入射於透鏡單元11401上。藉由組合包含一變焦透鏡及一聚焦透鏡之複數個透鏡來組態透鏡單元11401。
成像單元11402包含一成像元件。在組態成像單元11402之成像元件中，可設置一個(所謂的單板型)成像元件，或可設置複數個(所謂的多板型)成像元件。在成像單元11402包含多板型成像元件之一情形中，舉例而言，可藉由成像元件中之每一者產生與RGB中之每一者對應之一影像信號，且可合成該影像信號，且因此可獲得一彩色影像。或者，成像單元11402可包含用於針對一右眼及一左眼獲取每一影像信號與三維(3D)顯示器對應的一對成像元件。根據3D顯示器，操作者11131能夠更準確地獲取外科手術部分中之生物組織之深度。此外，在成像單元11402包含多板型成像元件之一情形中，複數個透鏡單元11401亦可被設置成與成像元件中之每一者對應。
另外，不必在相機頭11102中設置成像單元11402。舉例而言，成像單元11402可在透鏡管11101中設置於物鏡緊後方。
驅動單元11403包含一致動器，且根據來自相機頭控制單元11405之控制而沿著一光軸移動透鏡單元11401之變焦透鏡及聚焦透鏡達一預定距離。透過此配置，可適合地調整成像單元11402之所成像影像之一放大率及一焦點。
通信單元11404包含用於傳輸及接收關於CCU 11201之各種資訊項之一通信裝置。通信單元11404透過傳輸纜線11400將自成像單元11402獲得之影像信號傳輸至CCU 11201以作為原始資料。
另外，通信單元11404自CCU 11201接收用於控制相機頭11102之驅動之一控制信號，並將該控制信號供應至相機頭控制單元11405。舉例而言，該控制信號包含與成像條件相關聯之資訊，諸如用於指定所成像影像之一圖框速率之資訊、用於指定成像時之一曝光值之資訊及/或用於指定所成像影像之放大率及焦點之資訊。
此外，可由使用者基於所獲取之影像信號適合地指定上文所闡述之成像條件(諸如，圖框速率、曝光值、放大率或焦點)，或者可由CCU 11201之控制單元11413基於所獲取之影像信號自動地設定。在後者情形中，在內視鏡11100中設置一所謂的自動曝光(AE)功能、一自動對焦(AF)功能及一自動白平衡(AWB)功能。
相機頭控制單元11405基於透過通信單元11404自CCU 11201接收到之控制信號控制相機頭11102之驅動。
通信單元11411包含用於傳輸及接收關於相機頭11102之各種資訊項之一通信裝置。通信單元11411自相機頭11102接收將透過傳輸纜線11400傳輸之影像信號。
另外，通信單元11411將用於控制相機頭11102之驅動之控制信號傳輸至相機頭11102。可透過電通信、光通信等傳輸該影像信號或該控制信號。
影像處理單元11412關於自相機頭11102傳輸而來的作為原始資料之影像信號執行各種影像處理。
控制單元11413執行與內視鏡11100對外科手術部分等之成像以及對外科手術部分進行成像而獲得之所成像影像之顯示等相關之各種控制。舉例而言， 控制單元11413產生用於控制相機頭11102之驅動之控制信號。
另外，控制單元11413基於經受影像處理單元11412之影像處理之影像信號來在顯示裝置11202上顯示所成像影像，該所成像影像上反映出外科手術部分等。此時，控制單元11413可使用各種影像辨識技術在所成像影像中辨識各種物體。舉例而言，控制單元11413偵測所成像影像中所包含之物體之邊緣之形狀、色彩等，且因此能夠在使用能量治療工具11112時辨識一外科手術工具(諸如，鑷子)、一特定生物部分、出血、水汽等。控制單元11413可在顯示裝置11202上顯示所成像影像時使用一辨識結果來顯示各種將覆疊於外科手術部分之影像上之外科手術支援資訊項。外科手術支援資訊藉由被覆疊來加以顯示，且呈現給操作者11131，且因此可減小操作者11131之負擔，或操作者11131能夠可靠地推進外科手術。
將相機頭11102與CCU 11201連接在一起之傳輸纜線11400係與一電信號之通信對應之一電信號纜線、與光通信對應之一光纖或者電信號纜線與光纖之一複合纜線。
在此，在所圖解說明之實例中，使用傳輸纜線11400以有線方式執行通信，但可以一無線方式執行相機頭11102與CCU 11201之間的通信。
如上文所闡述，已闡述可應用根據本發明之技術之內視手術系統之一實例。在上文所闡述之組態中，根據本發明之技術可適用於內視鏡11100、相機頭11102(的成像單元11402)等。具體而言，本發明之固態成像裝置111可適用於成像單元10402。根據本發明之技術適用於內視鏡11100、相機頭11102(之成像單元11402)等，且因此可提高一良率且降低一製造成本。
在此，已闡述內視手術系統作為一實例，但除內視手術系統之外，根據本發明之技術例如亦可適用於一顯微鏡手術系統等。
＜15.關於行動物體之應用實例＞ 根據本發明之技術(本技術)可適用於各種產品。舉例而言，根據本發明之技術可被實現為將安裝於任何類型之行動物體(諸如，一汽車、一電汽車、一混合電汽車、一機車、一自行車、一任何行動裝置、一飛機、一無人機、一船及一機器人)上之一裝置。
圖60係圖解說明一車輛控制系統之一示意性組態實例之一方塊圖，該車輛控制系統係可應用根據本發明之技術之一行動物體控制系統之一實例。
一車輛控制系統12000包含過一通信網路12001彼此連接之複數個電子控制單元。在圖60中所圖解說明之實例中，車輛控制系統12000包含一驅動系統控制單元12010、一主體系統控制單元12020、一車輛外部資訊偵測單元12030、一車輛內部資訊 偵測單元12040及一整合控制單元12050。另外，圖解說明一微電腦12051、一語音與影像輸出單元12052及一車載式網路介面(I/F) 12053來作為整合控制單元12050之一功能組態。
驅動系統控制單元12010根據各種程式控制與一車輛之一驅動系統相關之一裝置之操作。舉例而言，驅動系統控制單元12010用作用於產生一車輛之一驅動力之一驅動力產生裝置(諸如，一內燃機或一驅動馬達)之一控制裝置、用於將環一驅動力轉移至輪子之一驅動力轉移機構、調整車輛之一舵角之一轉向機構、產生車輛之一剎車力之一剎車裝置等。
主體系統控制單元12020根據各種程式控制安裝於一車輛主體上之各種裝置之操作。舉例而言，主體系統控制單元12020用作無鑰匙進入系統、一智慧鑰匙系統、一電動窗裝置或各種燈(諸如，一頭燈、一倒行燈、一剎車燈、一指示器或一霧燈)之一控制裝置。在此情形中，可將自代替一鑰匙之一可攜式裝置傳輸之一電波或各種開關之信號輸入至主體系統控制單元12020。主體系統控制單元12020接收電波或信號之輸入，且控制車輛之一門鎖裝置、一電動窗裝置、一燈等。
車輛外部資訊 偵測單元12030偵測設置有車輛控制系統12000之車輛之外部資訊。舉例而言，一成像單元12031連接至車輛外部資訊偵測單元12030。車輛外部資訊偵測單元12030允許成像單元12031對一車輛外部影像進行成像，並接收所成像之影像。車輛外部資訊偵測單元12030 可基於所接收到之影像關於道路上之人、車輛、障礙物、標誌、字符等來執行物體偵測處理或距離偵測處理。
成像單元12031係一光感測器，其接收光且根據接收到之光量輸出一電信號。成像單元12031能夠輸出電信號作為一影像，且輸出電信號作為距離量測資訊。另外，成像單元12031所接收到之光可係可見光或可係不可見光，諸如一紅外線。
車輛內部資訊偵測單元12040偵測車輛內部資訊。舉例而言，偵測駕駛員之狀態之一駕駛員狀態偵測單元12041連接至車輛內部資訊偵測單元12040。舉例而言，駕駛員狀態偵測單元12041可包含對駕駛員進行成像之一相機，且車輛內部資訊偵測單元12040基於將自駕駛員狀態偵測單元12041輸入之偵測資訊而可計算駕駛員之疲勞程度或專注程度或可判定駕駛員是否打瞌睡。
微電腦12051能夠基於由車輛外部資訊偵測單元12030或車輛內部資訊 偵測單元12040獲取之車輛內部資訊及車輛外部資訊來計算驅動力產生裝置、轉向機構或剎車裝置之一控制目標值，且能夠將一控制命令輸出至驅動系統控制單元12010。舉例而言，微電腦12051能夠基於車輛之間的一距離、速度維持行進、車輛碰撞警告、車道偏移警告等來執行協同控制以實現一先進駕駛員輔助系統(ADAS)之功能，包含車輛之碰撞避免或撞擊緩和、追蹤行進。
另外，微電腦12051基於由車輛外部資訊偵測單元12030或車輛內部資訊偵測單元12040獲取之車輛周邊資訊來控制驅動力產生裝置、轉向機構、剎車裝置等，且因此能夠對車輛不依靠駕駛員之操控而自主行進之自動驅動等執行協同控制。
另外，微電腦12051能夠基於由車輛外部資訊 偵測單元12030獲取之車輛外部資訊將控制命令輸出至主體系統控制單元12020。舉例而言，微電腦12051根據由車輛外部資訊偵測單元12030感測到之一前導車輛或一接近車輛之位置控制頭燈，且因此能夠對防眩執行協同控制(諸如將一遠光切換為一近光)。
語音與影像輸出單元12052將一語音或一影像中之至少一者之一輸出信號傳輸至一輸出裝置，該輸出裝置能夠以視覺方式或以聽覺方式將資訊通知給車輛之一乘客或車輛外部。在圖60之實例中，例示一音訊揚聲器12061、一顯示單元12062及一儀表板12063以作為輸出裝置。舉例而言，顯示單元12062可包含一車載顯示器或一抬頭顯示器中之至少一者。
圖61係圖解說明成像單元12031之一安裝位置之一實例之一圖示。
在圖61中，一車輛12100 包含成像單元12101、12102、12103、12104及12105以作為成像單元12031。
舉例而言，成像單元12101、12102、12103、12104及12105設置於諸如車輛12100之一前鼻、一側鏡、一後保險槓及一後門以及車輛中之一擋風玻璃之一上部部分等一位置中。設置於前鼻中之成像單元12101及設置於車輛中之擋風玻璃之上部部分中之成像單元12105主要獲取車輛12100之一前方影像。設置於側鏡中之成像單元12102及12103主要獲取車輛12100之一側面影像。設置於後保險槓或後門中之成像單元12104主要獲取車輛12100之一後方影像。由成像單元12101 及12105獲取之前方影像主要用於偵測一前導車輛、一行人、障礙物、一交通信號燈、一交通標誌、一交通車道等。
此外，圖61中圖解說明成像單元12101至12104之一拍攝範圍之一實例。一成像範圍12111表示設置於前鼻中之成像單元12101之一成像範圍，成像範圍12112及12113分別表示設置於側鏡中之成像單元12102及12103之成像範圍，且一成像範圍12114表示設置於後保險槓或後中之成像單元12104之一成像範圍。舉例而言，由成像單元12101至12104成像之影像資料項重疊彼此，且因此，可獲得自上部部分觀看車輛12100之空中影像。
成像單元12101至12104中之至少一者可具有獲取距離資訊之一功能。舉例而言，成像單元12101至12104中之至少一者可係包含複數個成像元件之一立體相機，或可係包含用於偵測一相位差之一像素之一成像元件。
舉例而言，微電腦12051基於自成像單元12101至12104獲得之距離資訊來獲得成像範圍12111至12114中之每一者之一個三維物體之一距離及距離之一時間改變(關於車輛12100之相對速度)，且因此，確切而言，在車輛12100行進道路上之最靠近三維物體中，可提取在與車輛12100大致相同方向上以一預定速度(舉例而言，大於或等於0 km/h)行進之一個三維物體以作為前導車輛。此外，微電腦12051提前設定所確保車輛在前導車輛前方的距離，且因此能夠執行自動剎車控制(亦包含追蹤阻止控制)、自動加速控制(亦包含追蹤開始控制)等。因此，可對車輛不依靠駕駛員之操控而自主行進之自動驅動等執行協同控制。
舉例而言，微電腦12051能夠藉由基於自成像單元12101至12104獲得之距離資訊將資料分類成一個二輪車輛、一普通車輛、一大型車輛、一行人及其他三維物體(諸如一電線桿)來提取與三維物體相關之三維物體資料，以用於自動地避免障礙物。舉例而言，微電腦12051將車輛12100之周邊障礙物識別成車輛12100之駕駛員可見之障礙物及駕駛員不可見之障礙物。然後，微電腦12051關於障礙物中之每一者判定指示碰撞危害程度之碰撞風險，且當碰撞風險大於或等於一設定值且存在一碰撞可能性時，透過音訊揚聲器12061或顯示單元12062將一警示輸出至駕駛員，或透過驅動系統控制單元12010執行被迫減速或避免轉向，且因此可執行碰撞避免之驅動支援。
成像單元12101至12104中之至少一者可係偵測一紅外線之一紅外線相機。舉例而言，微電腦12051能夠藉由判定成像單元12101至12104所成像之影像中是否存在一行人來辨識行人。舉例而言根據以下過程辨識行人：提取作為一紅外線相機之成像單元12101至12104之所成像影像中之一特性點的一過程；及藉由對表示目標之輪廓之一組特性點執行圖案匹配處理來判定是否存在一行人的一過程。在微電腦12051判定成像單元12101至12104所成像影像中存在一行人且辨識到該行人之一情形中，語音與影像輸出單元12052控制顯示單元12062以使得藉由將用於強調之正方形輪廓覆疊於所辨識到之行人上來顯示該正方形輪廓。另外，語音與影像輸出單元12052可控制顯示單元12062，使得在一所期望位置中顯示表示行人之一圖表等。
如上文所闡述，將闡述可應用根據本發明之技術之車輛控制系統之一實例。在上文所闡述之組態中，根據本發明之技術例如可應用於成像單元12031等。具體而言，本發明之固態成像裝置111可應用於成像單元12031。根據本發明之技術應用於成像單元12031，且因此可提高良率且降低製造成本。
此外，本技術不限於上文所闡述之實施例及應用實例，而是可在不背離本技術之精神之一範圍內做出各種改變。
另外，本文中所闡述之效果僅係一實例，並不僅限於此，且可提供其他效果。
另外，本技術可具有以下組態。 (1)一半導體裝置，其包含：一第一半導體基板；一第二半導體基板；及至少一個防護環單元，包含一第一防護環、一第二防護環及一第三防護環，其中該第一半導體基板與該第二半導體基板藉由該第一半導體基板之一第一聯接表面及該第二半導體基板之一第二聯接表面結合在一起，該第一防護環形成於該第一半導體基板上，該第二防護環形成於該第二半導體基板上，且該第三防護環形成 於該第一聯接表面及該第二聯接表面上。 (2)根據(1)之半導體裝置，其中該防護環單元設置於環繞該半導體裝置之一周圍而形成之至少一部分之一切割道內部，且該第三防護環連續地形成。 (3)根據(1)或(2)之半導體裝置，其中至少兩個防護環單元被設置成環繞至少一個電源接墊之一開口部分，形成於該半導體裝置之一周圍之至少一部分上。 (4)根據(1)至(3)中任一者之半導體裝置，其中至少三個防護環單元環繞該半導體裝置之一周圍之至少一部分而形成。 (5)根據(1)至(4)中任一者之半導體裝置，其中該防護環單元含有一金屬。 (6)根據(1)至(5)中任一者之半導體裝置，其中該防護環單元覆蓋一配線層。 (7)根據(1)至(6)中任一者之半導體裝置，其中該第一防護環包含一凹槽，該凹槽形成為一凹槽形狀，且一障壁金屬材料施加至該凹槽中。 (8)根據(1)至(7)中任一者之半導體裝置，其進一步包含：至少一個Cu虛設體，其中該Cu虛設體形成於該防護環單元之一外周圍上，且形成於該第一聯接表面及該第二聯接表面上。 (9)根據(1)至(8)中任一者之半導體裝置，其進一步包含一狹縫，其中該狹縫設置於環繞該半導體裝置之一周圍之至少一部分而形成之一切割道與形成於該切割道內部之防護環單元之間，且沿著一鋸割方向穿透過該第一聯接表面及該第二聯接表面。 (10)根據(1)至(7)中任一者之半導體裝置，進一步包含：一狹縫；及至少一個Cu虛設體，其中該Cu虛設體形成為沿著防護環單元之一外周圍，且形成於第一聯接表面及該第二聯接表面上，且該狹縫設置於環繞該半導體裝置之一周圍之至少一部分而形成之一切割道與形成於該切割道內部之該防護環單元之間，且沿著一鋸割方向穿透過該第一聯接表面及該第二聯接表面。 (11)根據(1)至(10)中任一者之半導體裝置，其中該防護環單元係沿著環繞該半導體裝置之一周圍之至少一部分而形成之一切割道之內部設置，且該第三防護環不連續地形成。 (12)根據(1)至(11)中任一者之半導體裝置，其中該防護環單元設置於環繞該半導體裝置之一周圍之至少一部分而形成之一切割道內部，且該第一防護環不連續地形成。 (13)根據(1)至(12)中任一者之半導體裝置，其進一步包含位於右側及左側上的彼此毗鄰之至少兩個防護環單元，其中該至少兩個防護環單元沿著一切割道方向並列於環繞該半導體裝置之一周圍之至少一部分而形成之一切割道內部，該毗鄰防護環單元之第三防護環沿著切割道不連續地形成，且位於右側及左側上的彼此毗鄰之該第三防護環不對稱。 (14)根據(1)至(13)中任一者之半導體裝置，其進一步包含位於該防護環單元與該切割道之間的一第四防護環及一第五防護環，其中該第四防護環形成於第一聯接表面及第二聯接表面上，該第五防護環形成於該第二半導體基板上，該第一防護環、該第四防護環及該第五防護環按照此次序形成為一階梯形狀，且第五防護環形成於比第一防護環更靠近切割道之一位置中。 (15)根據(1)至(14)中任一者之半導體裝置，其中在該第一半導體基板及該第二半導體基板上設置形成於該切割道內部之一第一區及形成於切割道內部及第一區外部之一第二區，且在第一區或第二區中之至少一者中形成毗鄰防護環單元。 (16)一種安裝有一半導體裝置之一電子裝置，其中該半導體裝置包含一第一半導體基板、一第二半導體基板及至少一個防護環單元，該至少一個防護環單元包含一第一防護環、一第二防護環及一第三防護環，該第一半導體基板與該第二半導體基板藉由第一半導體基板之一第一聯接表面及第二半導體基板之一第二聯接表面結合在一起，該第一防護環形成於該第一半導體基板上，且第二防護環形成於第二半導體基板上，且第三防護環形成於第一聯接表面及第二聯接表面上。 (17)一種半導體裝置，其包括： 一第一半導體基板； 一第二半導體基板；及 至少一個防護結構，其包含一第一防護元件、一第二防護元件及一第三防護元件，其中該第一半導體基板與該第二半導體基板在該第一半導體基板之一第一表面與該第二半導體基板之一第二表面之間的一接合界面處彼此接合，其中該第一防護元件位於該第一半導體基板中且藉由該第一半導體基板之一部分與第三防護元件間隔開，其中該第二防護元件位於該第二半導體基板中且藉由該第二半導體基板之一部分與該第三防護元件間隔開，且其中該第三防護元件包含第一表面中之部分及第二表面之部分以將該第一半導體基板接合至該第二半導體基板。 (18)根據(17)之半導體裝置，其中該至少一個防護結構位於環繞半導體裝置之一周圍之至少一部分之一切割道內部。 (19)根據(17)至(18)中一或多者之半導體裝置，其中該至少一個防護結構包含至少兩個防護結構，該至少兩個防護結構環繞包含至少一個電源接墊之一開口部分。 (20)根據 (17)至(19)中一或多者之半導體裝置，其中該至少一個防護結構在一平面圖中沿著半導體裝置之至少一側定位。 (21)根據(17)至(20)中一或多者之半導體裝置，其中該至少一個防護結構包含金屬。 (22)根據(17)至(21)中一或多者之半導體裝置，其中該至少一個防護結構覆蓋一配線層。 (23)根據(17)至(22)中一或多者之半導體裝置，其中該第一防護元件包含一凹槽，且其中該凹槽包含金屬。 (24)根據(17)至(23)中一或多者之半導體裝置，其進一步包括： 至少一個虛設結構，其中該至少一個虛設結構位於至少一個防護結構之一外周圍處，且位於該第一表面及該第二表面中。 (25)根據(17)至(24)中一或多者之半導體裝置，其進一步包括： 一狹縫，其位於一切割道與至少一個防護結構之間，其中該狹縫穿透過該第一表面及該第二表面。 (26)根據(17)至(25)中一或多者之半導體裝置，其進一步包括： 一狹縫，其位於一切割道與至少一個防護結構之間，其中該狹縫穿透過該第一表面及該第二表面；及 至少一個虛設結構，其沿著至少一個防護結構之至少一側定位，且位於該第一表面及該第二表面中。 (27)根據(17)至(26)中一或多者之半導體裝置，其中該至少一個防護結構係沿著環繞該半導體裝置之一周圍之至少一部分之一切割道之內部設置。 (28)根據(17)至(27)中一或多者之半導體裝置，其進一步包括： 一第四防護元件，其在與一切割道相距一第一距離處安置於第一基板之一第一表面中，該第一表面與第一基板的與該接合表面相對； 一第五防護元件，其在該接合表面處且在與該切割道相距一第二距離處安置於第一基板中；及 一第六防護元件，其在與該切割道相距一第三距離處安置於第二基板之一第一表面中，該第二基板之該第一表面與該接合表面相對， 其中該第二距離介於該第一距離與該第三距離之間。 (29)根據(17)至(28)中一或多者之半導體裝置，其中該至少一個防護結構包含彼此毗鄰之至少兩個防護結構，其中該至少兩個防護結構圍繞該半導體裝置之一周圍之至少一部分，且其中該第三防護元件之該等部分具有一相同結構。 (30)根據(17)至(29)中一或多者之半導體裝置，其進一步包括： 一第四防護元件及一第五防護元件，其位於該至少一個防護結構與一切割道之間， 其中該第四防護元件位於該第一表面及該第二表面中，其中該第五防護元件位於該第二半導體基板中，其中該第一防護元件、該第四防護元件及該第五防護元件在一剖面圖中形成為一階梯形狀，且其中該第五防護元件比該第一防護元件更靠近切割道。 (31)根據(17)至(30)中一或多者之半導體裝置，其進一步包括： 一像素區，其位於該第一半導體基板上且包含複數個像素；及 一開口，其安置於該第一半導體基板的與該第一表面相對之一表面中且穿透該第二半導體基板，該開口位於該像素區與該至少一個防護結構之間；及 一導電結構，其安置於該開口之一底部中。 (32)根據(17)至(31)中一或多者之半導體裝置，其進一步包括： 複數個虛設結構，其安置於該第一半導體基板及該第二半導體基板中且在該像素區內彼此接合。 (33)一種半導體裝置，其包括： 一第一基板，其包含具有複數個像素之一像素區； 一第二基板，其在一接合界面處接合至該第一基板；及 至少一個防護結構，其安置於該第一基板及該第二基板中及該像素區外部，該至少一個防護結構包含： 一第一防護元件，其安置於該第一基板的與該接合界面相對之一第一表面中； 一第二防護元件，其安置於該第二基板的與該接合界面相對之一第一表面中；及 一第三防護元件，其包含：一第一接合部分，其在該接合界面處安置於該第一基板中且藉由該第一基板之一部分與該第一防護元件間隔開；及一第二接合部分，其在該接合界面處安置該第二基板中且藉由該第二基板之一部分與該第二防護元件間隔開， 其中該第一接合部分與該第二接合部分彼此接合，且 其中該第一防護元件、該第二防護元件及該第三防護元件在一平面圖中彼此重疊。 (34)根據(33)之半導體裝置，其中該至少一個防護結構包含在該平面圖中環繞該像素區之複數個防護結構。 (35)根據(33)至(34)中一或多者之半導體裝置，其進一步包括： 一開口，其安置於該第一基板之該第一表面中且穿透該接合界面直至第二半導體基板中之一位置，該開口位於該像素區與該至少一個防護結構之間； 一導電結構，其安置於該開口之一底部中；及 複數個虛設結構，其安置於在該接合界面處彼此接合之該第一基板與該第二基板中且環繞該開口。 (36)一種半導體裝置，其包括： 一第一基板，其包含具有一第一像素區之一第一晶片區域； 一第二基板，其在一接合界面處接合至該第一基板且包含處理來自該第一像素區之信號之電路系統；及 複數個防護結構，其安置於該第一基板及該第二基板中，在將該第一晶片區域與一第二晶片區域分離時保護該第一晶片區域不發生剝落及破裂中的至少一者，該複數個防護結構中之每一者包含： 一第一防護元件，其安置於該第一基板的與該接合界面相對之一第一表面中； 一第二防護元件，其安置於該第二基板的與該接合界面相對之一第一表面中；及 一第三防護元件，其包含：一第一接合部分，其在該接合界面安置於該第一基板中且藉由該第一基板之一部分與該第一防護元件間隔開；及一第二接合部分，其在該接合界面處安置於該第二基板中且藉由該第二基板之一部分與該第二防護元件間隔開。
熟習此項技術者應理解，可根據設計要求及其他因素作出各種修改、組合、子組合及變更，只要其在隨附申請專利範圍及其等效內容之範疇內即可。
1:半導體裝置 1a:半導體裝置 1b:半導體裝置 1c:半導體裝置 1d:半導體裝置 10:第一半導體基板 11a:第一防護環 11b:第一防護環 11c:第一防護環 11d:第一防護環 11e:第一防護環 11f:第一防護環 11g:第一防護環 15a:開口部分 16a:開口部分 17a:開口部分 18a:開口部分 19a:開口部分 20:第二半導體基板 21:第二防護環 21a:第二防護環 21b:第二防護環 21c:第二防護環 21d:第二防護環 21e:第二防護環 21f:第二防護環 21g:第二防護環 24a:第二防護環 30:第三防護環 30a:第三防護環 30b:第三防護環 30c:第三防護環 30d:第三防護環 30e:第三防護環 30f:第三防護環 30g:第三防護環 31:第三防護環 31a:第三防護環 31a-1:第一防護環部分 31a-2:第二防護環部分 31ax:第三防護環 31ay:第三防護環 31b:第三防護環 31b-1:第一防護環部分 31b-2:第二防護環部分 31bx:第三防護環 31by:第三防護環 31c:第三防護環 31c-1:第一防護環部分 31c-2:第二防護環部分 31cx:第三防護環 31cy:第三防護環 31d:第三防護環 31dx:第三防護環 31dy:第三防護環 31e:第三防護環 31f:第三防護環 31g:第三防護環 31h:第三防護環 32:第二防護環單元 33:第三防護環單元 34a:第三防護環 34a-1:第一防護環部分 34a-2:第二防護環部分 34b:第三防護環 34b-1:第一防護環部分 34b-2:第二防護環部分 34c:第三防護環 34c-1:第一防護環部分 34c-2:第二防護環部分 34d:第三防護環 34e:第三防護環 34f:第三防護環 34g:第三防護環 34h:第三防護環 35a:防護環單元 35b:防護環單元 35c:防護環單元 35d:防護環單元 35e:防護環單元 35f:防護環單元 35h:防護環單元 35i:防護環單元 35j:防護環單元 35k:防護環單元 35l:防護環單元 36a:第三防護環 36b:第三防護環 36c:第三防護環 36d:第三防護環 37a:第三防護環 37b:第三防護環 37c:第三防護環 38a:第三防護環 38b:第三防護環 38c:第三防護環 39a:第三防護環 39b:第三防護環 40:電源接墊 40a:電源接墊 40b:電源接墊 40c:電源接墊 40d:電源接墊 40e:電源接墊 40f:電源接墊 41:電源接墊 41a:電源接墊 41b:電源接墊 41c:電源接墊 41d:電源接墊 41e:電源接墊 41f:電源接墊 41g:第四防護環 41h:第四防護環 41i:第四防護環 41j:第四防護環 41k:第四防護環 44:第四防護環單元 45:第五防護環單元 46:第六防護環單元 47:第七防護環單元 48:第八防護環單元 49:第九防護環單元 50:像素區 51:第十一防護環單元 51a:第五防護環 51b:第五防護環 51c:第五防護環 51d:第五防護環 51e:第五防護環 51f:第五防護環 52:第十二防護環單元 53:第十三防護環單元 54:第十四防護環單元 55:第十五防護環單元 56:第十六防護環單元 57:第十七防護環單元 58:第十八防護環單元 59:第十九防護環單元 60a:配線 60b:配線 60c:配線 60d:配線 60U:第二十防護環單元 61:絕緣膜 61a:絕緣膜 61b:絕緣膜 61U:第二十一防護環單元 62:配線層 62a:配線層 62b:配線層 63:第二十二防護環單元 64:第二十三防護環單元 65:第二十四防護環單元 66:第二十五防護環單元 67:第二十六防護環單元 68:第二十七防護環單元 69:第二十八防護環單元 70:層間絕緣膜 70U:第二十九防護環單元 71:層間絕緣膜 71U:第三十防護環單元 72:第三十防護環單元 80:鋸割基板 81:電極接墊 82:電極接墊 100a:連接接墊 100b:連接接墊 100c:連接接墊 100d:連接接墊 100e:連接接墊 101:一固態成像裝置 101a:第一防護環部分 101b:第一防護環部分 101c:第一防護環部分 102:電子裝置 150:第一半導體基板 170:第一半導體基板 170a:第一半導體基板 200a:連接接墊 200b:連接接墊 200c:連接接墊 200d:連接接墊 200e:連接接墊 201a:第二防護環部分 201b:第二防護環部分 201c:第二防護環部分 250:第二半導體基板 270:第二半導體基板 270a:第二半導體基板 300a:連接接墊 300b:連接接墊 300c:連接接墊 300d:連接接墊 301a:第一防護環部分 301b:第一防護環部分 301c:第一防護環部分 310:光學系統 311:快門裝置 312:信號處理單元 313:驅動單元 400a:連接接墊 400b:連接接墊 400c:連接接墊 400d:連接接墊 401a:第二防護環部分 401b:第二防護環部分 401c:第二防護環部分 441:電源接墊 441a:電源接墊 500:半導體裝置 500a:半導體裝置 500b:半導體裝置 500c:半導體裝置 500d:半導體裝置 500e:半導體裝置 500f:半導體裝置 500g:半導體裝置 500h:半導體裝置 500i:半導體裝置 500j:半導體裝置 500k:半導體裝置 500l:半導體裝置 500m:半導體裝置 550:半導體裝置 550a:半導體裝置 550b:半導體裝置 550c:半導體裝置 550d:半導體裝置 550e:半導體裝置 550f:半導體裝置 550g:半導體裝置 550h:半導體裝置 600:半導體裝置 600a:半導體裝置 600b:半導體裝置 600c:半導體裝置 600d:半導體裝置 600e:半導體裝置 700:半導體裝置 700a:半導體裝置 800:第一半導體基板 900:第二半導體基板 11000:內視手術系統 11100:內視鏡 11110:外科手術工具 11101:透鏡管 11102:相機頭 11111:氣腹管 11112:能量治療工具 11120:支撐臂裝置 11131:操作者 11132:患者 11133:病床 11200:推車 11201:相機控制單元 11202:顯示裝置 11203:光源裝置 11204:輸入裝置 11205:治療工具控制裝置 11206:氣腹裝置 11207:記錄器 11208:列印機 11400:傳輸纜線 11401:透鏡單元 11402:成像單元 11403:驅動單元 11404:通信單元 11405:相機頭控制單元 11411:通信單元 11412:影像處理單元 11413:控制單元 12000:車輛控制系統 12001:通信網路 12010:驅動系統控制單元 12020:主體系統控制單元 12030:車輛外部資訊偵測單元 12031:成像單元 12040:車輛內部資訊偵測單元 12041:駕駛員狀態偵測單元 12050:整合控制單元 12051:微電腦 12052:語音與影像輸出單元 12053:車載式網路介面 12061:音訊揚聲器 12062:顯示單元 12063:儀表板 12100:車輛 12101:成像單元 12102:成像單元 12103:成像單元 12104:成像單元 12105:成像單元 12111:成像範圍 12112:成像範圍 12113:成像範圍 12114:成像範圍 20001:入射光 20010:像素 20011:微透鏡 20012:彩色濾光器 20013:平坦膜 20014:光屏蔽膜 20015:絕緣膜 20016:p型半導體區 20017:接收表面 20018:半導體基板 20019:光電二極體 20020:n型半導體區 20030:像素分隔部分 20031:凹槽 20032:固定電荷膜 20033:絕緣膜 20041:p型半導體區 20050:配線層 20051:配線 20052:絕緣層 20061:支撐基板 A1:寬度 A2:寬度 AT1:開口部分 AT2:開口部分 AT3:開口部分 AT4:開口部分 AT5:開口部分 AT6:開口部分 AT7:開口部分 AT8:開口部分 AT9:開口部分 AT10:開口部分 AT11:開口部分 AT51:開口部分 CA:晶片區 CN1:觸點 CN2:觸點 CK:時脈 CP2:碎屑 CS:止裂件區 CS1:控制信號 CS2:控制信號 CS3:控制信號 DA:鋸割區域 DB:鋸割刀片 DP1:第一銅虛設體 DP1a:第一銅虛設體 DP1b:第一銅虛設體 DP1c:第一銅虛設體 DP11:第一銅虛設體 DP11a:銅虛設體 DP11b:銅虛設體 DP11c:銅虛設體 DP101:第一銅虛設體 DP2:第一銅虛設體 DP201:第一銅虛設體 DP210:第一銅虛設體 DP2a:第二銅虛設體 DP2a1:第二銅虛設體 DP2a2:第二銅虛設體 DP2a11:第二銅虛設體 DP2a31:第二銅虛設體 DP2a32:第二銅虛設體 DP2a33:第二銅虛設體 DP2b:第二銅虛設體 DP2b1:第二銅虛設體 DP2b2:第二銅虛設體 DP2b3:第二銅虛設體 DP2b11:第二銅虛設體 DP2b31:第二銅虛設體 DP2b32:第二銅虛設體 DP2c:第二銅虛設體 DP2c1:第二銅虛設體 DP2c2:第二銅虛設體 DP2c3:第二銅虛設體 DP2c11:第二銅虛設體 DP2c31:第二銅虛設體 DP2c32:第二銅虛設體 DP2c33:第二銅虛設體 DP2d1:第二銅虛設體 DP2d2:第二銅虛設體 DP2d31:第二銅虛設體 DP2d32:第二銅虛設體 DP3:第一銅虛設體 DP310:第一銅虛設體 Dout:視訊信號 DT1:凹槽 DT2:凹槽 DT3:凹槽 DT4:凹槽 DT5:凹槽 DT11:凹槽 DT12:凹槽 DT13:凹槽 DT14:凹槽 DT15:凹槽 DT16:凹槽 DT17:凹槽 DT18:凹槽 DT19:凹槽 DT20:凹槽 dpdy:第二銅虛設體 DPP:虛設接墊 DW1:虛設配線 DW2:虛設配線 EP1:電極接墊 EP2:電極接墊 EP3:電極接墊 EP4:電極接墊 EP5:電極接墊 FS:第一聯接表面 GGW:全域配線 GR:防護環區 GU1:防護環單元 GU2:防護環單元 GU3:防護環單元 GU4:防護環單元 GU5:防護環單元 GU6:防護環單元 GU7:防護環單元 GW:全域配線 IC:內部裂紋 IC1:內部裂紋 IC2:內部裂紋 IC3:內部裂紋 IC4:內部裂紋 IC5:內部裂紋 IC6:內部裂紋 IC7:內部裂紋 ICA:內部破裂區 ICA3:內部破裂區 ICD1:內部裂紋 ICD2:內部裂紋 IF:聯接界面 L1:層 L2:層 L3:層 L4:層 MCK:主時脈 MT:金屬膜 q10:CMOS影像感測器 q11:單元像素 q12:像素陣列部分 q13:列掃描電路 q14:行處理單元 q15:參考電壓供應單元/行處理單元 q16:行掃描電路 q17:水平輸出線 q18:時序控制電路 q19:晶片 q21:列控制線 q21-1:列控制線 q21-2:列控制線 q21-n:列控制線 q22-1:行信號線 q22-2:行信號線 q22-m:行信號線 q23-1:類比轉數位轉換電路 q23-2:類比轉數位轉換電路 q23-m:類比轉數位轉換電路 q31:比較器 q32:遞增/遞減計數器 q33:轉接開關 q34:記憶體裝置 q151:數位轉類比轉換電路 R1:區 R2:區 S1:寬度 S2:寬度 SL:切割道 SL1:切割道 SL2:切割道 SS:第二聯接表面 SR:密封區 ST:狹縫 SW:切割道寬度 T1:第二銅虛設體 T2:第二銅虛設體 T3:第二銅虛設體 T11:第二銅虛設體 T12:第二銅虛設體 T13:第二銅虛設體 T14:第二銅虛設體 T21:第二銅虛設體 T22:第二銅虛設體 T23:第二銅虛設體 T31:第二銅虛設體 T32:第二銅虛設體 T33:第二銅虛設體 T111:第二銅虛設體 T112:第二銅虛設體 T113:第二銅虛設體 T114:第二銅虛設體 U/D CNT:遞增/遞減計數器 Vco:輸出 Vref:參考電壓 WR1:配線層 WR2:配線層 WR3:配線層 WR4:配線層 WR11:配線層/虛設配線層 WR22:配線層/虛設配線層
[圖1] 圖1係一半導體裝置之一剖視圖，該半導體裝置係應用本技術之一第一實施例之一半導體裝置之一實例。 [圖2] 圖2係在機械加工半導體裝置之前該半導體裝置之一俯視圖，該半導體裝置係應用本技術之第一實施例之半導體裝置之一實例。 [圖3A及圖3B] 圖3A及圖3B係圖解說明半導體裝置之一防護環之平面圖，該半導體裝置係應用本技術之第一實施例之半導體裝置之一實例。 [圖4A至圖4C] 圖4A至圖4C係圖解說明應用本技術之一第二實施例之一半導體裝置之一製造方法之一實例之(第一)闡釋圖。 [圖5A至圖5C] 圖5A至圖5C係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第二)闡釋圖。 [圖6A及圖6B] 圖6A及圖6B係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第三)闡釋圖。 [圖7A及圖7B] 圖7A及圖7B係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第四)闡釋圖。 [圖8A及圖8B] 圖8A及圖8B係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第五)闡釋圖。 [圖9A及圖9B] 圖9A及圖9B係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第六)闡釋圖。 [圖10A及圖10B] 圖10A及圖10B係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第七)闡釋圖。 [圖11A及圖11B] 圖11A及圖11B係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第八)闡釋圖。 [圖12A及圖12B] 圖12A及圖12B係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第九)闡釋圖。 [圖13A及圖13B] 圖13A及圖13B係圖解說明應用本技術之第二實施例之半導體裝置之製造方法之一實例之(第十)闡釋圖。 [圖14A及圖14B] 圖14A及圖14B係圖解說明在藉由第二實施例之半導體裝置之製造方法製造之一半導體裝置中一第三防護環未導電地連接至一電源接墊之一情形之(第一)闡釋圖。 [圖15A及圖15B] 圖15A及圖15B係圖解說明在藉由第二實施例之半導體裝置之製造方法製造之半導體裝置中第三防護環未導電地連接至電源接墊之一情形之(第二)闡釋圖 。 [圖16A及圖16B] 圖16A 及圖16B係圖解說明一半導體裝置之(第一)闡釋圖，該半導體裝置係根據本技術之一第三實施例之一半導體裝置之一實例。 [圖17A及圖17B] 圖17A及圖17B係圖解說明半導體裝置之(第二)闡釋圖，該半導體裝置係根據本技術之第三實施例之半導體裝置之一實例。 [圖18A及圖18B] 圖18A及圖18B係圖解說明半導體裝置之(第三)闡釋圖，該半導體裝置係根據本技術之第三實施例之半導體裝置之一實例。 [圖19A及圖19B] 圖19A及圖19B係圖解說明半導體裝置之(第四)闡釋圖，該半導體裝置係根據本技術之第三實施例之半導體裝置之一實例。 [圖20A及圖20B] 圖20A及圖20B係圖解說明一半導體裝置之(第一)闡釋圖，該半導體裝置係根據本技術之一第四實施例之一半導體裝置之一實例。 [圖21A及圖21B] 圖21A及圖21B係圖解說明半導體裝置之(第二)闡釋圖，該半導體裝置係根據本技術之第四實施例之半導體裝置之一實例。 [圖22A及圖22B] 圖22A及圖22B係圖解說明一半導體裝置之(第一)闡釋圖，該半導體裝置係根據本技術之一第五實施例之一半導體裝置之一實例。 [圖23A及圖23B] 圖23A及圖23B係圖解說明半導體裝置之(第二)闡釋圖，該半導體裝置係根據本技術之第五實施例之半導體裝置之一實例。 [圖24A及圖24B] 圖24A及圖24B係圖解說明一半導體裝置之(第一)闡釋圖，該半導體裝置係根據本技術之一第六實施例之一半導體裝置之一實例。 [圖25A及圖25B] 圖25A及圖25B係圖解說明半導體裝置之(第二)闡釋圖，該半導體裝置係根據本技術之第六實施例之半導體裝置之一實例。 [圖26A及圖26B] 圖26A及圖26B係圖解說明應用本技術之一第七實施例之一半導體裝置之一製造方法之一實例之(第一)闡釋圖。 [圖27A及圖27B] 圖27A及圖27B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第二)闡釋圖。 [圖28A及圖28B] 圖28A及圖28B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第三)闡釋圖。 [圖29A及圖29B] 圖29A及圖29B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第四)闡釋圖。 [圖30A及圖30B] 圖30A及圖30B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第五)闡釋圖。 [圖31A及圖31B] 圖31A及圖31B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第六)闡釋圖。 [圖32A及圖32B] 圖32A及圖32B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第七)闡釋圖。 [圖33A及圖33B] 圖33A及圖33B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第八)闡釋圖。 [圖34A及圖34B] 圖34A及圖34B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第九)闡釋圖。 [圖35A及圖35B] 圖35A及圖35B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第十)闡釋圖。 [圖36A及圖36B] 圖36A及圖36B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第十一)闡釋圖。 [圖37A及圖37B] 圖37A及圖37B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第十二)闡釋圖。 [圖38A及圖38B] 圖38A及圖38B係圖解說明應用本技術之第七實施例之半導體裝置之製造方法之一實例之(第十三)闡釋圖。 [圖39A及圖39B] 圖39A及圖39B係圖解說明在藉由第七實施例之半導體裝置之製造方法製造之一半導體裝置中一第三防護環未導電地連接至一電源接墊之一情形之(第一)闡釋圖。 [圖40A及圖40B] 圖40A及圖40B係圖解說明在藉由第七實施例之半導體裝置之製造方法製造之半導體裝置中第三防護環未導電地連接至電源接墊之一情形之(第二)闡釋圖。 [圖41A及圖41B] 圖41A及圖41B係圖解說明半導體裝置之(第一)闡釋圖，該半導體裝置係根據本技術之一第八實施例之一半導體裝置之一實例。 [圖42A及圖42B] 圖42A及圖42B係圖解說明半導體裝置之(第二)闡釋圖，該半導體裝置係根據本技術之第八實施例之半導體裝置之一實例。 [圖43A及圖43B] 圖43A及圖43B係圖解說明半導體裝置之(第三)闡釋圖，該半導體裝置係根據本技術之第八實施例之半導體裝置之一實例。 [圖44A及圖44B] 圖44A及圖44B係圖解說明半導體裝置之(第四)闡釋圖，該半導體裝置係根據本技術之第八實施例之半導體裝置之一實例。 [圖45A及圖45B] 圖45A及圖45B係圖解說明半導體裝置之(第五)闡釋圖，該半導體裝置係根據本技術之第八實施例之半導體裝置之一實例。 [圖46A及圖46B] 圖46A及圖46B係圖解說明半導體裝置之(第六)闡釋圖，該半導體裝置係根據本技術之第八實施例之半導體裝置之一實例。 [圖47] 圖47係圖解說明一半導體裝置之一闡釋圖，該半導體裝置係根據本技術之一第九實施例之一半導體裝置之一實例。 [圖48A及圖48B] 圖48A及圖48B係圖解說明半導體裝置之一第三防護環之一配置實例之闡釋圖，該半導體裝置係根據本技術之第九實施例之半導體裝置之一實例。 [圖49A及圖49B] 圖49A及圖49B係圖解說明半導體裝置之闡釋圖，該半導體裝置係根據本技術之第九實施例之半導體裝置之一實例。 [圖50A及圖50B] 圖50A及圖50B係圖解說明在其中藉由一鋸割刀片切割之一半導體裝置之一狀態之闡釋圖。 [圖51A及圖51B] 圖51A及圖51B係圖解說明在本技術之第九實施例之半導體裝置中第三防護環之一Cu虛設體阻止一內部破裂之一情形之一狀態之闡釋圖。 [圖52A及圖52B] 圖52A及圖52B係圖解說明半導體裝置之闡釋圖，在第九實施例之半導體裝置中第三防護環形成於一密封區及一止裂件區兩者中。 [圖53A及圖53B] 圖53A及圖53B係圖解說明在第九實施例之半導體裝置中內部破裂傾斜地進入第三防護環之一實例及第三防護環之形狀發生改變之一實例的闡釋圖。 [圖54A及圖54B] 圖54A及圖54B 係一半導體裝置之(第一)圖示，其圖解說明根據本技術之一第十實施例之一半導體裝置之一實例。 [圖55A及圖55B] 圖55A及圖55B 係半導體裝置之(第二)圖示，其圖解說明根據本技術之第十實施例之半導體裝置之一實例。 [圖56] 圖56係圖解說明應用本技術之第一實施例至第十實施例之一固態成像裝置之一使用實例之一圖示。 [圖57] 圖57係應用本技術之一電子裝置之一實例之一功能方塊圖。 [圖58] 圖58係圖解說明一內視手術系統之一示意性組態之一實例之一圖示。 [圖59] 圖59係圖解說明一相機頭及一CCU之一功能組態之一實例之一方塊圖。 [圖60] 圖60係圖解說明一車輛控制系統之一示意性組態之一實例之一方塊圖。 [圖61] 圖61係圖解說明一車輛外部資訊偵測單元及一成像單元之一安裝位置之一實例之一闡釋圖。 [圖62A及圖62B] 圖62A及圖62B係圖解說明在藉由一鋸割刀片鋸割一半導體裝置時發生一內部破裂之一狀態之闡釋圖。 [圖63] 圖63係圖解說明在使用一鋸割刀片機械加工一半導體裝置時發生剝落之一狀態之一闡釋圖。 [圖64] 圖64係圖解說明上面安裝有根據本技術之一行並行ADC之一CMOS影像感測器之一組態之一方塊圖。 [圖65] 圖65係圖解說明可應用根據本發明之一技術之一固態成像裝置之一組態實例之一剖視圖。
1:半導體裝置
10:半導體裝置
11a:第一防護環
11b:第一防護環
11c:第一防護環
11d:第一防護環
11e:第一防護環
11f:第一防護環
11g:第一防護環
20:第二半導體基板
21a:第二防護環
21b:第二防護環
21c:第二防護環
21d:第二防護環
21e:第二防護環
21f:第二防護環
21g:第二防護環
30a:第三防護環
30b:第三防護環
30c:第三防護環
30d:第三防護環
30e:第三防護環
30f:第三防護環
30g:第三防護環
31a:第三防護環
31b:第三防護環
31c:第三防護環
31d:第三防護環
31e:第三防護環
31f:第三防護環
31g:第三防護環
40:電源接墊
41:電源接墊
50:像素區
60a:配線
60b:配線
61:絕緣膜
62:配線層
CA:晶片區
CS:止裂件區
DP1:第一銅虛設體
DP2:第一銅虛設體
DP3:第一銅虛設體
FS:第一聯接表面
GR:防護環區
IF:聯接界面
SS:第二聯接表面
SR:密封區

Claims (20)

  1. 一種半導體裝置，其包括： 一第一半導體基板； 一第二半導體基板；及 至少一個防護結構，其包含一第一防護元件、一第二防護元件及一第三防護元件， 其中該第一半導體基板與該第二半導體基板在該第一半導體基板之一表面與該第二半導體基板之一表面之間的一接合界面處彼此接合， 其中該第一防護元件位於該第一半導體基板中，且藉由該第一半導體基板之一部分與該第三防護元件間隔開， 其中該第二防護元件位於該第二半導體基板中，且藉由該第二半導體基板之一部分與該第三防護元件間隔開，且 其中該第三防護元件包含第一表面中之部分及第二表面中之部分以將該第一半導體基板接合至該第二半導體基板。
  2. 如請求項1之半導體裝置， 其中該至少一個防護結構位於環繞該半導體裝置之一周圍之至少一部分之一切割道內部。
  3. 如請求項1之半導體裝置， 其中該至少一個防護結構包含至少兩個防護結構，該至少兩個防護結構環繞包含至少一個電源接墊之一開口部分。
  4. 如請求項1之半導體裝置， 其中該至少一個防護結構在一平面圖中沿著該半導體裝置之至少一側定位。
  5. 如請求項1之半導體裝置， 其中該至少一個防護結構包含金屬。
  6. 如請求項1之半導體裝置， 其中該至少一個防護結構覆蓋一配線層。
  7. 如請求項1之半導體裝置， 其中該第一防護元件包含一凹槽，且 其中該凹槽包含金屬。
  8. 如請求項1之半導體裝置，其進一步包括： 至少一個虛設結構，其中該至少一個虛設結構位於該至少一個防護結構之一外周圍處，且位於該第一表面及該第二表面中。
  9. 如請求項1之半導體裝置，其進一步包括： 一狹縫，其位於一切割道與該至少一個防護結構之間，其中該狹縫穿透過該第一表面及該第二表面。
  10. 如請求項1之半導體裝置，其進一步包括： 一狹縫，其位於一切割道與該至少一個防護結構之間，其中該狹縫穿透過該第一表面及該第二表面；及 至少一個虛設結構，其沿著該至少一個防護結構之至少一側定位，且位於該第一表面及該第二表面中。
  11. 如請求項10之半導體裝置， 其中該至少一個防護結構係沿著環繞該半導體裝置之一周圍之至少一部分之一切割道之內部設置。
  12. 如請求項1之半導體裝置，其進一步包括： 一第四防護元件，其在與一切割道相距一第一距離處安置於第一基板之一表面中，該第一基板之該表面與該接合表面相對； 一第五防護元件，其在該接合表面處且在與該切割道相距一第二距離處安置於該第一基板中；及 一第六防護元件，其在與該切割道相距一第三距離處安置於該第二基板之一表面中，該第二基板之該表面與該接合表面相對， 其中該第二距離介於該第一距離與該第三距離之間。
  13. 如請求項1之半導體裝置，其中該至少一個防護結構包含彼此毗鄰之至少兩個防護結構， 其中該至少兩個防護結構圍繞該半導體裝置之一周圍之至少一部分，且 其中該第三防護元件之該等部分具有一相同結構。
  14. 如請求項1之半導體裝置，其進一步包括： 一第四防護元件及一第五防護元件，其位於該至少一個防護結構與一切割道之間， 其中該第四防護元件位於該第一表面及該第二表面中， 其中該第五防護元件位於該第二半導體基板中， 其中該第一防護元件、該第四防護元件及該第五防護元件在一剖面圖中形成一階梯形狀，且 其中該第五防護元件比該第一防護元件更靠近該切割道。
  15. 如請求項1之半導體裝置，其進一步包括： 一像素區，其位於該第一半導體基板上且包含複數個像素；及 一開口，其安置於該第一半導體基板的與該第一表面相對之一表面中且穿透該第二半導體基板，該開口位於該像素區與該至少一個防護結構之間；及 一導電結構，其安置於該開口之一底部中。
  16. 如請求項15之半導體裝置，其進一步包括： 複數個虛設結構，其安置於該第一半導體基板及該第二半導體基板中且在該像素區內彼此接合。
  17. 一種半導體裝置，其包括： 一第一基板，其包含具有複數個像素之一像素區； 一第二基板，其在一接合界面處接合至該第一基板；及 至少一個防護結構，其安置於該第一基板及該第二基板中以及該像素區外部，該至少一個防護結構包含： 一第一防護元件，其安置於該第一基板的與該接合界面相對之一第一表面中； 一第二防護元件，其安置於該第二基板的與該接合界面相對之一第一表面中；及 一第三防護元件，其包含：一第一接合部分，其在該接合界面處安置於該第一基板中且藉由該第一基板之一部分與該第一防護元件間隔開；及一第二接合部分，其在該接合界面處安置該第二基板中且藉由該第二基板之一部分與該第二防護元件間隔開， 其中該第一接合部分與該第二接合部分彼此接合，且 其中該第一防護元件、該第二防護元件及該第三防護元件在一平面圖中彼此重疊。
  18. 如請求項17之半導體裝置，其中該至少一個防護結構包含在該平面圖中環繞該像素區之複數個防護結構。
  19. 如請求項17之半導體裝置，其進一步包括： 一開口，其安置於該第一基板之該第一表面中且穿透該接合界面直至第二半導體基板中之一位置，該開口位於該像素區與該至少一個防護結構之間； 一導電結構，其安置於該開口之一底部中；及 複數個虛設結構，其安置於在該接合界面處彼此接合之該第一基板與該第二基板中且環繞該開口。
  20. 一種半導體裝置，其包括： 一第一基板，其包含具有一第一像素區之一第一晶片區域； 一第二基板，其在一接合界面處接合至該第一基板且包含處理來自該第一像素區之信號之電路系統；及 複數個防護結構，其安置於該第一基板及該第二基板中，在將該第一晶片區域與一第二晶片區域分離時保護該第一晶片區域不發生剝落及破裂中的至少一者，該複數個防護結構中之每一者包含： 一第一防護元件，其安置於該第一基板的與該接合界面相對之一第一表面中； 一第二防護元件，其安置於該第二基板的與該接合界面相對之一第一表面中；及 一第三防護元件，其包含：一第一接合部分，其在該接合界面安置於該第一基板中且藉由該第一基板之一部分與該第一防護元件間隔開；及一第二接合部分，其在該接合界面處安置於該第二基板中且藉由該第二基板之一部分與該第二防護元件間隔開。
TW108144282A 2018-12-04 2019-12-04 半導體裝置及電子裝置 TW202029849A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-227498 2018-12-04
JP2018227498A JP7273488B2 (ja) 2018-12-04 2018-12-04 半導体装置、及び電子機器

Publications (1)

Publication Number Publication Date
TW202029849A true TW202029849A (zh) 2020-08-01

Family

ID=69056093

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108144282A TW202029849A (zh) 2018-12-04 2019-12-04 半導體裝置及電子裝置

Country Status (5)

Country Link
US (2) US11869853B2 (zh)
JP (2) JP7273488B2 (zh)
CN (1) CN112655084B (zh)
TW (1) TW202029849A (zh)
WO (1) WO2020116449A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020004011A1 (ja) * 2018-06-29 2020-01-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
JP7273488B2 (ja) 2018-12-04 2023-05-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器
JP7417393B2 (ja) * 2019-09-27 2024-01-18 キヤノン株式会社 半導体装置及び半導体ウエハ
KR20220022504A (ko) * 2020-08-18 2022-02-28 삼성전자주식회사 이미지 센서
KR20220029987A (ko) * 2020-09-02 2022-03-10 에스케이하이닉스 주식회사 3차원 구조의 반도체 장치
WO2024042996A1 (ja) * 2022-08-26 2024-02-29 ソニーセミコンダクタソリューションズ株式会社 積層基板及び半導体装置
JP2024127035A (ja) * 2023-03-08 2024-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4675159B2 (ja) 2005-05-26 2011-04-20 パナソニック株式会社 半導体装置
US7445966B2 (en) 2005-06-24 2008-11-04 International Business Machines Corporation Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof
JP2009021528A (ja) 2007-07-13 2009-01-29 Toshiba Corp 半導体装置
JP5156324B2 (ja) * 2007-10-10 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5235378B2 (ja) * 2007-10-24 2013-07-10 パナソニック株式会社 半導体装置
US8749027B2 (en) 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
US8124448B2 (en) 2009-09-18 2012-02-28 Advanced Micro Devices, Inc. Semiconductor chip with crack deflection structure
JP5532867B2 (ja) * 2009-11-30 2014-06-25 ソニー株式会社 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
JP2012033894A (ja) 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP2012178496A (ja) * 2011-02-28 2012-09-13 Sony Corp 固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法
JP5919653B2 (ja) 2011-06-09 2016-05-18 ソニー株式会社 半導体装置
JP6120094B2 (ja) * 2013-07-05 2017-04-26 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2015032663A (ja) 2013-08-01 2015-02-16 株式会社東芝 固体撮像装置
CN111883501B (zh) * 2015-05-18 2024-10-18 索尼公司 光检测装置和成像装置
US9972603B2 (en) * 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
JP6444914B2 (ja) 2016-03-02 2018-12-26 東芝メモリ株式会社 半導体装置
JP2019153675A (ja) * 2018-03-02 2019-09-12 ルネサスエレクトロニクス株式会社 固体撮像装置およびその製造方法
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
JP7273488B2 (ja) 2018-12-04 2023-05-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器

Also Published As

Publication number Publication date
WO2020116449A1 (en) 2020-06-11
US20220028804A1 (en) 2022-01-27
JP7273488B2 (ja) 2023-05-15
CN112655084B (zh) 2024-10-18
CN112655084A (zh) 2021-04-13
US20240006349A1 (en) 2024-01-04
US11869853B2 (en) 2024-01-09
JP2020092146A (ja) 2020-06-11
JP7472366B2 (ja) 2024-04-22
JP2023100787A (ja) 2023-07-19

Similar Documents

Publication Publication Date Title
CN112655084B (zh) 半导体装置和电子设备
KR102625900B1 (ko) 반도체 소자 및 그 제조 방법 및 전자 기기
US20220337773A1 (en) Solid-state imaging device
US11069637B2 (en) Semiconductor device, manufacturing method, and electronic device
US11784147B2 (en) Semiconductor device and manufacturing method of semiconductor device
EP3905330A1 (en) Imaging element and method for manufacturing imaging element
US20230052040A1 (en) Semiconductor device, imaging device, and manufacturing apparatus
CN113039652A (zh) 半导体元件
US20220230907A1 (en) Semiconductor device and method for manufacturing the same, and electronic apparatus
US11411036B2 (en) Solid-state imaging device and electronic apparatus
US20220231057A1 (en) Imaging device
JP7372258B2 (ja) 半導体素子およびその製造方法
US20230238407A1 (en) Solid-state imaging device, method of manufacturing the same, and electronic device
WO2024024573A1 (ja) 撮像装置及び電子機器
WO2024101204A1 (ja) 光検出装置及び積層基板
US11355421B2 (en) Semiconductor device, manufacturing method for semiconductor, and imaging unit
WO2024157747A1 (ja) 固体撮像装置
WO2020116088A1 (ja) 半導体装置および撮像装置
WO2020116040A1 (ja) 半導体装置及び電子機器
TW202220228A (zh) 半導體裝置及其製造方法