TW202013642A - 半導體結構及其製造方法 - Google Patents

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Abstract

本發明一些實施例揭露一種半導體結構，其包含：第一基板，其包含第一表面及與該第一表面對置之第二表面；第二基板，其包含第三表面及與該第三表面對置之一第四表面；聚合層，其安置於該第基板之該第二表面與該第二基板之該第三表面之間；第一導電通路，其延伸穿過該第一基板、該第二基板及該聚合層；第二導電通路，其延伸穿過該第一基板、該第二基板及該聚合層；及第三導電通路，其延伸穿過該第一基板、該第二基板及該聚合層，其中該第二導電通路安置於該第一導電通路與該第三導電通路之間，該第二導電通路經組態以連接至一信號源。

Description

半導體結構及其製造方法
本發明實施例係有關一種半導體結構及其製造方法。
半導體裝置對諸多現代應用而言係必不可少的。隨著電子技術進步，半導體裝置變得越來越小且使積體電路具有越來越多功能及數量。歸因於半導體裝置之小型化尺度，諸多半導體組件組裝於半導體裝置上。此外，諸多製造操作實施於此一小半導體裝置內。
然而，半導體裝置之製造操作涉及此一小而薄半導體裝置上之諸多步驟及操作。一小型化尺度之半導體裝置之製造變得更複雜。製造半導體裝置之複雜性增加可引起諸如不佳電互連、高雜訊位準、組件分層或其他問題之缺陷以導致半導體裝置之一高良率損失。生產呈一非所要組態之半導體裝置會進一步加劇材料耗損且因此增加製造成本。
因而，需要繼續修改半導體裝置之一結構及改良半導體裝置之製造操作。
本發明的一實施例係關於一種半導體結構，其包括：一第一基板，其包含一第一表面及與該第一表面對置之一第二表面；一第二基板，其包含一第三表面及與該第三表面對置之一第四表面；一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間；一導線，其嵌入該聚合層中；一第一導電通路，其延伸穿過該第一基板、該第二基板及該聚合層；一第二導電通路，其延伸穿過該第一基板、該第二基板及該聚合層；及一第三導電通路，其延伸穿過該第一基板、該第二基板及該聚合層，其中該第二導電通路安置於該第一導電通路與該第三導電通路之間，該第二導電通路經組態以連接至一信號源，該第一導電通路及該第三導電通路經組態以連接至一電接地。
本發明的一實施例係關於一種半導體結構，其包括：一第一基板，其包含一第一表面及與該第一表面對置之一第二表面；一第二基板，其包含一第三表面及與該第三表面對置之一第四表面；一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間；一導線，其嵌入該聚合層中；複數個第一導電通路，其等延伸穿過該第一基板、該聚合層及該第二基板，該複數個第一導電通路經組態以連接至一信號源且彼此間隔一第一距離；及複數個第二導電通路，其等延伸穿過該第一基板、該聚合層及該第二基板，該複數個第二導電通路經組態以連接至一電接地且各與該複數個第一導電通路之一者間隔小於該第一距離之一第二距離，其中藉由該複數個第二導電通路之一者使該複數個第一導電通路之各者與該複數個第一導電通路之另一者分離。
本發明的一實施例係關於一種半導體結構，其包括：一第一基板，其包含一第一表面及與該第一表面對置之一第二表面；一第二基板，其包含一第三表面及與該第三表面對置之一第四表面；一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間；一導線，其嵌入該聚合層中；一第一導電通路，其包含一第一通路及一第二通路；一第二導電通路，其包含一第三通路及一第四通路；及一第三導電通路，其包含一第五通路及一第六通路，其中該第一通路安置於該第二通路上，該第三通路安置於該第四通路上，該第五通路安置於該第六通路上，該第一通路、該第三通路及該第五通路分別延伸穿過該第一基板或該第二基板，該第二通路、該第四通路及該第六通路分別延伸穿過該聚合層，該第二導電通路安置於該第一導電通路與該第三導電通路之間，該第二導電通路經組態以連接至一信號源，且該第一導電通路及該第三導電通路經組態以連接至一電接地。
以下揭露提供用於實施所提供之標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文所使用之空間相對描述詞。
藉由若干操作來製造一半導體結構。在製造期間，形成穿過若干基板層之互連結構。互連結構連接安置於基板上或基板中之電組件。然而，半導體結構之尺寸較小。因而，互連結構彼此接近，且信號雜訊由相鄰互連結構產生。雜訊干擾跨基板之電組件之間的信號傳輸。因此，半導體結構之效能受到不利影響。
在本揭露中，揭露一種半導體結構。該半導體結構包含若干基板、安置於該等基板之間的一聚合層及垂直延伸穿過該等基板及該聚合層之若干導電通路。此外，揭露一種製造該半導體結構之方法。該方法包含：提供若干基板及安置於該等基板之間的一聚合層；形成延伸穿過該等基板及該聚合層之若干孔；及安置一導電材料以填充該等孔而形成若干導電通路。
一些導電通路經組態以連接至諸如一輸入/輸出端子或一節點之一信號源，且一些導電通路經組態以連接至一電接地。經組態以連接至一信號源之導電通路由經組態以連接至一電接地之至少兩個導電通路包圍。由於經組態以連接至一信號源之各導電通路由經組態以連接至一電接地之若干導電通路包圍，所以可最少化或防止由連接至一信號源之相鄰導電通路產生之信號雜訊。可減少影響半導體結構中之信號傳輸之信號雜訊。
圖1係根據本揭露之各種實施例之一半導體結構100之一示意性剖面圖，且圖2係沿圖1中之AA'之半導體結構100之一示意性俯視剖面圖。在一些實施例中，半導體結構100包含一第一基板101a、一第二基板101b、一聚合層102、若干導線103、若干導電通路104及若干導電墊105。在一些實施例中，半導體結構100係一半導體封裝之一部分。在一些實施例中，半導體結構100係一印刷電路板(PCB)。
在一些實施例中，第一基板101a係一核心基板。在一些實施例中，第一基板101a包含有機材料。在一些實施例中，第一基板101a包含陶瓷。在一些實施例中，第一基板101a包含玻璃纖維。在一些實施例中，第一基板101a係非導電的。在一些實施例中，第一基板101a包含一第一表面101c及與第一表面101c對置之一第二表面101d。在一些實施例中，第一表面101c暴露於一周圍環境。
在一些實施例中，第二基板101b係一核心基板。在一些實施例中，第二基板101b包含有機材料。在一些實施例中，第二基板101b包含陶瓷。在一些實施例中，第二基板101b包含玻璃纖維。在一些實施例中，第二基板101b係非導電的。在一些實施例中，第二基板101b具有類似於第一基板101a之組態。在一些實施例中，第二基板101b包含一第三表面101e及與第三表面101e對置之一第四表面101f。在一些實施例中，第二基板101b之第三表面101e面向第一基板101a之第二表面101d。
在一些實施例中，聚合層102安置於第一基板101a與第二基板101b之間。在一些實施例中，聚合層102安置於第一基板101a之第二表面101d與第二基板101b之第三表面101e之間。在一些實施例中，聚合層102與第一基板101a之第二表面101d及第二基板101b之第三表面101e接觸。在一些實施例中，聚合層102包含樹脂、環氧樹脂或預浸體。在一些實施例中，聚合層102包含介電材料。
在一些實施例中，導線103嵌入聚合層102中。在一些實施例中，導線103由聚合層102包圍。在一些實施例中，導線103在聚合層102內延伸。在一些實施例中，導線103沿聚合層102水平延伸。在一些實施例中，導線103在第一基板101a之第一表面101c或第二基板101b之第三表面101e上延伸且沿第一基板101a之第一表面101c或第二基板101b之第三表面101e延伸。在一些實施例中，導線103平行於第一表面101c、第二表面101d、第三表面101e及第四表面101f。
在一些實施例中，導線103經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，導線103經組態以連接至一電接地。在一些實施例中，導線103包含金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其等之合金。
在一些實施例中，導電通路104延伸穿過第一基板101a、第二基板101b及聚合層102。在一些實施例中，導電通路104與導線103電耦合。在一些實施例中，導電通路104經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，導電通路104經組態以連接至一電接地。在一些實施例中，導電通路104在第一基板101a、第二基板101b及聚合層102內垂直延伸。在一些實施例中，導電通路104實質上正交於導線103。在一些實施例中，導線103安置於導電通路104之兩者之間。在一些實施例中，導電通路104實質上正交於第一表面101c、第二表面101d、第三表面101e及第四表面101f。在一些實施例中，導電通路104包含金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其等之合金。在一些實施例中，導電通路104形成於填充有導電材料之孔中。在一些實施例中，導電通路104組態為電鍍通孔(PTH)。在一些實施例中，藉由一單一操作來一體形成導電通路104，如稍後將討論。
在一些實施例中，各導電通路104依一致寬度垂直延伸穿過第一基板101a、第二基板101b及聚合層102。在一些實施例中，如圖2中所展示，導電通路104配置成一矩形陣列。在一些實施例中，導電通路104彼此線性對準。
在一些實施例中，導電通路104包含若干第一導電通路104a及若干第二導電通路104b。在一些實施例中，第一導電通路104a經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，第二導電通路104b經組態以連接至一電接地或係接地的。在一些實施例中，導線103安置於第一導電通路104a與第二導電通路104b之間。在一些實施例中，第二導電通路104b安置成相鄰於第一導電通路104a之一者。在一些實施例中，第一導電通路104a安置於第二導電通路104b之至少兩者之間。例如，如圖2中所展示，第一導電通路104a之一者安置於第二導電通路104b之兩者之間。
在一些實施例中，第一導電通路104a彼此間隔一第一距離D1。在一些實施例中，第一距離D1係相鄰第一導電通路104a之兩個中心之間的一距離。在一些實施例中，第一導電通路104a彼此間隔一致節距。在一些實施例中，第二導電通路104b安置成與第一導電通路104a相距一第二距離D2。在一些實施例中，第二距離D2係一第一導電通路104a之中心與一第二導電通路104b之中心之間的一距離。在一些實施例中，第二距離D2實質上小於第一距離D1。在一些實施例中，第二距離D2係第一距離D1之約0.5至約0.75。
在一些實施例中，導電墊105安置於第一基板101a或第二基板101b上。在一些實施例中，導電墊105安置於第一基板101a之第一表面101c或第二基板101b之第四表面101f上。在一些實施例中，導電墊105平行於第一基板101a之第一表面101c或第二基板101b之第四表面101f延伸。在一些實施例中，導電墊105自第一基板101a及第二基板101b暴露。
在一些實施例中，導電墊105與導電通路104電耦合。在一些實施例中，導電墊105與導電通路104接觸。在一些實施例中，導電墊105配置成一矩形陣列。在一些實施例中，導電墊105彼此線性對準。在一些實施例中，導電墊105包含金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其等之合金。
在一些實施例中，導電墊105包含若干第一導電墊105a及若干第二導電墊105b。在一些實施例中，第一導電墊105a與第一導電通路104a電耦合，且第二導電墊105b與第二導電通路104b電耦合。在一些實施例中，第一導電墊105a經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，第二導電墊105b經組態以連接至一電接地。
在一些實施例中，第二導電墊105b安置成相鄰於一第一導電墊105a。在一些實施例中，第一導電墊105a安置於第二導電墊105b之至少兩者之間。在一些實施例中，兩個第一導電墊105a分別安置於第一導電通路104a之兩端處。在一些實施例中，第二導電墊105b分別安置於第二導電通路104b之兩端處。在一些實施例中，第一導電墊105a之間的第一導電通路104a係呈一致寬度。在一些實施例中，第二導電墊105b之間的第二導電通路104b係呈一致寬度。
在一些實施例中，第一導電墊105a彼此間隔第一距離D1。在一些實施例中，第一導電墊105a彼此間隔一致節距。在一些實施例中，第二導電墊105b安置成與第一導電墊105a相距第二距離D2。在一些實施例中，第二距離D2實質上小於第一距離D1。在一些實施例中，第二距離D2係第一距離D1之約0.5至約0.75。
圖3係根據本揭露之各種實施例之一半導體結構200之一示意性剖面圖，且圖4係沿圖3中之BB'之半導體結構200之一示意性俯視剖面圖。在一些實施例中，半導體結構200包含一第一基板101a、一第二基板101b、一聚合層102、若干導線103、若干導電通路104及若干導電墊105，其等具有類似於上文所描述或圖1及圖2中所展示之組態的組態。
在一些實施例中，導電通路104包含若干第一導電通路104a及若干第二導電通路104b。在一些實施例中，第一導電通路104a經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，第二導電通路104b經組態以連接至一電接地。在一些實施例中，一個第一導電通路104a由兩個以上第二導電通路104b包圍。在一些實施例中，如圖4中所展示，一個第一導電通路104a由四個第二導電通路104b包圍。
在一些實施例中，第一導電通路104a彼此間隔一第一距離D1。在一些實施例中，各第二導電通路104b安置成與由第二導電通路104b包圍之第一導電通路104a相距一第二距離D2。在一些實施例中，第二距離D2實質上小於第一距離D1。在一些實施例中，第二距離D2係第一距離D1之約0.5至約0.75。
在一些實施例中，導電墊105包含若干第一導電墊105a及若干第二導電墊105b。在一些實施例中，第一導電墊105a與第一導電通路104a電耦合，且第二導電墊105b與第二導電通路104b電耦合。在一些實施例中，第一導電墊105a經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，第一導電墊105a經組態以連接至一電接地。
在一些實施例中，第二導電墊105b包圍第一導電墊105a之一者。在一些實施例中，四個第二導電墊105b包圍一個第一導電墊105a。在一些實施例中，第一導電墊105a彼此間隔第一距離D1。在一些實施例中，第二導電墊105b安置成與由第二導電墊105b包圍之第一導電墊105a相距第二距離D2。在一些實施例中，第二距離D2實質上小於第一距離D1。在一些實施例中，第二距離D2係第一距離D1之約0.5至約0.75。
圖5係根據本揭露之各種實施例之一半導體結構300之一示意性剖面圖，且圖6係沿圖5中之CC'之半導體結構300之一示意性俯視剖面圖。在一些實施例中，半導體結構300包含若干基板101、若干聚合層102、若干導線103、若干導電通路104及若干導電墊105，其等具有類似於上文所描述或圖1及圖2中所展示之組態的組態。
在一些實施例中，導電通路104包含若干第一導電通路104a及若干第二導電通路104b。在一些實施例中，第一導電通路104a經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，第二導電通路104b經組態以連接至一電接地。在一些實施例中，一個第一導電通路104a由兩個以上第二導電通路104b包圍。在一些實施例中，如圖6中所展示，一個第一導電通路104a由兩個第二導電通路104b包圍。在一些實施例中，第一導電通路104a彼此間隔一第一距離D1。在一些實施例中，各第二導電通路104b安置成與由第二導電通路104b包圍之第一導電通路104a相距一第二距離D2。在一些實施例中，第二距離D2實質上小於第一距離D1。在一些實施例中，第二距離D2係第一距離D1之約0.5至約0.75。
在一些實施例中，基板101及聚合層102交替安置。在一些實施例中，各導電通路104延伸穿過基板101及聚合層102。在一些實施例中，各導電通路104依一致寬度垂直延伸。在一些實施例中，導電墊105安置於一基板101上且自基板101暴露。
圖7係根據本揭露之各種實施例之一半導體結構400之一示意性剖面圖，且圖8係沿圖7中之DD'之半導體結構400之一示意性俯視剖面圖。在一些實施例中，半導體結構400包含若干基板101、若干聚合層102、若干導線103、若干導電通路104及若干導電墊105，其等具有類似於上文所描述或圖5及圖6中所展示之組態的組態。
在一些實施例中，一些導電通路104延伸穿過所有基板101及所有聚合層102，且一些導電通路104僅延伸穿過一些基板101或一些聚合層102。在一些實施例中，經組態以連接至一信號源之第一導電通路104a延伸穿過一些基板101或一些聚合層102。在一些實施例中，經組態以連接至一電接地之第二導電通路104b延伸穿過所有基板101及所有聚合層102。在一些實施例中，一第一導電通路104a之一端嵌入一基板01或一聚合層102中。在一些實施例中，安置於一第一導電通路104a之端處之一第一導電墊105a嵌入一基板101或一聚合層102中。
在一些實施例中，第一導電墊105a及第二導電墊105b安置於相同層級處。在一些實施例中，第一導電墊105a實質上與第二導電墊105b共面。在一些實施例中，暴露第一導電墊105a及第二導電墊105b。在一些實施例中，第一導電墊105a及第二導電墊105b安置於基板101上。
在一些實施例中，第一導電墊105a及第二導電墊105b安置於不同層級處。在一些實施例中，第一導電墊105a不與第二導電墊105b共面。在一些實施例中，第一導電墊105a不被暴露且位於不同於第二導電墊105b之一層級處。在一些實施例中，第二導電墊105b不被暴露且位於不同於第一導電墊105a之一層級處。在一些實施例中，第一導電墊105a不安置於基板101上。在一些實施例中，第二導電墊105b不安置於基板101上。在一些實施例中，第一導電墊105a嵌入基板101或聚合層102中。在一些實施例中，第二導電墊105b嵌入基板101或聚合層102中。
圖9係根據本揭露之各種實施例之一半導體結構500之一示意性剖面圖，且圖10係沿圖9中之EE'之半導體結構500之一示意性俯視剖面圖。在一些實施例中，半導體結構500包含一第一基板101a、一第二基板101b、一聚合層102及若干導線103，其等具有類似於上文所描述或圖1及圖2中所展示之組態的組態。在一些實施例中，半導體500包含若干導電通路504及若干導電墊505。
在一些實施例中，導電通路504組態為堆疊通路，如圖9中所展示。在一些實施例中，導電通路504包含彼此上下堆疊之若干通路(504-1、504-2及504-3)。在一些實施例中，藉由一個以上操作來單獨形成導電通路504，如稍後將討論。在一些實施例中，導電通路504包含一第一通路504-1、一第二通路504-2及一第三通路504-3。在一些實施例中，單獨形成第一通路504-1、第二通路504-2及第三通路504-3。在一些實施例中，導電通路504之各通路(504-1、504-2及504-3)延伸穿過第一基板101a、第二基板101b或聚合層102。在一些實施例中，導電墊505安置於導電通路504之一端處。在一些實施例中，導電墊505安置於第一基板101a上或第二基板101b下。在一些實施例中，導電墊505具有類似於上文所描述或圖1及圖2中所展示之導電墊105之組態。
在本揭露中，亦揭露製造一半導體結構之一方法。在一些實施例中，由一方法600形成一半導體結構。方法600包含若干操作且描述及繪示不應被視為對操作順序之限制。圖11係製造一半導體結構之方法600之一實施例。方法600包含若干操作(601、602、603及604)。
在操作601中，提供一第一基板101a、一第二基板101b、一聚合層102及一導線103，如圖11A中所展示。在一些實施例中，聚合層102安置於第一基板101a與第二基板101b之間。在一些實施例中，藉由聚合層102來使第一基板101a與第二基板101b接合。在一些實施例中，藉由將聚合層102安置於第一基板101a與第二基板101b之間且接著將第一基板101a熱壓向第二基板101b或反之亦然來使第一基板101a與第二基板101b接合。
在一些實施例中，第一基板101a包含一第一表面101c及與第一表面101c對置之一第二表面101d。在一些實施例中，第二基板101b包含一第三表面101e及與第三表面101e對置之一第四表面101f。在一些實施例中，聚合層102安置於第一基板101a之第二表面101d與第二基板101b之第三表面101e之間。
在一些實施例中，導線103嵌入聚合層102中。在一些實施例中，導線103沿聚合層102水平延伸。在一些實施例中，藉由移除聚合層102之一些部分且接著將導電材料安置於聚合層102上來形成導線103。在一些實施例中，移除聚合層102之一些部分包含蝕刻或任何其他適合操作。在一些實施例中，藉由濺鍍、電鍍或任何其他適合操作來安置導電材料。在一些實施例中，第一基板101a、第二基板101b、聚合層102及導線103具有類似於上文所描述或圖1至圖10中所展示之組態的組態。
在操作602中，形成若干孔106，如圖11B中所展示。在一些實施例中，孔106延伸穿過第一基板101a、第二基板101b及聚合層102。在一些實施例中，孔106實質上正交於導線103。在一些實施例中，藉由移除第一基板101a之一部分、第二基板101b之一部分及聚合層102之一部分來形成孔106。在一些實施例中，藉由雷射鑽孔或任何其他適合操作來形成孔106。在一些實施例中，藉由一單一操作來形成孔106。在一些實施例中，孔106包含若干第一孔106a及若干第二孔106b。
在操作603中，將一導電材料107安置至孔106中以形成若干導電通路104，如圖11C中所展示。在一些實施例中，將導電材料107安置至第一孔106a及第二孔106b中。在一些實施例中，藉由一單一操作來一體形成導電通路104。在一些實施例中，安置導電材料107包含濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料107包含金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其等之合金。
在一些實施例中，導電通路104包含若干第一導電通路104a及若干第二導電通路104b。在一些實施例中，第一導電通路104a經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，第二導電通路104b經組態以連接至一電接地或係接地的。在一些實施例中，第二導電通路104b安置成相鄰於第一導電通路104a之一者。在一些實施例中，第一導電通路104a安置於第二導電通路104b之至少兩者之間。
在操作604中，將一導電材料安置於第一基板101a及第二基板101b上以形成導電墊105，如圖11D中所展示。在一些實施例中，將導電材料安置於第一基板101a之第一表面101c及第二基板101b之第四表面101f上。在一些實施例中，安置導電材料包含濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料包含金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其等之合金。在一些實施例中，將導電墊105安置於第一基板101a或第二基板101b上。在一些實施例中，將導電墊105安置於第一基板101a之第一表面101c或第二基板101b之第四表面101f上。在一些實施例中，導電墊105與導電通路104電耦合。在一些實施例中，導電墊105包含若干第一導電墊105a及若干第二導電墊105b。在一些實施例中，第一導電墊105a與第一導電通路104a電耦合，且第二導電墊105b與第二導電通路104b電耦合。在一些實施例中，第一導電墊105a經組態以連接至諸如一輸入/輸出端子或一節點之一信號源。在一些實施例中，第二導電墊105b經組態以連接至一電接地。
在一些實施例中，第一導電通路104a、第二導電通路104b、第一導電墊105a及第二導電墊105b具有類似於上文所描述或圖1至圖10中所展示之組態的組態。在一些實施例中，形成上文所描述或圖1至圖2中所展示之一半導體結構100。
圖11E係沿圖11D中之AA'之半導體結構100之一示意性俯視剖面圖。在一些實施例中，第一孔106a彼此間隔一第一距離D1。在一些實施例中，第一距離D1係相鄰第一孔106a之兩個中心之間的一距離。在一些實施例中，第二孔106b安置成與第一孔106a相距一第二距離D2。在一些實施例中，第二距離D2係一第一孔106a之中心與一第二孔106b之中心之間的一距離。在一些實施例中，第二距離D2實質上小於第一距離D1。在一些實施例中，第二距離D2係第一距離D1之約0.5至約0.75。
在一些實施例中，第二導電墊105b安置成相鄰於第一導電墊105a之一者。在一些實施例中，第一導電墊105a安置於第二導電墊105b之至少兩者之間。在一些實施例中，第一導電墊105a彼此間隔第一距離D1。在一些實施例中，第二導電墊105b安置成與第一導電墊105a相距第二距離D2。在一些實施例中，第二距離D2實質上小於第一距離D1。在一些實施例中，第二距離D2係第一距離D1之約0.5至約0.75。
在一些實施例中，由一方法700形成一半導體結構。方法700包含若干操作且描述及繪示不應被視為對操作順序之限制。圖12係製造一半導體結構之方法700之一實施例。方法700包含若干操作(701、702、703、704、705及706)。
在操作701中，提供一第一基板101a，如圖12A中所展示。在一些實施例中，第一基板101a包含一第一表面101c及與第一表面101c對置之一第二表面101d。在一些實施例中，第一基板101a具有類似於上文所描述或圖9至圖10中所展示之組態的組態。
在操作702中，形成若干第一孔710a，如圖12B中所展示。在一些實施例中，藉由移除第一基板101a之一些部分來形成第一孔710a。在一些實施例中，第一孔710a延伸穿過第一基板101a。在一些實施例中，藉由光微影、蝕刻或任何其他適合操作來形成第一孔710a。
在操作703中，將一導電材料安置至第一孔710a中以形成導電通路504之第一通路504-1，如圖12C中所展示。在一些實施例中，第一通路504-1延伸穿過第一基板101a。在一些實施例中，第一通路504-1係導電通路504之部分。在一些實施例中，藉由一個以上操作來單獨形成導電通路504。在一些實施例中，藉由將導電材料安置於第一基板101a上來使導電墊505形成於導電通路504之第一通路504-1之兩端處。在一些實施例中，導電墊505與第一通路504-1電耦合。在一些實施例中，將導電墊505安置於第一基板101a之第一表面101c或第二表面101d上。在一些實施例中，藉由濺鍍、電鍍或任何其他適合操作來安置導電材料。在一些實施例中，導電材料包含金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其等之合金。
在操作704中，將一聚合層102安置於第一基板101a上，如圖12D中所展示。在一些實施例中，將聚合層102安置於第一基板101a之第二表面101d上以覆蓋導電墊505。在一些實施例中，藉由旋塗、化學氣相沈積(CVD)或任何其他適合操作來安置聚合層102。
在操作705中，形成若干第二孔710b，如圖12E中所展示。在一些實施例中，移除聚合層102之一部分以形成若干第二孔710b。在一些實施例中，安置於第一基板101a之第二表面101d上之導電墊505之一部分由聚合層102之第二孔710b暴露。在一些實施例中，第二孔710b延伸穿過聚合層102。在一些實施例中，藉由光微影、蝕刻或任何其他適合操作來形成第二孔710b。
在操作706中，將一導電材料安置至第二孔710b中以形成導電通路504之第二通路504-2，如圖12F中所展示。在一些實施例中，第二通路504-2延伸穿過聚合層102。在一些實施例中，第二通路504-2係導電通路504之部分。在一些實施例中，藉由一個以上操作來單獨形成導電通路504。在一些實施例中，形成包含第一通路504-1及第二通路504-2之導電通路504。在一些實施例中，導電通路504係堆疊通路。在一些實施例中，單獨形成第一通路504-1及第二通路504-2。在一些實施例中，藉由濺鍍、電鍍或任何其他適合操作來安置導電材料。在一些實施例中，導電材料包含金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其等之合金。
在一些實施例中，將一第二基板101b安置於聚合層102上，如圖12G中所展示。在一些實施例中，第二基板101b包含一第三表面101e及與第三表面101e對置之一第四表面101f。在一些實施例中，第二基板101b具有類似於上文所描述或圖9至圖10中所展示之組態的組態。在一些實施例中，移除第二基板101b之一些部分以形成若干第三孔710c，如圖12G中所展示。在一些實施例中，依類似於操作702之一方式形成第三孔710c。
在一些實施例中，將一導電材料安置至第三孔710c中以形成導電通路504之第三通路504-3，如圖12G中所展示。在一些實施例中，依類似於操作703之一方式形成第三通路504-3。在一些實施例中，第三通路504-3延伸穿過第二基板101b。在一些實施例中，第三通路504-3係導電通路504之部分。在一些實施例中，藉由一個以上操作來單獨形成導電通路504。在一些實施例中，導電通路504包含第一通路504-1、第二通路504-2及第三通路504-3。在一些實施例中，單獨形成第一通路504-1、第二通路504-2及第三通路504-3。
在一些實施例中，藉由將導電材料安置於第二基板101b上來使導電墊505形成於導電通路504之第三通路504-3之一端處。在一些實施例中，將導電墊505安置於第二基板101b之第四表面101f上。在一些實施例中，形成包含第一通路504-1、第二通路504-2及第三通路504-3之導電通路504。在一些實施例中，導電通路504係堆疊通路。在一些實施例中，第一通路504-1、第二通路504-2及第三通路504-3彼此上下堆疊。在一些實施例中，單獨形成第一通路504-1、第二通路504-2及第三通路504-3。在一些實施例中，藉由一個以上操作來形成導電通路504。在一些實施例中，形成圖9至圖10中所展示之一半導體結構500。
圖12H係沿圖12G中之EE'之半導體結構500之一示意性俯視剖面圖。在一些實施例中，導電通路504包含第一導電通路504a及第二導電通路504b。在一些實施例中，第一導電通路504a經組態以連接至一信號源，且第二導電通路504b經組態以連接至一電接地。在一些實施例中，由第一導電通路504a之第一通路504-1填充之第一孔710a彼此間隔一第一距離D1。在一些實施例中，第一距離D1係由第一導電通路504a之第一通路504-1填充之相鄰第一孔710a之兩個中心之間的一距離。在一些實施例中，由第二導電通路504b之第一通路504-1填充之第一孔710a安置成與由第一導電通路504a之第一通路504-1填充之第一孔710a相距一第二距離D2。在一些實施例中，第二距離D2係由第二導電通路504b之第一通路504-1填充之第一孔710a之中心與由第一導電通路504a之第一通路504-1填充之第一孔710a之中心之間的一距離。在一些實施例中，第二距離D2實質上小於第一距離D1。在一些實施例中，第二距離D2係第一距離D1之約0.5至約0.75。
在本揭露中，揭露一種半導體結構。該半導體結構包含若干基板、安置於該等基板之間的一聚合層及垂直延伸穿過該等基板及該聚合層之若干導電通路。一些該等導電通路經組態以連接至諸如一輸入/輸出端子或一節點之一信號源，且一些該等導電通路經組態以連接至一電接地。經組態以連接至一信號源之該等導電通路由經組態以連接至一電接地之至少兩個導電通路包圍。因此，可最少化或防止由連接至該信號源之相鄰導電通路產生之信號雜訊。
在一些實施例中，一種半導體結構包含：一第一基板，其包含一第一表面及與該第一表面對置之一第二表面；一第二基板，其包含一第三表面及與該第三表面對置之一第四表面；一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間；一導線，其嵌入該聚合層中；一第一導電通路，其延伸穿過該第一基板、該第二基板及該聚合層；一第二導電通路，其延伸穿過該第一基板、該第二基板及該聚合層；及一第三導電通路，其延伸穿過該第一基板、該第二基板及該聚合層，其中該第二導電通路安置於該第一導電通路與該第三導電通路之間，該第二導電通路經組態以連接至一信號源，該第一導電通路及該第三導電通路經組態以連接至一電接地。
在一些實施例中，該第一導電通路、該第二導電通路及該第三導電通路實質上正交於該導線。在一些實施例中，該導線在該第一基板之該第一表面或該第二基板之該第三表面上延伸且沿該第一基板之該第一表面或該第二基板之該第三表面延伸。在一些實施例中，該半導體結構進一步包含：一第一導電墊，其安置於該第一基板之該第一表面上且與該第一導電通路耦合；一第二導電墊，其安置於該第一基板之該第一表面上且與該第二導電通路耦合；及一第三導電墊，其安置於該第一基板之該第一表面上且與該第三導電通路耦合，該第一導電墊、該第二導電墊及該第三導電墊自該第一基板暴露。在一些實施例中，該第一導電通路、該第二導電通路及該第三導電通路彼此線性對準。在一些實施例中，該第一導電墊、該第二導電墊及該第三導電墊彼此線性對準。
在一些實施例中，該半導體結構進一步包含：一第四導電墊，其安置於該第二基板之該第四表面上且與該第一導電通路耦合；一第五導電墊，其安置於該第二基板之該第四表面上且與該第二導電通路耦合；及一第六導電墊，其安置於該第二基板之該第四表面上且與該第三導電通路耦合，其中該第四導電墊、該第五導電墊及該第六導電墊自該第二基板暴露。在一些實施例中，該第四導電墊、該第五導電墊及該第六導電墊彼此線性對準。在一些實施例中，該第一導電通路之一第一寬度在該第一導電墊與該第四導電墊之間係均勻的，該第二導電通路之一第二寬度在該第二導電墊與該第五導電墊之間係均勻的，且該第三導電通路之一第三寬度在該第三導電墊與該第六導電墊之間係均勻的。在一些實施例中，該聚合層包含預浸體、樹脂或環氧樹脂。在一些實施例中，該第一基板或該第二基板包含玻璃纖維。
在一些實施例中，一種半導體結構包含：一第一基板，其包含一第一表面及與該第一表面對置之一第二表面；一第二基板，其包含一第三表面及與該第三表面對置之一第四表面；一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間；一導線，其嵌入該聚合層中；複數個第一導電通路，其等延伸穿過該第一基板、該聚合層及該第二基板，該複數個第一導電通路經組態以連接至一信號源且彼此間隔一第一距離；及複數個第二導電通路，其等延伸穿過該第一基板、該聚合層及該第二基板，該複數個第二導電通路經組態以連接至一電接地且各與該複數個第一導電通路之一者間隔小於該第一距離之一第二距離，其中藉由該複數個第二導電通路之一者使該複數個第一導電通路之各者與該複數個第一導電通路之另一者分離。
在一些實施例中，該第二距離係該第一距離之約0.5至約0.75。在一些實施例中，該複數個第一導電通路及該複數個第二導電通路實質上正交於該導線。在一些實施例中，該複數個第一導電通路及該複數個第二導電通路係電鍍通孔(PTH)。在一些實施例中，該半導體結構進一步包含：複數個第一導電墊，其等安置該第一基板之該第一表面上且分別與該複數個第一導電通路耦合；及複數個第二導電墊，其等安置於該第一基板之該第一表面上且分別與該複數個第二導電通路耦合，其中該複數個第一導電墊實質上與該複數個第二導電墊共面。
在一些實施例中，一種半導體結構包含：一第一基板，其包含一第一表面及與該第一表面對置之一第二表面；一第二基板，其包含一第三表面及與該第三表面對置之一第四表面；一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間；一導線，其嵌入該聚合層中；一第一導電通路，其包含一第一通路及一第二通路；一第二導電通路，其包含一第三通路及一第四通路；及一第三導電通路，其包含一第五通路及一第六通路，其中該第一通路安置該第二通路上，該第三通路安置於該第四通路上，該第五通路安置於該第六通路上，該第一通路、該第三通路及該第五通路分別延伸穿過該第一基板或該第二基板，該第二通路、該第四通路及該第六通路分別延伸穿過該聚合層，該第二導電通路安置於該第一導電通路與該第三導電通路之間，該第二導電通路經組態以連接至一信號源，且該第一導電通路及該第三導電通路經組態以連接至一電接地。
在一些實施例中，該第一通路與該第二通路分離，該第三通路與該第四通路分離，且該第五通路與該第六通路分離。在一些實施例中，該半導體結構進一步包含：一第一導電墊，其安置於該第一通路與該第二通路之間且嵌入該聚合層或該第二基板中；一第二導電墊，其安置於該第三通路與該第四通路之間且嵌入該聚合層或該第二基板中；一第三導電墊，其安置於該第五通路與該第六通路之間且嵌入該聚合層或該第二基板中。在一些實施例中，該第一導電墊及該第三導電墊經組態以連接至該電接地，且該第二導電墊經組態以連接至該信號源。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及更改。
100:半導體結構 101:基板 101a:第一基板 101b:第二基板 101c:第一表面 101d:第二表面 101e:第三表面 101f:第四表面 102:聚合層 103:導線 104:導電通路 104a:第一導電通路 104b:第二導電通路 105:導電墊 105a:第一導電墊 105b:第二導電墊 106:孔 106a:第一孔 106b:第二孔 107:導電材料 200:半導體結構 300:半導體結構 400:半導體結構 500:半導體結構 504-3:第三通路 504-2:第二通路 504-1:第一通路 504:導電通路 504a:第一導電通路 504b:第二導電通路 505:導電墊 600:方法 601:操作 602:操作 603:操作 604:操作 700:方法 701:操作 702:操作 703:操作 704:操作 705:操作 706:操作 710a:第一孔 710b:第二孔 710c:第三孔 D1:第一距離 D2:第二距離
自結合附圖來解讀之以下詳細描述最佳理解本揭露之態樣。應強調，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。
圖2係沿圖1中之AA'之半導體結構之一示意性俯視剖面圖。
圖3係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。
圖4係沿圖3中之BB'之半導體結構之一示意性俯視剖面圖。
圖5係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。
圖6係沿圖5中之CC'之半導體結構之一示意性俯視剖面圖。
圖7係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。
圖8係沿圖7中之DD'之半導體結構之一示意性俯視剖面圖。
圖9係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。
圖10係沿圖9中之EE'之半導體結構之一示意性俯視剖面圖。
圖11係根據本揭露之一些實施例之製造一半導體結構之一方法之一流程圖。
圖11A至圖11E係根據本揭露之一些實施例之藉由圖11之一方法來製造一半導體結構之示意圖。
圖12係根據本揭露之一些實施例之製造一半導體結構之一方法之一流程圖。
圖12A至圖12H係根據本揭露之一些實施例之藉由圖12之一方法來製造一半導體結構之示意圖。
100:半導體結構
101a:第一基板
101b:第二基板
101c:第一表面
101d:第二表面
101e:第三表面
101f:第四表面
102:聚合層
103:導線
104:導電通路
104a:第一導電通路
104b:第二導電通路
105:導電墊
105a:第一導電墊
105b:第二導電墊

Claims (20)

  1. 一種半導體結構，其包括： 一第一基板，其包含一第一表面及與該第一表面對置之一第二表面； 一第二基板，其包含一第三表面及與該第三表面對置之一第四表面； 一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間； 一導線，其嵌入該聚合層中； 一第一導電通路，其延伸穿過該第一基板、該第二基板及該聚合層； 一第二導電通路，其延伸穿過該第一基板、該第二基板及該聚合層；及 一第三導電通路，其延伸穿過該第一基板、該第二基板及該聚合層， 其中該第二導電通路安置於該第一導電通路與該第三導電通路之間，該第二導電通路經組態以連接至一信號源，該第一導電通路及該第三導電通路經組態以連接至一電接地。
  2. 如請求項1之半導體結構，其中該第一導電通路、該第二導電通路及該第三導電通路實質上正交於該導線。
  3. 如請求項1之半導體結構，其中該導線在該第一基板之該第一表面或該第二基板之該第三表面上延伸且沿該第一基板之該第一表面或該第二基板之該第三表面延伸。
  4. 如請求項1之半導體結構，其進一步包括：一第一導電墊，其安置於該第一基板之該第一表面上且與該第一導電通路耦合；一第二導電墊，其安置於該第一基板之該第一表面上且與該第二導電通路耦合；及一第三導電墊，其安置於該第一基板之該第一表面上且與該第三導電通路耦合，其中該第一導電墊、該第二導電墊及該第三導電墊自該第一基板暴露。
  5. 如請求項1之半導體結構，其中該第一導電通路、該第二導電通路及該第三導電通路彼此線性對準。
  6. 如請求項4之半導體結構，其中該第一導電墊、該第二導電墊及該第三導電墊彼此線性對準。
  7. 如請求項4之半導體結構，其進一步包括： 一第四導電墊，其安置於該第二基板之該第四表面上且與該第一導電通路耦合； 一第五導電墊，其安置於該第二基板之該第四表面上且與該第二導電通路耦合；及 一第六導電墊，其安置於該第二基板之該第四表面上且與該第三導電通路耦合， 其中該第四導電墊、該第五導電墊及該第六導電墊自該第二基板暴露。
  8. 如請求項7之半導體結構，其中該第四導電墊、該第五導電墊及該第六導電墊彼此線性對準。
  9. 如請求項7之半導體結構，其中該第一導電通路之一第一寬度在該第一導電墊與該第四導電墊之間係均勻的，該第二導電通路之一第二寬度在該第二導電墊與該第五導電墊之間係均勻的，且該第三導電通路之一第三寬度在該第三導電墊與該第六導電墊之間係均勻的。
  10. 如請求項1之半導體結構，其中該聚合層包含預浸體、樹脂或環氧樹脂。
  11. 如請求項1之半導體結構，其中該第一基板或該第二基板包含玻璃纖維。
  12. 一種半導體結構，其包括： 一第一基板，其包含一第一表面及與該第一表面對置之一第二表面； 一第二基板，其包含一第三表面及與該第三表面對置之一第四表面； 一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間； 一導線，其嵌入該聚合層中； 複數個第一導電通路，其等延伸穿過該第一基板、該聚合層及該第二基板，該複數個第一導電通路經組態以連接至一信號源且彼此間隔一第一距離；及 複數個第二導電通路，其等延伸穿過該第一基板、該聚合層及該第二基板，該複數個第二導電通路經組態以連接至一電接地且各與該複數個第一導電通路之一者間隔小於該第一距離之一第二距離，其中藉由該複數個第二導電通路之一者使該複數個第一導電通路之各者與該複數個第一導電通路之另一者分離。
  13. 如請求項12之半導體結構，其中該第二距離係該第一距離之約0.5至約0.75。
  14. 如請求項12之半導體結構，其中該複數個第一導電通路及該複數個第二導電通路實質上正交於該導線。
  15. 如請求項12之半導體結構，其中該複數個第一導電通路及該複數個第二導電通路係電鍍通孔(PTH)。
  16. 如請求項12之半導體結構，其進一步包括： 複數個第一導電墊，其等安置該第一基板之該第一表面上且分別與該複數個第一導電通路耦合；及 複數個第二導電墊，其等安置於該第一基板之該第一表面上且分別與該複數個第二導電通路耦合， 其中該複數個第一導電墊實質上與該複數個第二導電墊共面。
  17. 一種半導體結構，其包括： 一第一基板，其包含一第一表面及與該第一表面對置之一第二表面； 一第二基板，其包含一第三表面及與該第三表面對置之一第四表面； 一聚合層，其安置於該第一基板之該第二表面與該第二基板之該第三表面之間； 一導線，其嵌入該聚合層中； 一第一導電通路，其包含一第一通路及一第二通路； 一第二導電通路，其包含一第三通路及一第四通路；及 一第三導電通路，其包含一第五通路及一第六通路， 其中該第一通路安置該第二通路上，該第三通路安置於該第四通路上，該第五通路安置於該第六通路上，該第一通路、該第三通路及該第五通路分別延伸穿過該第一基板或該第二基板，該第二通路、該第四通路及該第六通路分別延伸穿過該聚合層，該第二導電通路安置於該第一導電通路與該第三導電通路之間，該第二導電通路經組態以連接至一信號源，且該第一導電通路及該第三導電通路經組態以連接至一電接地。
  18. 如請求項17之半導體結構，其中該第一通路與該第二通路分離，該第三通路與該第四通路分離，且該第五通路與該第六通路分離。
  19. 如請求項17之半導體結構，其進一步包括： 一第一導電墊，其安置於該第一通路與該第二通路之間且嵌入該聚合層或該第二基板中； 一第二導電墊，其安置於該第三通路與該第四通路之間且嵌入該聚合層或該第二基板中； 一第三導電墊，其安置於該第五通路與該第六通路之間且嵌入該聚合層或該第二基板中。
  20. 如請求項19之半導體結構，其中該第一導電墊及該第三導電墊經組態以連接至該電接地，且該第二導電墊經組態以連接至該信號源。
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