CN110957296A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明实施例涉及半导体结构及其制造方法。本发明一些实施例揭露一种半导体结构，其包含：第一衬底，其包含第一表面及与所述第一表面对置的第二表面；第二衬底，其包含第三表面及与所述第三表面对置的第四表面；聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；第一导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层；第二导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层；及第三导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层，其中所述第二导电通路安置于所述第一导电通路与所述第三导电通路之间，所述第二导电通路经配置以连接到信号源。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及一种半导体结构及其制造方法。
背景技术
半导体装置对于诸多现代应用来说是必不可少的。随着电子技术进步，半导体装置变得越来越小且使集成电路具有越来越多功能及数量。归因于半导体装置的小型化尺度，许多半导体组件组装于半导体装置上。此外，许多制造操作实施于此小半导体装置内。
然而，半导体装置的制造操作涉及此小而薄半导体装置上的诸多步骤及操作。小型化尺度的半导体装置的制造变得更复杂。制造半导体装置的复杂性增加可引起例如不佳电互连、高噪声电平、组件分层或其它问题的缺陷以导致半导体装置的高良率损失。生产呈非所要配置的半导体装置会进一步加剧材料耗损且因此增加制造成本。
因而，需要继续修改半导体装置的结构及改进半导体装置的制造操作。
发明内容
本发明的一实施例涉及一种半导体结构，其包括：第一衬底，其包含第一表面及与所述第一表面对置的第二表面；第二衬底，其包含第三表面及与所述第三表面对置的第四表面；聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；导线，其嵌入所述聚合层中；第一导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层；第二导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层；及第三导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层，其中所述第二导电通路安置于所述第一导电通路与所述第三导电通路之间，所述第二导电通路经配置以连接到信号源，所述第一导电通路及所述第三导电通路经配置以连接到电接地。
本发明的一实施例涉及一种半导体结构，其包括：第一衬底，其包含第一表面及与所述第一表面对置的第二表面；第二衬底，其包含第三表面及与所述第三表面对置的第四表面；聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；导线，其嵌入所述聚合层中；多个第一导电通路，其延伸穿过所述第一衬底、所述聚合层及所述第二衬底，所述多个第一导电通路经配置以连接到信号源且彼此间隔第一距离；及多个第二导电通路，其延伸穿过所述第一衬底、所述聚合层及所述第二衬底，所述多个第二导电通路经配置以连接到电接地且各与所述多个第一导电通路的一者间隔小于所述第一距离的第二距离，其中通过所述多个第二导电通路的一者使所述多个第一导电通路的各者与所述多个第一导电通路的另一者分离。
本发明的一实施例涉及一种半导体结构，其包括：第一衬底，其包含第一表面及与所述第一表面对置的第二表面；第二衬底，其包含第三表面及与所述第三表面对置的第四表面；聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；导线，其嵌入所述聚合层中；第一导电通路，其包含第一通路及第二通路；第二导电通路，其包含第三通路及第四通路；及第三导电通路，其包含第五通路及第六通路，其中所述第一通路安置于所述第二通路上，所述第三通路安置于所述第四通路上，所述第五通路安置于所述第六通路上，所述第一通路、所述第三通路及所述第五通路分别延伸穿过所述第一衬底或所述第二衬底，所述第二通路、所述第四通路及所述第六通路分别延伸穿过所述聚合层，所述第二导电通路安置于所述第一导电通路与所述第三导电通路之间，所述第二导电通路经配置以连接到信号源，且所述第一导电通路及所述第三导电通路经配置以连接到电接地。
附图说明
从结合附图来解读的以下详细描述最优选理解本揭露的方面。应强调，根据行业标准做法，各种装置未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种装置的尺寸。
图1是根据本揭露的一些实施例的半导体结构的示意性剖面图。
图2是沿图1中的AA'的半导体结构的示意性俯视剖面图。
图3是根据本揭露的一些实施例的半导体结构的示意性剖面图。
图4是沿图3中的BB'的半导体结构的示意性俯视剖面图。
图5是根据本揭露的一些实施例的半导体结构的示意性剖面图。
图6是沿图5中的CC'的半导体结构的示意性俯视剖面图。
图7是根据本揭露的一些实施例的半导体结构的示意性剖面图。
图8是沿图7中的DD'的半导体结构的示意性俯视剖面图。
图9是根据本揭露的一些实施例的半导体结构的示意性剖面图。
图10是沿图9中的EE'的半导体结构的示意性俯视剖面图。
图11是根据本揭露的一些实施例的制造半导体结构的方法的流程图。
图11A到11E是根据本揭露的一些实施例的通过图11的方法来制造半导体结构的示意图。
图12是根据本揭露的一些实施例的制造半导体结构的方法的流程图。
图12A到12H是根据本揭露的一些实施例的通过图12的方法来制造半导体结构的示意图。
具体实施方式
以下揭露提供用于实施所提供的主题的不同特征的许多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露。当然，此些仅为实例且不意在限制。例如，在以下描述中，“使第一装置形成于第二装置上方或第二装置上”可包含其中形成直接接触的所述第一装置及所述第二装置的实施例，且还可包含其中额外装置可形成于所述第一装置与所述第二装置之间使得所述第一装置及所述第二装置可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语在本文中可用于描述元件或装置与另一(些)元件或装置的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向之外，还打算涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转90度或依其它定向)且还可因此解译本文所使用的空间相对描述词。
通过若干操作来制造半导体结构。在制造期间，形成穿过若干衬底层的互连结构。互连结构连接安置于衬底上或衬底中的电组件。然而，半导体结构的尺寸较小。因而，互连结构彼此接近，且信号噪声由相邻互连结构产生。噪声干扰跨衬底的电组件之间的信号传输。因此，半导体结构的性能受到不利影响。
在本揭露中，揭露一种半导体结构。所述半导体结构包含若干衬底、安置于所述衬底之间的聚合层及垂直延伸穿过所述衬底及所述聚合层的若干导电通路。此外，揭露一种制造所述半导体结构的方法。所述方法包含：提供若干衬底及安置于所述衬底之间的聚合层；形成延伸穿过所述衬底及所述聚合层的若干孔；及安置导电材料以填充所述孔而形成若干导电通路。
一些导电通路经配置以连接到例如输入/输出端子或节点的信号源，且一些导电通路经配置以连接到电接地。经配置以连接到信号源的导电通路由经配置以连接到电接地的至少两个导电通路包围。由于经配置以连接到信号源的各导电通路由经配置以连接到电接地的若干导电通路包围，所以可最少化或防止由连接到信号源的相邻导电通路产生的信号噪声。可减少影响半导体结构中的信号传输的信号噪声。
图1是根据本揭露的各种实施例的半导体结构100的示意性剖面图，且图2是沿图1中的AA'的半导体结构100的示意性俯视剖面图。在一些实施例中，半导体结构100包含第一衬底101a、第二衬底101b、聚合层102、若干导线103、若干导电通路104及若干导电垫105。在一些实施例中，半导体结构100是半导体封装的一部分。在一些实施例中，半导体结构100是印刷电路板(PCB)。
在一些实施例中，第一衬底101a是核心衬底。在一些实施例中，第一衬底101a包含有机材料。在一些实施例中，第一衬底101a包含陶瓷。在一些实施例中，第一衬底101a包含玻璃纤维。在一些实施例中，第一衬底101a是非导电的。在一些实施例中，第一衬底101a包含第一表面101c及与第一表面101c对置的第二表面101d。在一些实施例中，第一表面101c暴露于周围环境。
在一些实施例中，第二衬底101b是核心衬底。在一些实施例中，第二衬底101b包含有机材料。在一些实施例中，第二衬底101b包含陶瓷。在一些实施例中，第二衬底101b包含玻璃纤维。在一些实施例中，第二衬底101b是非导电的。在一些实施例中，第二衬底101b具有类似于第一衬底101a的配置。在一些实施例中，第二衬底101b包含第三表面101e及与第三表面101e对置的第四表面101f。在一些实施例中，第二衬底101b的第三表面101e面向第一衬底101a的第二表面101d。
在一些实施例中，聚合层102安置于第一衬底101a与第二衬底101b之间。在一些实施例中，聚合层102安置于第一衬底101a的第二表面101d与第二衬底101b的第三表面101e之间。在一些实施例中，聚合层102与第一衬底101a的第二表面101d及第二衬底101b的第三表面101e接触。在一些实施例中，聚合层102包含树脂、环氧树脂或预浸体。在一些实施例中，聚合层102包含介电材料。
在一些实施例中，导线103嵌入聚合层102中。在一些实施例中，导线103由聚合层102包围。在一些实施例中，导线103在聚合层102内延伸。在一些实施例中，导线103沿聚合层102水平延伸。在一些实施例中，导线103在第一衬底101a的第一表面101c或第二衬底101b的第三表面101e上延伸且沿第一衬底101a的第一表面101c或第二衬底101b的第三表面101e延伸。在一些实施例中，导线103平行于第一表面101c、第二表面101d、第三表面101e及第四表面101f。
在一些实施例中，导线103经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，导线103经配置以连接到电接地。在一些实施例中，导线103包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。
在一些实施例中，导电通路104延伸穿过第一衬底101a、第二衬底101b及聚合层102。在一些实施例中，导电通路104与导线103电耦合。在一些实施例中，导电通路104经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，导电通路104经配置以连接到电接地。在一些实施例中，导电通路104在第一衬底101a、第二衬底101b及聚合层102内垂直延伸。在一些实施例中，导电通路104大体上正交于导线103。在一些实施例中，导线103安置于导电通路104的两者之间。在一些实施例中，导电通路104大体上正交于第一表面101c、第二表面101d、第三表面101e及第四表面101f。在一些实施例中，导电通路104包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。在一些实施例中，导电通路104形成于填充有导电材料的孔中。在一些实施例中，导电通路104配置为电镀通孔(PTH)。在一些实施例中，通过单一操作来一体形成导电通路104，如稍后将讨论。
在一些实施例中，各导电通路104依一致宽度垂直延伸穿过第一衬底101a、第二衬底101b及聚合层102。在一些实施例中，如图2中所展示，导电通路104布置成矩形阵列。在一些实施例中，导电通路104彼此线性对准。
在一些实施例中，导电通路104包含若干第一导电通路104a及若干第二导电通路104b。在一些实施例中，第一导电通路104a经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，第二导电通路104b经配置以连接到电接地或是接地的。在一些实施例中，导线103安置于第一导电通路104a与第二导电通路104b之间。在一些实施例中，第二导电通路104b安置成相邻于第一导电通路104a的一者。在一些实施例中，第一导电通路104a安置于第二导电通路104b的至少两者之间。例如，如图2中所展示，第一导电通路104a的一者安置于第二导电通路104b的两者之间。
在一些实施例中，第一导电通路104a彼此间隔第一距离D1。在一些实施例中，第一距离D1是相邻第一导电通路104a的两个中心之间的距离。在一些实施例中，第一导电通路104a彼此间隔一致节距。在一些实施例中，第二导电通路104b安置成与第一导电通路104a相距第二距离D2。在一些实施例中，第二距离D2是第一导电通路104a的中心与第二导电通路104b的中心之间的距离。在一些实施例中，第二距离D2大体上小于第一距离D1。在一些实施例中，第二距离D2是第一距离D1的约0.5到约0.75。
在一些实施例中，导电垫105安置于第一衬底101a或第二衬底101b上。在一些实施例中，导电垫105安置于第一衬底101a的第一表面101c或第二衬底101b的第四表面101f上。在一些实施例中，导电垫105平行于第一衬底101a的第一表面101c或第二衬底101b的第四表面101f延伸。在一些实施例中，导电垫105从第一衬底101a及第二衬底101b暴露。
在一些实施例中，导电垫105与导电通路104电耦合。在一些实施例中，导电垫105与导电通路104接触。在一些实施例中，导电垫105布置成矩形阵列。在一些实施例中，导电垫105彼此线性对准。在一些实施例中，导电垫105包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。
在一些实施例中，导电垫105包含若干第一导电垫105a及若干第二导电垫105b。在一些实施例中，第一导电垫105a与第一导电通路104a电耦合，且第二导电垫105b与第二导电通路104b电耦合。在一些实施例中，第一导电垫105a经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，第二导电垫105b经配置以连接到电接地。
在一些实施例中，第二导电垫105b安置成相邻于第一导电垫105a。在一些实施例中，第一导电垫105a安置于第二导电垫105b的至少两者之间。在一些实施例中，两个第一导电垫105a分别安置于第一导电通路104a的两端处。在一些实施例中，第二导电垫105b分别安置于第二导电通路104b的两端处。在一些实施例中，第一导电垫105a之间的第一导电通路104a呈一致宽度。在一些实施例中，第二导电垫105b之间的第二导电通路104b呈一致宽度。
在一些实施例中，第一导电垫105a彼此间隔第一距离D1。在一些实施例中，第一导电垫105a彼此间隔一致节距。在一些实施例中，第二导电垫105b安置成与第一导电垫105a相距第二距离D2。在一些实施例中，第二距离D2大体上小于第一距离D1。在一些实施例中，第二距离D2是第一距离D1的约0.5到约0.75。
图3是根据本揭露的各种实施例的半导体结构200的示意性剖面图，且图4是沿图3中的BB'的半导体结构200的示意性俯视剖面图。在一些实施例中，半导体结构200包含第一衬底101a、第二衬底101b、聚合层102、若干导线103、若干导电通路104及若干导电垫105，其具有类似于上文所描述或图1及2中所展示的配置的配置。
在一些实施例中，导电通路104包含若干第一导电通路104a及若干第二导电通路104b。在一些实施例中，第一导电通路104a经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，第二导电通路104b经配置以连接到电接地。在一些实施例中，一个第一导电通路104a由两个以上第二导电通路104b包围。在一些实施例中，如图4中所展示，一个第一导电通路104a由四个第二导电通路104b包围。
在一些实施例中，第一导电通路104a彼此间隔第一距离D1。在一些实施例中，各第二导电通路104b安置成与由第二导电通路104b包围的第一导电通路104a相距第二距离D2。在一些实施例中，第二距离D2大体上小于第一距离D1。在一些实施例中，第二距离D2是第一距离D1的约0.5到约0.75。
在一些实施例中，导电垫105包含若干第一导电垫105a及若干第二导电垫105b。在一些实施例中，第一导电垫105a与第一导电通路104a电耦合，且第二导电垫105b与第二导电通路104b电耦合。在一些实施例中，第一导电垫105a经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，第一导电垫105a经配置以连接到电接地。
在一些实施例中，第二导电垫105b包围第一导电垫105a的一者。在一些实施例中，四个第二导电垫105b包围一个第一导电垫105a。在一些实施例中，第一导电垫105a彼此间隔第一距离D1。在一些实施例中，第二导电垫105b安置成与由第二导电垫105b包围的第一导电垫105a相距第二距离D2。在一些实施例中，第二距离D2大体上小于第一距离D1。在一些实施例中，第二距离D2是第一距离D1的约0.5到约0.75。
图5是根据本揭露的各种实施例的半导体结构300的示意性剖面图，且图6是沿图5中的CC'的半导体结构300的示意性俯视剖面图。在一些实施例中，半导体结构300包含若干衬底101、若干聚合层102、若干导线103、若干导电通路104及若干导电垫105，其具有类似于上文所描述或图1及2中所展示的配置的配置。
在一些实施例中，导电通路104包含若干第一导电通路104a及若干第二导电通路104b。在一些实施例中，第一导电通路104a经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，第二导电通路104b经配置以连接到电接地。在一些实施例中，一个第一导电通路104a由两个以上第二导电通路104b包围。在一些实施例中，如图6中所展示，一个第一导电通路104a由两个第二导电通路104b包围。在一些实施例中，第一导电通路104a彼此间隔第一距离D1。在一些实施例中，各第二导电通路104b安置成与由第二导电通路104b包围的第一导电通路104a相距第二距离D2。在一些实施例中，第二距离D2大体上小于第一距离D1。在一些实施例中，第二距离D2是第一距离D1的约0.5到约0.75。
在一些实施例中，衬底101及聚合层102交替安置。在一些实施例中，各导电通路104延伸穿过衬底101及聚合层102。在一些实施例中，各导电通路104依一致宽度垂直延伸。在一些实施例中，导电垫105安置于衬底101上且从衬底101暴露。
图7是根据本揭露的各种实施例的半导体结构400的示意性剖面图，且图8是沿图7中的DD'的半导体结构400的示意性俯视剖面图。在一些实施例中，半导体结构400包含若干衬底101、若干聚合层102、若干导线103、若干导电通路104及若干导电垫105，其具有类似于上文所描述或图5及6中所展示的配置的配置。
在一些实施例中，一些导电通路104延伸穿过所有衬底101及所有聚合层102，且一些导电通路104仅延伸穿过一些衬底101或一些聚合层102。在一些实施例中，经配置以连接到信号源的第一导电通路104a延伸穿过一些衬底101或一些聚合层102。在一些实施例中，经配置以连接到电接地的第二导电通路104b延伸穿过所有衬底101及所有聚合层102。在一些实施例中，第一导电通路104a的一端嵌入衬底01或聚合层102中。在一些实施例中，安置于第一导电通路104a的端处的第一导电垫105a嵌入衬底101或聚合层102中。
在一些实施例中，第一导电垫105a及第二导电垫105b安置于相同层级处。在一些实施例中，第一导电垫105a大体上与第二导电垫105b共面。在一些实施例中，暴露第一导电垫105a及第二导电垫105b。在一些实施例中，第一导电垫105a及第二导电垫105b安置于衬底101上。
在一些实施例中，第一导电垫105a及第二导电垫105b安置于不同层级处。在一些实施例中，第一导电垫105a不与第二导电垫105b共面。在一些实施例中，第一导电垫105a不被暴露且位于不同于第二导电垫105b的层级处。在一些实施例中，第二导电垫105b不被暴露且位于不同于第一导电垫105a的层级处。在一些实施例中，第一导电垫105a不安置于衬底101上。在一些实施例中，第二导电垫105b不安置于衬底101上。在一些实施例中，第一导电垫105a嵌入衬底101或聚合层102中。在一些实施例中，第二导电垫105b嵌入衬底101或聚合层102中。
图9是根据本揭露的各种实施例的半导体结构500的示意性剖面图，且图10是沿图9中的EE'的半导体结构500的示意性俯视剖面图。在一些实施例中，半导体结构500包含第一衬底101a、第二衬底101b、聚合层102及若干导线103，其具有类似于上文所描述或图1及2中所展示的配置的配置。在一些实施例中，半导体500包含若干导电通路504及若干导电垫505。
在一些实施例中，导电通路504配置为堆叠通路，如图9中所展示。在一些实施例中，导电通路504包含彼此上下堆叠的若干通路(504-1、504-2及504-3)。在一些实施例中，通过多于一个操作来单独形成导电通路504，如稍后将讨论。在一些实施例中，导电通路504包含第一通路504-1、第二通路504-2及第三通路504-3。在一些实施例中，单独形成第一通路504-1、第二通路504-2及第三通路504-3。在一些实施例中，导电通路504的各通路(504-1、504-2及504-3)延伸穿过第一衬底101a、第二衬底101b或聚合层102。在一些实施例中，导电垫505安置于导电通路504的一端处。在一些实施例中，导电垫505安置于第一衬底101a上或第二衬底101b下。在一些实施例中，导电垫505具有类似于上文所描述或图1及2中所展示的导电垫105的配置。
在本揭露中，还揭露一种制造半导体结构的方法。在一些实施例中，由方法600形成半导体结构。方法600包含若干操作且描述及绘示不应被视为对操作顺序的限制。图11是制造半导体结构的方法600的实施例。方法600包含若干操作(601、602、603及604)。
在操作601中，提供第一衬底101a、第二衬底101b、聚合层102及导线103，如图11A中所展示。在一些实施例中，聚合层102安置于第一衬底101a与第二衬底101b之间。在一些实施例中，通过聚合层102来使第一衬底101a与第二衬底101b接合。在一些实施例中，通过将聚合层102安置于第一衬底101a与第二衬底101b之间且接着将第一衬底101a热压向第二衬底101b或反之亦然来使第一衬底101a与第二衬底101b接合。
在一些实施例中，第一衬底101a包含第一表面101c及与第一表面101c对置的第二表面101d。在一些实施例中，第二衬底101b包含第三表面101e及与第三表面101e对置的第四表面101f。在一些实施例中，聚合层102安置于第一衬底101a的第二表面101d与第二衬底101b的第三表面101e之间。
在一些实施例中，导线103嵌入聚合层102中。在一些实施例中，导线103沿聚合层102水平延伸。在一些实施例中，通过去除聚合层102的一些部分且接着将导电材料安置于聚合层102上来形成导线103。在一些实施例中，去除聚合层102的一些部分包含蚀刻或任何其它适合操作。在一些实施例中，通过溅镀、电镀或任何其它适合操作来安置导电材料。在一些实施例中，第一衬底101a、第二衬底101b、聚合层102及导线103具有类似于上文所描述或图1到10中所展示的配置的配置。
在操作602中，形成若干孔106，如图11B中所展示。在一些实施例中，孔106延伸穿过第一衬底101a、第二衬底101b及聚合层102。在一些实施例中，孔106大体上正交于导线103。在一些实施例中，通过去除第一衬底101a的一部分、第二衬底101b的一部分及聚合层102的一部分来形成孔106。在一些实施例中，通过激光钻孔或任何其它适合操作来形成孔106。在一些实施例中，通过单一操作来形成孔106。在一些实施例中，孔106包含若干第一孔106a及若干第二孔106b。
在操作603中，将导电材料107安置到孔106中以形成若干导电通路104，如图11C中所展示。在一些实施例中，将导电材料107安置到第一孔106a及第二孔106b中。在一些实施例中，通过单一操作来一体形成导电通路104。在一些实施例中，安置导电材料107包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料107包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。
在一些实施例中，导电通路104包含若干第一导电通路104a及若干第二导电通路104b。在一些实施例中，第一导电通路104a经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，第二导电通路104b经配置以连接到电接地或是接地的。在一些实施例中，第二导电通路104b安置成相邻于第一导电通路104a的一者。在一些实施例中，第一导电通路104a安置于第二导电通路104b的至少两者之间。
在操作604中，将导电材料安置于第一衬底101a及第二衬底101b上以形成导电垫105，如图11D中所展示。在一些实施例中，将导电材料安置于第一衬底101a的第一表面101c及第二衬底101b的第四表面101f上。在一些实施例中，安置导电材料包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。在一些实施例中，将导电垫105安置于第一衬底101a或第二衬底101b上。在一些实施例中，将导电垫105安置于第一衬底101a的第一表面101c或第二衬底101b的第四表面101f上。在一些实施例中，导电垫105与导电通路104电耦合。在一些实施例中，导电垫105包含若干第一导电垫105a及若干第二导电垫105b。在一些实施例中，第一导电垫105a与第一导电通路104a电耦合，且第二导电垫105b与第二导电通路104b电耦合。在一些实施例中，第一导电垫105a经配置以连接到例如输入/输出端子或节点的信号源。在一些实施例中，第二导电垫105b经配置以连接到电接地。
在一些实施例中，第一导电通路104a、第二导电通路104b、第一导电垫105a及第二导电垫105b具有类似于上文所描述或图1到10中所展示的配置的配置。在一些实施例中，形成上文所描述或图1到2中所展示的半导体结构100。
图11E是沿图11D中的AA'的半导体结构100的示意性俯视剖面图。在一些实施例中，第一孔106a彼此间隔第一距离D1。在一些实施例中，第一距离D1是相邻第一孔106a的两个中心之间的距离。在一些实施例中，第二孔106b安置成与第一孔106a相距第二距离D2。在一些实施例中，第二距离D2是第一孔106a的中心与第二孔106b的中心之间的距离。在一些实施例中，第二距离D2大体上小于第一距离D1。在一些实施例中，第二距离D2是第一距离D1的约0.5到约0.75。
在一些实施例中，第二导电垫105b安置成相邻于第一导电垫105a的一者。在一些实施例中，第一导电垫105a安置于第二导电垫105b的至少两者之间。在一些实施例中，第一导电垫105a彼此间隔第一距离D1。在一些实施例中，第二导电垫105b安置成与第一导电垫105a相距第二距离D2。在一些实施例中，第二距离D2大体上小于第一距离D1。在一些实施例中，第二距离D2是第一距离D1的约0.5到约0.75。
在一些实施例中，由方法700形成半导体结构。方法700包含若干操作且描述及绘示不应被视为对操作顺序的限制。图12是制造半导体结构的方法700的实施例。方法700包含若干操作(701、702、703、704、705及706)。
在操作701中，提供第一衬底101a，如图12A中所展示。在一些实施例中，第一衬底101a包含第一表面101c及与第一表面101c对置的第二表面101d。在一些实施例中，第一衬底101a具有类似于上文所描述或图9到10中所展示的配置的配置。
在操作702中，形成若干第一孔710a，如图12B中所展示。在一些实施例中，通过去除第一衬底101a的一些部分来形成第一孔710a。在一些实施例中，第一孔710a延伸穿过第一衬底101a。在一些实施例中，通过光刻、蚀刻或任何其它适合操作来形成第一孔710a。
在操作703中，将导电材料安置到第一孔710a中以形成导电通路504的第一通路504-1，如图12C中所展示。在一些实施例中，第一通路504-1延伸穿过第一衬底101a。在一些实施例中，第一通路504-1是导电通路504的部分。在一些实施例中，通过多于一个操作来单独形成导电通路504。在一些实施例中，通过将导电材料安置于第一衬底101a上来使导电垫505形成于导电通路504的第一通路504-1的两端处。在一些实施例中，导电垫505与第一通路504-1电耦合。在一些实施例中，将导电垫505安置于第一衬底101a的第一表面101c或第二表面101d上。在一些实施例中，通过溅镀、电镀或任何其它适合操作来安置导电材料。在一些实施例中，导电材料包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。
在操作704中，将聚合层102安置于第一衬底101a上，如图12D中所展示。在一些实施例中，将聚合层102安置于第一衬底101a的第二表面101d上以覆盖导电垫505。在一些实施例中，通过旋涂、化学气相沉积(CVD)或任何其它适合操作来安置聚合层102。
在操作705中，形成若干第二孔710b，如图12E中所展示。在一些实施例中，去除聚合层102的一部分以形成若干第二孔710b。在一些实施例中，安置于第一衬底101a的第二表面101d上的导电垫505的一部分由聚合层102的第二孔710b暴露。在一些实施例中，第二孔710b延伸穿过聚合层102。在一些实施例中，通过光刻、蚀刻或任何其它适合操作来形成第二孔710b。
在操作706中，将导电材料安置到第二孔710b中以形成导电通路504的第二通路504-2，如图12F中所展示。在一些实施例中，第二通路504-2延伸穿过聚合层102。在一些实施例中，第二通路504-2是导电通路504的部分。在一些实施例中，通过多于一个操作来单独形成导电通路504。在一些实施例中，形成包含第一通路504-1及第二通路504-2的导电通路504。在一些实施例中，导电通路504是堆叠通路。在一些实施例中，单独形成第一通路504-1及第二通路504-2。在一些实施例中，通过溅镀、电镀或任何其它适合操作来安置导电材料。在一些实施例中，导电材料包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。
在一些实施例中，将第二衬底101b安置于聚合层102上，如图12G中所展示。在一些实施例中，第二衬底101b包含第三表面101e及与第三表面101e对置的第四表面101f。在一些实施例中，第二衬底101b具有类似于上文所描述或图9到10中所展示的配置的配置。在一些实施例中，去除第二衬底101b的一些部分以形成若干第三孔710c，如图12G中所展示。在一些实施例中，依类似于操作702的方式形成第三孔710c。
在一些实施例中，将导电材料安置到第三孔710c中以形成导电通路504的第三通路504-3，如图12G中所展示。在一些实施例中，依类似于操作703的方式形成第三通路504-3。在一些实施例中，第三通路504-3延伸穿过第二衬底101b。在一些实施例中，第三通路504-3是导电通路504的部分。在一些实施例中，通过多于一个操作来单独形成导电通路504。在一些实施例中，导电通路504包含第一通路504-1、第二通路504-2及第三通路504-3。在一些实施例中，单独形成第一通路504-1、第二通路504-2及第三通路504-3。
在一些实施例中，通过将导电材料安置于第二衬底101b上来使导电垫505形成于导电通路504的第三通路504-3的一端处。在一些实施例中，将导电垫505安置于第二衬底101b的第四表面101f上。在一些实施例中，形成包含第一通路504-1、第二通路504-2及第三通路504-3的导电通路504。在一些实施例中，导电通路504是堆叠通路。在一些实施例中，第一通路504-1、第二通路504-2及第三通路504-3彼此上下堆叠。在一些实施例中，单独形成第一通路504-1、第二通路504-2及第三通路504-3。在一些实施例中，通过多于一个操作来形成导电通路504。在一些实施例中，形成图9到10中所展示的半导体结构500。
图12H是沿图12G中的EE'的半导体结构500的示意性俯视剖面图。在一些实施例中，导电通路504包含第一导电通路504a及第二导电通路504b。在一些实施例中，第一导电通路504a经配置以连接到信号源，且第二导电通路504b经配置以连接到电接地。在一些实施例中，由第一导电通路504a的第一通路504-1填充的第一孔710a彼此间隔第一距离D1。在一些实施例中，第一距离D1是由第一导电通路504a的第一通路504-1填充的相邻第一孔710a的两个中心之间的距离。在一些实施例中，由第二导电通路504b的第一通路504-1填充的第一孔710a安置成与由第一导电通路504a的第一通路504-1填充的第一孔710a相距第二距离D2。在一些实施例中，第二距离D2是由第二导电通路504b的第一通路504-1填充的第一孔710a的中心与由第一导电通路504a的第一通路504-1填充的第一孔710a的中心之间的距离。在一些实施例中，第二距离D2大体上小于第一距离D1。在一些实施例中，第二距离D2是第一距离D1的约0.5到约0.75。
在本揭露中，揭露一种半导体结构。所述半导体结构包含若干衬底、安置于所述衬底之间的聚合层及垂直延伸穿过所述衬底及所述聚合层的若干导电通路。一些所述导电通路经配置以连接到例如输入/输出端子或节点的信号源，且一些所述导电通路经配置以连接到电接地。经配置以连接到信号源的所述导电通路由经配置以连接到电接地的至少两个导电通路包围。因此，可最少化或防止由连接到所述信号源的相邻导电通路产生的信号噪声。
在一些实施例中，一种半导体结构包含：第一衬底，其包含第一表面及与所述第一表面对置的第二表面；第二衬底，其包含第三表面及与所述第三表面对置的第四表面；聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；导线，其嵌入所述聚合层中；第一导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层；第二导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层；及第三导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层，其中所述第二导电通路安置于所述第一导电通路与所述第三导电通路之间，所述第二导电通路经配置以连接到信号源，所述第一导电通路及所述第三导电通路经配置以连接到电接地。
在一些实施例中，所述第一导电通路、所述第二导电通路及所述第三导电通路大体上正交于所述导线。在一些实施例中，所述导线在所述第一衬底的所述第一表面或所述第二衬底的所述第三表面上延伸且沿所述第一衬底的所述第一表面或所述第二衬底的所述第三表面延伸。在一些实施例中，所述半导体结构进一步包含：第一导电垫，其安置于所述第一衬底的所述第一表面上且与所述第一导电通路耦合；第二导电垫，其安置于所述第一衬底的所述第一表面上且与所述第二导电通路耦合；及第三导电垫，其安置于所述第一衬底的所述第一表面上且与所述第三导电通路耦合，所述第一导电垫、所述第二导电垫及所述第三导电垫从所述第一衬底暴露。在一些实施例中，所述第一导电通路、所述第二导电通路及所述第三导电通路彼此线性对准。在一些实施例中，所述第一导电垫、所述第二导电垫及所述第三导电垫彼此线性对准。
在一些实施例中，所述半导体结构进一步包含：第四导电垫，其安置于所述第二衬底的所述第四表面上且与所述第一导电通路耦合；第五导电垫，其安置于所述第二衬底的所述第四表面上且与所述第二导电通路耦合；及第六导电垫，其安置于所述第二衬底的所述第四表面上且与所述第三导电通路耦合，其中所述第四导电垫、所述第五导电垫及所述第六导电垫从所述第二衬底暴露。在一些实施例中，所述第四导电垫、所述第五导电垫及所述第六导电垫彼此线性对准。在一些实施例中，所述第一导电通路的第一宽度在所述第一导电垫与所述第四导电垫之间是均匀的，所述第二导电通路的第二宽度在所述第二导电垫与所述第五导电垫之间是均匀的，且所述第三导电通路的第三宽度在所述第三导电垫与所述第六导电垫之间是均匀的。在一些实施例中，所述聚合层包含预浸体、树脂或环氧树脂。在一些实施例中，所述第一衬底或所述第二衬底包含玻璃纤维。
在一些实施例中，一种半导体结构包含：第一衬底，其包含第一表面及与所述第一表面对置的第二表面；第二衬底，其包含第三表面及与所述第三表面对置的第四表面；聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；导线，其嵌入所述聚合层中；多个第一导电通路，其延伸穿过所述第一衬底、所述聚合层及所述第二衬底，所述多个第一导电通路经配置以连接到信号源且彼此间隔第一距离；及多个第二导电通路，其延伸穿过所述第一衬底、所述聚合层及所述第二衬底，所述多个第二导电通路经配置以连接到电接地且各与所述多个第一导电通路的一者间隔小于所述第一距离的第二距离，其中通过所述多个第二导电通路的一者使所述多个第一导电通路的各者与所述多个第一导电通路的另一者分离。
在一些实施例中，所述第二距离是所述第一距离的约0.5到约0.75。在一些实施例中，所述多个第一导电通路及所述多个第二导电通路大体上正交于所述导线。在一些实施例中，所述多个第一导电通路及所述多个第二导电通路是电镀通孔(PTH)。在一些实施例中，所述半导体结构进一步包含：多个第一导电垫，其安置所述第一衬底的所述第一表面上且分别与所述多个第一导电通路耦合；及多个第二导电垫，其安置于所述第一衬底的所述第一表面上且分别与所述多个第二导电通路耦合，其中所述多个第一导电垫大体上与所述多个第二导电垫共面。
在一些实施例中，一种半导体结构包含：第一衬底，其包含第一表面及与所述第一表面对置的第二表面；第二衬底，其包含第三表面及与所述第三表面对置的第四表面；聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；导线，其嵌入所述聚合层中；第一导电通路，其包含第一通路及第二通路；第二导电通路，其包含第三通路及第四通路；及第三导电通路，其包含第五通路及第六通路，其中所述第一通路安置所述第二通路上，所述第三通路安置于所述第四通路上，所述第五通路安置于所述第六通路上，所述第一通路、所述第三通路及所述第五通路分别延伸穿过所述第一衬底或所述第二衬底，所述第二通路、所述第四通路及所述第六通路分别延伸穿过所述聚合层，所述第二导电通路安置于所述第一导电通路与所述第三导电通路之间，所述第二导电通路经配置以连接到信号源，且所述第一导电通路及所述第三导电通路经配置以连接到电接地。
在一些实施例中，所述第一通路与所述第二通路分离，所述第三通路与所述第四通路分离，且所述第五通路与所述第六通路分离。在一些实施例中，所述半导体结构进一步包含：第一导电垫，其安置于所述第一通路与所述第二通路之间且嵌入所述聚合层或所述第二衬底中；第二导电垫，其安置于所述第三通路与所述第四通路之间且嵌入所述聚合层或所述第二衬底中；第三导电垫，其安置于所述第五通路与所述第六通路之间且嵌入所述聚合层或所述第二衬底中。在一些实施例中，所述第一导电垫及所述第三导电垫经配置以连接到所述电接地，且所述第二导电垫经配置以连接到所述信号源。
上文已概述若干实施例的特征，使得所述领域的技术人员可优选理解本揭露的方面。所述领域的技术人员应了解，其可容易地使用本揭露作为设计或修改用于实施相同目的及/或达成本文所引入的实施例的相同优点的其它程序及结构的基础。所述领域的技术人员还应认识到，此些等效构造不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、取代及更改。
符号说明
100 半导体结构
101 衬底
101a 第一衬底
101b 第二衬底
101c 第一表面
101d 第二表面
101e 第三表面
101f 第四表面
102 聚合层
103 导线
104 导电通路
104a 第一导电通路
104b 第二导电通路
105 导电垫
105a 第一导电垫
105b 第二导电垫
106 孔
106a 第一孔
106b 第二孔
107 导电材料
200 半导体结构
300 半导体结构
400 半导体结构
500 半导体结构
504-3 第三通路
504-2 第二通路
504-1 第一通路
504 导电通路
504a 第一导电通路
504b 第二导电通路
505 导电垫
600 方法
601 操作
602 操作
603 操作
604 操作
700 方法
701 操作
702 操作
703 操作
704 操作
705 操作
706 操作
710a 第一孔
710b 第二孔
710c 第三孔
D1 第一距离
D2 第二距离

Claims (10)

1.一种半导体结构，其包括：
第一衬底，其包含第一表面及与所述第一表面对置的第二表面；
第二衬底，其包含第三表面及与所述第三表面对置的第四表面；
聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；
导线，其嵌入所述聚合层中；
第一导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层；
第二导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层；及
第三导电通路，其延伸穿过所述第一衬底、所述第二衬底及所述聚合层，
其中所述第二导电通路安置于所述第一导电通路与所述第三导电通路之间，所述第二导电通路经配置以连接到信号源，所述第一导电通路及所述第三导电通路经配置以连接到电接地。
2.根据权利要求1所述的半导体结构，其中所述第一导电通路、所述第二导电通路及所述第三导电通路大体上正交于所述导线。
3.根据权利要求1所述的半导体结构，其进一步包括：第一导电垫，其安置于所述第一衬底的所述第一表面上且与所述第一导电通路耦合；第二导电垫，其安置于所述第一衬底的所述第一表面上且与所述第二导电通路耦合；及第三导电垫，其安置于所述第一衬底的所述第一表面上且与所述第三导电通路耦合，其中所述第一导电垫、所述第二导电垫及所述第三导电垫从所述第一衬底暴露。
4.根据权利要求3所述的半导体结构，其进一步包括：
第四导电垫，其安置于所述第二衬底的所述第四表面上且与所述第一导电通路耦合；
第五导电垫，其安置于所述第二衬底的所述第四表面上且与所述第二导电通路耦合；及
第六导电垫，其安置于所述第二衬底的所述第四表面上且与所述第三导电通路耦合，
其中所述第四导电垫、所述第五导电垫及所述第六导电垫从所述第二衬底暴露。
5.根据权利要求4所述的半导体结构，其中所述第一导电通路的第一宽度在所述第一导电垫与所述第四导电垫之间是均匀的，所述第二导电通路的第二宽度在所述第二导电垫与所述第五导电垫之间是均匀的，且所述第三导电通路的第三宽度在所述第三导电垫与所述第六导电垫之间是均匀的。
6.一种半导体结构，其包括：
第一衬底，其包含第一表面及与所述第一表面对置的第二表面；
第二衬底，其包含第三表面及与所述第三表面对置的第四表面；
聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；
导线，其嵌入所述聚合层中；
多个第一导电通路，其延伸穿过所述第一衬底、所述聚合层及所述第二衬底，所述多个第一导电通路经配置以连接到信号源且彼此间隔第一距离；及
多个第二导电通路，其延伸穿过所述第一衬底、所述聚合层及所述第二衬底，所述多个第二导电通路经配置以连接到电接地且各与所述多个第一导电通路的一者间隔小于所述第一距离的第二距离，其中通过所述多个第二导电通路的一者使所述多个第一导电通路的各者与所述多个第一导电通路的另一者分离。
7.根据权利要求6所述的半导体结构，其进一步包括：
多个第一导电垫，其安置所述第一衬底的所述第一表面上且分别与所述多个第一导电通路耦合；及
多个第二导电垫，其安置于所述第一衬底的所述第一表面上且分别与所述多个第二导电通路耦合，
其中所述多个第一导电垫大体上与所述多个第二导电垫共面。
8.一种半导体结构，其包括：
第一衬底，其包含第一表面及与所述第一表面对置的第二表面；
第二衬底，其包含第三表面及与所述第三表面对置的第四表面；
聚合层，其安置于所述第一衬底的所述第二表面与所述第二衬底的所述第三表面之间；
导线，其嵌入所述聚合层中；
第一导电通路，其包含第一通路及第二通路；
第二导电通路，其包含第三通路及第四通路；及
第三导电通路，其包含第五通路及第六通路，
其中所述第一通路安置所述第二通路上，所述第三通路安置于所述第四通路上，所述第五通路安置于所述第六通路上，所述第一通路、所述第三通路及所述第五通路分别延伸穿过所述第一衬底或所述第二衬底，所述第二通路、所述第四通路及所述第六通路分别延伸穿过所述聚合层，所述第二导电通路安置于所述第一导电通路与所述第三导电通路之间，所述第二导电通路经配置以连接到信号源，且所述第一导电通路及所述第三导电通路经配置以连接到电接地。
9.根据权利要求8所述的半导体结构，其进一步包括：
第一导电垫，其安置于所述第一通路与所述第二通路之间且嵌入所述聚合层或所述第二衬底中；
第二导电垫，其安置于所述第三通路与所述第四通路之间且嵌入所述聚合层或所述第二衬底中；
第三导电垫，其安置于所述第五通路与所述第六通路之间且嵌入所述聚合层或所述第二衬底中。
10.根据权利要求9所述的半导体结构，其中所述第一导电垫及所述第三导电垫经配置以连接到所述电接地，且所述第二导电垫经配置以连接到所述信号源。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373901B1 (en) * 2018-09-26 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120212384A1 (en) * 2011-02-17 2012-08-23 International Business Machines Corporation Integrated antenna for rfic package applications
US20170148714A1 (en) * 2014-12-18 2017-05-25 Intel Corporation Ground via clustering for crosstalk mitigation
CN107431064A (zh) * 2015-03-19 2017-12-01 国际商业机器公司 具有用于封装组件之间的高速通信的集成波导的封装结构
CN107452635A (zh) * 2016-06-01 2017-12-08 恩智浦美国有限公司 半导体装置封装和其制造方法
CN108074907A (zh) * 2016-11-18 2018-05-25 日月光半导体制造股份有限公司 包含嵌入式组件的半导体衬底和制造所述半导体衬底的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
US6670559B2 (en) * 2000-12-13 2003-12-30 International Business Machines Corp. Electromagnetic shield for printed circuit boards
US20070023203A1 (en) * 2005-07-26 2007-02-01 Leizerovich Gustavo D Method and system for customized radio frequency shielding using solder bumps
JP5176736B2 (ja) * 2008-07-15 2013-04-03 富士ゼロックス株式会社 プリント配線基板
JP2010219210A (ja) * 2009-03-16 2010-09-30 Renesas Electronics Corp 半導体装置およびその製造方法
US20130196539A1 (en) * 2012-01-12 2013-08-01 John Mezzalingua Associates, Inc. Electronics Packaging Assembly with Dielectric Cover
US9646942B2 (en) * 2012-02-23 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for controlling bump height variation
US20140016293A1 (en) * 2012-07-13 2014-01-16 Wisol Co., Ltd. High frequency module having surface acoustic wave device and method for manufacturing the same
JP5285819B1 (ja) * 2012-11-07 2013-09-11 太陽誘電株式会社 電子回路モジュール
US10028394B2 (en) * 2012-12-17 2018-07-17 Intel Corporation Electrical interconnect formed through buildup process
US9455228B2 (en) * 2014-01-03 2016-09-27 Apple Inc. Self-shielded components and methods for making the same
US10373901B1 (en) * 2018-09-26 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120212384A1 (en) * 2011-02-17 2012-08-23 International Business Machines Corporation Integrated antenna for rfic package applications
US20170148714A1 (en) * 2014-12-18 2017-05-25 Intel Corporation Ground via clustering for crosstalk mitigation
CN107431064A (zh) * 2015-03-19 2017-12-01 国际商业机器公司 具有用于封装组件之间的高速通信的集成波导的封装结构
CN107452635A (zh) * 2016-06-01 2017-12-08 恩智浦美国有限公司 半导体装置封装和其制造方法
CN108074907A (zh) * 2016-11-18 2018-05-25 日月光半导体制造股份有限公司 包含嵌入式组件的半导体衬底和制造所述半导体衬底的方法

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