TW201939471A - 畫素電路 - Google Patents

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Abstract

一種畫素電路包括發光元件、第一至第三電晶體、第一至第二電容及電壓設定電路。發光元件接收系統低電壓。第一電晶體接收系統高電壓並受控於發光信號。第二電晶體耦接於第一電晶體及發光元件間。第一電容耦接第二電晶體。第二電容耦接於第一電容與第一電晶體間。電壓設定電路接收第一至第二掃描信號、源極驅動信號及資料電壓，以依據第一至第二掃描信號對第一電容進行電荷消除且接著依據源極驅動信號寫入資料電壓至第一電容。第三電晶體受控於第二掃描信號且接收第一參考電壓。

Description

畫素電路
本發明是有關於一種顯示裝置，且特別是有關於一種畫素電路。
隨著電子技術的進步，顯示裝置已成為人們生活中不可或缺的工具。為提供良好的人機介面，高品質的顯示面板已成為顯示裝置中必要的設備。
在顯示裝置中，由於顯示面板所呈現的顯示畫面容易受到畫素電路中的驅動電晶體的臨界電壓（Threshold Voltage）影響，導致顯示畫面的品質降低。因此，顯示裝置會針對驅動電晶體的臨界電壓進行補償，以進一步降低臨界電壓對於顯示畫面的影響。
另一方面，在高解析度的顯示面板中，畫素電路執行資料寫入動作的時間長度會縮短，也就是說，畫素電路對臨界電壓進行補償的時間長度會縮短，使得畫素電路對於臨界電壓的補償效果將會受到影響。因此，如何改善臨界電壓對於顯示畫面的品質影響，將是本領域相關技術人員重要的課題。
本發明提供一種畫素電路，可以劃分畫素電路操作於畫面期間中的電壓補償期間及資料寫入期間，以使臨界電壓的補償時間長度可以被調整，並且此補償時間長度可以不受資料寫入時間長度的影響，進而改善顯示面板所呈現的顯示畫面的品質。
本發明的畫素電路包括發光元件、第一至第三電晶體、第一至第二電容以及電壓設定電路。發光元件具有陽極及接收系統低電壓的陰極。第一電晶體具有接收系統高電壓的第一端、接收發光信號的控制端以及第二端。第二電晶體具有耦接第一電晶體的第一端、控制端以及耦接發光元件的第二端。第一電容具有第一端及耦接第二電晶體的第二端。第二電容具有耦接第一電容的第一端及耦接第一電晶體的第二端。電壓設定電路耦接第一電容的第一端及第二端，並且接收第一至第二掃描信號、源極驅動信號及資料電壓，以依據第一掃描信號及第二掃描信號對第一電容進行電荷消除且接著依據源極驅動信號寫入資料電壓至第一電容。第三電晶體具有耦接第二電晶體的第一端、耦接第二掃描信號的控制端以及接收第一參考電壓的第二端。
基於上述，本發明實施例所述畫素電路中的電壓設定電路可以依據第一掃描信號及第二掃描信號來對第一電容進行電荷消除，並且可以依據源極驅動信號來將資料電壓寫入至第一電容。如此一來，畫素電路對於補償臨界電壓時的時間長度，將不受資料寫入至第一電容時的時間長度影響，藉以改善顯示面板所呈現的顯示畫面的品質。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明一實施例的畫素電路100的電路圖。請參照圖1，在本實施例中，畫素電路100包括發光元件LED、第一至第三電晶體M1～M3、第十電晶體M10、第一至第二電容C1～C2以及電壓設定電路110。電壓設定電路110耦接至第一電容C1的第一端及第二端及第二電容C2的第一端，並且電壓設定電路110可以接收第一掃描信號S1、第二掃描信號S2、源極驅動信號SD以及資料電壓Vdata。並且，電壓設定電路110可以包括第四至第六電晶體M4～M6，並且本實施例的第一至第六電晶體M1～M6及第十電晶體M10是以P型電晶體為例，但本發明實施例不以此為限。
在本實施例中，發光元件LED具有陽極及接收系統低電壓OVSS的陰極。其中，本實施例的發光元件LED可以例如是有機發光二極體及微型發光二極體的其中之一，但本發明實施例不以此為限。另一方面，第一電晶體M1的源極（對應於第一端）接收系統高電壓OVDD，第一電晶體M1的閘極（對應於控制端）接收發光信號EM，第一電晶體M1的汲極（對應於第二端）耦接至第二電容C2的第二端。第二電晶體M2的源極（對應於第一端）耦接至第一電晶體M1的汲極，第二電晶體M2的閘極（對應於控制端）耦接至第一電容C1的第二端。第三電晶體M3的源極（對應於第一端）耦接至第二電晶體M2的汲極（對應於第二端），第三電晶體M3閘極（對應於控制端）接收第二掃描信號S2，第三電晶體M3的汲極（對應於第二端）接收第一參考電壓Vref1。第十電晶體M10的源極（對應於第一端）耦接至第二電晶體M2的汲極，第十電晶體M10的閘極（對應於控制端）接收發光信號EM，第十電晶體M10的汲極（對應於第二端）耦接至發光元件LED的陽極。
另一方面，在本實施例的電壓設定電路110中，第四電晶體M4的源極（對應於第一端）接收第二參考電壓Vref2，第四電晶體M4的閘極（對應於控制端）接收第二掃描信號S2，第四電晶體M4的汲極（對應於第二端）耦接至第一電容C1的第一端。第五電晶體M5的源極（對應於第一端）接收第二參考電壓Vref2，第五電晶體M5的閘極（對應於控制端）接收第一掃描信號S1，第五電晶體M5的汲極（對應於第二端）耦接至第一電容C1的第二端。第六電晶體M6的源極（對應於第一端）接收資料電壓Vdata，第六電晶體M6的閘極（對應於控制端）接收源極驅動信號SD，第六電晶體M6的汲極（對應於第二端）耦接至第一電容C1的第一端及第二電容C2的第一端。其中，本實施例的第二參考電壓Vref2可以大於第一參考電壓Vref1，並且第一參考電壓Vref1可以小於系統低電壓OVSS與發光元件LED的點亮臨界電壓的總和電壓，但本發明實施例不以此為限。
值得一提的是，在本實施例中，電壓設定電路110可以依據第一掃描信號S1及第二掃描信號S2來對第一電容C1進行電荷消除，並且電壓設定電路110可以依據源極驅動信號SD來將資料電壓Vdata寫入至第一電容C1。換句話說，電壓設定電路110可以依據上述的第一掃描信號S1、第二掃描信號S2、源極驅動信號SD，來對第一電容C1進行重置及資料寫入的相關動作。
順帶一提的是，在本發明實施例中，上述的第一掃描信號S1及第二掃描信號S2可以例如是由顯示面板（未繪示）中的多條閘極線（Gate Line）的其中之一來傳送。另外，資料電壓Vdata可以例如由顯示面板（未繪示）中的多條資料線（Data Line）的其中之一來傳送。並且，顯示面板（未繪示）中的多個畫素（Pixel）是以矩陣排列，並且配置於資料線與閘極線的交錯處，以透過相對應的閘極線與資料線來控制畫素電路（例如是畫素電路100）進行電路操作。
圖2是依照本發明一實施例的畫素電路的波形示意圖。請參照圖2，在本實施例中，畫素電路100的一個畫素期間TFR可以區分為電壓重置期間Tr、電壓補償期間Tc、資料寫入期間Td以及發光期間Te，並且電壓重置期間Tr、電壓補償期間Tc、資料寫入期間Td以及發光期間Te彼此不相互重疊。其中，電壓補償期間Tc是位於電壓重置期間Tr之後，資料寫入期間Td是位於電壓補償期間Tc之後，並且發光期間Te是位於資料寫入期間Td之後。舉例來說，在畫素期間TFR中，畫素電路100的電壓重置期間Tr與電壓補償期間Tc可以視為畫素電路100的設定時間；畫素電路100的資料寫入期間Td可以視為畫素電路100的資料寫入時間；畫素電路100的發光期間Te可以視為畫素電路100的顯示時間。
請同時參照圖1及圖2。詳細來說，當畫素電路100操作於電壓重置期間Tr時，可以設定第一掃描信號S1、第二掃描信號S2以及發光信號EM為致能（例如為低電壓準位），以使第一至第五電晶體M1～M5以及第十電晶體M10可以被導通，並且設定源極驅動信號SD為禁能（例如為高電壓準位），以使第六電晶體M6可以被斷開，進而使得資料電壓Vdata無法被傳送至畫素電路100中。在此情況下，第一電容C1的第一端（亦即節點NA）與第二端（亦即節點NB）上的電壓值可以為第二參考電壓Vref2，藉以消除預先殘留於第一電容C1中的電荷。
另一方面，由於第一電晶體M1為導通狀態，因此，第二電晶體M2的第一端（亦即節點NC）可以接收系統高電壓OVDD，以使得節點NC上的電壓值為系統高電壓OVDD的電壓值。由於第三電晶體M3及第十電晶體M10皆為導通狀態，因此，節點ND上的電壓值可以放電至第一參考電壓Vref1。換言之，第一參考電壓Vref1與系統低電壓OVSS之間的電壓差值會小於發光元件的臨界電壓值，因此發光元件在此階段不會發光。
當畫素電路100操作於電壓補償期間Tc時，可以設定第一掃描信號S1及第二掃描信號S2維持在致能（例如為低電壓準位）狀態，以使第二至第五電晶體M2～M5可以持續被導通，並且設定源極驅動信號SD及發光信號EM為禁能（例如為高電壓準位），以使第一電晶體M1、第六電晶體M6以及第十電晶體M10可以被斷開，進而使得資料電壓Vdata持續無法被傳送至畫素電路100中。
在此情況下，節點NA、NB上的電壓值可以持續為第二參考電壓Vref2的電壓值，並且可以持續重置第一電容C1中所儲存的資料狀態。此外，由於第一電晶體M1為斷開狀態，因此，節點NC無法接收到系統高電壓OVDD，使得節點NC上的電壓值可以由原先的系統高電壓OVDD的電壓值（亦即畫素電路100操作於電壓重置期間Tr時，節點NC上的電壓值），放電至第二參考電壓Vref2與第二電晶體M2中的臨界電壓的總和電壓值。
藉此，第二電容C2會儲存第二電晶體M2中的臨界電壓，換句話說，當畫素電路100操作於電壓補償期間Tc時，畫素電路100可以針對所述臨界電壓來進行補償。除此之外，由於第十電晶體M10亦為斷開狀態，因此，節點ND上的電壓值可以持續維持於第一參考電壓Vref1的電壓值，並且使發光元件LED持續被斷開而無法被點亮。
另一方面，當畫素電路100操作於資料寫入期間Td時，可以設定第一掃描信號S1及源極驅動信號SD為致能（例如為低電壓準位），以使第二電晶體M2、第五電晶體M5以及第六電晶體M6可以被導通，進而使得資料電壓Vdata可以被傳送至畫素電路100中。並且設定第二掃描信號S2及發光信號EM為禁能（例如為高電壓準位），以使第一電晶體M1、第三至第四電晶體M3～M4以及第十電晶體M10可以被斷開，進而使得節點NA可以接收資料電壓Vdata。
在此情況下，節點NA上的電壓值可以為資料電壓Vdata的電壓值，並且節點NB上的電壓值可以持續為第二參考電壓Vref2的電壓值。值得一提的是，由於第一電晶體M1為斷開狀態，因此，節點NC無法接收到系統高電壓OVDD，使得節點NC上的電壓值可以由原先的第二參考電壓Vref2與第二電晶體M2中的臨界電壓的總和電壓值（亦即畫素電路100操作於電壓補償期間Tc時，節點NC上的電壓值），調整為資料電壓Vdata與第二電晶體M2中的臨界電壓的總和電壓值，藉此，第二電容C2仍儲存第二電晶體M2中的臨界電壓。
具體來說，當畫素電路100操作於資料寫入期間Td時，畫素電路100可以透過致能（例如為低電壓準位）源極驅動信號SD，以使第六電晶體M6可以被導通，進而使得資料電壓Vdata可以寫入至畫素電路100中，並且利用第一電容C1來儲存寫入資料電壓Vdata與第二參考電壓Vref2之間的壓差。除此之外，由於第十電晶體M10為斷開狀態，因此，節點ND上的電壓值可以持續維持於第一參考電壓Vref1的電壓值，並且使發光元件LED持續被斷開而無法被點亮。
習知畫素補償電路多為臨界電壓補償與資料寫入為同一期間進行，但當顯示面板的解析度越高時，其每一列畫素（pixel row）所被分配到的資料寫入時間會越短，導致臨界電壓補償的時間也會越短，使得畫素補償電路補償臨界電壓的效果下降，顯示面板依然會面臨亮度不均的問題。
值得注意的是，畫素電路100的電壓補償期間Tc與資料寫入期間Td並不彼此重疊（overlap），因此電壓補償期間Tc的時間長度並不會受限於資料寫入期間Td的時間長度，亦即，電壓補償期間Tc的時間長度不會受限於顯示面板的解析度，而可以由設計者自由調整電壓補償期間Tc的長度，使得畫素電路100無論是應用於低解析度或是高解析度的面板，都可以得到最佳的臨界電壓補償效果，以維持面板亮度的均勻性。
另一方面，當畫素電路100操作於發光期間Te時，可以設定第一掃描信號S1、第二掃描信號S2以及源極驅動信號SD為禁能（例如為高電壓準位），以使第三至第六電晶體M3～M6可以被斷開，進而使得資料電壓Vdata無法被傳送至畫素電路100中，並且節點NA、NB皆為浮接狀態。此外，可以設定發光信號EM為致能（例如為低電壓準位），以使第一至第二電晶體M1～M2以及第十電晶體M10可以被導通。
具體來說，當畫素電路100操作於發光期間Te時，由於第一至第二電晶體M1～M2以及第十電晶體M10皆為導通的狀態下，使得系統高電壓OVDD至系統低電壓OVSS之間可以形成一導通路徑。並且，第二電晶體M2的導通程度是相關於第一至第二電容C1～C2的跨壓的總和，畫素電路100中流經發光元件LED的導通電流Id 是相關於資料電壓Vdata與第二參考電壓Vref2，使得發光元件LED可以對應資料電壓Vdata被點亮。
依據上述，當本實施例的畫素電路100操作於電壓重置期間Tr及電壓補償期間Tc時，電壓設定電路110可以依據第一掃描信號S1及第二掃描信號S2來對第一電容C1進行電荷消除及重置，其中，當畫素電路100操作於電壓補償期間Tc時，畫素電路100可以更進一步的利用第二電容C2來儲存第二電晶體M2中的臨界電壓，藉以針對所述臨界電壓來進行補償。除此之外，當畫素電路100操作於資料寫入期間Td時，電壓設定電路110可以依據源極驅動信號SD來將資料電壓Vdata寫入至第一電容C1，以使第一電容C1可以儲存資料電壓Vdata與第二參考電壓Vref2的壓差。如此一來，本實施例的畫素電路100對於補償臨界電壓時的時間長度，將不受資料寫入至第一電容C1時的時間長度影響，藉以改善顯示面板（未繪示）所呈現的顯示畫面的品質。
圖3是依照本發明另一實施例的畫素電路300的電路圖。請參照圖1及圖3，畫素電路300大致相同於畫素電路100，其不同之處在於電壓設定電路310，其中相同或相似元件使用相同或相似標號。在本實施例中，電壓設定電路310可以包括第七至第九電晶體M7～M9，並且本實施例的第七至第九電晶體M7～M9同樣是以P型電晶體為例，但本發明實施例不以此為限。
在本實施例的電壓設定電路310中，第七電晶體M7的源極（對應於第一端）接收第二參考電壓Vref2，第七電晶體M7的閘極（對應於控制端）接收第一掃描信號S1，第七電晶體M7的的汲極（對應於第二端）耦接至第一電容C1的第一端。第八電晶體M8的源極（對應於第一端）接收第二參考電壓Vref2，第八電晶體M8的閘極（對應於控制端）接收第二掃描信號S2，第八電晶體M8的汲極（對應於第二端）耦接至第一電容C1的第二端。第九電晶體M9的源極（對應於第一端）耦接至第一電容C1的第二端，第九電晶體M9的閘極（對應於控制端）接收源極驅動信號SD，第九電晶體M9的汲極（對應於第二端）接收資料電壓Vdata。
請參照圖2及圖3，本實施例的第九電晶體M9的功能是相似於畫素電路100中的第六電晶體M6，亦即第九電晶體M9同樣是用於決定資料電壓Vdata是否可以傳送至畫素電路300中，以使第一電容C1可以儲存第二參考電壓Vref2與資料電壓Vdata之間的壓差。此外，在本實施例中，畫素電路300操作於電壓重置期間Tr、電壓補償期間Tc、資料寫入期間Td以及發光期間Te時的作動關係，可參照畫素電路100操作於電壓重置期間Tr、電壓補償期間Tc、資料寫入期間Td以及發光期間Te時的作動關係，在此恕不多贅述。
圖4是依照本發明再一實施例的畫素電路400的電路圖。請參照圖1及圖4，畫素電路400大致相同於畫素電路100，其不同之處在於畫素電路400省略第十電晶體M10，其中相同或相似元件使用相同或相似標號。關於畫素電路400操作於電壓重置期間Tr、電壓補償期間Tc、資料寫入期間Td以及發光期間Te時的相關作動關係，可參照畫素電路100操作於電壓重置期間Tr、電壓補償期間Tc、資料寫入期間Td以及發光期間Te時的作動關係，在此恕不多贅述。此時，無論第二電晶體M2中的載子遷移率（Mobility）是高或低，由於節點NC會對應地變動，因此發光元件LED的發光程度會自動平衡。需注意到的是，由於在圖1及圖3的實施例中，畫素電路100及畫素電路300中皆具有第十電晶體M10，在此情況下，第三電晶體M3的控制端可以耦接至第一掃描信號S1或第二掃描信號S2。舉例來說，若第三電晶體M3的控制端耦接至第一掃描信號S1時，則在資料寫入後，可以因應各畫素間第二電晶體M2載子遷移率的不同，而相對應的調整各畫素間節點NC的電壓。另一方面，若第三電晶體M3的控制端耦接至第二掃描信號S2時，則在資料寫入後，節點NC上的電壓值不會因各畫素間第二電晶體M2載子遷移率的不同而相對應的被調整。因此，不同於圖1及圖3的第三電晶體M3的控制端皆耦接至第二掃描信號S2，在圖4的實施例中，第三電晶體M3的控制端可以耦接至第一掃描信號S1。
圖5是依照本發明一實施例的畫素電路100的另一種波形示意圖。請參照圖1及圖5，在本實施例中，畫素電路100的一個畫素期間TFR同樣可以區分為電壓重置期間Tr、電壓補償期間Tc、資料寫入期間Td以及發光期間Te，並且電壓重置期間Tr、電壓補償期間Tc、資料寫入期間Td以及發光期間Te彼此不相互重疊。其不同於圖2之處在於未使用第二掃描信號S2。詳細來說，本實施例的畫素電路100可以配置於顯示面板（未繪製）中的一畫素列（未繪製）中，並且第二掃描信號S2可以為提供至一先前畫素列（未繪製）的先前第一掃描信號S1[n-1]，其中n為引導數。如此一來，本實施例的畫素電路100僅需要透過第一掃描信號S1來控制畫素電路100中的第一至第五電晶體M1～M5的導通狀態，藉以降低所需掃描線的數量。
綜上所述，本發明所述畫素電路操作於電壓重置及電壓補償期間時，畫素電路中的電壓設定電路可以依據第一掃描信號及第二掃描信號來對第一電容進行電荷消除，並且當畫素電路操作於資料寫入期間時，所述電壓設定電路可以依據源極驅動信號來將資料電壓寫入至第一電容。如此一來，畫素電路對於補償臨界電壓時的時間長度，將不受資料寫入至第一電容時的時間長度影響，藉以改善顯示面板所呈現的顯示畫面的品質。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、300、400‧‧‧畫素電路
110、310、410‧‧‧電壓設定電路
LED‧‧‧發光元件
C1～C2‧‧‧電容
M1～M10‧‧‧電晶體
Vref1～Vref2‧‧‧參考電壓
Vdata‧‧‧資料電壓
OVDD‧‧‧系統高電壓
OVSS‧‧‧系統低電壓
S1‧‧‧第一掃描信號
S1[n-1]‧‧‧先前第一掃描信號
S2‧‧‧第二掃描信號
SD‧‧‧源極驅動信號
EM‧‧‧發光信號
NA～ND‧‧‧節點
Id‧‧‧導通電流
TFR‧‧‧畫素期間
Tr‧‧‧電壓重置期間
Tc‧‧‧電壓補償期間
Td‧‧‧資料寫入期間
Te‧‧‧發光期間
圖1是依照本發明一實施例的畫素電路的電路圖。 圖2是依照本發明一實施例的畫素電路的波形示意圖。 圖3是依照本發明另一實施例的畫素電路的電路圖。 圖4是依照本發明再一實施例的畫素電路的電路圖。 圖5是依照本發明一實施例的畫素電路的另一種波形示意圖。

Claims (12)

  1. 一種畫素電路，包括： 一發光元件，具有一陽極及接收一系統低電壓的一陰極； 一第一電晶體，具有接收一系統高電壓的一第一端、接收一發光信號的一控制端、以及一第二端； 一第二電晶體，具有耦接該第一電晶體的該第二端的一第一端、一控制端、以及耦接該發光元件的該陽極的一第二端； 一第一電容，具有一第一端及耦接該第二電晶體的該控制端的一第二端； 一第二電容，具有耦接該第一電容的該第一端的一第一端及耦接該第一電晶體的該第二端的一第二端； 一電壓設定電路，耦接該第一電容的該第一端及該第二端，並且接收一第一掃描信號、一第二掃描信號、一源極驅動信號及一資料電壓，以依據該第一掃描信號及該第二掃描信號對該第一電容進行電荷消除且接著依據該源極驅動信號寫入該資料電壓至該第一電容；以及 一第三電晶體，具有耦接該第二電晶體的該第二端的一第一端、耦接該第一掃描信號的一控制端、以及接收一第一參考電壓的一第二端。
  2. 如申請專利範圍第1項所述的畫素電路，其中該電壓設定電路包括： 一第四電晶體，具有接收一第二參考電壓的一第一端、接收該第二掃描信號的一控制端、以及耦接該第一電容的該第一端的一第二端； 一第五電晶體，具有接收該第二參考電壓的一第一端、接收該第一掃描信號的一控制端、以及耦接該第一電容的該第二端的一第二端；以及 一第六電晶體，具有接收該資料電壓的一第一端、接收該源極驅動信號的一控制端、以及耦接該第一電容的該第一端的一第二端。
  3. 如申請專利範圍第2項所述的畫素電路，其中該第二參考電壓大於該第一參考電壓。
  4. 如申請專利範圍第1項所述的畫素電路，其中該電壓設定電路包括： 一第七電晶體，具有接收一第二參考電壓的一第一端、接收該第一掃描信號的一控制端、以及耦接該第一電容的該第一端的一第二端； 一第八電晶體，具有接收該第二參考電壓的一第一端、接收該第二掃描信號的一控制端、以及耦接該第一電容的該第二端的一第二端；以及 一第九電晶體，具有耦接該第一電容的該第二端的一第一端、接收該源極驅動信號的一控制端、以及接收該資料電壓的一第二端。
  5. 如申請專利範圍第1項所述的畫素電路，更包括： 一第十電晶體，具有耦接該第二電晶體的該第二端的一第一端、接收該發光信號的一控制端、以及耦接該發光元件的該陽極的一第二端。
  6. 如申請專利範圍第1項所述的畫素電路，其中該畫素電路配置於一畫素列中，並且該第二掃描信號為提供至一先前畫素列的一先前第一掃描信號。
  7. 如申請專利範圍第1項所述的畫素電路，其中驅動該畫素電路的一畫面期間包括一電壓重置期間、一電壓補償期間、一資料寫入期間及一發光期間。
  8. 如申請專利範圍第7項所述的畫素電路，其中該電壓補償期間緊跟在該電壓重置期間之後，該資料寫入期間緊跟在該電壓補償期間之後，並且該發光期間緊跟在該資料寫入期間之後。
  9. 如申請專利範圍第7項所述的畫素電路，其中該第一掃描信號致能於該電壓重置期間、該電壓補償期間及該資料寫入期間，該第二掃描信號致能於該電壓重置期間及該電壓補償期間，該源極驅動信號致能於該電壓補償期間，並且該發光信號致能於該電壓重置期間及該發光期間。
  10. 如申請專利範圍第7項所述的畫素電路，其中該電壓補償期間的時間長度對應於一顯示面板的一解析度。
  11. 如申請專利範圍第1項所述的畫素電路，其中該第一參考電壓小於該系統低電壓與該發光元件的一點亮臨界電壓的一總和電壓。
  12. 如申請專利範圍第1項所述的畫素電路，其中該發光元件包括一有機發光二極體及一微型發光二極體的其中之一。
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