TW201931773A - 鎖相環電子電路及其電子裝置及修正工作循環的方法 - Google Patents

鎖相環電子電路及其電子裝置及修正工作循環的方法 Download PDF

Info

Publication number
TW201931773A
TW201931773A TW107141344A TW107141344A TW201931773A TW 201931773 A TW201931773 A TW 201931773A TW 107141344 A TW107141344 A TW 107141344A TW 107141344 A TW107141344 A TW 107141344A TW 201931773 A TW201931773 A TW 201931773A
Authority
TW
Taiwan
Prior art keywords
duty cycle
comparator
cycle
circuit
phase
Prior art date
Application number
TW107141344A
Other languages
English (en)
Other versions
TWI775988B (zh
Inventor
吳王華
智偉 姚
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201931773A publication Critical patent/TW201931773A/zh
Application granted granted Critical
Publication of TWI775988B publication Critical patent/TWI775988B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4902—Pulse width modulation; Pulse position modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一種鎖相環電子電路及其電子裝置及修正工作循環的方法。根據一個實施例，一種電子電路包括：時鐘倍頻器；比較器，輸出代表電壓-電流（Gm）電路處的電壓與參考電壓之間的差的值，所述參考電壓經調整以補償所述比較器的偏移；以及工作循環校準電路，接收由所述比較器輸出的值並通過從由所述比較器輸出的值提取誤差以及根據所提取的誤差對鎖相環的工作循環的時鐘邊沿進行延遲來調整所述工作循環。

Description

鎖相環電子電路及其電子裝置及修正工作循環的方法
本發明具體來說涉及電子電路，且更具體來說，涉及一種用於對基於數位-時間轉換器的類比分數N鎖相環進行快速收斂參考時鐘工作循環修正的系統及方法。
基於數位-時間轉換器（digital-to-time converter，DTC）的分數N鎖相環（phase lock loop，PLL）已證實與其他分數N PLL架構相比功耗低、相位雜訊低且品質因數（figures-of-merit）良好。基於DTC的分數N PLL可採用數位PLL形式及類比PLL形式兩種形式實現。
可通過將參考時脈速率加倍來改善PLL的帶內相位雜訊。然而，參考時鐘通常不具有50%的工作循環，且將參考時鐘加倍可造成工作循環誤差，從而需要修正工作循環誤差。
根據一個實施例，提供一種鎖相環（PLL）電子電路。所述電子電路可包括：時鐘倍頻器；比較器，輸出代表電壓-電流（Gm）電路處的電壓與參考電壓之間的差的值，所述參考電壓經調整以補償所述比較器的偏移；以及工作循環校準電路，接收由所述比較器輸出的值並通過從由所述比較器輸出的所述值提取誤差以及根據所提取的誤差對所述鎖相環的工作循環的時鐘邊沿進行延遲來調整所述工作循環。
根據一個實施例，提供一種方法。所述方法可包括：在鎖相環（PLL）電路中提供時鐘倍頻器；由比較器輸出代表電壓-電流（Gm）電路處的電壓與參考電壓之間的差的值；由工作循環校準電路從由所述比較器輸出的值提取所述鎖相環的工作循環中的誤差；以及由所述工作循環校準電路通過根據所提取的誤差對所述工作循環的時鐘邊沿進行延遲來調整所述工作循環。
根據一個實施例，提供一種電子裝置。具有鎖相環（PLL）電子電路的所述電子裝置可包括：時鐘倍頻器；比較器，輸出代表電壓-電流（Gm）電路處的電壓與參考電壓之間的差的值；參考電壓產生器，基於由所述比較器輸出的值調整所述參考電壓；以及工作循環校準電路，從由所述比較器輸出的值提取誤差並根據所提取的誤差對工作循環的時鐘邊沿進行延遲。
在下文中，參照附圖詳細闡述本公開的實施例。應注意，相同的元件將由相同的參考編號指示，儘管它們示出在不同的圖式中。在以下說明中，提供例如詳細配置及元件等具體細節僅是為了幫助全面理解本公開的實施例。因此，對所屬領域中的技術人員應顯而易見，在不背離本公開的範圍的條件下可對本文所述的實施例作出各種改變及修改。另外，為清晰及簡潔起見，省略對眾所周知的功能及構造的說明。以下所述用語是考慮到本公開中的功能而定義的用語，且可根據使用者、使用者的意圖或習慣而有所不同。因此，這些用語的定義應基於本說明書通篇的內容來確定。
本公開可具有各種修改及各種實施例，以下參照附圖詳細闡述其中的一些實施例。然而應理解，本公開並非僅限於所述實施例，而是包括處於本公開的範圍內的所有修改、等效形式及替代形式。
儘管可能使用包括例如“第一（first）”、“第二（second）”等序數詞的用語來闡述各種元件，但結構元件不受這些用語限制。這些用語僅用於區分各個元件。舉例來說，在不背離本公開的範圍的條件下，“第一結構元件”可被稱為“第二結構元件”。相似地，“第二結構元件”也可被稱為“第一結構元件”。本文中所用的用語“和/或（and/or）”包括一個或多個相關項的任意及所有組合。
本文中所用的用語僅用於闡述本公開的各種實施例，而並非旨在限制本公開。除非上下文清楚地另外指明，否則單數形式旨在包括複數形式。在本公開中，應理解，用語“包括（include）”或“具有（have）”指示特徵、數目、步驟、操作、結構元件、部件或其組合的存在，而不排除一個或多個其他特徵、數位、步驟、操作、結構元件、部件或其組合的存在或添加的可能。
除非進行不同地定義，否則本文中所用的所有用語均具有與本公開所屬領域中的技術人員所理解的含意相同的含意。例如在常用字典中所定義的用語等用語應被解釋為具有與相關技術領域中的上下文含意相同的含意，且除非在本公開中進行清楚定義，否則不應將其解釋為具有理想化或過於正式的含意。
根據一個實施例的電子裝置可為各種類型的電子裝置中的一種。電子裝置可包括例如可攜式通信裝置（例如，智慧型電話）、電腦、可攜式多媒體裝置、可攜式醫療裝置、相機、穿戴式裝置或家用電器。根據本公開的一個實施例，電子裝置並非僅限於上述電子裝置。
本公開中所用的用語並非旨在限制本公開，而是旨在包括對對應實施例的各種改變、等效形式或替代形式。關於對附圖的說明，可使用相似的參考編號指代相似的或相關的元件。除非相關上下文清楚地另外指明，否則與物項對應的名詞的單數形式可包括一個或多個事物。本文所用的例如“A或B”、“A及B中的至少一者”、“A或B中的至少一者”、“A、B或C”、“A、B、及C中的至少一者”及“A、B、或C中的至少一者”等短語中的每一者可包括與短語中的對應一個短語一同枚舉的物項的所有可能組合。本文所用的例如“第一（1st、first）”及第二（2nd、second）等用語可用於將對應的元件與另一個元件進行區分，而不旨在在其他方面（例如，重要性或次序）對元件進行限制。本文意圖在於，如果在帶有或不帶有用語“可操作地”或“可通信地”的條件下將元件（例如，第一元件）稱為與另一元件（例如，第二元件）“耦合”、“耦合到”另一元件、與另一元件“連接”或“連接到”另一元件，則其表示元件可直接地（例如，以有線方式）、無線地或通過第三元件與另一元件耦合。
本文所用用語“模組”可包括以硬體、軟體或韌體形式實施的單元，且可與例如“邏輯”、“邏輯區塊”、“部件”及“電路”等其他用語互換使用。模組可為適以執行一種或多種功能的單個整體元件或所述單個整體元件的最小單元或部件。舉例來說，根據一個實施例，模組可被實施為應用專用積體電路（application-specific integrated circuit，ASIC）的形式。
基於數位-時間轉換器（DTC）的分數N鎖相環（PLL）已證實與替代的分數N PLL架構相比功耗低、相位雜訊低且品質因數良好。基於DTC的類比分數N PLL通常包括基於採樣器的相位檢測器、用於將電壓轉換成電流的電壓-電流電路（也被稱為Gm電路）、類比迴路濾波器、多模分頻器（multi-modulus divider）及壓控振盪器（voltage controlled oscillator，VCO）。
圖1是根據實施例的整數N子採樣PLL 100的圖。圖2包括根據實施例的跟蹤PLL 100的操作的曲線圖210、220及230。
PLL 100包括將輸入電壓轉換成電流的Gm電路102、用於對從Gm電路102接收的信號進行濾波的類比迴路濾波器104、用於生成頻率的VCO 106及採樣相位檢測器（sampling phase detector，SPD）108。
參考時鐘（CLKREF）的上升沿（例如，曲線圖210的上升沿212、曲線圖220的上升沿222、曲線圖230的上升沿232）用於對VCO輸出（CLKVCO）進行採樣且採樣電壓針對每一個CLKREF循環被保持為Vsmp。
對於整數N PLL（例如，PLL 100）而言，當CLKREF及CLKVCO的相位鎖定時，採樣電壓Vsmp如曲線圖210中所示處於VCO波形（VDC）的過零點，且Gm電路 102的淨電流輸出是零。
當CLKREF如曲線圖220中所示超前於VCO相位或如曲線圖230中所示滯後於VCO相位時，電壓Vsmp是非零的且電壓Vsmp的值和這兩個時鐘CLKREF與CLKVCO之間的相位誤差成比例。因此，採樣開關110與採樣電容器112一同形成採樣相位檢測器108，採樣相位檢測器將相位/定時誤差轉換成電壓誤差。
SPD 108的轉換增益與VCO波形的轉換速率（slew rate）成比例。這種線性逼近（linear approximation）僅在VCO波形的過零點附近起作用。因此，SPD 108具有有限的操作範圍且只可處置小的輸入相位/定時誤差（例如，小於約10 ps）。
另外，SPD 108無法檢測頻率誤差。子採樣PLL可鎖定到CLKREF的任何諧波，且因此，需要頻率鎖定迴路（frequency-locked loop，FLL）來確保VCO頻率鎖定到正確的諧波或者至少在迴路切換到SPD路徑之前使VCO頻率接近目標頻率。作為另外一種選擇，可在回饋路徑中添加具有固定的分頻比率的分頻器以將CLKVCO下分頻到與CLKREF相同的速率且所述迴路變成採樣整數N PLL而非子採樣PLL。
圖1所示整數N採樣PLL可通過實施數位-時間轉換器（DTC）而擴展到分數N頻率合成器。
圖3是根據實施例的類比採樣分數N PLL 300的圖。
PLL 300包括Gm電路302、及類比迴路濾波器304、VCO 306、SPD 308及DTC 320。PLL 300還包括回饋分頻器310（例如，多模分頻器）及ΣΔ調變器312。
對於分數N PLL而言，VCO 306輸出CLKVCO頻率對參考時鐘CLKREF頻率的比率（例如，頻率控制字（frequency control word，FCW）314）是通常可被表達為K/2M的有理數（rational number），其中K及M是正整數值。回饋分頻器310受ΣΔ調變器312控制以產生分數除法比率K/2M。由於分數N除法，回饋分頻器輸出（CLKFB）的時鐘邊沿316含有量化雜訊。
對於多階雜訊成形（multi stage noise shaping，mash）1-1 ΣΔ調變器而言，輸出CLKFB將具有高達約±2·Tvco的抖動，其中Tvco是回饋分頻器310輸入時鐘（例如，CLKVCO）的週期。因此，當PLL 300被鎖定時，CLKREF的上升沿318不會自然地對準CLKFB的上升沿316。CLKFB中的量化雜訊超過SPD 308的線性操作範圍且需要在到達SPD 308之前被去除以確保PLL 300的相位鎖定。
由於分數N分頻器量化雜訊是已知的且由ΣΔ調變器312產生，因此可通過DTC 320向CLKREF路徑施加相同量的量化雜訊以使得CLKDTC 322與CLKFB 316之間的相位誤差與量化雜訊無關，此類似於圖1所示整數N PLL情形。
圖4是根據實施例的DTC控制字產生電路400的圖。
DTC控制字產生電路400包括ΣΔ調變器402、數位積分器404及量化器406。DTC（例如，DTC 320）的時間延遲受到由DTC控制字產生電路400產生的DTC碼字414控制。
FCW 408可被輸入到DTC控制字產生電路400中且可規定期望的頻率合成比率。ΣΔ調變器402可產生與FCW 408相同的具有時間平均比率（time-averaged ratio）的數位序列。
頻率量化誤差序列qe(n) 416是ΣΔ調變器402輸出與FCW 408之間的差。為從頻率量化誤差序列416轉換成相位誤差序列Φe(n) 418，可採用數位積分器404及累加器422，且可（利用數位積分器404及累加器422）產生相位誤差序列418。為實現恰當的消除，可通過乘法器424來以DTC增益410對預期的相位誤差序列418進行按比例縮放。通過加法器426添加DTC碼偏移412以將DTC碼字414移位至滿足DTC輸入範圍要求。由於添加DTC碼偏移412而引起的額外的延遲與引入到CLKREF的固定延遲相等，且不會影響PLL操作。
圖5是根據實施例的基於DTC的類比採樣分數N PLL 500的圖。
PLL 500包括Gm電路502、類比迴路濾波器504、VCO 506、及SPD 508、回饋分頻器510、DTC碼字產生電路512、DTC增益校準電路514、電壓比較器516及DTC 517。
DTC增益校準電路514的基本形式是從數位採樣分數N PLL延用而來的。運行原理是基於最小均方（least mean square，LMS）回歸。1位雜訊誤差518（當CLKREF超前於CLKFB時為+1且當CLKREF滯後於CLKFB時為-1）通過乘法器520而與經過數位累加器524的ΣΔ量化雜訊522的延遲版本相關。一旦DTC增益收斂到正確的值，量化雜訊便將由DTC完全補償，且因此，1位元數位相位誤差518將不與ΣΔ量化雜訊522相關。
在PLL 500中，使用電壓比較器516來產生1位元數位相位誤差518（例如，相位誤差符號）。當PLL 500被鎖定時，採樣電壓V2將與參考電壓Vref相等以確保Gm電路502的淨電流輸出為零。因此，由電壓比較器516對V2與Vref進行的比較會產生用於校準目的的相位誤差符號。
Gm電路502具有被稱為直流偏移（direct-current offset，DC offset）的有限輸入，所述直流偏移將在穩定的迴路中被吸收且將得到V2 = Vref +Voffset的平均電壓以滿足Gm電路502的淨電流輸出為零。另外，電壓比較器516具有偏移。前述兩種偏移均需要被去除以獲得用於校準的1位相位誤差518的恰當符號。另外，1位元相位誤差518的符號在大多數時間將保持為“1”或“-1”（即，由偏移主導）並淹沒用於DTC增益校準的兩個時鐘之間的實際相位誤差。
可使用數位類比轉換器（digital to analog converter，DAC）DAC 526來動態地調整Vref以去除DC偏移。DAC的數位控制是通過將比較器輸出518饋送到數位ΣΔ調變器528以得到其DC（或低頻）分量來產生的。這種偏移去除的實例在序號為U.S. 62/613,898且名稱為“用於基於DTC的類比分數N鎖相環（PLL）的快速收斂數位-時間轉換器（DTC）增益校準技術的系統及方法（System and Method for Fast-Converging Digital-To-Time Converter (DTC) Gain Calibration Technique for DTC-Based Analog Fractional-N Phase Lock Loop (PLL)）”的相關美國臨時申請中加以闡述，所述相關美國臨時申請的全部內容併入本申請供參考。
圖6是根據實施例的跟蹤PLL的相位雜訊性能的曲線圖600。
可通過將參考時鐘的頻率加倍來進一步改善基於DTC的採樣PLL的帶內相位雜訊。在曲線圖600中，第一條線602跟蹤具有正常參考時脈速率的PLL的性能，而第二條線604跟蹤具有加倍的參考時脈速率的PLL的性能。積分相位雜訊（integrated phase noise，IPN）可通過參考時脈速率加倍而改善約2dB。每一個電路區塊的雜訊性能均不會發生改變。只有參考時脈速率會改變兩倍以進行比較。
例如上述實施方式等傳統的實施方式存在一些問題。對於先進的無線應用中的嚴格要求而言，基於DTC的類比PLL需要進一步改善積分相位雜訊（phase noise，PN）。在傳統的PLL拓撲中，帶內相位雜訊受到電荷泵（charge-pump，CP）或Gm雜訊限制。CP及Gm性能可受到製程及功耗預算限制。儘管使用參考時鐘倍頻器可將PLL帶內相位雜訊改善約3dB，但PLL的工作循環誤差仍成問題，從而造成高的參考雜散（spurs）以及DTC增益校準失敗。
如以上所解釋，為進一步改善PLL的積分相位雜訊（IPN），可使用參考時鐘倍頻器來將參考時脈速率加倍並將PLL帶內相位雜訊改善3dB。然而，參考時鐘（CLKREF）通常不具有理想的50%工作循環且參考時鐘工作循環誤差會導致頻率加倍的時鐘（CLKREFX2）中偶數循環時鐘與奇數循環時鐘之間的系統週期失配（systematic period mismatch）。偶數/奇數週期失配會在CLKREF的偏移頻率處引入可能違反波罩圖（emission mask）的參考雜散且還會導致傳統PLL拓撲中的總積分相位雜訊。
此外，對於基於DTC的分數N PLL架構而言，偶數/奇數週期失配可能超出SPD的線性運算範圍。因此，所述失配會干擾迴路動態量並會使相位雜訊性能嚴重劣化。另外，參考時鐘工作循環誤差的存在還會使DTC增益校準迴路紊亂，從而降低其收斂準確性或者甚至造成收斂失敗。因此，當使用參考時鐘倍頻器時，基於DTC的PLL相位雜訊性能及操作可能會嚴重劣化。
根據實施例，提供工作循環補償迴路來使DTC增益迴路能夠在參考時鐘倍頻器模式中收斂到期望值並改善PLL的積分相位雜訊。
圖7A、圖7B、圖7C及圖7D是根據實施例的跟蹤PLL性能的曲線圖700、720、740及760。
當存在參考時鐘工作循環誤差時，在基於DTC的分數N類比PLL中，DTC增益校準及PLL相位雜訊（PN）性能會劣化。
第一曲線圖700跟蹤工作循環誤差為0.2%的實例中的PLL性能。在參考頻率（Fref）偏移處存在強的雜散702，而在工作循環增大時會觀察到許多其他分數雜散704。
第二曲線圖720跟蹤工作循環誤差為1%的實例中的PLL性能。在Fref偏移處存在強的雜散722，而在工作循環增大時會觀察到分數雜散724，且帶內相位雜訊 726增大。
第三曲線圖740跟蹤工作循環誤差為2%的實例中的PLL性能。在Fref偏移處存在強的雜散742，而在工作循環增大時會觀察到分數雜散744，且帶內相位雜訊 746增大。
第四曲線圖760跟蹤工作循環誤差為6%的實例中的PLL性能。在Fref偏移處存在強的雜散762，而在工作循環增大時會觀察到分數雜散764，且帶內相位雜訊 766增大。由於在存在工作循環誤差時DTC增益校準結果不準確，因而帶內相位雜訊 706、726、746及766發生劣化。
圖8是根據實施例的參考時鐘倍頻器800的圖。圖9是根據實施例的跟蹤在具有參考時鐘倍頻器時的操作的曲線圖900。
參考時鐘倍頻器800包括延遲元件802及異或閘（XOR gate）804。參考時鐘工作循環誤差在參考時鐘倍頻器800中引入偶數/奇數週期失配。如曲線圖900中所示，當參考時鐘倍頻器800的輸出CLKREFX2在PLL中用作新參考時鐘時，會在參考時鐘與回饋時鐘之間引入額外的相位誤差902。一般來說，當參考時鐘超前於回饋時鐘時，相位誤差是正的，且當參考時鐘滯後於回饋時鐘時，相位誤差是負的（儘管相位誤差的正/負屬性可交替地定義）。由於存在工作循環誤差，因此相位誤差在正與負之間交替變化。利用相位誤差在正與負之間交替變化的屬性來使經採樣相位誤差與循環狀態資料相關以準確地快速識別工作循環誤差。
根據實施例，提供數位工作循環修正系統來從PLL中的基於採樣器的相位檢測器輸出間接地感測工作循環誤差（在本文中也被稱為CLKREFX2中的偶數/奇數週期失配）而非從參考時鐘倍頻器輸出直接檢測誤差。採樣器的輸出電壓被電壓比較器數位化以產生1位元帶符號資料。接著，使用數位信號處理技術來對所述資料進行過濾並基於LMS回歸迴路來識別工作循環誤差。數位信號處理包括極低複雜度且低成本的數位微分器及相關器（移位器及累加器）。數位微分器有助於去除數據中的直流分量，從而使工作循環校準迴路對比較器偏移、採樣器偏移及PLL中由類比分量引入的任何其他類比電壓偏移不敏感。相關器使經過濾的資料與表示循環狀態的1位元帶符號信號相關。舉例來說，循環狀態可表示偶數循環是“1”且奇數循環是“-1”，然而本實施例並非僅限於此。相關迴路繼續進行修改直到相關器的這兩個輸入不再相關（此表示收斂）為止。在迴路中存在DTC增益誤差及初始相位誤差的情形中，其可快速且魯棒地收斂。
圖10是根據實施例的基於DTC的分數N類比PLL 1000的圖。
PLL 1000包括Gm電路1002、類比迴路濾波器1004、VCO 1006、SPD 1008、DTC 1009、回饋分頻器1010及DTC碼字產生電路1012。PLL 1000還包括DTC校準電路1014、比較器1016、工作循環修正電路1018及參考時鐘倍頻器1020。CLKREFX2與CLKFB之間的相位誤差的符號是從電壓比較器1016的輸出獲得（“1”：phe_sign = +1且“0”：phe_sign = -1）。phe_sign被進一步微分以確定與圖9中所示CLKREFX2的偶數循環與奇數循環之間的週期差（Teven-Todd）成比例的數位頻率誤差（freq_err）。
圖11是根據實施例的跟蹤PLL的操作的曲線圖1100。圖12是根據實施例的示出工作循環修正的曲線圖1200。
曲線圖1100與曲線圖1200分別是在不具有工作循環修正及具有工作循環修正的情況下CLKREFX2與CLKFB之間的CLKREF工作循環誤差與相位關係的圖。參照圖11，CLKREF具有大於50%的工作循環且在頻率加倍的時鐘中偶數循環的週期比奇數循環的週期大。儘管所繪示的週期被定義為偶數循環及奇數循環，然而各個循環可根據系統實施方式以兩種方式中的一種進行標記。由於存在工作循環誤差，因此當n是偶數循環時，freq_err(n)是正的，且當n是奇數循環時，freq_err(n)是負的。因此，當存在工作循環誤差時，freq_err(n)與當前循環的狀態（偶數或奇數）之間具有強的相關性。基於LMS的相關迴路（例如，工作循環修正電路1018）可用於工作循環校準以如曲線圖1200中所示將CLKFB移位，從而對工作循環誤差提供修正。
圖13是根據實施例的循環狀態信號產生電路1300的圖。圖14是根據實施例的跟蹤循環狀態信號產生電路1300的操作的曲線圖1400。
參照圖13及圖14，循環狀態信號產生電路1300以頻率未加倍的參考時鐘運行。頻率未加倍的參考時鐘是由CLKFB採樣，且在曲線圖1400中被示出為“even_cycle”的輸出在“0”與“1”之間交替變化以表示循環的狀態。
圖15是根據實施例的循環狀態信號產生電路1500的圖。圖16是根據實施例的跟蹤循環狀態信號產生電路1500的操作的曲線圖1600。
參照圖15及圖16，循環狀態信號產生電路1500包括計數器1502且以頻率加倍的參考時鐘運行。CLKREF被饋送到1位元數目器1502，且在曲線圖1600中示出為“even_cycle”的計數器輸出可用作循環的狀態指示。
返回參照圖10，PLL 1000中的經校準的工作循環誤差（dcc_comp）可接著被饋送到碼字產生器1012的ΣΔ調變器1013以調整CLKFB的相位。對於CLKFB的偶數循環而言，其上升沿被向回推動dcc_comp的量，且對於奇數循環而言，上升沿被拉入相同的量以使CLKFB與CLKREFX2的偶數/奇數循環失配匹配且它們的相位誤差將與工作循環誤差無關（如圖12的曲線圖1200中所示）。相位調整的方向可受在+1與-1之間交替變化的even_cycle信號的控制。當一個CLKREF產生CLKREFX2的一個偶數循環及CLKREFX2的一個奇數循環時，對於每一個CLKREF循環而言被饋送到ΣΔ調變器1013的淨dcc_comp是零。因此，dcc_comp僅改變CLKREF的相位而不改變頻率。CLKFB頻率由FCW控制。一旦dcc_err被收斂到正確的值，phe_sign便將與工作循環誤差無關且因此freq_err與循環狀態不相關。
數位工作循環修正電路1018可在存在DTC增益誤差的情況下收斂。由於對phe_sign資料進行(1-Z-1)處理，因此Fref/2速率下的誤差資訊得到側重。因此，不同於DTC增益校準電路1014，工作循環修正電路1018對Gm偏移及比較器1016偏移不敏感。工作循環修正電路1018對迴路中的初始頻率誤差及相位誤差也不敏感，這是因為這些誤差的頻譜集中在DC到Fref/2處，且所引入的工作循環誤差freq_err主要處於Fref/2速率下，所引入的工作循環誤差freq_err可通過與也處於Fref/2速率下的循環狀態信號（even_cycle）之間的相關性來提取。
圖17及圖18是根據實施例的工作循環補償性能的曲線圖。
參照圖17及圖18，曲線圖1700示出工作循環校準收斂，且曲線圖1800示出其中實施有工作循環校準電路及DTC增益校準電路二者的系統中的DTC增益校準收斂。圖中示出具有各種初始DTC增益值的工作循環修正迴路的收斂軌跡（convergence trajectory）。正確的DTC增益值是865。由於在DTC增益校準收斂之前沒有DTC增益的資訊，因此有意地將DTC增益的初始值設置為遠離正確的值。應注意，曲線圖1700中所跟蹤的工作循環修正迴路在約40 ms內穩定下來，而不論DTC增益值的偏離如何（DTC增益初始值分別被設定成0、200、400、800、1200及1400，如曲線圖1800中所示）。由於存在工作循環修正迴路，因此在對工作循環誤差進行補償之後DTC增益校準迴路也會如曲線圖1800中所示一樣收斂。兩個校準迴路同時在背景運行以跟蹤溫度變化及電壓變化，且因此在發生製程溫度及電壓（process, temperature and voltage，PVT）變化時確保具有優異的PLL性能。
圖19是根據實施例的ΣΔ調變器1900的圖。具有工作循環補償輸入dcc_cmp及用於進行DTC增益校準的輸出Φe的ΣΔ調變器1900包括數位積分器1902及1904、以及量化器1906。ΣΔ調變器1900具有兩個輸入：FCWF（FCW的分數部分）及dcc_cmp。類似於FCWF，用於工作循環修正的dcc_cmp也會在CLKFB中引入量化雜訊。這種量化雜訊也是在Φe中捕獲的，且最終通過DTC路徑被消除。可從ΣΔ調變器1900分支出Φe以保存在數位積分器（例如，數位積分器1902）中。
工作循環修正電路1018可包括數位微分器1022及累加器1024。工作循環修正迴路的收斂速度是由自我調整迴路（adaptation loop）的頻寬確定的，自我調整迴路的頻寬與增益因數α成比例，如圖10的PLL 1000中所示。較大的α對應於較大的頻寬以及工作循環修正的快速穩定（fast settling）。期望存在較小的α來將由修正電路1018引入的量化雜訊最小化。為使校準加快，在開始時可應用大的α且接著切換成較小的α以減小恆穩態時的量化雜訊。此種切換（switchover）可由基於數位計數器的計時器控制。增益因數可被實施為簡單的移位而非實際的乘法器1026，以保存在硬體中。
可修正的最大工作循環誤差可通過增大固定數dcc_comp中整數位元的數目而得到擴展，且修正準確性可通過增加dcc_comp中的分數位元而得到改善。CLKREF（晶體振盪器及具有緩衝器及路由的溫度補償晶體振盪器（temperature compensated crystal oscillator，TXCO））的工作循環誤差處於幾百皮秒內，包括製程電壓溫度（PVT）變化及各部分的變化。
工作循環校準電路1018會改善PLL相位雜訊及DTC增益校準準確性。工作循環校準電路1018在迴路的類比部分中幾乎不需要額外的硬體且會實現快速的且準確的修正而不存在任何額外的雜訊或雜散音（spurious tones）。最大工作循環誤差可容易地擴展到甚至大於CLKREF週期的±10%。
工作循環校準電路1018可從PLL 1000中的基於採樣器的相位檢測器1008的輸出感測參考時鐘工作循環誤差（或倍頻器參考時鐘中的偶數/奇數週期失配）。採樣器1008可位於PLL 1000的相位檢測部分中且含有參考時鐘與回饋時鐘之間的相位誤差資訊。採樣器的輸出電壓被電壓比較器1016數位化以得到用於數位校準的1位元帶符號資料。同一比較器1016還可用於DTC增益校準電路1014，且因此不需要使用額外的類比電路進行誤差感測。因此，硬體成本及功耗可忽略不計。數位校準電路是簡單的且以數位流形式實施，從而使所消耗的面積及功率可忽略不計。
比較器1016的輸出包括PLL 1000中的所有相位誤差資訊，例如由參考時鐘工作循環誤差引入的相位誤差、由DTC增益誤差引入的相位誤差、由類比迴路組件熱雜訊及閃爍雜訊（flicker noise）引入的相位誤差以及比較器偏移及Gm偏移。為提取工作循環誤差部分，可利用數位微分器（1-Z-1）1022在進一步處理之前首先對比較器1016輸出進行過濾，從而側重於處於Fref/2速率下的工作循環誤差。因此，工作循環修正電路1018對Gm偏移及比較器1016偏移不敏感。另外，工作循環修正電路1018對DTC增益校準電路1014添加正交性。工作循環修正電路1018可與DTC增益校準迴路電路1014及初始迴路相位鎖定同時運行。
微分器1022的輸出代表迴路中的數位頻率誤差且由於工作循環誤差而與偶數/奇數循環週期失配具有強的相關性。舉例來說，當偶數循環週期小於奇數循環週期時，則每一偶數循環時鐘的頻率誤差將為正的且每一奇數循環的頻率誤差將為負的。可使用LMS回歸迴路來使頻率誤差資料與表示循環狀態的1位元帶符號信號（偶數循環是“1”且奇數循環是“-1”）相關以獲得工作循環誤差。經校準的工作循環誤差可接著被饋送到ΣΔ調變器1013以使多模分頻器調整回饋時鐘的相位。對於偶數循環來說，回饋時鐘相位可被有意地向回推動與工作循環誤差的一半相等的量。對於奇數循環而言，回饋時鐘可被拉入相同的量以使回饋時鐘與參考時鐘路徑中的偶數/奇數循環失配進行匹配且由採樣器看到的相位誤差將與工作循環誤差無關。循環狀態的產生僅需要數位觸發器。
圖20是根據實施例的PLL 2000的圖。
PLL 2000包括Gm電路2002、VCO 2004、SPD 2006、DTC 2007、DTC碼字產生器2008、ΣΔ調變器2010、DTC增益校準電路2012、工作循環校準電路2014、參考時鐘倍頻器2016及在回饋路徑中用於分數N產生的由ΣΔ調變器2010調製的多模分頻器2018。ΣΔ調變器2010的量化雜訊（quantization noise，QN）可經DTC增益（KDTC）按比例縮放且接著可對參考路徑中的DTC進行調製以消除CLKFB中的量化雜訊。參考時鐘倍頻器2016對PLL採樣速率進行加倍以進一步減小帶內相位雜訊（PN）。參考時鐘工作循環誤差是通過將CLKFB的相位相應地調整至與CLKREFX2中的偶數/奇數失配進行匹配而在到達SPD 2006之前進行修正的。因此，SPD 2006在被鎖定時僅看到小的相位誤差，這類似於整數N情形。
SPD 2006包括斜率產生器（slope generator）2020及兩級採樣器2022。CLKDTC的上升沿觸發dV/dt斜率高的鮮明的電壓斜坡，且由CLKFB採樣，從而將相位誤差轉換成採樣電壓。兩級採樣器2022還對相位誤差提供一階離散時間無限脈衝回應（infinite impulse response，IIR）低通濾波。經採樣的電壓接著被分離成兩條路徑：一條路徑對提供比例增益（Kvco_P）的VCO 2004（Vctrl_P）進行直接調諧；而另一條路徑經過Gm電路2002及積分電容器CI來為VCO 2004產生Vctrl_I。這種PI配置對於採樣PLL而言是自然的選擇。其取消了傳統類比迴路濾波器中的有雜訊的電阻器。此外，PLL迴路頻寬主要取決於dV/dt斜率及VCO調諧靈敏度（Kvco_P），且對GM及CI不敏感。這會減小在存在PVT時的迴路增益變化，且還會放鬆對GM的增益準確性要求。相位頻率檢測器（phase frequency detector，PFD）迴路2024用於加快初始頻率/相位獲取，其在頻率鎖定之後斷電以節省電力。
可將經校準的工作循環誤差dcc_comp施加到ΣΔ調變器2010以調整CLKFB的相位來進行補償。作為另外一種選擇，可改為對CLKREFX2路徑應用相位調整。為此，以DTC增益對dcc_comp進行按比例縮放且接著將dcc_comp添加到DTC控制字。這樣一來，通過由DTC調整參考時鐘的相位，完成工作循環修正以及ΣΔ調變器2010量化雜訊消除二者。
圖21是根據實施例的PLL 2100的圖。
PLL 2100包括Gm電路2102、類比迴路濾波器2104、VCO 2106、SPD 2108、回饋/多模分頻器2110、DTC 2111、DTC碼字產生器2112、ΣΔ調變器2114、DTC校準電路2116、工作循環校準電路2118、比較器2120及時鐘倍頻器2122。根據實施例，cycle_status及freq_err是從比較器2120的輸出提取的。在圖中所示PLL 2100中，cycle_status被確定為0或1而非+1及-1。由此，工作循環校準電路2118可被配置成在檢測到循環狀態為預先配置的循環（例如，偶數循環或奇數循環）時應用工作循環修正。舉例來說，可只對奇數循環應用修正（例如，CLKREF邊沿的延遲）而不對偶數循環應用修正（或者只對偶數循環應用修正而不對奇數循環應用修正）。
圖22是根據實施例的工作循環誤差修正方法的流程圖2200。圖中示出工作循環誤差修正方法中的各個步驟。
在2202處，提供參考時鐘倍頻器。參考時鐘倍頻器可被作為PLL（例如本文所述PLL）的一部分提供。
在2204處，輸出代表Gm電路處的電壓與參考電壓之間的差的值。所述值可由比較器輸出。比較器可從Gm電路處的採樣電壓以及參考電壓接收輸入。由於在Gm電路電壓與參考電壓之間存在偏移，因此可對比較器偏移進行補償。舉例來說，參考電壓產生器可基於來自比較器的表示Gm電壓與參考電壓之間的差的輸出來動態地調整參考電壓。可將從比較器輸出的值發送到工作循環校準電路及參考電壓產生電路二者。
在2206處，從自比較器輸出的值提取工作循環中的誤差。所述誤差可由工作循環校準電路提取。所述誤差可被提取為本文中所述的頻率誤差及工作循環誤差。
在2208處，可根據所提取的誤差來調整工作循環。所述工作循環可由工作循環校準電路調整。所述調整可通過根據所提取的誤差對工作循環的參考時鐘邊沿進行延遲來執行。
圖23是根據實施例的PLL 2300的圖。圖24是根據實施例的LMS數位相關電路的圖。
參照圖23及圖24，PLL 2300包括Gm電路2302、類比迴路濾波器2304、VCO 2306、SPD 2308、DTC 2309、回饋/多模分頻器2310、ΣΔ調變器2312、比較器2314及LMS數位相關電路2316（包括增益因數乘法器2318）。為應用LMS演算法，可對類比PLL中的相位誤差進行數位化。可利用比較器2314來檢測相位誤差的符號。在實施例中，可使用單個比較器。由於相位誤差是通過在背景操作中進行的採樣進行數位化，因此實施這種相關電路2316的硬體成本很小且這種實施方式可不使用時間-數位轉換器（TDC）。
圖25是根據實施例的PLL 2500的圖。
PLL 2500包括Gm電路2502、類比迴路濾波器2504、VCO 2506、SPD 2508、DTC 2509、回饋/多模分頻器2510、ΣΔ調變器2512、比較器2514、LMS電路2516及DAC 2522。PLL 2500包括用於工作循環修正的LMS電路2516以及輸入到比較器2514中的可動態調整的參考電壓。DAC 2522可用於動態地調整輸入到比較器2514的參考電壓Vref1以補償比較器偏移。補償器偏移可指Gm電路2502處的採樣電壓與從DAC 2522輸出的輸入Vref1電壓之間的偏移或差。ΣΔ調變器2520及按比例縮放因數2518可與DAC 2522一起使用以補償比較器偏移。
圖26是根據實施例的PLL 2600的圖。
PLL 2600包括Gm電路2602、類比迴路濾波器2604、VCO 2606、SPD 2608、DTC 2609、回饋/多模分頻器2610及ΣΔ調變器2612。PLL 2600還包括DTC增益校準電路2614及工作循環校準電路2616。在PLL 2600中，DTC增益校準電路2614及工作循環校準電路2616中的每一者分別利用比較器2618及2620，且每一個校準電路分別針對比較器偏移進行調整。DTC增益校準電路2614及工作循環校準電路2616二者可同時地在背景中運行以使得在工作循環誤差被工作循環校準電路2616修正之後，DTC增益校準電路2614收斂到正確的DTC增益值。
圖27是根據實施例的PLL 2700的圖。
PLL 2700包括Gm電路2702、類比迴路濾波器2704、VCO 2706、SPD 2708、DTC 2709、回饋/多模分頻器2710、ΣΔ調變器2712、DTC增益校準電路2714、工作循環校準電路2716、比較器2718及參考時鐘倍頻器2720。PLL 2700類似於圖26所示PLL 2600，只是工作循環校準電路2716及DTC增益校準電路2714利用來自單個比較器2718的同一輸出。比較器2718的輸出包含可用於工作循環校準以及用於比較器2718的補償的資訊。這種實施方式可進一步減少校準所需要的類比電路的量。
圖28是根據實施例的PLL 2800的圖。
PLL 2800包括Gm電路2802、類比迴路濾波器2804、VCO 2806、SPD 2808、DTC 2809、回饋/多模分頻器2810、ΣΔ調變器2812、DTC增益校準電路2814、工作循環校準電路2816、比較器2818及參考時鐘倍頻器2820。PLL 2800類似於圖21所示PLL 2100，只是PLL 2800檢測cycle_status的+1值或-1值以使得工作循環校準電路2816在偶數循環及奇數循環二者中調整CLKREF的邊沿。
圖29是根據一個實施例的網路環境2900中的電子裝置2901的方塊圖。
參照圖29，網路環境2900中的電子裝置2901可通過第一網路2998（例如，短距離無線通信網路）來與電子裝置2902進行通信，或者通過第二網路2999（例如，長距離無線通信網路）來與電子裝置2904或伺服器2908進行通信。根據一個實施例，電子裝置2901可通過伺服器2908來與電子裝置2904進行通信。電子裝置2901可包括處理器2920、記憶體2930、輸入裝置2950、聲音輸出裝置2955、顯示裝置2960、音頻模組2970、感測器模組2976、介面2977、觸感模組（haptic module）2979、相機模組2980、電源管理模組2988、電池2989、通信模組2990、使用者識別模組（subscriber identification module，SIM）2996或天線模組2997。在一個實施例中，可從電子裝置2901省略這些元件中的至少一者（例如，顯示裝置2960或相機模組2980），或者可向電子裝置2901添加一個或多個其他元件。在一個實施例中，所述元件中的一些元件可被實施為單個積體電路（integrated circuit，IC）。舉例來說，感測器模組2976（例如，指紋感測器（fingerprint sensor）、虹膜感測器（iris sensor）或亮度感測器（illuminance sensor））可嵌入在顯示裝置2960（例如，顯示器）中。
處理器2920可執行例如軟體（例如，程式2940）以控制與處理器2920耦合的電子裝置2901的至少一個其他元件（例如，硬體元件或軟體元件），且可執行各種資料處理或計算。根據一個實施例，作為資料處理或計算的至少一部分，處理器2920可在揮發性記憶體2932中載入從另一個元件（例如，感測器模組2976或通信模組2990）接收的命令或資料，處理儲存在揮發性記憶體2932中的命令或資料，以及將所得資料儲存在非揮發性記憶體2934中。根據一個實施例，處理器2920可包括主處理器2921（例如，中央處理器（central processing unit，CPU）或應用處理器（application processor，AP））以及能夠獨立於主處理器2921運行或與主處理器2921結合運行的輔助處理器2923（例如，圖形處理單元（graphics processing unit，GPU）、圖像信號處理器（image signal processor，ISP）、感測器集線器處理器（sensor hub processor）或通信處理器（communication processor））。另外地或作為另外一種選擇，輔助處理器2923可適以消耗比主處理器2921少的功率，或者執行特定功能。輔助處理器2923可與主處理器2921分開實施或者作為主處理器2921的一部分實施。
當主處理器2921處於非現用（inactive）（例如，睡眠）狀態時，輔助處理器2923可替代主處理器2921來控制與電子裝置2901的元件中的至少一個元件（例如，顯示裝置2960、感測器模組2976或通信模組2990）相關的功能或狀態中的至少一些功能或狀態；或者當主處理器2921處於現用狀態（例如，正在執行應用時），輔助處理器2923可與主處理器2921一起控制上述功能或狀態中的至少一些功能或狀態。根據一個實施例，輔助處理器2923（例如，圖像信號處理器或通信處理器）可被實施為在功能上與輔助處理器2923相關的另一個元件（例如，相機模組2980或通信模組2990）的一部分。
記憶體2930可儲存由電子裝置2901的至少一個元件（例如，處理器2920或感測器模組2976）使用的各種資料。所述各種資料可包括例如軟體（例如，程式2940）以及用於與軟體相關的命令的輸入資料或輸出資料。記憶體2930可包括揮發性記憶體2932或非揮發性記憶體2934。
程式2940可作為軟體儲存在記憶體2930中且可包括例如作業系統（operating system，OS）2942、中間軟體（middleware）2944或應用2946。
輸入裝置2950可從電子裝置2901的外部（例如，使用者）接收將由電子裝置2901的其他元件（例如，處理器2920）使用的命令或資料。輸入裝置2950可包括例如麥克風、滑鼠或鍵盤。
聲音輸出裝置2955可將聲音信號輸出到電子裝置2901的外部。聲音輸出裝置2955可包括例如揚聲器或接收器。揚聲器可用於一般用途（例如，播放多媒體或錄音），且接收器可用於接收傳入呼叫。根據一個實施例，接收器可與揚聲器分開實施或作為揚聲器的一部分實施。
顯示裝置2960可向電子裝置2901的外部（例如，使用者）以視覺方式提供資訊。顯示裝置2960可包括例如顯示器、全像裝置（hologram device）或投影儀以及用於控制顯示器、全像裝置及投影儀中的對應一者的控制電路。根據一個實施例，顯示裝置2960可包括適以探測觸摸的觸摸電路、或適以測量由觸摸引發的力的強度的感測器電路（例如，壓力感測器）。
音頻模組2970可將聲音轉換成電信號以及將電信號轉換成聲音。根據一個實施例，音頻模組2970可通過輸入裝置2950獲得聲音，或者通過聲音輸出裝置2955或通過與電子裝置2901直接地（例如，以有線方式）耦合或無線耦合的外部電子裝置（例如，電子裝置2902）的頭戴耳機來輸出聲音。
感測器模組2976可探測電子裝置2901的運行狀態（例如，功率或溫度）或者電子裝置2901外部的環境狀態（例如，使用者狀態），且接著產生與所探測的狀態對應的電信號或資料值。根據一個實施例，感測器模組2976可包括例如手勢感測器（gesture sensor）、陀螺儀感測器（gyro sensor）、大氣壓感測器（atmospheric pressure sensor）、磁性感測器（magnetic sensor）、加速度感測器（acceleration sensor）、握持感測器（grip sensor）、接近感測器（proximity sensor）、顏色感測器（color sensor）、紅外（infrared，IR）感測器、生物特徵感測器（biometric sensor）、溫度感測器（temperature sensor）、濕度感測器（humidity sensor）或亮度感測器。
介面2977可支援為將電子裝置2901直接地（例如，以有線方式）或無線地與外部電子裝置（例如，電子裝置2902）耦合而使用的一種或多種規定協議。根據一個實施例，介面2977可包括例如高清晰度多媒體介面（high definition multimedia interface，HDMI）、通用序列匯流排（universal serial bus，USB）介面、安全數位（secure digital，SD）卡介面或音頻介面。
連接端子2978可包括連接件，電子裝置2901可通過連接件與外部電子裝置（例如，電子裝置2902）實體連接。根據一個實施例，連接端子2978可包括例如HDMI連接件、USB連接件、SD卡連接件或音頻連接件（例如，頭戴耳機連接件）。
觸感模組2979可將電信號轉換成機械刺激（例如，震動或移動）或者可由用戶通過觸覺（tactile sensation）或動覺（kinesthetic sensation）識別的電刺激。根據一個實施例，觸感模組2979可包括例如電動機、壓電式元件（piezoelectric element）或電刺激器（electrical stimulator）。
相機模組2980可拍攝靜止圖像或移動圖像。根據一個實施例，相機模組2980可包括一個或多個鏡頭、圖像感測器、圖像信號處理器或閃光燈。
電源管理模組2988可管理向電子裝置2901供應的電力。根據一個實施例，電源管理模組2988可被實施為例如電源管理積體電路（power management integrated circuit，PMIC）的至少一部分。
電池2989可向電子裝置2901的至少一個元件供電。根據一個實施例，電池2989可包括例如不可再充電的原電池（primary cell）、可再充電的二次電池（secondary cell）或燃料電池（fuel cell）。
通信模組2990可支援在電子裝置2901與外部電子裝置（例如，電子裝置2902、電子裝置2904或伺服器2908）之間建立直接的（例如，有線的）通信通道或無線的通信通道以及通過所建立的通信通道執行通信。通信模組2990可包括可獨立於處理器2920（例如，AP）運行的一個或多個通信處理器並支援直接的（例如，有線的）通信或無線的通信。根據一個實施例，通信模組2990可包括無線通信模組2992（例如，蜂窩通信模組、短距離無線通信模組或全球導航衛星系統（global navigation satellite system，GNSS）通信模組）或有線通信模組2994（例如，局域網（local area network，LAN）通信模組或電力線通信（power line communication，PLC）模組）。這些通信模組中對應的一個通信模組可通過第一網路2998（例如，短距離通信網路，例如藍牙TM、無線保真（wireless-fidelity，Wi-Fi）直接或紅外資料協會（Infrared Data Association，IrDA）標準）或第二網路2999（例如，長距離通信網路，例如蜂窩網路、互聯網或電腦網路（例如，LAN或廣域網路（wide area network，WAN）））與外部電子裝置進行通信。這些各種類型的通信模組可被實施為單個元件（例如，單個積體電路）或者可被實施為彼此分開的多個組件（例如，多個積體電路）。無線通信模組2992可使用儲存在使用者識別模組2996中的使用者資訊（例如，國際移動用戶識別碼（international mobile subscriber identity，IMSI））來識別及認證通信網路（例如，第一網路2998或第二網路2999）中的電子裝置2901。
天線模組2997可將信號或電力傳送到電子裝置2901外部（例如，外部電子裝置）或者從電子裝置2901外部接收信號或電力。根據一個實施例，天線模組2997可包括一個或多個天線，且舉例來說通信模組2990（例如，無線通信模組2992）可從所述一個或多個天線中選擇適用於在通信網路（例如，第一網路2998或第二網路2999）中使用的通信方案的至少一個天線。然後可通過所選擇的至少一個天線在通信模組2990與外部電子裝置之間傳送或接收信號或電力。
上述元件中的至少一些元件可人工進行耦合且所述至少一些元件之間可通過週邊間通信方案（inter-peripheral communication scheme）（例如，匯流排、通用輸入及輸出（general purpose input and output，GPIO）、串列週邊介面（serial peripheral interface，SPI）或移動產業處理器介面（mobile industry processor interface，MIPI））傳送信號（例如，命令或資料）。
根據一個實施例，可通過與第二網路2999進行耦合的伺服器2908在電子裝置2901與外部電子裝置2904之間傳送或接收命令或資料。電子裝置2902及電子裝置2904中的每一者可為與電子裝置2901為相同類型或不同類型的裝置。根據一個實施例，將在電子裝置2901處執行的所有操作或一些操作可在外部電子裝置2902、外部電子裝置2904或外部電子裝置2908中的一者或多者處執行。舉例來說，如果電子裝置2901原本應自動地或回應於來自使用者或另一個裝置的請求而執行功能或服務，則替代執行所述功能或服務或者除了執行所述功能或服務之外，電子裝置2901還可請求所述一個或多個外部電子裝置執行所述功能或服務的至少一部分。接收到所述請求的所述一個或多個外部電子裝置可執行所請求的功能或服務的所述至少一部分，或者執行與所述請求相關的其他功能或其他服務，並將所述執行的結果傳輸到電子裝置2901。電子裝置2901可在對結果進行進一步處理或不進行進一步處理的情況下提供所述結果作為對請求的回復的至少一部分。為此，舉例來說，可使用雲計算、分散式運算或客戶機-伺服器計算技術。
一個實施例可被實施為包括儲存在可由機器（例如，電子裝置2901）讀取的儲存介質（例如，內部記憶體2936或外部記憶體2938）中的一個或多個指令的軟體（例如，程式2940）。舉例來說，機器（例如，電子裝置2901）的處理器（例如，處理器2920）可在使用或不使用受處理器控制的一個或多個其他元件的條件下調用儲存在儲存介質中的所述一個或多個指令中的至少一個指令，並執行所述至少一個指令。因此，可操作機器根據所調用的所述至少一個指令來執行至少一種功能。所述一個或多個指令可包括由編譯器產生的代碼或者可由解譯器執行的代碼。機器可讀儲存介質可設置成非暫時性儲存介質形式。用語“非暫時性”表示儲存介質是有形裝置，且不包括信號（例如，電磁波），但此用語並不區分資料以半永久方式儲存在儲存介質中的情形與資料臨時儲存在儲存介質中的情形。
根據一個實施例，本公開的方法可包括在電腦程式產品中及在電腦程式產品中提供。電腦程式產品可在賣方與買方之間作為產品進行交易。電腦程式產品可以機器可讀儲存介質（例如，壓縮磁碟唯讀記憶體（compact disc read only memory，CD-ROM））形式分發，或者通過應用商店（例如，播放商店TM（Play StoreTM）線上分發（例如，下載或上傳），或者直接在兩個使用者裝置（例如，智慧型電話）之間分發。如果線上分發，則電腦程式產品的至少一部分可在機器可讀儲存介質（例如，製造商伺服器的記憶體、應用商店的伺服器或中繼伺服器）中臨時產生或至少臨時儲存在所述機器可讀儲存介質中。
根據一個實施例，上述元件中的每一個元件（例如，模組或程式）可包括單個實體或多個實體。根據一個實施例，可省略上述元件中的一者或多者，或者可添加一個或多個其他元件。作為另外一種選擇或另外地，可將多個元件（例如，模組或程式）集成成單個元件。在這種情形中，集成元件仍可以與在集成之前所述多個元件中的對應一者執行一種或多種功能的方式相同或相似的方式來執行所述多個元件中的每一者的所述一種或多種功能。由模組、程式或另一元件執行的操作可依序地、並行地、重複地或啟發式地執行，或者所述操作中的一個或多個操作可以不同的次序執行或者被省略，或者可添加一個或多個其他操作。
圖30是根據一個實施例的音頻模組2970的方塊圖。
參照圖30，音頻模組2970可包括例如音頻輸入介面3010、音頻輸入混頻器3020、類比數位轉換器（analog-to-digital converter，ADC）3030、音頻信號處理器3040、數位類比轉換器（DAC）3050、音頻輸出混頻器3060或音頻輸出介面3070。
音頻輸入介面3010可通過麥克風（例如，動圈式麥克風（dynamic microphone）、電容式麥克風（condenser microphone）或壓電式麥克風（piezo microphone））來接收與從電子裝置2901的外部獲得的聲音對應的音頻信號，所述麥克風被配置為輸入裝置2950的一部分或者與電子裝置2901分開配置。舉例來說，如果音頻信號是從外部電子裝置2902（例如，頭戴式耳機（headset）或麥克風）獲得的，則音頻輸入介面3010可通過連接端子2978來與外部電子裝置2902直接連接，或者通過無線通信模組2992來與外部電子裝置2902無線連接（例如，藍牙TM通信）以接收音頻信號。根據一個實施例，音頻輸入介面3010可接收與從外部電子裝置2902獲得的音頻信號相關的控制信號（例如，通過輸入按鈕接收的音量調整信號）。音頻輸入介面3010可包括多個音頻輸入通道且可分別通過所述多個音頻輸入通道中對應的一個音頻輸入通道接收不同的音頻信號。根據一個實施例，另外地或作為另外一種選擇，音頻輸入介面3010可從電子裝置2901的另一個元件（例如，處理器2920或記憶體2930）接收音頻信號。
音頻輸入混頻器3020可將多個所輸入音頻信號合成為至少一個音頻信號。舉例來說，根據一個實施例，音頻輸入混頻器3020可將通過音頻輸入介面3010輸入的多個類比音頻信號合成成至少一個類比音頻信號。
ADC 3030可將類比音頻信號轉換成數位音頻信號。舉例來說，根據一個實施例，ADC 3030可將通過音頻輸入介面3010接收到的類比音頻信號，或者另外地或作為另外一種選擇，將通過音頻輸入混頻器3020合成的類比音頻信號轉換成數位音頻信號。
音頻信號處理器3040可對通過ADC 3030接收到的數位音頻信號或者從電子裝置2901的另一個元件接收的數位音頻信號執行各種處理。舉例來說，根據一個實施例，音頻信號處理器3040可執行以下操作：改變採樣速率、應用一個或多個濾波器、內插處理、對整個或部分頻率頻寬進行放大或衰減、雜訊處理（例如，對雜訊或回聲進行衰減）、改變通道（例如，在單聲道與身歷聲之間切換）、混頻或者提取一個或多個數位音頻信號的規定信號。根據一個實施例，音頻信號處理器3040的一種或多種功能可採用等化器形式實施。
DAC 3050可將數位音頻信號轉換成類比音頻信號。舉例來說，根據一個實施例，DAC 3050可將經音頻信號處理器3040處理的數位音頻信號或者從電子裝置2901的另一個元件（例如，處理器2920或記憶體2930）獲得的數位音頻信號轉換成類比音頻信號。
音頻輸出混頻器3060可將待輸出的多個音頻信號合成為至少一個音頻信號。舉例來說，根據一個實施例，音頻輸出混頻器3060可將經DAC 3050轉換的類比音頻信號與另一個類比音頻信號（例如，通過音頻輸入介面3010接收的類比音頻信號）合成為至少一個類比音頻信號。
音頻輸出介面3070可通過聲音輸出裝置2955將經DAC 3050轉換的類比音頻信號，或者另外地或作為另外一種選擇，將經音頻輸出混頻器3060合成的類比音頻信號輸出到電子裝置2901的外部。聲音輸出裝置2955可包括例如揚聲器（例如，動態式驅動器（dynamic driver）或平衡電樞式驅動器（balanced armature driver））或接收器。根據一個實施例，聲音輸出裝置2955可包括多個揚聲器。在這種情形中，音頻輸出介面3070可通過所述多個揚聲器中的至少一些揚聲器輸出具有多個不同通道（例如，身歷聲通道或5.1通道）的音頻信號。根據一個實施例，音頻輸出介面3070可通過連接端子2978來與外部電子裝置2902（例如，外部揚聲器或頭戴式耳機）直接連接，或者通過無線通信模組2992來與外部電子裝置2902無線連接以輸出音頻信號。
根據一個實施例，音頻模組2970可通過使用音頻信號處理器3040的至少一種功能對多個數位音頻信號進行合成來產生至少一個數位音頻信號，而不單獨地包括音頻輸入混頻器3020或音頻輸出混頻器3060。
根據一個實施例，音頻模組2970可包括音頻放大器（例如，揚聲器放大電路），所述音頻放大器能夠放大通過音頻輸入介面3010輸入的類比音頻信號或者將通過音頻輸出介面3070輸出的音頻信號。根據一個實施例，音頻放大器可被配置為與音頻模組2970分開的模組。
圖31是根據一個實施例的程式2940的方塊圖。
參照圖31，程式2940可包括用於控制電子裝置2901的一種或多種資源的OS 2942、中間軟體2944或可在OS 2942中執行的應用2946。OS 2942可包括例如安卓®（Android®）、蘋果作業系統（iOS®）、視窗®（Windows®）、塞班®（Symbian®）、泰澤®（Tizen®）或八達TM（BadaTM）。舉例來說，程式2940的至少一部分可在製造期間預載入在電子裝置2901上，或者可在使用者使用期間從外部電子裝置（例如，電子裝置2902或2904、或者伺服器2908）下載或由外部電子裝置更新。
OS 2942可控制對電子裝置2901的一種或多種系統資源（例如，進程、記憶體或電源）的管理（例如，分配或解除配置）。另外地或作為另外一種選擇，OS 2942可包括一個或多個驅動器程式以驅動電子裝置2901的其他硬體裝置（例如，輸入裝置2950、聲音輸出裝置2955、顯示裝置2960、音頻模組2970、感測器模組2976、介面2977、觸感模組2979、相機模組2980、電源管理模組2988、電池2989、通信模組2990、使用者識別模組2996或天線模組2997）。
中間軟體2944可向應用2946提供各種功能以使應用2946可使用從電子裝置2901的一種或多種資源提供的功能或資訊。中間軟體2944可包括例如應用管理器3101、視窗管理器3103、多媒體管理器3105、資源管理器3107、電源管理器3109、資料庫管理器3111、資料包管理器31613、連接性管理器3115、通知管理器3117、位置管理器3119、圖形管理器3121、安全管理器3123、電話管理器3125或語音辨識管理器3127。
應用管理器3101舉例來說可管理應用2946的壽命循環。視窗管理器3103舉例來說可管理在螢幕上使用的一種或多種圖形使用者介面（graphical user interface，GUI）資源。多媒體管理器3105舉例來說可識別將用於播放媒體檔的一種或多種格式，且可使用適用於從所述一種或多種格式選出的對應一種格式的轉碼器來對媒體檔中的對應一者進行編碼或解碼。資源管理器3107舉例來說可管理應用2946的原始程式碼或記憶體2930的記憶體空間。電源管理器3109舉例來說可管理電池2989的容量、溫度或電力，且至少部分地基於電池2989的容量、溫度或電力的對應資訊來確定或提供將用於電子裝置2901的操作的相關資訊。根據一個實施例，電源管理器3109可與電子裝置2901的基本輸入/輸出系統（basic input/output system，BIOS）交交互操作。
資料庫管理器3111舉例來說可產生、搜索或改變將由應用2946使用的資料庫。資料包管理器31613舉例來說可管理以資料包檔形式分發的應用的安裝或更新。連接性管理器3115舉例來說可管理電子裝置2901與外部電子裝置之間的無線連接或直接連接。通知管理器3117舉例來說可提供將規定事件（例如，傳入呼叫、消息或警告）的出現通知給用戶的功能。位置管理器3119舉例來說可管理電子裝置2901的位置資訊。圖形管理器3121舉例來說可管理將向用戶提供的一種或多種圖形效果或者與所述一種或多種圖形效果相關的使用者介面。
安全管理器3123舉例來說可提供系統安全或使用者認證。電話管理器3125舉例來說可管理由電子裝置2901提供的語音呼叫功能或視頻呼叫功能。語音辨識管理器3127舉例來說可將使用者的語音資料傳送到伺服器2908、並從伺服器2908接收與將至少部分地基於所述語音資料對電子裝置2901執行的功能對應的命令、或者接收至少部分地基於所述語音資料轉換而來的文本資料。根據一個實施例，中間軟體2944可動態地刪除一些現有元件或添加新元件。根據一個實施例，中間軟體2944的至少一部分可被包括為OS 2942的一部分或者可在與OS 2942分開的其他軟體中實施。
應用2946可包括例如首頁應用（home application）3151、撥號器應用（dialer application）3153、短消息服務（short message service，SMS）/多媒體消息傳送服務（multimedia messaging service，MMS）應用3155、即時消息（instant message，IM）應用3157、瀏覽器應用3159、相機應用3161、警報應用3163、連絡人應用（contact application）3165、語音辨識應用3167、電子郵件應用3169、日曆應用3171、媒體播放機應用3173、相冊應用3175、手錶應用3177、健康應用3179（例如，用於測量鍛練程度或生物特徵資訊（例如，血糖））或環境資訊應用3181（例如，用於測量氣壓、濕度或溫度資訊）。根據一個實施例，應用2946還可包括能夠支援電子裝置2901與外部電子裝置之間的資訊交換的資訊交換應用。資訊交換應用舉例來說可包括適以向外部電子裝置傳輸指定資訊（例如，呼叫、消息或警告）的通知中繼應用、或者包括適以管理外部電子裝置的裝置管理應用。通知中繼應用可向外部電子裝置傳輸與在電子裝置2901的另一應用（例如，電子郵件應用3169）處出現規定事件（例如，電子郵件接收）對應的通知資訊。另外地或作為另外一種選擇，通知中繼應用可從外部電子裝置接收通知資訊並將通知資訊提供到電子裝置2901的使用者。
裝置管理應用可控制外部電子裝置或外部電子裝置的一些元件（例如，外部電子裝置的顯示裝置或相機模組）的電源（例如，接通或關斷）或功能（例如，亮度、解析度或焦距的調整）。另外地或作為另外一種選擇，裝置管理應用可支援在外部電子裝置上運行的應用的安裝、刪除或更新。
圖32是根據一個實施例的電子裝置2901的無線通信模組2992、電源管理模組2988及天線模組2997的方塊圖。
參照圖32，無線通信模組2992可包括磁力安全傳輸（magnetic secure transmission，MST）通信模組3210或近場通信（near-field communication，NFC）模組3230，且電源管理模組2988可包括無線充電模組3250。在這種情形中，天線模組2997可包括多個天線，所述多個天線包括與MST通信模組3210連接的MST天線3297-1、與NFC通信模組3230連接的NFC天線3297-3以及與無線充電模組3250連接的無線充電天線3297-5。此處只對以上參照圖29闡述的元件的說明進行簡要闡述或者省略所述說明。
MST通信模組3210可從處理器2920接收含有控制資訊或例如卡（例如，信用卡）資訊等支付資訊的信號，產生與所接收信號對應的磁信號，且接著通過MST天線3297-1將所產生的磁信號傳輸到外部電子裝置2902（例如，銷售點（point-of-sale，POS）裝置）。根據一個實施例，為產生磁信號，MST通信模組3210可包括切換模組（其包括與MST天線3297-1連接的一個或多個開關），且控制切換模組根據所接收的信號來改變向MST天線3297-1供應的電壓或電流的方向。改變電壓或電流的方向能夠使從MST天線3297-1發出的磁信號（例如，磁場）的方向相應地改變。如果在外部電子裝置2902處檢測到方向發生改變的磁信號，則方向發生改變的磁信號可引起與以下效果相似的效果（例如，波形）：當與和所接收的信號相關聯的卡資訊對應的磁卡刷過電子裝置2902的讀卡器時產生的磁場的效果。根據一個實施例，舉例來說，由電子裝置2902以磁信號形式接收的支付相關資訊及控制信號可通過網路2999被進一步傳送到外部伺服器2908（例如，支付伺服器）。
NFC通信模組3230可從處理器2920獲得含有控制資訊或支付資訊（例如，卡資訊）的信號並通過NFC天線3297-3將所獲得的信號傳送到外部電子裝置2902。根據一個實施例，NFC通信模組3230可通過NFC天線3297-3接收從外部電子裝置2902傳送的這種信號。
無線充電模組3250可通過無線充電天線3297-5將電力無線地傳送到外部電子裝置2902（例如，蜂窩電話或穿戴式裝置）或者從外部電子裝置2902（例如，無線充電裝置）無線地接收電力。無線充電模組3250可支援包括例如磁共振方案或磁感應方案在內的各種無線充電方案中的一種或多種。
根據一個實施例，MST天線3297-1、NFC天線3297-3或無線充電天線3297-5中的一些可共用它們的輻射器中的至少部分輻射器。舉例來說，MST天線3297-1的輻射器可用作NFC天線3297-3的輻射器或無線充電天線3297-5的輻射器，或反之。在這種情形中，天線模組2997可包括切換電路，所述切換電路適以例如在無線通信模組2992（例如，MST通信模組3210或NFC通信模組3230）或電源管理模組（例如，無線充電模組3250）的控制下選擇性地將天線3297-1、3297-3及3297-5中的至少部分天線連接（例如，閉合）或斷開連接（例如，斷開）。舉例來說，當電子裝置2901使用無線充電功能時，NFC通信模組3230或無線充電模組3250可控制切換電路來將由NFC天線3297-3與無線充電天線3297-5共用的輻射器的至少一部分從NFC天線3297-3臨時斷開連接以及將所述輻射器的所述至少一部分與無線充電天線3297-5進行連接。
儘管已在本公開的詳細說明中闡述了本公開的某些實施例，然而在不背離本公開的範圍的條件下可以各種形式來對本公開進行修改。因此，本公開的範圍不應僅基於所闡述的實施例來確定，而是應基於隨附權利要求書及其等效形式來確定。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧整數N子採樣PLL/ PLL
102、302、502、1002、2002、2102、2302、2502、2602、2702、2802‧‧‧Gm電路
104、304、504、1004、2104、2304、2504、2604、2704、2804‧‧‧類比迴路濾波器
106、306、506、1006、2004、2106、2306、2506、2606、2706、2806‧‧‧壓控振盪器
108、308、508、2006、2108、2308、2508、2608、2708、2808‧‧‧採樣相位檢測器
110‧‧‧採樣開關
112‧‧‧採樣電容器
210、220、230、600、900、1100、1200、1400、1600、1700、1800‧‧‧曲線圖
212、222、232、318‧‧‧上升沿
300‧‧‧類比採樣分數N PLL/PLL
310、510、1010‧‧‧回饋分頻器
312、402、1013、1900、2010、2114、2312、2512、2520、2612、2712、2812‧‧‧ΣΔ調變器
314、408‧‧‧頻率控制字
316‧‧‧時鐘邊沿/CLKFB的上升沿/CLKFB
320、517、1009、2007、2111、2309、2509、2609、2709、2809‧‧‧數位-時間轉換器
322‧‧‧CLKDTC
400‧‧‧DTC控制字產生電路
404‧‧‧數位積分器/累加器
406、1906‧‧‧量化器
410‧‧‧DTC增益
412‧‧‧DTC碼偏移
414‧‧‧DTC碼字
416‧‧‧頻率量化誤差序列qe(n)
418‧‧‧相位誤差序列Φe(n)
422、1024‧‧‧累加器
424、520、1026‧‧‧乘法器
426‧‧‧加法器
500‧‧‧基於DTC的類比採樣分數N PLL/PLL
512‧‧‧DTC碼字產生電路
514、2012、2614、2714、2814‧‧‧DTC增益校準電路
516‧‧‧電壓比較器
518‧‧‧1位雜訊誤差/比較器輸出/1位元數位相位誤差/1位元相位誤差
522‧‧‧ΣΔ量化雜訊
524‧‧‧數位累加器
526‧‧‧數位類比轉換器
528‧‧‧數位ΣΔ調變器
602‧‧‧第一條線
604‧‧‧第二條線
700‧‧‧曲線圖/第一曲線圖
702、722、742、762‧‧‧強的雜散
704、724、744、764‧‧‧分數雜散
706、726、746、766‧‧‧帶內相位雜訊
720‧‧‧曲線圖/第二曲線圖
740‧‧‧曲線圖/第三曲線圖
760‧‧‧曲線圖/第四曲線圖
800、1020、2016、2720、2820‧‧‧參考時鐘倍頻器
802‧‧‧延遲元件
804‧‧‧異或閘
902‧‧‧相位誤差
1000‧‧‧基於DTC的分數N類比PLL/PLL
1008‧‧‧採樣相位檢測器/基於採樣器的相位檢測器/採樣器
1012‧‧‧DTC碼字產生電路/碼字產生器
1014‧‧‧DTC校準電路/DTC增益校準電路/DTC增益校準迴路電路
1016‧‧‧比較器/電壓比較器
1018‧‧‧工作循環修正電路/數位工作循環修正電路/修正電路/工作循環校準電路
1022‧‧‧數位微分器/微分器/數位微分器（1-Z-1）
1300、1500‧‧‧循環狀態信號產生電路
1502‧‧‧計數器/1位元數目器
1902、1904‧‧‧數位積分器
2000、2100、2300、2500、2600、2700、2800‧‧‧PLL
2008、2112‧‧‧DTC碼字產生器
2014、2118、2616、2716、2816‧‧‧工作循環校準電路
2018‧‧‧多模分頻器
2020‧‧‧斜率產生器
2022‧‧‧兩級採樣器
2024‧‧‧相位頻率檢測器迴路
2110、2310、2510、2610、2710、2810‧‧‧回饋/多模分頻器
2116‧‧‧DTC校準電路
2120、2314、2514、2618、2620、2718、2818‧‧‧比較器
2122‧‧‧時鐘倍頻器
2200‧‧‧流程圖
2202、2204、2206、2208‧‧‧步驟
2316‧‧‧LMS數位相關電路/相關電路
2318‧‧‧增益因數乘法器
2516‧‧‧LMS電路
2518‧‧‧按比例縮放因數
2522、3050‧‧‧數位類比轉換器
2900‧‧‧網路環境
2901‧‧‧電子裝置
2902、2904‧‧‧電子裝置/外部電子裝置
2908‧‧‧伺服器/外部電子裝置/外部伺服器
2920‧‧‧處理器
2921‧‧‧主處理器
2923‧‧‧輔助處理器
2930‧‧‧記憶體
2932‧‧‧揮發性記憶體
2934‧‧‧非揮發性記憶體
2936‧‧‧內部記憶體
2938‧‧‧外部記憶體
2940‧‧‧程式
2942‧‧‧作業系統
2944‧‧‧中間軟體
2946‧‧‧應用
2950‧‧‧輸入裝置
2955‧‧‧聲音輸出裝置
2960‧‧‧顯示裝置
2970‧‧‧音頻模組
2976‧‧‧感測器模組
2977‧‧‧介面
2978‧‧‧連接端子
2979‧‧‧觸感模組
2980‧‧‧相機模組
2988‧‧‧電源管理模組
2989‧‧‧電池
2990‧‧‧通信模組
2992‧‧‧無線通信模組
2994‧‧‧有線通信模組
2996‧‧‧使用者識別模組
2997‧‧‧天線模組
2998‧‧‧第一網路
2999‧‧‧第二網路/網路
3010‧‧‧音頻輸入介面
3020‧‧‧音頻輸入混頻器
3030‧‧‧類比數位轉換器
3040‧‧‧音頻信號處理器
3060‧‧‧音頻輸出混頻器
3070‧‧‧音頻輸出介面
3101‧‧‧應用管理器
3103‧‧‧視窗管理器
3105‧‧‧多媒體管理器
3107‧‧‧資源管理器
3109‧‧‧電源管理器
3111‧‧‧資料庫管理器
3115‧‧‧連接性管理器
3117‧‧‧通知管理器
3119‧‧‧位置管理器
3121‧‧‧圖形管理器
3123‧‧‧安全管理器
3125‧‧‧電話管理器
3127‧‧‧語音辨識管理器
3151‧‧‧首頁應用
3153‧‧‧撥號器應用
3155‧‧‧短消息服務/多媒體消息傳送服務應用
3157‧‧‧即時消息應用
3159‧‧‧瀏覽器應用
3163‧‧‧警報應用
3165‧‧‧連絡人應用
3167‧‧‧語音辨識應用
3169‧‧‧電子郵件應用
3171‧‧‧日曆應用
3173‧‧‧媒體播放機應用
3175‧‧‧相冊應用
3177‧‧‧手錶應用
3179‧‧‧健康應用
3181‧‧‧環境資訊應用
3210‧‧‧磁力安全傳輸通信模組/MST通信模組
3230‧‧‧近場通信模組/NFC通信模組
3250‧‧‧無線充電模組
3297-1‧‧‧MST天線/天線
3297-3‧‧‧NFC天線/天線
3297-5‧‧‧無線充電天線/天線
31613‧‧‧資料包管理器
CI‧‧‧積分電容器
CLKFB‧‧‧回饋分頻器輸出/輸出
CLKREF‧‧‧參考時鐘
CLKVCO‧‧‧VCO輸出/時鐘/回饋分頻器輸入時鐘
CLKREFX2‧‧‧頻率加倍的時鐘/輸出
dcc_cmp‧‧‧工作循環補償輸入
dcc_comp‧‧‧經校準的工作循環誤差
even_cycle‧‧‧循環狀態信號
FCWF‧‧‧FCW的分數部分
freq_err‧‧‧數位頻率誤差/工作循環誤差
KDTC‧‧‧DTC增益
Teven、Todd‧‧‧週期
V2‧‧‧採樣電壓
VDC‧‧‧VCO波形
Vref‧‧‧參考電壓
Vref1‧‧‧參考電壓/輸入
Vsmp‧‧‧採樣電壓/電壓
Φe‧‧‧輸出
Φe(n)‧‧‧相位誤差序
結合附圖閱讀以下詳細說明，本公開的某些實施例的以上及其他方面、特徵及優點將更顯而易見，在附圖中： 圖1是根據實施例的整數N子採樣PLL的圖。 圖2是根據實施例的跟蹤PLL的操作的曲線圖。 圖3是根據實施例的類比採樣分數N PLL的圖。 圖4是根據實施例的DTC控制字產生電路的圖。 圖5是根據實施例的基於DTC的類比採樣分數N PLL的圖。 圖6是根據實施例的跟蹤PLL的相位雜訊性能的曲線圖。 圖7A、圖7B、圖7C及圖7D是根據實施例的跟蹤PLL性能的曲線圖。 圖8是根據實施例的參考時鐘倍頻器的圖。 圖9是根據實施例的跟蹤在具有參考時鐘倍頻器時的操作的曲線圖。 圖10是根據實施例的基於DTC的分數N類比PLL的圖。 圖11是根據實施例的跟蹤PLL的操作的曲線圖。 圖12是根據實施例的示出工作循環修正的曲線圖。 圖13是根據實施例的循環狀態信號產生電路的圖。 圖14是根據實施例的跟蹤循環狀態信號產生電路的操作的曲線圖。 圖15是根據實施例的循環狀態信號產生電路的圖。 圖16是根據實施例的跟蹤循環狀態信號產生電路的操作的曲線圖。 圖17及圖18是根據實施例的工作循環補償性能的曲線圖。 圖19是根據實施例的ΣΔ調變器的圖。 圖20是根據實施例的PLL的圖。 圖21是根據實施例的PLL的圖。 圖22是根據實施例的工作循環誤差修正方法的流程圖。 圖23是根據實施例的PLL的圖。 圖24是根據實施例的最小均方數位相關電路的圖。 圖25是根據實施例的PLL的圖。 圖26是根據實施例的PLL的圖。 圖27是根據實施例的PLL的圖。 圖28是根據實施例的PLL的圖。 圖29是根據一個實施例的網路環境中的電子裝置的方塊圖。 圖30是根據一個實施例的音頻模組的方塊圖。 圖31是根據一個實施例的程式的方塊圖。 圖32是根據一個實施例的電子裝置的無線通信模組、電源管理模組及天線模組的方塊圖。

Claims (20)

  1. 一種鎖相環電子電路，包括： 時鐘倍頻器； 比較器，輸出代表電壓-電流電路處的電壓與參考電壓之間的差的第一值，所述參考電壓經調整以補償所述比較器的偏移；以及 工作循環校準電路，接收由所述比較器輸出的所述第一值並通過從由所述比較器輸出的所述第一值提取誤差以及根據所提取的所述誤差對鎖相環的工作循環的時鐘邊沿進行延遲來調整所述工作循環。
  2. 如申請專利範圍第1項所述的鎖相環電子電路，其中所述工作循環校準電路還包括數位微分器，所述數位微分器從由所述比較器輸出的所述第一值提取所述誤差。
  3. 如申請專利範圍第1項所述的鎖相環電子電路，其中所述工作循環校準電路從由所述比較器輸出的所述第一值提取循環狀態。
  4. 如申請專利範圍第3項所述的鎖相環電子電路，其中所述工作循環校準電路基於所提取的所述循環狀態對所述工作循環的所述時鐘邊沿進行延遲。
  5. 如申請專利範圍第4項所述的鎖相環電子電路，其中所述工作循環校準電路只在所提取的所述循環狀態指示奇數循環時才對所述工作循環的所述時鐘邊沿進行延遲。
  6. 如申請專利範圍第1項所述的鎖相環電子電路，還包括參考電壓產生電路，所述參考電壓產生電路調整所述參考電壓以補償所述比較器的所述偏移。
  7. 如申請專利範圍第6項所述的鎖相環電子電路，還包括數位-時間轉換器增益校準電路，所述數位-時間轉換器增益校準電路基於由所述比較器輸出的所述第一值來調整增益偏移。
  8. 一種修正工作循環的方法，包括： 在鎖相環電路中提供時鐘倍頻器； 由比較器輸出代表電壓-電流電路處的電壓與參考電壓之間的差的第一值； 由工作循環校準電路從由所述比較器輸出的所述第一值提取鎖相環的工作循環中的誤差；以及 由所述工作循環校準電路通過根據所提取的所述誤差對所述工作循環的時鐘邊沿進行延遲來調整所述工作循環。
  9. 如申請專利範圍第8項所述的方法，還包括：由參考電壓產生電路根據由所述比較器輸出的所述第一值調整所述參考電壓。
  10. 如申請專利範圍第8項所述的方法，其中所述提取還由所述工作循環校準電路的數位微分器執行。
  11. 如申請專利範圍第8項所述的方法，其中所述提取還包括從由所述比較器輸出的所述第一值提取循環狀態。
  12. 如申請專利範圍第11項所述的方法，其中所述工作循環校準電路基於所提取的所述循環狀態對所述工作循環的所述時鐘邊沿進行延遲。
  13. 如申請專利範圍第12項所述的方法，其中所述工作循環校準電路只在所提取的所述循環狀態指示奇數循環時才對所述工作循環的所述時鐘邊沿進行延遲。
  14. 如申請專利範圍第8項所述的方法，還包括：由數位-時間轉換器增益校準電路校準所述鎖相環的數位-時間轉換器增益。
  15. 如申請專利範圍第14項所述的方法，其中所述數位-時間轉換器增益校準電路校準所述鎖相環的所述數位-時間轉換器增益，且所述工作循環校準電路基於由所述比較器輸出的所述第一值調整所述鎖相環的所述工作循環。
  16. 一種具有鎖相環電子電路的電子裝置，包括： 時鐘倍頻器； 比較器，輸出代表電壓-電流電路處的電壓與參考電壓之間的差的第一值； 參考電壓產生器，基於由所述比較器輸出的所述第一值調整所述參考電壓；以及 工作循環校準電路，從由所述比較器輸出的所述第一值提取誤差並根據所提取的所述誤差對工作循環的時鐘邊沿進行延遲。
  17. 如申請專利範圍第16項所述的電子裝置，還包括數位-時間轉換器增益校準電路，所述數位-時間轉換器增益校準電路基於由所述比較器輸出的所述第一值調整鎖相環的數位-時間轉換器增益。
  18. 如申請專利範圍第17項所述的電子裝置，中所述工作循環校準電路及所述數位-時間轉換器增益校準電路二者同時利用由所述比較器輸出的所述第一值。
  19. 如申請專利範圍第16項所述的電子裝置，其中所述工作循環校準電路從由所述比較器輸出的所述第一值提取循環狀態，所述循環狀態指示偶數循環狀態與奇數循環狀態中的一者。
  20. 如申請專利範圍第19項所述的電子裝置，其中所述工作循環校準電路只在所提取的所述循環狀態指示所述奇數循環狀態時才對所述工作循環的所述時鐘邊沿進行延遲。
TW107141344A 2018-01-05 2018-11-21 鎖相環電子電路及其電子裝置及修正工作循環的方法 TWI775988B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862613903P 2018-01-05 2018-01-05
US62/613,903 2018-01-05
US16/019,070 US10581418B2 (en) 2018-01-05 2018-06-26 System and method for fast converging reference clock duty cycle correction for digital to time converter (DTC)-based analog fractional-N phase-locked loop (PLL)
US16/019,070 2018-06-26

Publications (2)

Publication Number Publication Date
TW201931773A true TW201931773A (zh) 2019-08-01
TWI775988B TWI775988B (zh) 2022-09-01

Family

ID=67159901

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107141344A TWI775988B (zh) 2018-01-05 2018-11-21 鎖相環電子電路及其電子裝置及修正工作循環的方法

Country Status (4)

Country Link
US (2) US10581418B2 (zh)
KR (1) KR102479979B1 (zh)
CN (1) CN110022152A (zh)
TW (1) TWI775988B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10750452B2 (en) * 2018-05-17 2020-08-18 Avago Technologies International Sales Pte. Limited Ultralow-power sensor hubs
US11095295B2 (en) 2018-06-26 2021-08-17 Silicon Laboratories Inc. Spur cancellation for spur measurement
US10804913B1 (en) * 2018-09-10 2020-10-13 Inphi Corporation Clock and data recovery devices with fractional-N PLL
CN110708061B (zh) * 2019-11-15 2022-02-15 复旦大学 一种全数字亚采样锁相环及其频率范围锁定方法
CN110940945B (zh) * 2019-12-02 2020-11-03 浙江大学 具有高时域信号稳定性的磁共振成像射频线圈组件
US11431345B2 (en) * 2019-12-03 2022-08-30 Cirrus Logic, Inc. Data conversion
US11005482B1 (en) * 2020-01-10 2021-05-11 Bae Systems Information And Electronic Systems Integration Inc. Phase detector for phase-locked loops
US11038521B1 (en) * 2020-02-28 2021-06-15 Silicon Laboratories Inc. Spur and quantization noise cancellation for PLLS with non-linear phase detection
US10965297B1 (en) * 2020-03-03 2021-03-30 Samsung Electronics Co., Ltd Sigma-delta modulation quantization error reduction technique for fractional-N phase-locked loop (PLL)
US11223362B2 (en) * 2020-05-14 2022-01-11 Mediatek Inc. Phase-locked loop circuit and digital-to-time convertor error cancelation method thereof
US11018688B1 (en) * 2020-06-08 2021-05-25 Samsung Electronics Co., Ltd. DTC device and method based on capacitive DAC charging
US11316522B2 (en) 2020-06-15 2022-04-26 Silicon Laboratories Inc. Correction for period error in a reference clock signal
US11411569B2 (en) * 2020-06-30 2022-08-09 Qualcomm Incorporated Calibration of sampling-based multiplying delay-locked loop (MDLL)
KR102430227B1 (ko) * 2020-07-17 2022-08-08 고려대학교 산학협력단 듀얼-도메인 서브 샘플링 위상 고정 루프
US11296710B2 (en) * 2020-08-24 2022-04-05 Qorvo Us, Inc. Digital subsampling PLL with DTC-based SAR phase estimation
US11588240B2 (en) * 2020-10-07 2023-02-21 The Regents Of The University Of California Millimeter-wave scalable PLL-coupled array for phased-array applications
CN112953516B (zh) * 2021-01-27 2022-09-09 浙江大学 一种低功耗小数分频锁相环电路
CN113114112B (zh) * 2021-03-24 2022-09-20 西安博瑞集信电子科技有限公司 一种实现占空比50%的射频差分分频及倍频电路
US11683048B2 (en) * 2021-04-21 2023-06-20 Avago Technologies International Sales Pte. Limited Systems for and methods of fractional frequency division
US11632230B2 (en) * 2021-06-07 2023-04-18 Qualcomm Incorporated Low power digital-to-time converter (DTC) linearization
CN113541681B (zh) * 2021-06-08 2023-03-14 西安电子科技大学 一种应用于双路径锁相环的自动电流校准电荷泵电路
US11658667B2 (en) 2021-07-05 2023-05-23 Shaoxing Yuanfang Semiconductor Co., Ltd. Reduction of noise in output clock due to unequal successive time periods of a reference clock in a fractional-N phase locked loop
US11962311B2 (en) * 2021-10-20 2024-04-16 Samsung Electronics Co., Ltd. Sub-sampling phase locked loop with compensated loop bandwidth and integrated circuit including the same
KR20230079723A (ko) * 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프
KR102639792B1 (ko) * 2021-12-21 2024-02-22 한국과학기술원 시간 영역에서의 카오스 기반 난수 발생기
US11716087B1 (en) * 2022-01-24 2023-08-01 Cisco Technology, Inc. Calibration loop for differential sub-sampling phase detector in sub-sampling phase locked loop
US11901906B1 (en) 2022-08-15 2024-02-13 Cisco Technology, Inc. Hybrid fractional-N sampling phase locked loop (PLL) with accurate digital-to-time converter (DTC) calibration
US11923857B1 (en) * 2023-01-26 2024-03-05 Xilinx, Inc. DTC nonlinearity correction

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356129B1 (en) * 1999-10-12 2002-03-12 Teradyne, Inc. Low jitter phase-locked loop with duty-cycle control
US7489121B2 (en) * 2005-11-16 2009-02-10 Intersil Americas Inc. Compensation offset adjustment scheme for fast reference voltage transitioning
US7683683B1 (en) * 2007-08-06 2010-03-23 Marvell International Ltd. Frequency doubler with duty-cycle correction and associated methods
US7944248B2 (en) * 2008-04-17 2011-05-17 Altera Corporation Techniques for measuring voltages in a circuit
US8564342B2 (en) * 2011-02-04 2013-10-22 Marvell World Trade Ltd. Reference clock compensation for fractional-N phase lock loops (PLLs)
KR20120125096A (ko) * 2011-05-06 2012-11-14 삼성전자주식회사 디지털 제어 발진기를 포함하는 위상동기루프 회로
US20130063191A1 (en) * 2011-09-14 2013-03-14 Rambus Inc. Methods and Circuits for Duty-Cycle Correction
US8884710B2 (en) * 2011-10-25 2014-11-11 Invensense, Inc. Gyroscope with phase and duty-cycle locked loop
DE102012212397B4 (de) 2011-12-21 2024-02-29 Apple Inc. Schaltung und Verfahren
US8994573B2 (en) 2013-03-15 2015-03-31 Intel Mobile Communications GmbH Digital-to-time converter and calibration of digital-to-time converter
US9137084B2 (en) 2013-08-02 2015-09-15 Intel Corporation Digitally controlled edge interpolator (DCEI) for digital to time converters (DTC)
US9071304B2 (en) 2013-08-16 2015-06-30 Intel IP Corporation Digital-to-time converter and methods for generating phase-modulated signals
US9054925B1 (en) 2013-12-04 2015-06-09 Intel Corporation Parallel digital-to-time converter architecture
KR102240275B1 (ko) 2014-12-01 2021-04-14 삼성전자주식회사 지연 고정 루프 및 이를 포함하는 메모리 장치
US20170366376A1 (en) * 2016-06-21 2017-12-21 Marvell World Trade Ltd. Analog fractional-n phase-locked loop
US9588497B1 (en) * 2016-07-27 2017-03-07 Silicon Laboratories Inc. Differential voltage-controlled oscillator analog-to-digital converter using input-referred offset

Also Published As

Publication number Publication date
KR102479979B1 (ko) 2022-12-20
US10917078B2 (en) 2021-02-09
CN110022152A (zh) 2019-07-16
US20200177173A1 (en) 2020-06-04
KR20190083955A (ko) 2019-07-15
US10581418B2 (en) 2020-03-03
US20190214976A1 (en) 2019-07-11
TWI775988B (zh) 2022-09-01

Similar Documents

Publication Publication Date Title
TWI775988B (zh) 鎖相環電子電路及其電子裝置及修正工作循環的方法
TWI759543B (zh) 用於對鎖相環進行快速收斂的增益校準的電子電路及方法
US10965297B1 (en) Sigma-delta modulation quantization error reduction technique for fractional-N phase-locked loop (PLL)
US10218364B2 (en) Time to digital converter, phase difference pulse generator, radio communication device, and radio communication method
US20100020912A1 (en) Clock synchroniser
EP3577847B1 (en) Clock data recovery with non-uniform clock tracking
EP3701631A1 (en) Digital-to-time converter (dtc) assisted all digital phase locked loop (adpll) circuit
US10128881B2 (en) Time to digital converter, radio communication device, and radio communication method
KR102123901B1 (ko) 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기
JP2007526700A (ja) 分数周波数シンセサイザ
US8183936B2 (en) Phase-locked loop frequency synthesizer and loop locking method thereof
US8605772B2 (en) Transceiver system having phase and frequency detector and method thereof
TW202110094A (zh) 基於多相注入鎖定式鎖相迴路的本地振盪器同相/正交相位乘法器、操作其的方法及電子裝置
WO2015025966A1 (ja) 位相－デジタル変換器、無線通信装置、集積回路および無線通信方法
US9509320B2 (en) Feedback loop frequency synthesizer device
JP4735632B2 (ja) Ｐｌｌ回路
TW200525895A (en) Auto loop gain calibration of a synthesizer
US11316523B1 (en) Minimizing artifacts resulting from clock switching of sampled data converters
JP2018074312A (ja) 周波数検出器及びクロックデータリカバリ装置
Castor-Perry Programmable Clock Generation and Synchronization for USB Audio Systems
CN117833912A (zh) 一种基于相位插值和采样的小数分频锁相环
KR20140113882A (ko) 차지 펌프 메커니즘 가지는 통신 시스템 및 그 동작 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent