KR20140113882A - 차지 펌프 메커니즘 가지는 통신 시스템 및 그 동작 방법 - Google Patents

차지 펌프 메커니즘 가지는 통신 시스템 및 그 동작 방법 Download PDF

Info

Publication number
KR20140113882A
KR20140113882A KR20140030210A KR20140030210A KR20140113882A KR 20140113882 A KR20140113882 A KR 20140113882A KR 20140030210 A KR20140030210 A KR 20140030210A KR 20140030210 A KR20140030210 A KR 20140030210A KR 20140113882 A KR20140113882 A KR 20140113882A
Authority
KR
South Korea
Prior art keywords
resistor
switch
cycle signal
coupled
charge
Prior art date
Application number
KR20140030210A
Other languages
English (en)
Other versions
KR102234742B1 (ko
Inventor
게나디 페이진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20140113882A publication Critical patent/KR20140113882A/ko
Application granted granted Critical
Publication of KR102234742B1 publication Critical patent/KR102234742B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Telephone Function (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)

Abstract

무선 통신 시스템의 동작 방법은: 짝수 사이클(cycle) 신호 및 홀수 사이클 신호를 구분시킴으로써 입력 클럭(clock) 기준을 합성하는 과정과; 상기 짝수 사이클 신호 및 홀수 사이클 신호를 기반으로 한 쌍(pair)의 저항들(R1, R2)을 정류하는 과정과; 상기 한 쌍의 저항들의 부정합의 효과들을 완화시키기 위한 목적으로 상기 한 쌍의 저항들(R1, R2)에 의해 증폭기 출력을 제어하는 과정을 포함한다.

Description

차지 펌프 메커니즘 가지는 통신 시스템 및 그 동작 방법{COMMUNICATION SYSTEM WITH CHARGE PUMP MECHANISM AND METHOD OF OPERATION THEREOF}
본 발명의 일 실시예는 통신 시스템에 관한 것으로서, 특히 이미지 변환(image conversion)을 위한 시스템에 관한 것이다.
셀룰라 전화기들과, 전세계 위치 디바이스들과, 양방향 라디오들과, 와이어라인(wireline)과, TV 튜너(tuner)들과, 디스크 드라이브(disk drive)들과, 광-섬유들 등과 같은 모든 소비자 디바이스에서, 캐리어 주파수(carrier frequency)의 합성은 상기 송수신기와, 다른 많은 통신 기능들의 필수적인 동작이다. 모든 높은 성능 셀룰라 송수신기들에서 주파수 합성기들은 낮은 잡음 및 높은 주파수 정확도를 가지는 캐리어 주파수를 생성하는 요구에 대한 회로 해결 방식인 위상-고정 루프(Phase-Locked Loop: PLL)를 사용한다.
차지 펌프(Charge Pump)라고 알려진 회로는 다수의 PLL 합성기들로 사용된다. 차지 펌프 회로들은 상향 브랜치(Up branch) 및 하향 브랜치(DOWN branch)로 알려진 바와 같은 2개의 브랜치들을 포함한다. 상기 2개의 브랜치들의 전류들은 캐패시터(capacitor)에서 통합되고, 일부 추가적인 필터링(filtering)을 가지는 그 결과 캐패시터 전압은 상기 전압 제어 발진기(Voltage Controlled Oscillator: VCO)에 대한 제어 전압으로서 제공한다. 상기 상향 및 하향 전류들이 서로 동일할 경우 최적 동작이 발생하지만, 실제 회로들은 상기 상향 및 하향 회로간의 부정합을 자주 겪게 될 것이다. 상기 부정합은 상기 기준 스퓨리어스 톤(reference spurious tone)에서의 증가를 포함하는, 바람직하지 않은 많은 현상들을 생성할 수 있다. 또한, 상기 상향 및 하향 회로들간의 불균형은 상기 차지-펌프-위상 주파수 검출기의 위상-대-전압 변환 기능이 비선형이 되도록 한다. 이는 특히, 프렉셔널(fractional)-N PLL들의 경우에서 바람직하지 않다. 상기 프렉셔널 분할된 fractional-N PLL은 1/2 기준 주파수 근처에서 발생하는 잡음의 피크(peak) 값들을 가지는, 쉐이프드 양자화 잡음(shaped quantization noise)을 생성한다. 차지-펌프 비선형성의 짝수-차수(even-order) 컴포넌트(component)들은 상기 1/2 기준 주파수 근처의 많은 컴포넌트가 DC 근처의 낮은 주파수들로 부분적으로 하향 변환되도록 한다. 이는 1/2 기준 주파수 근처의 컴포넌트들의 잡음 폴딩(noise folding)으로 해당 기술 분야에서 알려져 있다. 1/2 기준 주파수 근처에 위치하는 잡음 컴포넌트들이 상기 차지 펌프에서 통합된 상기 저역 통과 필터에 의해 대부분 감쇄되는 동안, 상기 낮은 주파수들로 하향 변환된 컴포넌트들은 상기 저역 통과 필터에 의해 영향을 받지 않고, PLL의 잡음 성능에 왜곡을 초래한다.
따라서, 캐리어 주파수의 합성을 위한 차지 펌프 메카니즘을 가지는 통신 시스템에 대한 필요성이 여전이 남아 있다. 소비자 기대들 및 시장에서의 의미있는 제품 차이를 위한 절감 기회들과 함께, 계속적으로 증가하는 상업적 경쟁 압력 측면에서, 그 답들이 이런 문제점들을 위해 발견되는 것이 점점 더 중요하게 되고 있다. 또한, 비용을 감소시키고, 효율성 및 성능을 향상시키고, 경쟁적인 압력들을 만족시키는 필요성은 이런 문제점들에 대한 대답들을 찾기 위한 중요한 필요성에 대한 더욱 큰 긴급성을 추가시킨다.
이런 문제점들에 대한 해결 방식들은 오랫동안 고려되어 왔으나, 이전의 개발들은 어떤 해결 방식들도 교시하거나 혹은 제시하지 못했으며, 따라서 이런 문제점들에 대한 해결 방식들은 해당 기술 분야의 당업자들에게 오랫동안 회피되어 왔다.
본 발명의 일 실시예는 통신 시스템을 제공하며, 상기 통신 시스템은: 짝수 사이클(cycle) 및 홀수 사이클을 구분시키기 위해 입력 클럭(clock) 기준에 의해 클럭화되는 사이클 제어와, 상기 사이클 제어 회로로부터의 상기 짝수 사이클 및 홀수 사이클을 기반으로 정류되는 R1 저항과, 상기 R1 저항에 의해 제어되며, 상기 입력 클럭 기준을 매칭하는 증폭기 출력을 포함한다.
본 발명의 일 실시예는 통신 시스템의 동작 방법을 제공하며, 상기 통신 시스템의 동작 방법은: 짝수 사이클(cycle) 및 홀수 사이클을 구분시킴으로써 입력 클럭(clock) 기준을 합성하는 과정과; 상기 짝수 사이클 및 홀수 사이클을 기반으로 R1 저항을 정류하는 과정과; 상기 입력 클럭 기준을 정합하기 위해 상기 R1 저항에 의한 증폭기 출력을 제어하는 과정을 포함한다.
본 발명의 일 실시예는 통신 시스템의 동작 방법을 제공하며, 상기 통신 시스템의 동작 방법은: 짝수 사이클(cycle) 및 홀수 사이클을 구분시킴으로써 입력 클럭(clock) 기준을 합성하는 과정과; 상기 짝수 사이클 및 홀수 사이클을 기반으로 R1 저항 및 R2 저항을 정류하는 과정과; 상기 R1 저항 및 상기 R2 저항에 의해 증폭기 출력을 제어하는 과정과; 상기 입력 클럭 기준을 정합하기 위해, 상기 증폭기 출력을 기반으로 피드백 클럭(feedback clock)을 생성하는 과정을 포함한다.
본 발명의 특정 실시예들은 상기에서 설명한 바와 같은 내용들에 추가하여 혹은 상기에서 설명한 바와 같은 내용들을 대체하여 다른 단계들 혹은 엘리먼트들을 포함한다. 상기 단계들 혹은 엘리먼트들은 첨부되는 도면들과 함께 하기의 구체적인 설명을 읽음으로써 당업자에게 자명해질 것이다.
도 1은 본 발명의 일 실시예에서 차지 펌프 메카니즘을 가지는 통신 시스템을 설명하는 도면,
도 2는 도 1의 통신 시스템의 차치 펌프의 개략적 다이아그램,
도 3은 상기 통신 시스템의 바람직한 블록 다이아그램,
도 4는 도 2의 상기 차지 펌프에 대한 위상-주파수 검출기의 개략적 다이아그램,
도 5는 도 2의 상기 차지 펌프에 대한 상기 사이클 제어 회로의 개략적 다이아그램,
도 6은 도 2의 상기 차지 펌프에 대한 사이클 제어 회로의 대체 실시예의 개략적 다이아그램,
도 7은 본 발명의 일 실시예에서 통신 시스템의 동작 과정의 순서도.
본 발명의 일 실시예는 액티브 전류 소스(active current source)들 대신에, 차지 펌프(charge pump)의 차지-업 모드(charge-up mode) 및 차지-다운 모드(charge-down mode)와 같은 스위치(switch)들을 가지는 저항들(resistors-with-switches)을 기반으로 상기 차지 펌프를 사용하는 개선된 선형성을 가지는 시스템을 제공한다. 값 R의 동일값 차지 펌프 저항들은 상기 차지 펌프의 상기 차지-업 모드 및 차지-다운 모드 모두에서 사용되고, 상기 전류들은 액티브 증폭기-기반 저역 통과 필터(active amplifier-based Low-Pass Filter)를 사용하여 통합된다. 상기 액티브 증폭기-기반 저역 통과 필터를 사용하는 것은 상기 증폭기의 입력들에서 "가상 그라운드 조건(virtual Ground condition)"을 생성하고, 상기 가상 그라운드 조건은 상기 증폭기의 상기 바이어스(bias) 입력 및 검출된(detected) 입력 터미널(terminal)들 모두에서의 전압이 VDD/2와 동일하고, 또한 서로 동일하다. 상기 차지-업 모드에서 전류는 (VDD - VDD/2)/R와 동일해지고, 상기 차지-다운 모드에서 전류는 (VDD/2-0)/R와 동일하고, 여기서 R은 상기 차지 업 펌프 저항 값이다.
상기 차지 펌프의 싱글-엔디드 배리언트(single-ended variant)는 각 저항에 대해 2개의 스위치들을 사용한다. 이 실시예를 기반으로, 상기 저항 R 각각은, 2개의 기준 클럭 사이클(reference clock cycle)들과 동일한 주기를 가지는 저항들의 제어들을 정류함으로써, 번갈아가면서 상기 차지-업 모드 및 상기 차지-다운 모드의 일부가 되도록 할 것이다.
일 예로서, 상기 2개의 저항들은 상기 저항들의 정류를 사용하여, 일부 차이를 가지는, 실제 값들 R1 및 R2를 가질 수 있으며, 상기 차지-업 모드 및 상기 차지-다운 모드 모두는 1/2 VDD/(R1/2+R2/2)의 평균 전류를 경험할 수 있을 것이다. 상기 차이(R1-R2)는 1/2 기준 주파수까지 상향-변환될 것이고, 여기서, 상기 차이(R1-R2)는 상기 저역-통과 필터에 의해 현저하게 감쇄될 것이다. 일 예로, 대체 정류 방식들은 DC로부터 상기 기준 주파수로의 스펙트럼(spectrum)에 균등하게 걸쳐 상기 저항 값들에서 부정합을 확산시킬 2개의 정류 저항들의 의사-랜덤 선택에 의해 선택될 수 있다.
하기의 실시예들은 해당 기술 분야의 당업자들이 본 발명을 생성하고 사용하기에 충분히 구체적으로 설명된다. 다른 실시예들은 본 게시를 기반으로 분명해질 것이고, 그 시스템과, 프로세스, 혹은 기계적인 변경들이 본 발명의 일 실시예의 범위를 벗어남이 없이 이루어질 수 있다는 것이 이해될 것이다.
하기의 설명에서, 많은 특정 구체 사항들이 본 발명의 철저한 이해를 제공하도록 주어진다. 그러나, 본 발명은 이런 특정 구체 사항들없이 실행될 수 있다. 본 발명의 일 실시예를 애매하게 하는 것을 회피하기 위해서, 일부 공지된 회로들과, 시스템 구성들과, 프로세스 단계들은 구체적으로 게시되지 않는다.
상기 시스템의 실시예들을 도시하고 있는 도면들은 반 도식적이며, 확장되지 않고, 특히, 상기 차원들 중 일부는 도시를 위한 명료성을 위함이며, 상기 도면들에서 과장되게 도시되어 있다. 이와 유사하게, 설명의 편의를 위해 상기 도면들의 뷰(view)들은 일반적으로 유사한 방향들을 나타내지만, 상기 도면들에서의 이런 도시는 대부분에 대해서 임의적이다. 일반적으로, 본 발명은 어떤 방향에서도 동작될 수 있다. 상기 실시예들은 설명의 편의를 위해 제1 실시예와, 제2 실시예 등과 같이 번호가 부여되고, 본 발명의 일 실시예를 위한 어떤 다른 의미를 가지거나 제한들을 제공하기 위해 제공되지는 않는다.
여기서, "정류(commutating)"라고 칭해지는 용어는 디바이스(device)의 이동을 요구하지 않으면서 포지티브 서플라이(positive supply) 및 네가티브 서플라이(negative supply)간에 시스템적으로 스위칭하는 것을 의미한다. 여기서, "스위치(switch)"라고 칭해지는 용어는 주장되거나(asserted) 혹은 부정되는(negated) 제어를 기반으로 로우 임피던스(low impedance)로부터 하이 임피던스(high impedance)로 변환되고, 또한 그 반대로 변환되는 디바이스를 포함할 수 있다. 여기서, "부정합(mismatch)"이라고 칭해지는 용어는 제조 허용 오차(manufacturing tolerance)에 의해 초래되는 컴포넌트(component) 값에서의 변화를 의미한다.
여기서 "모듈(module)"이라고 칭해지는 용어는 상기 용어가 사용되는 컨텍스트(context)에 관해 본 발명의 일 실시예에서 소프트웨어(software)와, 하드웨어(hardware), 혹은 그 조합을 포함할 수 있다. 일 예로, 상기 소프트웨어는 머신 코드(machine code)와, 펌웨어(firmware)와, 임베디드 코드(embedded code)와, 어플리케이션 소프트웨어(application software)가 될 수 있다. 또한, 일 예로, 상기 하드웨어는 회로와, 프로세서와, 컴퓨터와, 집적 회로와, 집적 회로 코어(integrated circuit core)들과, 압력 센서와, 관성 센서와, 미세 전자기계 시스템(microelectromechanical system: MEMS)과, 패시브 디바이스(passive device)들, 혹은 그 조합이 될 수 있다.
도 1은 본 발명의 일 실시예에서의 이미지 변환 메커니즘(image conversion mechanism)을 가지는 통신 시스템(100)이 도시되어 있다. 상기 통신 시스템(100)은 클라이언트(client) 혹은 클라이언트 혹은 서버(server)와 같은 유선 디바이스(106)에 연결되어 있는 서버와 같은 통신 디바이스(102)를 포함한다. 상기 통신 디바이스(102)는 무선 혹은 유선 네트워크와 같은 통신 경로(104)를 통해 상기 유선 디바이스(106)와 통신할 수 있다.
일 예로, 상기 통신 디바이스(102)는 셀룰라 전화기와, 개인용 정보 단말기(personal digital assistant)와, 노트북 컴퓨터(notebook computer)와, 라우터(router)와, 반복기와, 광 디바이스, 혹은 다른 멀티-기능 디스플레이(multi-functional display) 혹은 엔터테인먼트 디바이스(entertainment device)와 같은 다양한 디바이스들 중 어느 하나가 될 수 있다. 상기 통신 디바이스(102)는 상기 유선 디바이스(106)와 통신하기 위해 상기 통신 경로(104)에 직접적으로 혹은 간접적으로 연결할 수 있거나, 혹은 스탠드-얼론(stand-alone) 디바이스가 될 수 있다.
도시 목적들을 위해서, 상기 통신 시스템(100)은 개인용 통신 디바이스인 상기 통신 디바이스(102)를 사용하여 설명되고, 상기 통신 디바이스(102)는 다른 타입들의 디바이스가 될 수 있다는 것이 이해될 것이다. 일 예로서, 상기 통신 디바이스(102)는 개인용 정보 단말기와, 셀룰라 전화기와, 라우터와, 반복기와, 광 디바이스와, 디스크 드라이브(disk drive) 혹은 멀티-미디어 셋(multi-media set)이 될 수 있다.
상기 유선 디바이스(106)는 다양한 집중형 컴퓨팅 디바이스(centralized computing device)들 혹은 다양한 분산형 컴퓨팅 디바이스(decentralized computing device)들 중 어느 하나가 될 수 있다. 일 예로, 상기 유선 디바이스(106)는 멀티미디어 컴퓨터(multimedia computer)와, 랩탑 컴퓨터(laptop computer)와, 데스크탑 컴퓨터(desktop computer)와, 그리드-컴퓨팅 자원들(grid-computing resources)과, 가상 컴퓨터 자원(virtualized computer resource)과, 클라우드 컴퓨팅 자원(cloud computing resource)과, 피어-투-피어 분산 컴퓨팅 디바이스(peer-to-peer distributed computing device)들, 혹은 그 조합이 될 수 있다.
상기 유선 디바이스(106)는 단일 룸(single room)으로 집중화될 수 있고, 다른 룸들에 걸쳐 분산될 수 있고, 다른 지형적 위치들에 걸쳐 분산될 수 있고, 전화 통신들 네트워크 내에 삽입될 수 있다. 상기 유선 디바이스(106)는 상기 통신 디바이스(102)와 연결되는 상기 통신 경로(104)와 연결될 수 있다.
도시된 목적들을 위해서, 상기 통신 시스템(100)은 컴퓨팅 디바이스인 상기 유선 디바이스(106)를 사용하여 설명되고, 상기 유선 디바이스(106)는 다른 타입들의 디바이스들이 될 수 있다는 것이 이해될 것이다. 또한 도시된 목적들을 위해서, 상기 통신 시스템(100)은 상기 유선 디바이스(106)와 상기 통신 경로(104)의 엔드 포인트(end point)들인 상기 통신 디바이스(102)로 도시되어 있고, 상기 통신 시스템(100)은 상기 통신 디바이스(102)와, 상기 유선 디바이스(106)와, 상기 통신 경로(104)간의 다른 부분을 가질 수 있다는 것이 이해될 것이다. 일 예로, 상기 통신 디바이스(102)와, 상기 유선 디바이스(106), 혹은 그 조합은 또한 상기 통신 경로(104)의 일부로서 기능할 수 있다.
상기 통신 경로(104)는 스팬(span)할 수 있고, 다양한 네트워크들을 나타낼 수 있다. 일 예로, 상기 통신 경로(104)는 무선 통신과, 유선 통신과, 광과, 초음파, 혹은 그 조합을 포함할 수 있다. 위성 통신과, 셀룰라 통신과, 블루투스(Bluetooth)와, 적외선 데이터 협회 규격(Infrared Data Association standard: lrDA)과, 와이파이(wireless fidelity: WiFi)와, 와이맥스(worldwide interoperability for microwave access: WiMAX)는 상기 통신 경로(104)에 포함될 수 있는 통신의 예제들이다. 이더넷(Ethernet)과, 디지털 가입자 라인(digital subscriber line: DSL)과, 댁내 광 케이블(fiber to the home: FTTH)과, POTS(plain old telephone service)는 상기 통신 경로(104)에 포함될 수 있는 유선 통신의 예제들이다. 또한, 상기 통신 경로(104)는 다수의 네트워크 토팔러지(network topology)들과 거리들을 가로지를 수 있다. 일 예로, 상기 통신 경로(104)는 직접 연결과, 개인 영역 네트워크(personal area network: PAN)와, 로컬 영역 네트워크(local area network: LAN)와, 메트로폴리탄 영역 네트워크(metropolitan area network: MAN)와, 광역 네트워크(wide area network: WAN) 혹은 그 조합을 포함할 수 있다.
도 2는 도 1의 상기 통신 시스템(100)의 차지 펌프(201)의 개략적 다이아그램이다. 상기 차지 펌프(201)의 개략적 다이아그램은 동작 가능한 증폭기와 같은, 바이어스 입력(bias input)(204)과 검출 입력(detected input)(206)를 가지는 증폭기(202)를 포함한다.
상기 바이어스 입력(204)은 제1 R0 저항(208) 및 제2 R0 저항(210)에 의해 형성되는 전압 분배기에 연결될 수 있다. 상기 제1 R0 저항(208) 및 제2 R0 저항(210)은 동일한 값을 가지고, 하나의 엔드(end)에서 함께 결합(join)된다. 상기 제1 R0 저항(208)의 다른 엔드는 VDD 전압과 같은 포지티브 서플라이(positive supply)(212)에 연결될 수 있다. 제2 R0 저항(210)의 다른 엔드는 VSS 전압과 같은 네가티브 서플라이(negative supply)(214)에 연결될 수 있다. 상기 결과 전압 분배기는 상기 검출된 입력(206)에 대한 기준을 제공하기 위해 상기 바이어스 입력(204)에서 1/2 VDD 바이어스 전압을 제공할 수 있다. 인스턴스 스위치-캐패시터 기반 전압 분배기(instance switched-capacitor based voltage divider)들을 포함하는, 정확도 1/2 VDD 기준을 생성하는 다른 잘 알려진 기술들이 사용될 수 있다.
상기 검출 입력(206)은 R1 저항(216) 및 R2 저항(218)간의 연결 지점(junction)에 연결될 수 있다. 상기 R1 저항(216) 및 R2 저항(218)의 저항값은 동일하게 설정되지만, 상기 R1 저항(216) 및 R2 저항(218)의 저항값은 허용 오차(tolerance)들을 생성함으로 인해 현저하게 변경될 수 있다. 상기 R1 저항(216)의 다른 엔드는 제1 스위치(220) 및 제2 스위치(222)에 연결될 수 있다. 상기 제1 스위치(220)가 활성화될 경우, 상기 R1 저항(216)의 다른 엔드는 상기 네가티브 서플라이(214)에 연결될 수 있다. 상기 스위치의 활성화는 상기 스위치를 낮은 임피던스 상태(impedance state)에 있도록 하기 위해 제어를 함으로써 수행된다. 상기 제2 스위치(222)가 활성화될 경우, 상기 R1 저항(216)의 다른 엔드는 상기 포지티브 서플라이(212)에 연결될 수 있다. 상기 제1 스위치(220) 및 제2 스위치(222)는 동시에 활성화되지 않는다는 것이 이해될 것이다.
상기 R1 저항(216)으로부터 상기 R2 저항(218)으로의 다른 엔드는 제3 스위치(224) 및 제4 스위치(226)에 연결될 수 있다. 상기 제3 스위치(224)가 활성화될 경우, 상기 R2 저항(218)의 다른 엔드는 상기 포지티브 서플라이(212)에 연결될 수 있다. 상기 제4 스위치(226)가 활성화될 경우, 상기 R2 저항(218)의 다른 엔드는 상기 네가티브 서플라이(214)에 연결될 수 있다. 상기 제3 스위치(224) 및 제4 스위치(226)는 동시에 활성화되지 않는다는 것이 이해될 것이다.
증폭기 출력(228)은 도 1의 상기 통신 디바이스(102)의 주파수 합성을 조정하는 것에 사용될 수 있는 출력 전압을 생성하기 위해 상기 바이어스 입력(204) 및 상기 검출된 입력(206)의 상태에 응답할 수 있다. 상기 증폭기 출력(228)은 단일 종단 저역 통과 필터(single ended low-pass filter)와 같은, 상기 증폭기 출력(228)로부터의 출력 전압에 포함될 높은 주파수들을 차단하는 저역 통과 필터(230)에 연결될 수 있다. 상기 저역 통과 필터(230)는 이어서 상기 증폭기 출력(228)의 응답을 안정화시키기 위해 상기 검출된 입력(206)으로 다시 연결된다.
상기 제1 스위치(220)와, 제2 스위치(222)와, 제3 스위치(224) 및 제4 스위치(226)는 상기 R1 저항(216) 및 상기 R2 저항(218)을 정류함으로써 상기 증폭기 출력(228)에 대한 차지-업 기능 혹은 차지-다운 기능을 제공할 수 있다. 상기 제1 스위치(220)는 오직 상기 R1 저항(216)을 통해 상기 증폭기 출력(228)을 차지-다운하는 짝수 사이클(cycle) 동안에만 활성화된다. 상기 제2 스위치(222)는 오직 상기 R1 저항(216)을 통해 상기 증폭기 출력(228)을 차지-업하는 홀수 사이클 동안에만 활성화된다. 상기 제3 스위치(224)는 오직 상기 R2 저항(218)을 통해 상기 증폭기 출력(228)을 차지-업하는 짝수 사이클 동안에만 활성화된다. 상기 제4 스위치(226)는 오직 상기 R2 저항(218)을 통해 상기 증폭기 출력(228)을 차지-다운하는 홀수 사이클 동안에만 활성화된다.
상기 차지 펌프(201)의 홀수 및 짝수 사이클들을 구분시키고 상기 증폭기 출력(228)을 차지-업 및 차지-다운하는 다른 스위치를 활성화시키는 것은 동일한 상향 전류 및 하향 전류의 평균을 생성할 수 있다는 것을 알 수 있다. 상기 차지-업 기능과 상기 차지-다운 기능간의 차이와 연관되는 에러는 더 높은 주파수로 쉬프트(shift)될 수 있고, 여기서 상기 차지-업 기능과 상기 차지-다운 기능간의 차이와 연관되는 에러는 상기 저역-통과 필터(230)에 의해 감쇄될 수 있다. 상기 차지 펌프(201)는 짝수 사이클들에서 상기 R2 저항(218)과 상기 제3 스위치(224)를 통해 상기 증폭기 출력(228)을 차지-업하고, 홀수 사이클들에서 상기 R1 저항(216)과 상기 제2 스위치(222)를 통해 상기 증폭기 출력(228)을 차지-업할 수 있다. 이와 같이, 상기 차지 펌프(201)는 짝수 사이클들에서 상기 R1 저항(216)과 상기 제1 스위치(220)를 통해 상기 증폭기 출력(228)을 차지-다운하고, 홀수 사이클 들에서 상기 R2 저항(218)과 상기 제4 스위치(226)를 통해 상기 증폭기 출력(228)을 차지-다운할 수 있다.
도 3은 상기 통신 시스템(100)의 바람직한 블록 다이아그램이다. 상기 통신 시스템(100)은 상기 통신 디바이스(102)와, 상기 통신 경로(104)와, 상기 유선 디바이스(106)를 포함할 수 있다. 상기 통신 디바이스(102)는 상기 유선 디바이스(106)에 대한 상기 통신 경로(104)를 통해 제1 디바이스 송신(308)에서 정보를 송신할 수 있다. 상기 유선 디바이스(106)는 상기 통신 디바이스(102)에 대한 상기 통신 경로(104)를 통해 제2 디바이스 송신(310)에서 정보를 송신할 수 있다.
도시된 목적들을 위해서, 상기 통신 시스템(100)은 클라이언트 디바이스로서 상기 통신 디바이스(102)로 도시되어 있지만, 상기 통신 시스템(100)이 다른 타입의 디바이스인 상기 통신 디바이스(102)를 가질 수 있다는 것이 이해될 것이다. 일 예로, 상기 통신 디바이스(102)는 디스플레이 인터페이스(display interface)를 가지는 서버가 될 수 있다.
또한, 도시된 목적들을 위해서, 상기 통신 시스템(100)은 서버인 상기 유선 디바이스(106)로 도시되어 있지만, 상기 통신 시스템(100)이 다른 타입의 디바이스인 상기 유선 디바이스(106)를 가질 수 있다는 것이 이해될 것이다. 일 예로, 상기 유선 디바이스(106)는 클라이언트 디바이스가 될 수 있다.
본 발명의 이 실시예에서 설명의 간단성을 위해서, 상기 통신 디바이스(102)는 클라이언트 디바이스로 설명되고, 상기 유선 디바이스(106)는 서버 디바이스로 설명될 것이다. 본 발명의 상기 실시예는 디바이스들의 타입을 선택하는 이런 선택에 제한되지는 않는다. 상기 선택은 본 발명의 일 실시예의 예제이다.
상기 통신 디바이스(102)는 제1 제어 유닛(312)과, 제1 저장 유닛(314)과, 제1 통신 유닛(316)과, 제1 사용자 인터페이스(user interface)(318)를 포함할 수 있다. 상기 제1 제어 유닛(312)은 제1 제어 인터페이스(322)를 포함한다. 상기 제1 제어 유닛(312)은 제1 소프트웨어(software)(326)를 실행시켜서 상기 통신 시스템(100)의 지능(intelligence)을 제공할 수 있다.
상기 제1 제어 유닛(312)은 다수의 다른 수단들로 구현될 수 있다. 일 예로, 상기 제1 제어 유닛(312)은 프로세서(processor)와, 주문형 반도체(application specific integrated circuit: ASIC)와, 임베디드 프로세서(embedded processor)와, 마이크로 프로세서(microprocessor)와, 하드웨어 제어 로직(hardware control logic)과, 하드웨어 유한 상태 머신(hardware finite state machine: FSM)과, 디지털 신호 프로세서(digital signal processor: DSP) 및 그 조합이 될 수 있다. 상기 제1 제어 인터페이스(322)는 상기 제1 제어 유닛(312)과 상기 통신 디바이스(102)에 포함되어 있는 다른 기능 유닛들간의 통신을 위해 사용될 수 있다. 또한, 상기 제1 제어 인터페이스(322)는 상기 통신 디바이스(102)의 외부에 존재하는 통신을 위해 사용될 수 있다.
상기 제1 제어 인터페이스(322)는 상기 다른 기능 유닛들 혹은 외부 소스(source)들로부터 정보를 수신할 수 있고, 혹은 상기 다른 기능 유닛들 혹은 외부 목적지(destination)들로 정보를 송신할 수 있다. 상기 외부 소스들 및 상기 외부 목적지들은 상기 통신 디바이스(102)의 외부에 있는 소스들 및 목적지들을 나타낸다.
상기 제1 제어 인터페이스(322)는 다른 방식들로 구현될 수 있고, 어떤 기능 유닛들 혹은 외부 유닛들이 상기 제1 제어 인터페이스(322)와 인터페이스되고 있는지에 따라 다른 구현들을 포함할 수 있다. 일 예로, 상기 제1 제어 인터페이스(322)는 압력 센서와, 관성 센서와, 미세 전자기계 시스템(microelectromechanical system: MEMS)과, 광 회로와, 도파관(waveguide)들과, 무선 회로와, 유선 회로, 혹은 그 조합으로 구현될 수 있다.
상기 제1 저장 유닛(314)은 상기 제1 소프트웨어(326)를 저장할 수 있다. 상기 제1 저장 유닛(314)은 또한 입력되는 이미지들을 나타내는 데이터와, 이전에 제시한 이미지를 나타내는 데이터와, 사운드 파일(sound file)들, 혹은 그 조합과 같은 상기 관련 정보를 저장할 수 있다.
상기 제1 저장 유닛(314)은 휘발성 메모리와, 비휘발성 메모리와, 내부 메모리와, 외부 메모리, 혹은 그 조합이 될 수 있다. 일 예로, 상기 제1 저장 유닛(314)은 비휘발성 랜덤 억세스 메모리(non-volatile random access memory: NVRAM)와, 플래쉬 메모리(Flash memory)와, 디스크 저장 장치와 같은 비휘발성 저장 장치, 혹은 고정 랜덤 억세스 메모리(static random access memory: SRAM)와 같은 휘발성 저장 장치가 될 수 있다.
상기 제1 저장 유닛(314)은 제1 저장 인터페이스(324)를 포함할 수 있다. 제1 저장 인터페이스(324)는 상기 통신 디바이스(102)에 포함되어 있는 다른 기능 유닛간의 통신을 위해 사용될 수 있다. 상기 제1 저장 인터페이스(324)는 또한 상기 통신 디바이스(102)의 외부에 존재하는 통신을 위해 사용될 수 있다.
상기 제1 저장 인터페이스(324)는 상기 다른 기능 유닛들 혹은 외부 소스들로부터 정보를 수신할 수 있거나, 혹은 상기 다른 기능 유닛들 혹은 외부 목적지들로 정보를 송신할 수 있다. 상기 외부 소스들 및 상기 외부 목적지들은 상기 통신 디바이스(102)의 외부에 있는 소스들 및 목적지들을 나타낸다.
상기 제1 저장 인터페이스(324)는 어떤 기능 유닛들 혹은 외부 유닛들이 상기 제1 저장 유닛(314)과 인터페이스되고 있는지에 따라 다른 구현들을 포함할 수 있다. 상기 제1 저장 인터페이스(324)는 상기 제1 제어 인터페이스(322)의 구현과 유사한 기술 및 기법들로 구현될 수 있다.
상기 제1 통신 유닛(316)은 상기 통신 디바이스(102)로의 외부 통신 및 상기 통신 디바이스(102)로부터의 외부 통신을 가능하게 할 수 있다. 일 예로, 상기 제1 통신 유닛(316)은 상기 통신 디바이스(102)가 도 1의 상기 유선 디바이스(106)와, 주변 디바이스 혹은 컴퓨터 데스크탑(computer desktop)과 같은 부가 장치와, 상기 통신 경로(104)와 통신하는 것을 허여할 수 있다.
상기 제1 통신 유닛(316)은 또한 상기 통신 디바이스(102)가 상기 통신 경로(104)의 부분으로서 기능을 하고, 상기 통신 경로(104)에 대한 엔드 포인트(end point) 혹은 터미널 유닛(terminal unit)으로는 제한되지 않도록 허여하는 통신 허브(communication hub)로서 기능을 할 수 있다. 상기 제1 통신 유닛(316)은 상기 통신 경로(104)와의 상호 액션을 위한, 마이크로일렉트로닉스(microelectronics) 혹은 안테나와 같은 액티브 및 패시브(passive) 컴포넌트(component)들을 포함할 수 있다.
상기 제1 통신 유닛(316)은 주파수 합성 위상-고정 루프(frequency synthesis phase-lock loop)(328)를 포함할 수 있다. 상기 주파수 합성 위상-고정 루프(328)는 상기 제1 통신 유닛(316)과 상기 통신 디바이스(102)에 포함되어 있는 다른 기능 유닛들간의 통신을 위해 사용될 수 있다. 상기 주파수 합성 위상-고정 루프(328)는 동기를 제공하여 상기 다른 기능 유닛들로부터 정보를 수신할 수 있고, 혹은 주파수 합성을 제공함으로써 상기 다른 기능 유닛들로 정보를 송신할 수 있다.
상기 주파수 합성 위상-고정 루프(328)는 어떤 기능 유닛들이 상기 제1 통신 유닛(316)과 인터페이스될지에 따라 다른 구현들을 포함할 수 있다. 상기 주파수 합성 위상-고정 루프(328)는 상기 제1 제어 인터페이스(322)의 구현과 유사한 기술들 및 기법들을 가지고 구현될 수 있다.
상기 제1 사용자 인터페이스(318)는 사용자(도시되어 있지 않음)가 상기 통신 디바이스(102)와 인터페이스하고 상호 작용하는 것을 허락한다. 상기 제1 사용자 인터페이스(318)는 입력 디바이스 및 출력 디바이스를 포함할 수 있다. 상기 제1 사용자 인터페이스(318)의 입력 디바이스들의 예제들은 키패드(keypad)와, 터치 패드(touchpad)와, 소프트 키(soft-key)들과, 키보드(keyboard)와, 마이크로폰(microphone)과, 원격 신호들을 수신하는 적외선 센서(infrared sensor), 혹은 그 조합을 포함하여 데이터 및 통신 입력들을 제공할 수 있다.
상기 제1 사용자 인터페이스(318)는 제1 디스플레이 인터페이스(display interface)(330)를 포함할 수 있다. 상기 제1 디스플레이 인터페이스(330)는 디스플레이와, 프로젝터(projector)와, 비디오 스크린(video screen)과, 스피커(speaker), 혹은 그 조합을 포함할 수 있다.
상기 제1 제어 유닛(312)은 상기 제1 사용자 인터페이스(318)를 동작시켜 상기 통신 시스템(100)에 의해 생성된 정보를 디스플레이하도록 할 수 있다. 또한, 상기 제1 제어 유닛(312)은 상기 통신 시스템(100)의 다른 기능들을 위해 상기 제1 소프트웨어(326)를 실행시킬 수 있다. 상기 제1 제어 유닛(312)은 또한 상기 제1 통신 유닛(316)을 통해 상기 통신 경로(104)와 상호 동작하기 위해 상기 제1 소프트웨어(326)를 실행시킬 수 있다.
상기 유선 디바이스(106)는 상기 통신 디바이스(102)를 가지는 멀티 디바이스 실시예에서 본 발명의 일 실시예를 구현하기 위해 최적화될 수 있다. 상기 유선 디바이스(106)는 상기 통신 디바이스(102)와 비교할 때 추가적인 혹은 더 높은 성능 프로세싱 전력(performance processing power)을 제공할 수 있다. 상기 유선 디바이스(106)는 제2 제어 유닛(334)과, 제2 통신 유닛(336) 및 제2 사용자 인터페이스(338)을 포함할 수 있다.
상기 제2 사용자 인터페이스(338)는 사용자(도시되어 있지 않음)가 상기 유선 디바이스(106)와 인터페이스하고 상호 작용하는 것을 허락한다. 상기 제2 사용자 인터페이스(338)는 입력 디바이스 및 출력 디바이스를 포함할 수 있다. 상기 제2 사용자 인터페이스(338)의 입력 디바이스들의 예제들은 키패드와, 터치 패드와, 소프트 키들과, 키보드와, 마이크로폰과, 혹은 그 조합을 포함하여 데이터 및 통신 입력들을 제공할 수 있다. 상기 제2 사용자 인터페이스(338)의 예제들은 제2 디스플레이 인터페이스(340)를 포함할 수 있다. 상기 제2 디스플레이 인터페이스(340)는 디스플레이와, 프로젝터와, 비디오 스크린과, 스피커, 혹은 그 조합을 포함할 수 있다.
상기 제2 제어 유닛(334)은 제2 소프트웨어(342)를 실행시켜 상기 통신 시스템(100)의 상기 유선 디바이스(106)의 지능(intelligence)을 제공할 수 있다. 상기 제2 소프트웨어(342)는 상기 제1 소프트웨어(326)와 함께 동작할 수 있다. 상기 제2 제어 유닛(334)은 상기 제1 제어 유닛(312)과 비교하여 추가적인 성능을 제공할 수 있다.
상기 제2 제어 유닛(334)은 상기 제2 사용자 인터페이스(338)를 동작시켜 정보를 디스플레이할 수 있다. 상기 제2 제어 유닛(334)은 또한 상기 통신 경로(104)를 통해 상기 통신 디바이스(102)와 통신하는 상기 제2 통신 유닛(336)을 동작시키는 것을 포함하는 상기 통신 시스템(100)의 다른 기능들을 위해 상기 제2 소프트웨어(342)를 실행시킬 수 있다.
상기 제2 제어 유닛(334)은 다수의 다른 수단들로 구현될 수 있다. 일 예로, 상기 제2 제어 유닛(334)은 프로세서와, 임베디드 프로세서와, 마이크로 프로세서와, 하드웨어 제어 로직과, 하드웨어 유한 상태 머신(hardware finite state machine: FSM)과, 디지털 신호 프로세서(digital signal processor: DSP) 및 그 조합이 될 수 있다.
상기 제2 제어 유닛(334)은 제2 제어기 인터페이스(344)를 포함할 수 있다. 상기 제2 제어기 인터페이스(344)는 상기 제2 제어 유닛(334)과 상기 유선 디바이스(106)에 포함되어 있는 다른 기능들 간의 통신을 위해 사용될 수 있다. 상기 제2 제어기 인터페이스(344)는 또한 상기 유선 디바이스(106)의 외부에 존재하는 통신을 위해 사용될 수 있다.
상기 제2 제어 유닛(334)은 상기 다른 기능 유닛들로부터 혹은 외부 소스들로부터 정보를 수신할 수 있거나, 혹은 상기 다른 기능 유닛들로 혹은 외부 목적지들로 정보를 송신할 수 있다. 상기 외부 소스들 및 상기 외부 목적지들은 상기 유선 디바이스(106)의 외부에 존재하는 소스들 및 목적지들을 나타낸다.
상기 제2 제어 인터페이스(344)는 다른 방식들로 구현될 수 있고, 어떤 기능 유닛들 혹은 외부 유닛들이 상기 제2 제어기 인터페이스(344)와 인터페이스되고 있는지에 따라 다른 구현들을 포함할 수 있다. 일 예로, 상기 제2 제어기 인터페이스(344)는 압력 센서와, 관성 센서와, 미세 전자기계 시스템(microelectromechanical system: MEMS)과, 광 회로와, 도파관들과, 무선 회로와, 유선 회로, 혹은 그 조합으로 구현될 수 있다.
제2 저장 유닛(346)은 상기 제2 소프트웨어(342)를 포함할 수 있다. 상기 제2 저장 유닛(346)은 또한 입력되는 이미지들을 나타내는 데이터와, 이전에 제시한 이미지를 나타내는 데이터와, 사운드 파일들, 혹은 그 조합과 같은 상기 관련 정보를 저장할 수 있다. 상기 제2 저장 유닛(346)은 상기 제1 저장 유닛(314)을 보충하는 상기 추가적인 저장 용량을 제공하도록 사이즈가 변경될 수 있다.
도시 목적들을 위해서, 상기 제2 저장 유닛(346)은 단일 엘리먼트로 도시되어 있지만, 상기 제2 저장 유닛(346)은 저장 엘리먼트들의 분산이 될 수 있다는 것이 이해될 것이다. 또한, 도시 목적들을 위해서, 상기 통신 시스템(100)은 단일 계층적 저장 시스템으로서 상기 제2 저장 유닛(346)으로 도시되어 있지만, 상기 통신 시스템(100)은 다른 구성으로 상기 제2 저장 유닛(346)을 가질 수 있다는 것이 이해될 것이다. 일 예로, 상기 제2 저장 유닛(346)은 다른 레벨들의 캐싱(caching)과, 메인 메모리(main memory)와, 회전 미디어(rotating media), 혹은 오프-라인(off-line) 저장 장치를 포함하는 메모리 계층적 시스템을 형성하는 다른 저장 기술들로 형성될 수 있다.
상기 제2 저장 유닛(346)은 휘발성 메모리와, 비휘발성 메모리와, 내부 메모리와, 외부 메모리, 혹은 그 조합이 될 수 있다. 일 예로, 상기 제2 저장 유닛(346)은 비휘발성 랜덤 억세스 메모리(non-volatile random access memory: NVRAM)와, 플래쉬 메모리와, 디스크 저장 장치와 같은 비휘발성 저장 장치, 혹은 고정 랜덤 억세스 메모리(static random access memory: SRAM)와 같은 휘발성 저장 장치가 될 수 있다.
상기 제2 저장 유닛(346)은 제2 저장 인터페이스(348)를 포함할 수 있다. 제2 저장 인터페이스(348)는 상기 유선 디바이스(106)에 포함되어 있는 다른 기능 유닛들간의 통신을 위해 사용될 수 있다. 상기 제2 저장 인터페이스(348)는 또한 상기 유선 디바이스(106)의 외부에 존재하는 통신을 위해 사용될 수 있다.
상기 제2 저장 인터페이스(348)는 상기 다른 기능 유닛들로부터 혹은 외부 소스들로부터 정보를 수신할 수 있거나, 혹은 상기 다른 기능 유닛들로 혹은 외부 목적지들로 정보를 송신할 수 있다. 상기 외부 소스들 및 상기 외부 목적지들은 상기 유선 디바이스(106)의 외부에 있는 소스들 및 목적지들을 나타낸다.
상기 제2 저장 인터페이스(348)는 어떤 기능 유닛들 혹은 외부 유닛들이 상기 제2 저장 유닛(346)과 인터페이스되고 있는지에 따라 다른 구현들을 포함할 수 있다. 상기 제2 저장 인터페이스(348)는 상기 제2 제어기 인터페이스(344)의 구현과 유사한 기술들 및 기법들로 구현될 수 있다.
상기 제 2 통신 유닛(336)은 상기 유선 디바이스(106)로의 혹은 상기 유선 디바이스(106)로부터의 외부 통신을 가능하게 할 수 있다. 일 예로, 상기 제 2 통신 유닛(336)은 상기 유선 디바이스(106)가 상기 통신 경로(104)를 통해 상기 통신 디바이스(102)와 통신하는 것을 허여할 수 있다.
상기 제2 통신 유닛(336)은 또한 상기 유선 디바이스(106)가 상기 통신 경로(104)의 부분으로 기능을 하고, 상기 통신 경로(104)에 대한 엔드 포인트 혹은 터미널 유닛으로는 제한되지 않도록 허여하는 통신 허브로서 기능을 할 수 있다. 상기 제2 통신 유닛(336)은 상기 통신 경로(104)와의 상호 액션을 위한, 마이크로일렉트로닉스 혹은 안테나와 같은 액티브 및 패시브 컴포넌트들을 포함할 수 있다.
상기 제2 통신 유닛(336)은 제2 통신 인터페이스(350)를 포함할 수 있다. 상기 제2 통신 인터페이스(350)는 상기 제2 통신 유닛(336)과 상기 유선 디바이스(106)에 포함되어 있는 다른 기능 유닛들간의 통신을 위해 사용될 수 있다. 상기 제2 통신 인터페이스(350)는 상기 다른 기능 유닛들로부터 정보를 수신할 수 있거나, 혹은 상기 다른 기능 유닛들로 정보를 송신할 수 있다.
상기 제2 통신 인터페이스(350)는 어떤 기능 유닛들이 상기 제2 통신 유닛(336)과 인터페이스될지에 따라 다른 구현들을 포함할 수 있다. 상기 제2 통신 인터페이스(350)는 상기 제2 제어기 인터페이스(344)의 구현과 유사한 기술들 및 기법들로 구현될 수 있다.
상기 제1 통신 유닛(316)은 상기 통신 경로(104)와 연결되어 상기 제1 디바이스 송신(308)에서 상기 유선 디바이스(106)로 정보를 송신할 수 있다. 상기 유선 디바이스(106)는 상기 제2 통신 유닛(336)에서 상기 통신 경로(104)의 상기 제1 디바이스 송신(308)으로부터 정보를 수신할 수 있다.
상기 제2 통신 유닛(336)은 상기 통신 경로(104)와 연결되어 상기 제2 디바이스 송신(310)에서 상기 통신 디바이스(102)로 정보를 송신할 수 있다. 상기 통신 디바이스(102)는 상기 통신 경로(104)의 상기 제2 디바이스 송신(310)으로부터 상기 제1 통신 유닛(316)에서 정보를 수신할 수 있다. 상기 통신 시스템(100)은 상기 제1 제어 유닛(312)과, 상기 제2 제어 유닛(334), 혹은 그 조합에 의해 실행될 수 있다. 도시 목적들을 위해서, 상기 유선 디바이스(106)는 상기 제2 사용자 인터페이스(338)와, 상기 제2 저장 유닛(346)과, 상기 제2 제어 유닛(334)과, 상기 제2 통신 유닛(336)을 가지는 부분으로 도시되어 있고, 상기 유선 디바이스(106)는 다른 부분을 가질 수 있다. 일 예로, 상기 제2 소프트웨어(342)는 상기 제2 소프트웨어(342)의 기능의 일부 혹은 전부가 상기 제2 제어 유닛(334) 및 상기 제2 통신 유닛(336)에 존재하도록 다르게 분할될 수 있다. 또한, 상기 유선 디바이스(106)는 명료성을 위해 도 3에 도시되어 있지 않은 다른 기능 유닛들을 포함할 수 있다.
상기 통신 디바이스(102)에 포함되어 있는 상기 기능 유닛들은 개별적으로, 또한 상기 다른 기능 유닛들과 독립적으로 동작할 수 있다. 상기 통신 디바이스(102)는 개별적으로, 또한 상기 유선 디바이스(106) 및 상기 통신 경로(104)로부터 독립적으로 동작할 수 있다.
상기 유선 디바이스(106)에 포함되어 있는 상기 기능 유닛들은 개별적으로, 또한 상기 다른 기능 유닛들과 독립적으로 동작할 수 있다. 상기 유선 디바이스(106)는 개별적으로, 또한 상기 통신 디바이스(102) 및 상기 통신 경로(104)로부터 독립적으로 동작할 수 있다.
도시 목적들을 위해서, 상기 통신 시스템(100)은 상기 통신 디바이스(102) 및 상기 유선 디바이스(106)의 동작에 의해 설명된다. 상기 통신 디바이스(102) 및 상기 유선 디바이스(106)는 상기 통신 시스템(100)의 모듈들 및 기능들 중 하나를 동작시킬 수 있다는 것이 이해될 것이다.
도 4는 도 2의 상기 차지 펌프에 대한 위상-주파수 검출기(401)의 개략적 다이아그램이다. 상기 위상-주파수 검출기(401)의 개략적 다이아그램은 입력 클럭 기준(incoming clock reference)(404)의 도착을 검출하는, "D" 플립-플롭(flip-flop)과 같은 기준 검출기(402)를 도시하고 있다. 상기 기준 검출기(402)의 데이터 입력은 상기 포지티브 서플라이(212)에 연결될 수 있다. 상기 입력 클럭 기준(404)의 상기 포지티브 천이시, 차지-업 모드(406)가 활성화된다.
"D" 플립 플롭과 같은, 피드백(feedback) 검출기(408)는 피드백 클럭(feedback clock)(410)의 도착을 검출한다. 상기 피드백 클럭(410)은 도 3의 상기 주파수 합성 위상-고정 루프(328)로부터 분할된 클럭이다. 상기 피드백 검출기(408)의 상기 데이터 입력은 상기 포지티브 서플라이(212)에 연결될 수 있다. 상기 피드백 클럭(410)의 포지티브 천이시, 차지-다운 모드(412)가 활성화된다.
낸드 게이트(NAND gate)와 같은 리셋 게이트(reset gate)(414)는 상기 차지-업 모드(406) 및 상기 차지-다운 모드(412)가 모두 셋 온(set on)될 경우 리셋 펄스(reset pulse)(415)를 생성할 수 있다. 상기 리셋 펄스(415)의 구간은 상기 기준 검출기(402) 혹은 상기 피드백 검출기(408)의 리셋 시간(reset time) 및 상기 리셋 게이트(414)의 전파 지연(propagation delay)에 의해 결정된다. 상기 리셋 펄스(415)는 상기 리셋 게이트(414)가 상기 차지-업 모드(406) 및 상기 차지-다운 모드(412) 모두가 설정되었다는 것을 인식하자 마자 상기 기준 검출기(402) 및 상기 피드백 검출기(408) 모두를 리셋할 수 있다.
NAND 게이트와 같은, 사이클 게이트(cycle gate)(416)는 사이클 제어 회로(418)를 스위칭하기 위한 클럭을 생성할 수 있다. 상기 차지-업 모드(406)가 활성화될 경우, 상기 사이클 제어 회로(418)에서의 상기 클럭은 무효화된다. 상기 차지-업 모드(406)가 상기 리셋 펄스(415)에 의해 리셋될 경우, 상기 클럭에서 로우-투-하이(low to high) 천이(transition)는 상기 사이클 제어 회로(418)가 짝수 사이클 신호(420) 혹은 홀수 사이클 신호(422)를 활성화하도록 초래할 수 있을 것이다. 다음의 연속적인 상기 클럭의 로우-투-하이 천이는 상기 사이클 제어 회로(418)가 상기 짝수 사이클 신호(420) 혹은 상기 홀수 사이클 신호(422)의 다른 쪽으로 스위치하는 것을 초래할 것이다. 상기 사이클 제어 회로(418)는 상기 차지-업 모드 플립 플롭(402) 및 상기 차지-다운 모드 플립 플롭(412)이 리셋될 경우 상기 짝수 사이클 신호(420) 혹은 상기 기준 사이클 신호(422)간에만 스위치할 수 있다.
제1 스위치 선택기(424)는 상기 짝수 사이클 신호(420) 및 상기 차지-다운 모드(412)에 의해 자격이 부여되는 앤드(AND) 게이트가 될 수 있다. 상기 제1 스위치 선택기(424)는 도 2의 상기 제1 스위치(220)에 연결되고, 상기 제1 스위치(220)를 제어하는 제1 스위치 이네이블(enable)(426)을 출력할 수 있다. 제2 스위치 선택기(428)는 상기 홀수 사이클 신호(422) 및 상기 차지-업 모드(406)에 의해 자격이 부여되는 AND 게이트가 될 수 있다. 상기 제2 스위치 선택기(428)는 도 2의 상기 제2 스위치(222)에 연결되고, 상기 제2 스위치(222)를 제어하는 제2 스위치 이네이블(430)을 출력할 수 있다. 상기 사이클 제어 회로(418)는 임의의 시간에서 상기 짝수 사이클 신호(420) 혹은 상기 홀수 사이클 신호(422) 중 하나만을 활성화시킬 수 있고, 상기 차지-업 모드(406) 및 상기 차지-다운 모드(412)가 모두 무효화될 경우 상기 짝수 사이클 신호(420) 혹은 상기 홀수 사이클 신호(422)간의 천이만 발생될 수 있다.
제3 스위치 선택기(432)는 상기 짝수 사이클 신호(420) 및 상기 차지-업 모드(406)에 의해 자격이 부여되는 AND 게이트가 될 수 있다. 상기 제3 스위치 선택기(432)는 도 2의 상기 제3 스위치(224)에 연결되고, 상기 제3 스위치(224)를 제어하는 제3 스위치 이네이블(434)을 출력할 수 있다. 제4 스위치 선택기(436)는 상기 홀수 사이클 신호(422) 및 상기 차지-다운 모드(412)에 의해 자격이 부여되는 AND 게이트가 될 수 있다. 상기 제4 스위치 선택기(436)는 도 2의 상기 제4 스위치(226)에 연결되고, 상기 제4 스위치(226)를 제어하는 제4 스위치 이네이블(438)을 출력할 수 있다.
도 1의 상기 차지 펌프(201)의 홀수 사이클 신호(422) 및 짝수 사이클 신호(420)를 구분시키고, 도 2의 상기 증폭기 출력(228)을 차지-업 및 차지-다운하는 상기 제1 스위치 이네이블(426)과, 상기 제2 스위치 이네이블(430)과, 상기 제3 스위치 이네이블(434), 혹은 상기 제4 스위치 이네이블(438)을 활성화시키는 것은 동일한 업 전류 및 다운 전류의 평균을 생성할 수 있다는 것을 알 수 있다. 상기 차지-업 기능과 상기 차지-다운 기능간의 차이와 연관되는 에러는 1/2 기준 주파수의 높은 주파수로 쉬프트될 것이고, 여기서 상기 차지-업 기능과 상기 차지-다운 기능간의 차이와 연관되는 에러는 도 2의 상기 저역-통과 필터(230)에 의해 감쇄될 것이다. 상기 차지 펌프(201)는 상기 짝수 사이클 신호(420)에서 상기 R2 저항(218)과 상기 제3 스위치(224)를 통해 상기 증폭기 출력(228)을 차지-업하고, 상기 홀수 사이클 신호(422)에서 상기 R1 저항(216)과 상기 제2 스위치(222)를 통해 상기 증폭기 출력(228)을 차지-업할 수 있다. 이와 같이, 상기 차지 펌프(201)는 상기 짝수 사이클 신호(420)에서 상기 R1 저항(216)과 상기 제1 스위치(220)를 통해 상기 증폭기 출력(228)을 차지-다운하고, 상기 홀수 사이클 신호(422)에서 상기 R2 저항(218)과 상기 제4 스위치(226)를 통해 상기 증폭기 출력(228)을 차지-다운할 수 있다.
짧은 구간 동안, 상기 차지-업 모드(406) 및 상기 차지-다운 모드(412) 모두가 모두 발휘될 수 있다는 것이 인식되어야만 할 것이다. 상기 제1 스위치 이네이블(426)과, 상기 제2 스위치 이네이블(430)과, 상기 제3 스위치 이네이블(434)과, 상기 제4 스위치 이네이블(438)의 활성화는 상기 홀수 사이클 신호(422) 및 짝수 사이클 신호(420)에 의해 결정될 것이다. 동시에 활성화되는 2개의 스위치들의 경우, 상기 입력(206)으로 플로우되는 net 전류는 상기 R1 저항(216)과 상기 R2 저항(218) 모두는 도 2의 상기 포지티브 서플라이(212)와 도 2의 상기 네가티브 서플라이(214)간에 활성화될 것이기 때문에 약 0(zero)이 될 것이다.
도 5는 도 2의 상기 차지 펌프(201)에 대한 상기 사이클 제어 회로(418)의 개략적 다이아그램이다. 상기 사이클 제어 회로(418)의 개략적 다이아그램은 클럭 입력(504) 및 데이터 입력(506)을 가지는 플립-플롭(502)를 도시하고 있다.
상기 플립-플롭(502)은 또한 반전(inverted) 출력(508) 및 비반전(non-inverted) 출력(510)을 포함하는 상보 출력들을 가질 수 있다. 상기 반전 출력(508)을 상기 데이터 입력(506)에 연결시킴으로써, 로우-투-하이의, 상기 클럭 입력(504)의 각 천이는 상기 반전 출력9508) 및 상기 비반전 출력(510)이 상태들을 교환하는 것을 초래할 것이다. 일 예로서, 상기 비반전 출력(510)이 주장되고(하이 레벨(high level)로 설정될 경우), 상기 반전 출력(508)이 무효화될 경우(로우 레벨(low level)로 설정될 경우), 상기 클럭 입력(504)의 천이 후에, 상기 비반전 출력(510)은 무효화되고, 상기 반전 출력(508)은 주장될 것이다.
상기 비반전 출력(510)은 도 4의 상기 홀수 사이클 신호(422)를 나타낼 수 있고, 상기 반전 출력(508)은 상기 도 2의 짝수 사이클 신호(420)를 나타낼 수 있다. 상기 클럭 입력(504)이 도 4의 상기 사이클 게이트(416)의 출력에 연결될 수 있기 때문에, 상기 클럭 입력(504)은 도 4의 상기 차지-업 모드(406)가 리셋될 때마다 로우(low)에서 하이(high)로 천이될 것이다. 상기 반전 출력(508) 및 비반전 출력(510)의 그 결과 천이들은 상기 차지-업 모드(406)의 매 리셋 발생시에 함께 발생할 것이고, 상기 짝수 사이클 신호(420) 및 상기 홀수 사이클 신호(422)를 결정하기 위해 사용된다.
이제부터 도 6을 참조하면, 도 2의 차지 펌프(201)에 대한 상기 사이클 제어 회로(418)의 다른 실시예의 개략적 다이아그램이 도시되어 있다. 상기 사이클 제어 회로(418)의 다른 실시예의 개략적 다이아그램은 시리즈(series)의 상기 클럭 입력(504)들 모두에 연결되는 클럭 신호(602)를 가지는 상기 플립-플롭(502)의 상기 시리즈를 도시하고 있다.
제1 플립-플롭(604)은 상기 시리즈에서 상기 플립-플롭(502)의 다음 후속 인스턴스(instance)의 데이터 입력(506)에 연결되는 상기 비반전 출력(510)을 가질 수 있다. 상기 시리즈는 선형 피드백 쉬프트 레지스터(linear feedback shift register: LFSR)(606)로 구성된 상기 플립-플롭(502)의 N+1개의 인스턴스들을 포함할 수 있다. 배타적 논리합 게이트(exclusive-OR gate)(608)는 의사 랜덤 입력(614)을 생성하기 위해 N번째 스테이지 플립-플롭(610)의 비반전 출력(510) 및 N+1번째 스테이지 플립-플롭(612)의 비반전 출력(510)에 연결될 수 있다.
상기 LFSR(606)은 상기 짝수 사이클(420) 및 상기 홀수 사이클 신호(422)의 의사 랜덤 스위칭을 제공할 수 있다는 것을 알 수 있다. 상기 R1 저항(216) 및 상기 R2 저항(218)의 의사 랜덤 스위칭은 상기 R1 저항(216) 및 상기 R2 저항(218)의 값들간의 부정합으로부터의 잡음을 확산시킬 수 있다. 상기 잡음의 확산은 1/2 기준 주파수에서 스퍼 컴포넌트(spur component)를 생성하지 않으면서도 상기 R1 저항(216) 및 상기 R2 저항(218)의 부정합의 영향을 현저하게 감소시키지만, 도 6의 상기 사이클 제어 회로(418)이 사용될 경우 폴딩된 잡음의 제거는 도 5의 상기 사이클 제어 회로(418)의 폴딩된 잡음의 제거보다 열화된다.
상기 통신 시스템(100)은 상기 통신 디바이스(102)의 상기 위상 고정 루프의 도 2의 상기 차지 펌프(201)에서 상기 잡음 폴딩 이슈의 제거를 제공한다는 것을 알 수 있다. 상기 짝수 사이클 신호(420) 및 상기 홀수 사이클 신호(422)를 기반으로 상기 제1 스위치(220)와, 상기 제2 스위치(222)와, 상기 제3 스위치(224) 및 상기 제4 스위치(226)를 사용하는 상기 R1 저항(216) 및 상기 R2 저항(218)의 정류는 상기 R1 저항(216) 및 상기 R2 저항(218)의 값들에서의 부정합의 효과들을 제거할 수 있다.
도 7은 본 발명의 일 실시예에서 통신 시스템(100)의 동작 방법(700)의 순서도이다. 상기 방법(700)은, 블록(702)에서 짝수 사이클 및 홀수 사이클을 구분시킴으로써 입력 클럭 기준을 합성하고, 블록(704)에서 상기 짝수 사이클 및 홀수 사이클을 기반으로 R1/R2 저항들을 정류하고, 블록(706)에서 상기 입력 클럭 기준을 정합하기 위해 상기 R1/R2 저항들에 의해 증폭기 출력을 제어하는 것을 포함한다.
상기 차지 펌프의 홀수 사이클 및 짝수 사이클을 구분시키고, 차지-업 및 차지-다운을 위해 상기 제1 스위치 이네이블과, 상기 제2 스위치 이네이블과, 상기 제3 스위치 이네이블, 혹은 상기 제4 스위치 이네이블을 활성화시킴으로써, 상기 증폭기 출력은 동일한 상기 상향 전류와 상기 하향 전류의 평균을 생성할 수 있다. 상기 차지-업 기능 및 상기 차지-다운 기능 간의 차이와 연관되는 에러는 높은 주파수로 쉬프트될 수 있으며, 여기서 상기 차지-업 기능 및 상기 차지-다운 기능 간의 차이와 연관되는 에러는 상기 저역 통과 필터에 의해 감쇄될 수 있으며, DC 근처의 컴포넌트가 차지 펌프로의 라이징을 제공하는 동안, 비선형성은 상기 R1 저항 및 R2 저항 모두를 통한 평균으로 인해 제거된다. 상기 차지 펌프는 상기 짝수 사이클에서 상기 R2 저항 및 상기 제3 스위치를 통해, 상기 홀수 사이클에서 상기 R1 저항 및 상기 제2 스위치를 통해 상기 증폭기 출력을 차지-업할 수 있다. 이와 유사하게, 상기 차지 펌프는 상기 짝수 사이클에서 상기 R1 저항 및 상기 제1 스위치를 통해, 상기 홀수 사이클에서 상기 R2 저항 및 상기 제4 스위치를 통해 상기 증폭기 출력을 차지-다운할 수 있다.
상기 결과로 초래된 방법, 프로세스, 장치, 디바이스, 제품, 및/혹은 시스템은 간단하고, 비용 효율적이고, 복잡하지 않고, 매우 다양하고, 정확하고, 민감하고, 효율적이며, 준비되어 있고, 효과가 있고, 경제적인 생산, 적용 및 사용을 위해 잘 알려진 컴포넌트들을 적용함으로써 구현될 수 있다. 본 발명의 일 실시예의 또 다른 중요한 측면은 비용을 감소시키고, 시스템들을 간단하게 하고, 성능을 증가시키는 역사적 동향을 중요하게 지원하고 서비스한다는 것에 있다.
본 발명의 실시예의 이런 측면들 및 유용한 측면들은 결과적으로 상기 기술의 상태를 적어도 다음 레벨(level)의 기술 상태로 발전시킨다.
본 발명은 특정 최선 모드와 함께 설명되었지만, 많은 대체 방식들과, 수정들 및 변경들이 상기와 같은 설명을 고려하여 해당 기술 분야의 당업자들에게 자명할 것이다. 따라서, 상기 포함되는 청구항들의 권리 범위 내에 존재하는, 상기와 같은 모든 대체 방식들과, 수정들 및 변경들이 포함된다는 것이 의도된다. 여기서 설명되는 혹은 첨부 도면들에서 도시되는 모든 내용들은 예시적이고 비 제한적인 의미로 해석될 것이다.

Claims (20)

  1. 통신 시스템에 있어서,
    짝수 사이클(cycle) 신호 및 홀수 사이클 신호를 구분시키기 위해 입력 클럭(clock) 기준에 의해 클럭화되도록 구성되는 사이클 제어 회로와,
    상기 사이클 제어 회로로부터의 상기 짝수 사이클 신호 및 홀수 사이클 신호를 기반으로 정류되는 R1 저항과,
    상기 R1 저항에 의해 제어되며, 상기 입력 클럭 기준을 매칭하도록 구성되는 증폭기 출력을 포함함을 특징으로 하는 통신 시스템.
  2. 제1항에 있어서,
    상기 입력 클럭 기준에 연결되고, 차지-업 모드(charge-up mode)를 생성하도록 구성되는 기준 검출기를 더 포함함을 특징으로 하는 통신 시스템.
  3. 제1항에 있어서,
    리셋 게이트(reset gate)에 의해 리셋되는 차지-업 모드(charge-up mode)에 의해 상기 사이클 제어 회로를 클럭화하도록 구성되는 리셋 게이트에 연결되는 피드백(feedback) 검출기를 더 포함함을 특징으로 하는 통신 시스템.
  4. 제1항에 있어서,
    상기 R1 저항을 정류하도록 구성되는, 상기 짝수 사이클에서 활성화되는 제1 스위치(switch) 혹은 상기 홀수 사이클에서 활성화되는 제2 스위치를 더 포함함을 특징으로 하는 통신 시스템.
  5. 제1항에 있어서,
    상기 증폭기 출력에 연결되며, 상기 R1 저항과 R2 저항간의 부정합(mismatch)을 차단하도록 구성되는 저역 통과 필터를 더 포함함을 특징으로 하는 통신 시스템.
  6. 통신 시스템의 동작 방법에 있어서,
    짝수 사이클(cycle) 신호 및 홀수 사이클 신호를 구분시킴으로써 입력 클럭(clock) 기준을 합성하는 과정과;
    상기 짝수 사이클 신호 및 홀수 사이클 신호를 기반으로 R1 저항을 정류하는 과정과;
    상기 입력 클럭 기준을 정합하기 위해 상기 R1 저항에 의한 증폭기 출력을 제어하는 과정을 포함함을 특징으로 하는 통신 시스템의 동작 방법.
  7. 제6항에 있어서,
    상기 입력 클럭 기준을 검출함으로써 차지-업 모드(charge-up mode)를 생성하는 과정을 더 포함함을 특징으로 하는 통신 시스템의 동작 방법.
  8. 제6항에 있어서,
    상기 짝수 사이클 신호 및 상기 홀수 사이클 신호를 구분시키는 과정은;
    차지-업 모드(charge-up mode)를 리셋함으로써 사이클 제어 회로를 클럭화하는 과정을 포함함을 특징으로 하는 통신 시스템의 동작 방법.
  9. 제6항에 있어서,
    상기 R1 저항을 정류하는 과정은;
    상기 짝수 사이클 신호에서 제1 스위치(switch)를 활성화시키거나 혹은 상기 홀수 사이클 신호에서 제2 스위치를 활성화시키는 과정을 포함함을 특징으로 하는 통신 시스템의 동작 방법.
  10. 제6항에 있어서,
    저역 통과 필터가 상기 R1 저항 및 R2 저항간의 부정합을 차단하기 위해 상기 증폭기 출력을 모니터링(monitoring)하는 과정을 더 포함함을 특징으로 하는 통신 시스템의 동작 방법.
  11. 통신 시스템에 있어서,
    검출된 입력을 가지는 증폭기와;
    상기 검출된 입력에 연결되는 R1 저항과;
    상기 R1 저항에 연결되며, 상기 R1 저항을 통해 상기 증폭기로 네가티브 서플라이(negative supply)를 연결하도록 구성된 제1 스위치(switch)와;
    상기 R1 저항에 연결되며, 상기 R1 저항을 통해 상기 증폭기로 포지티브 서플라이(positive supply)를 연결하도록 구성된 제2 스위치를 포함함을 특징으로 하는 통신 시스템.
  12. 제11항에 있어서,
    상기 검출된 입력 및 상기 R1 저항에 연결되는 R2 저항과;
    상기 R2 저항에 연결되고, 상기 R2 저항을 통해 상기 증폭기로 상기 포지티브 서플라이를 연결하도록 구성된 제3 스위치와;
    상기 R2 저항에 연결되고, 상기 R2 저항을 통해 상기 증폭기로 상기 네가티브 서플라이를 연결하도록 구성된 제4 스위치를 더 포함함을 특징으로 하는 통신 시스템.
  13. 제11항에 있어서,
    짝수 사이클(cycle) 신호 혹은 홀수 사이클 신호를 생성하도록 구성된 사이클 제어 회로와;
    상기 짝수 사이클 신호에 연결되며, 상기 제1 스위치를 이네이블(enable)시키도록 구성되는 제1 스위치 선택기와,
    상기 홀수 사이클 신호에 연결되며, 상기 제2 스위치를 이네이블시키도록 구성되는 제2 스위치 선택기를 더 포함함을 특징으로 하는 통신 시스템.
  14. 제11항에 있어서,
    상기 증폭기의 증폭기 출력과;
    상기 증폭기 출력과 상기 검출된 입력간에 연결되어 부정합 에러를 감쇄시키도록 구성되는 저역 통과 필터를 더 포함함을 특징으로 하는 통신 시스템.
  15. 제11항에 있어서,
    짝수 사이클(cycle) 신호에 의해 활성화되는 상기 제1 스위치 및 홀수 신호에 의해 활성화되는 상기 제2 스위치를 포함하는 상기 짝수 사이클 신호 및 상기 홀수 사이클 신호를 생성하도록 구성되는 사이클 제어 회로와;
    피드백 클럭(feedback clock)에 연결되며, 상기 제1 스위치 및 상기 제2 스위치에 의해 정류되는 상기 R1 저항을 포함하는 상기 사이클 제어 회로를 클럭화하도록 구성되는 피드백 검출기를 더 포함함을 특징으로 하는 통신 시스템.
  16. 제1항에 있어서,
    상기 사이클 제어 회로로부터 상기 짝수 사이클 신호 및 상기 홀수 사이클 신호를 기반으로 정류하도록 구성되는 R2 저항과,
    피드백 클럭(feedback clock)에 연결되며, 상기 입력 클럭 기준을 정합하기 위해 상기 증폭기 출력을 기반으로 카운트-다운 모드(count-down mode)를 설정하도록 구성되는 피드백 검출기를 더 포함함을 특징으로 하는 통신 시스템.
  17. 제16항에 있어서,
    상기 입력 클럭 기준에 연결되며, 차지-업 모드(charge-up mode)를 생성하도록 구성되는 기준 검출기와;
    상기 피드백 검출기에 연결되며, 상기 피드백 검출기로부터 차지-다운 모드(charge-down mode)를 기반으로 제1 스위치 이네이블(enable)을 제공하도록 구성되는 제1 스위치 선택기를 더 포함함을 특징으로 하는 통신 시스템.
  18. 제16항에 있어서,
    리셋 게이트(reset gate)에 의해 리셋되는 차지-업 모드(charge-up mode)에 의해 상기 사이클 제어 회로를 클럭화하도록 구성되는 상기 리셋 게이트에 연결되는 상기 피드백 검출기는 상기 차지-업 모드 및 상기 홀수 사이클 신호에 연결되며, 상기 R1 저항을 정류하도록 구성되는 제2 스위치 선택기를 포함함을 특징으로 하는 통신 시스템.
  19. 제16항에 있어서, 상기 시스템은,
    상기 R1 저항을 정류하도록 구성되는, 상기 짝수 사이클 신호에서 활성화되는 제1스위치 혹은 상기 홀수 사이클 신호에서 활성화되는 제2스위치와;
    상기 짝수 사이클 신호와 상기 피드백 검출기로부터의 차지-다운 모드(charge-down mode)에 연결되는 제1 스위치 선택기와;
    기준 검출기로부터의 차지-업 모드(charge-up mode) 및 상기 홀수 사이클 신호에 연결되는 제2 스위치 선택기를 더 포함함을 특징으로 하는 통신 시스템.
  20. 제16항에 있어서, 상기 시스템은,
    상기 증폭기 출력에 연결되며, 상기 R1 저항과 R2 저항간의 부정합을 차단하도록 구성되는 저역 통과 필터를 더 포함하며, 상기 저역 통과 필터는 상기 짝수 사이클 신호와 상기 홀수 사이클 신호를 제어하도록 구성되는 선형 피드백 쉬프트 레지스터를 포함함을 특징으로 하는 통신 시스템.
KR1020140030210A 2013-03-14 2014-03-14 차지 펌프 메커니즘 가지는 통신 시스템 및 그 동작 방법 KR102234742B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361782333P 2013-03-14 2013-03-14
US61/782,333 2013-03-14
US14/148,490 US9130575B2 (en) 2013-03-14 2014-01-06 Communication system with charge pump mechanism and method of operation thereof
US14/148,490 2014-01-06

Publications (2)

Publication Number Publication Date
KR20140113882A true KR20140113882A (ko) 2014-09-25
KR102234742B1 KR102234742B1 (ko) 2021-04-05

Family

ID=51527006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140030210A KR102234742B1 (ko) 2013-03-14 2014-03-14 차지 펌프 메커니즘 가지는 통신 시스템 및 그 동작 방법

Country Status (2)

Country Link
US (1) US9130575B2 (ko)
KR (1) KR102234742B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407619B1 (en) * 1999-09-14 2002-06-18 Nec Corporation Charge pump circuit and PLL circuit using the same
US20110254720A1 (en) * 2010-04-14 2011-10-20 Silicon Laboratories, Inc. Mismatch-Immune Digital-to-Analog Converter

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3805183A (en) * 1972-11-06 1974-04-16 Microwave Inc Dual bandwidth phase lock loop
US5095287A (en) 1991-01-24 1992-03-10 Motorola, Inc. Phase locked loop having a charge pump with reset
US6516187B1 (en) * 1998-03-13 2003-02-04 Maxim Integrated Products, Inc. DC offset correction for direct conversion tuner IC
JP4434557B2 (ja) * 2001-07-31 2010-03-17 ヤマハ株式会社 電力増幅回路
EP1805893A1 (en) 2004-10-11 2007-07-11 Frontier Silicon Limited Charge pump circuits
US7629854B2 (en) * 2005-12-01 2009-12-08 Realtek Semiconductor Corp. Switch-capacitor loop filter for phase lock loops
WO2009034881A1 (ja) * 2007-09-14 2009-03-19 Nec Corporation 位相比較器およびフェーズロックドループ
US8085005B2 (en) * 2009-06-18 2011-12-27 Micrel, Inc. Buck-boost converter with sample and hold circuit in current loop
US8330511B2 (en) 2010-04-20 2012-12-11 Qualcomm Incorporated PLL charge pump with reduced coupling to bias nodes
TWI419451B (zh) 2011-05-06 2013-12-11 Ralink Technology Corp 電荷幫浦電路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407619B1 (en) * 1999-09-14 2002-06-18 Nec Corporation Charge pump circuit and PLL circuit using the same
US20110254720A1 (en) * 2010-04-14 2011-10-20 Silicon Laboratories, Inc. Mismatch-Immune Digital-to-Analog Converter

Also Published As

Publication number Publication date
KR102234742B1 (ko) 2021-04-05
US9130575B2 (en) 2015-09-08
US20140270025A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
TWI775988B (zh) 鎖相環電子電路及其電子裝置及修正工作循環的方法
US9240914B2 (en) Communication system with frequency synthesis mechanism and method of operation thereof
US7973612B2 (en) Supply-regulated phase-locked loop (PLL) and method of using
KR101239039B1 (ko) 고 레졸루션 시간-디지털 변환기
US8253498B2 (en) Phase locked loop with divider bias control
US9559703B2 (en) System ready in a clock distribution chip
TW201931774A (zh) 用於對鎖相環進行快速收斂的增益校準的電子電路及方法
KR102222865B1 (ko) 클럭 발생기
CN105683855B (zh) 用于扩展电路频率范围并且用于超频或降频的装置及方法
US7764094B1 (en) Clocking technique of multi-modulus divider for generating constant minimum on-time
JP2008535387A (ja) 非同期基準クロックを用いたデータクリーニング
US8565368B1 (en) Wide range multi-modulus divider in fractional-N frequency synthesizer
JP2014187561A (ja) 受信回路及び半導体集積回路
CN110720177A (zh) 用于改善锁定时间的装置和方法
US20170041005A1 (en) New fractional phase locked loop (pll) architecture
US6608529B2 (en) Frequency synthesis apparatus, systems, and methods
JP6337479B2 (ja) 位相補間クロック発生回路
US8775856B1 (en) System and method for generating clock signal for a plurality of communication ports by selectively dividing a reference clock signal with a plurality of ratios
US11296711B2 (en) Clock control device and clock control method
US20080013664A1 (en) Phase error measurement circuit and method thereof
KR102200339B1 (ko) 이중 대역폭을 갖는 위상 동기 루프 및 위상 동기 루프의 동작 방법
US8346201B2 (en) Asynchronous first in first out interface, method thereof and integrated receiver
JP4405711B2 (ja) 周波数シンセサイザのサイクル・スリップを低減する方法および装置
KR102234742B1 (ko) 차지 펌프 메커니즘 가지는 통신 시스템 및 그 동작 방법
CN112350695B (zh) 相位插值器系统、芯片和电子设备

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right