TW201911372A - 在二維層狀半導體以及功能層之間形成高潔淨接面的方法及系統 - Google Patents

在二維層狀半導體以及功能層之間形成高潔淨接面的方法及系統 Download PDF

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Abstract

一種在二維層狀半導體以及功能層之間形成高潔淨接面的方法及系統。在二維層狀半導體以及功能層之間形成高潔淨接面的方法中，將基材及形成於其上的二維層狀半導體暴露於一反應氣體中，並通過提供一氣體活化能促使反應氣體發生化學反應，而產生能量化粒子。能量化粒子對於去除吸附在二維層狀半導體上的附著物具有較高的選擇性，從而可分解並移除附著物。在移除附著物時，不會傷害到二維層狀半導體。隨後，再將功能層沈積在二維層狀半導體上。在沒有附著物的情況下，可使功能層與二維層狀半導體之間可形成高潔淨接面，從而使二維層狀半導體的電性表現較佳。

Description

在二維層狀半導體以及功能層之間形成高潔淨接面的方法及 系統
本發明係有關於一種形成功能層於二維層狀半導體上的方法以及系統，特別是關於一種可在功能層與二維層狀半導體之間形成高潔淨接面的方法以及系統。
石墨烯、金屬硫族化合物，特別是過渡金屬硫族化合物等二維層狀或單層的半導體材料，因被發現具有良好的物性以及電性，近年來在光電領域及自旋電子學領域受到關注，而具有良好的發展與應用潛力。
然而，二維層狀半導體材料表面容易吸附髒汙，特別是光阻殘留物。因此，在將塗佈於二維層狀半導體表面的光阻圖案化之後，未被完全清除的光阻會殘留在二維層狀半導體材料表面，並形成連續的薄膜層。
在後續將金屬層形成於二維層狀半導體材料上，以形成用以連接外部電路的接墊時，光阻殘留物會存在於二維層狀半導體材料與金屬層之間。
但是，存在於二維層狀半導體材料與金屬層之間的光阻殘留物或是其他的污染物，會對金屬層與二維層狀半導體材料之間的電性接觸品質造成不良的影響。具體而言，光阻殘留物或是其他汙染物會使的電子較難從二維層狀半導體材料穿隧到金屬層。此 外，電性接觸不佳也會增加電子元件的阻抗。
由於二維層狀半導體材料的厚度非常薄，大約只有幾個原子層厚，因此相較於一般三維材料，二維層狀半導體材料對表面汙染物的敏感度，以及對於表面潔淨度的要求更高。此外，在二維層狀半導體材料與金屬層之間的介面潔淨度或是二維層狀半導體材料的表面潔淨度，已可成為影響電子元件電性表現的關鍵因素。
本發明的其中一目的在於提供一種在二維層狀半導體以及功能層之間形成接面的方法及系統，其可在二維層狀半導體與功能層之間形成乾淨的介面。
本發明其中一實施例所提供的一種在二維層狀半導體以及功能層之間形成接面的方法，其包括提供基材，且基材上已形成二維層狀半導體；形成光阻層於二維層狀半導體上；將光阻層圖案化，以形成具有至少一接觸開口的光阻圖案層；暴露基材、二維層狀半導體以及光阻圖案層於一反應氣體中；提供一氣體活化能，以促使反應氣體發生化學反應，而產生多個能量化粒子，多個能量化粒子對於位於二維層狀半導體的暴露表面上的附著物具有高選擇性，以去除附著物；以及臨場形成功能層於接觸開口內，以接觸二維層狀半導體。
本發明另外一實施例提供另一種在二維層狀半導體以及功能層之間形成接面的方法，包括提供一基材，且基材上已形成初始二維層狀半導體；暴露基材以及初始二維層狀半導體於反應氣體中；提供一氣體活化能，促使反應氣體發生化學反應，而產生多個能量化粒子，以和所述初始二維層狀半導體的一表層發生反應，以形成經化學處理的表層；以及形成一功能層，其中，功能層直接接觸經化學處理的表層。
本發明一實施例提供一種用來執行上述方法的系統，其包括 第一主設備以及前處理設備。第一主設備具有第一主腔室，而前處理設備包括前處理腔室、氣體供應單元、真空單元以及發光單元。前處理腔室流體連通第一主腔室，以使一基材及一已形成於基材上的二維層狀半導體在第一主腔室與前處理腔室之間被臨場傳送。氣體供應單元流體連通於前處理腔室，以供應一反應氣體。真空單元流體連通於前處理腔室，以對前處理腔室抽真空。發光單元用以提供一氣體活化能，以使反應氣體發生化學反應而產生多個能量化粒子，以去除二維層狀半導體上的附著物或者與二維層狀半導體的一表層產生化學反應。
本發明的有益效果在於，在本發明實施例所提供的在二維層狀半導體以及功能層之間形成接面的方法及系統中，殘留在二維層狀半導體的外部表面上的光阻殘留物可以被分解以及去除。具體而言，由於二維層狀半導體具有較高的結晶性，因此，能量化粒子較不容易和二維層狀半導體反應，而較容易和附著物(光阻殘留物)反應。據此，通過控制反應時間，就可以在二維層狀半導體受到損害之前，將附著物由二維層狀半導體的表面完全去除。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
10、20、100‧‧‧基材
11‧‧‧二維層狀半導體
110‧‧‧氧化部分
12‧‧‧光阻層
12’‧‧‧光阻圖案層
120‧‧‧接觸開口
121‧‧‧附著物
13、23‧‧‧功能層
21’‧‧‧初始二維層狀半導體
21‧‧‧二維層狀半導體
210‧‧‧表層
210’‧‧‧經化學處理的表層
21a‧‧‧經處理的表面
A1、A2‧‧‧曲線
3、3a、3b‧‧‧系統
30‧‧‧第一主設備
300‧‧‧第一主腔室
31‧‧‧前處理設備
310‧‧‧前處理腔室
311‧‧‧氣體供應單元
311a‧‧‧流量控制閥
312‧‧‧真空單元
312a‧‧‧壓力調節閥
313‧‧‧發光單元
313a‧‧‧氣體活化能
314‧‧‧基材固持座
315‧‧‧加熱器
316‧‧‧控制單元
33‧‧‧控制閥
34‧‧‧控制閥
40‧‧‧第二主設備
400‧‧‧第二主腔體
S100~S150、S131~S134、S200~S203‧‧‧流程步驟
圖1 顯示本發明一實施例在二維層狀半導體以及功能層之間形成接面的方法的流程圖。
圖2A 顯示本發明的方法的步驟S100於一實施例中的示意圖。
圖2B 顯示本發明的方法的步驟S110於一實施例中的示意圖。
圖2C 顯示本發明的方法的步驟S120於一實施例中的示意圖。
圖2D 顯示本發明的方法的步驟S130於一實施例中的示意圖。
圖2E 顯示本發明的方法的步驟S140於一實施例中的示意圖。
圖2F 顯示本發明的方法的步驟S150於一實施例中的示意圖。
圖3 顯示本發明另一實施例在功能層與二維層狀半導體之間形成接面的方法的流程圖。
圖4A顯示本發明的方法的步驟S200於一實施例中的示意圖。
圖4B顯示本發明的方法的步驟S202於一實施例中的示意圖。
圖4C顯示本發明的方法的步驟S203於一實施例中的示意圖。
圖5 顯示經過紫外光照射與未經過紫外光照射後形成的功能層與二維層狀半導體的電性接觸的電流電壓關係曲線圖。
圖6顯示本發明一實施例的用以在功能層與二維層狀半導體之間形成接面的系統的示意圖。
圖7顯示本發明另一實施例的用以在功能層與二維層狀半導體之間形成接面的系統的示意圖。
圖8顯示本發明另一實施例的用以在功能層與二維層狀半導體之間形成接面的系統的示意圖。
熟悉此技藝的相關人士可由本說明書所揭示的內容輕易瞭解本發明的優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明的精神下進行各種修飾與變更。另外，本發明的圖式僅為簡單說明，並非依實際尺寸描繪，亦即未反應出相關構成的實際尺寸，先予敘明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所揭示的內容並非用以限制本發明的技術範疇。
在本發明中使用單數(例如：“一”)時，除非文中有特別指明，否則應包含多個的情況。另外，“具有”或者“包括”等用語是指包括該元件或者該步驟，但並未排除包括一個或者多個其他元件或者步驟。
為了進一步解釋本發明的範圍，上述說明和以下詳細描述僅是作為舉例。與本發明相關的其他目的和優點將在隨後的描述和 附圖中示出。參照本文的公開內容，僅出於方便和清楚的目的，諸如頂部，底部，左側，右側，上，下，左，右，後，前，遠，近等方向術語是相對於附圖使用。這樣的方向術語不應被解釋為以任何方式限制本發明的範圍。另外，對相同或相似的部件給予相同的附圖標記。
另外，在本發明中，當提到一個元件設置在另一個元件上時，該元件可能是直接或間接設置在另一個元件上。當提到一個元件連接於另一個元件時，除非本發明特別指明，否則該元件可以直接連接、耦接或者是通過其他中間元件連接另一個元件。
在本發明實施例中，提供在二維層狀半導體與功能層之間形成潔淨接面的方法以及執行該方法的系統。本發明所揭露的方法可以被整合在任何電子裝置的製造過程中。
請參照圖1、圖2A至圖2F。圖1顯示顯示本發明一實施例在二維層狀半導體以及功能層之間形成接面的方法的流程圖。圖2A至圖2F顯示形成功能層於二維層狀半導體上的詳細流程。
在步驟S100中，提供一基材，且二維層狀半導體已經被形成於基材上。
如圖2A所示，二維層狀半導體11已經被形成於一基材10上。基材10的材料可以是，但不限於，藍寶石、矽基材料(如：二氧化矽、玻璃或者石英)、氧化鋁(Al2O3)、雲母或其他介電材料。
二維層狀半導體11可以是石墨烯或是金屬硫族化合物層。金屬硫族化合物層可以是過渡金屬二硫族化合物(transition metal dichalcogenides,TMD)層。然而，前述”硫族化合物”可以指二硫屬化物(dichalcogenides)或三硫屬化物(trichalcogenides)，且並未排除具有超過一個硫族原子的硫族化合物。此外，二硫屬化物的通式為MX2，M代表金屬原子，X代表硫族原子，硫族原子可以是硫(sulfur)、硒(selenium)、碲(tellurium)或其任意組合，但並不限於所列舉的示例。舉例而言，二維層狀半導體可以是過渡金屬二硫 族化合物、III-V族化合物半導體或IV-VI族化合物半導體。過渡金屬二硫族化合物可以是硫化鉬(MoS2)、硒化鉬(MoSe2)、碲化鉬(MoTe2)、硫化鉿(HfS2)、硒化鉿(HfSe2)、碲化鉿(HfTe2)、硫化鎢(WSa)、硒化鎢(WSe2)、碲化鎢(WTe2)、硫化鈮(NbS2)、硒化鈮(NbSe2)、碲化鈮(NbTe2)、硫化錸(ReS2)、硒化錸(ReSe2)、碲化錸(ReTe2)等。III-VI族化合物半導體例如：硫化鎵(GaS)、硒化鎵(GaSe)、碲化鎵(GaTe)、硫化銦(In2S3)、硒化銦(In2Se3)或碲化銦(In2Te3)等。IV-VI族半導體例如：硒化鍺(GeSe)、碲化鍺(GeTe)等。
二維層狀半導體11可以通過化學氣相沉積(Chemical Vapor Deposition,CVD)形成於基材10上。此外，二維層狀半導體11的厚度可能非常薄，不超過1.3奈米(nm)。
隨後，在步驟S110中，形成光阻層於二維層狀半導體上。如圖2B所示，光阻層12被形成於二維層狀半導體11上，並覆蓋二維層狀半導體11的上表面。光阻層12通常包括有機材料，如：樹脂，且可以通過噴塗製程被塗佈於二維層狀半導體11上。
在後續的步驟S120中，圖案化光阻層12，以形成具有至少一接觸開口的光阻圖案層12’。在一實施例中，光阻層12可以通過光罩進行曝光製程以及顯影製程而被圖案化，從而在預定位置形成接觸開口。
如圖2C所示，光阻圖案層12’具有兩個接觸開口120形成於其中，以暴露二維層狀半導體11的一部分表面。然而，附著物(contaminants)121，特別是光阻殘留物，會殘留在接觸開口120內，並局部地覆蓋二維層狀半導體11的表面。在本實施例中，附著物121(如光阻殘留物)是分散地形成在至少一個接觸開口120內。
如上所述，二維層狀半導體11具有超薄的厚度。因此，在製造電子元件的製程中，對於二維層狀半導體11的表面潔淨度的要 求較高。據此，在後續的步驟S130中，附著物121要被去除。但是，在去除附著物121的步驟中，也要盡可能地避免超薄的二維半導體層11受損，如圖2D所示。
請參照圖1。在本實施例中，去除步驟S130進一步包括步驟S131至步驟S134。在步驟S131中，暴露基材、二維層狀半導體以及光阻圖案層於一反應氣體中。反應氣體可以是氧氣或者是氫氣。
在步驟S132中，提供一氣體活化能(stimulus)，以使反應氣體發生化學反應，而產生多個能量化粒子。這些能量化粒子對於去除附著物具有高選擇性，以使附著物可由二維層狀半導體被暴露於接觸開口的表面去除。在本實施例中，氣體活化能為紫外輻射(UV radiation)，且反應氣體為氧氣。氧氣在紫外輻射的照射下，可被分解為氧自由基(free oxygen radicals)，而氧自由基再結合之後，會形成臭氧分子。氧自由基以及臭氧分子可和殘留在二維層狀半導體的表面上的附著物反應，藉此分解以及移除附著物。
由於相較於具有非晶態(amorphous)以及鬆散結構的附著物而言，二維層狀半導體具有較高的結晶性，因此氧自由基以及臭氧分子會對於附著物具有較高的反應選擇性。據此，通過控制反應時間，可以將附著物完全移除而不損害二維層狀半導體。
在本實施例中，紫外輻射的波長範圍可以是介於160nm至400nm之間。另外，在持續提供紫外輻射一段長時間之後，反應氣體因暴露在紫外輻射下而產生的能量化粒子也有可能分解二維層狀半導體。因此，在一實施例中，通過應用斬波器(chopper)，使紫外輻射可按照預定的頻率週期性地被開啟以及關閉，以避免損傷二維層狀半導體。
具體而言，在其中一個開啟/關閉週期中，紫外輻射可以被開啟並持續10秒鐘，之後再被關閉並持續一段時間，但不超過1分鐘。紫外輻射的開啟/關閉週期循環次數可以根據實際需求決定。
在一實施例中，去除步驟S130可進一步包括：在執行提供紫外輻射以使反應氣體產生化學反應的步驟之前，加熱基材至一反應溫度。加熱基材至反應溫度可以輔助移除附著物。然而，反應溫度被維持在一預定範圍內，以避免二維層狀半導體因過快的反應速率而受到損害。在一較佳實施例中，基材會被加熱到小於100℃的反應溫度，其大致是介於25℃至100℃之間。在另一實施例中，前述的加熱步驟也可以被省略。
請參照圖1，殘留在接觸開口內的附著物被去除之後，在步驟S133中，停止提供氣體活化能以及反應氣體。在步驟S134中，在一預定時間中，持續地對基材進行熱退火(anneal)。具體而言，可以通過對基材進行退火，使得在步驟S131至132中未被去除的吸附水氣或者光阻殘留物脫附(desorbed)。
在另一實施例中，二維層狀半導體11的表層(圖2D未標號)的多個部分110分別由多個接觸開口120暴露出來，且這些部分110可能會在反應氣體產生多個能量化粒子的步驟中也一併被臨場氧化(in-situ oxidized)。
詳細而言，在二維層狀半導體中，表層相較於二維層狀半導體的其他部份而言，可能具有較低的結晶性。在一實施例中，表層的厚度大約0.65nm至1.3nm，或是小於二維層狀半導體的總厚度的0.3倍。據此，相較於二維層狀半導體的其他部分而言，表層也較容易在誘發反應氣體發生化學反應的步驟中，被多個能量化粒子氧化。若在後續步驟中所形成的功能層13是由導電材料所構成，則需要在功能層13以及二維層狀半導體11之間得到較低的接面電阻(contact resistance)。
一般而言，相較於沒有氧化物位於半導體材料與導電材料在介面的情況，在半導體材料與導電材料的介面之間形成氧化物會在半導體材料與導電材料之間造成較高的接面電阻。因此，一般會傾向於將生成於介面的氧化物去除。
然而，在本實施例中，在二維層狀半導體11中，氧化部分110存在於二維層狀半導體11以及功能層13之間的介面，反而可促使電子(或者電洞)由功能層13注入二維層狀半導體11，因而仍可在二維層狀半導體11以及功能層13之間得到較低的接面電阻。也就是說，即使氧化部分110仍留在功能層13以及二維層狀半導體11的介面，氧化部分110也不會對電子元件的電性表現造成負面影響。據此，在本實施例中，氧化部分110反而會被保留，而不會特別去除。
在一實施例中，也可以通過增加反應氣體(如：氧氣)的供應量、加熱基材、延長反應時間或者是提供強度更高的氣體活化能，促使由接觸開口120所裸露出來的表層的一部分110被臨場氧化(in-situ oxidized)。
在本發明中，可調整上述條件，例如：基材10的反應溫度、反應氣體流量、反應時間以及氣體活化能的強度，以使表層的多個部分110被氧化。然而，須避免光阻圖案層12’在氧化表層的部分110的過程中被分解，以使接觸開口120可以保持預定的形狀。
在附著物121被移除或者二維層狀半導體11的表層的一些部分110被氧化之後，進行步驟S140。
在步驟S140中，臨場(in-situ)形成一功能層在接觸開口內，以直接接觸二維層狀半導體。功能層13可以通過化學氣相沉積(CVD)法或物理氣相沉積法(PVD)來形成，其中物理氣相沉積法(PVD)例如是蒸鍍製程。如圖2E所示，多個功能層13分別形成於對應的接觸開口120內，以直接接觸二維層狀半導體11的經過處理的表面，從而可得到沒有附著物121的乾淨接面，或者是使每一功能層13與二維層狀半導體11之間形成電性接觸。
另外，在移除步驟之後，基材10及形成於其上的二維層狀半導體11與光阻圖案層12’會由其中一個真空腔體臨場(in-situ)傳輸至另一個真空腔體，以形成功能層13。如此，二維層狀半導體11 暴露於接觸開口120且經過處理的表面，就不會再被汙染。
功能層13的材料可以是導電材料、介電材料或其混合。在一實施例中，功能層13的材料為導電材料，例如是金屬或合金，以在功能層13與二維層狀半導體11之間形成電性接觸。在沒有附著物存在於功能層13與二維層狀半導體11的介面的情況下，可以在功能層13與二維層狀半導體11之間形成較佳的電性接觸。
在另一實施例中，功能層13具有一堆疊結構，前述堆疊結構包括一直接接觸二維層狀半導體11的介電材料以及形成於介電材料上的導電材料。介電材料可以是氧化鋁(Al2O3)、氧化鉿(HfO2)或氧化鈦(TiO2)，可用在場效電晶體中作為閘極絕緣層。導電材料可以是鋁、銀、錫、銅、金或者鉑，可用於場效電晶體中作為閘極。也就是說，功能層13的材料以及結構可以根據電子元件的實際需求來選擇。
在步驟S150中，完全地去除光阻圖案層。如圖2F所示，光阻圖案層12’被移除。假如有蝕刻後殘留物殘留在二維層狀半導體11的表面，可以再通過提供氣體活化能促使反應氣體發生化學反應，以產生能量化粒子來去除蝕刻後殘留物。
請參照圖3以及圖4A至4C。圖3顯示本發明另一實施例在功能層與二維層狀半導體之間形成接面的方法的流程圖。圖4A至4C顯示根據圖3的方法形成功能層在二維層狀半導體上的詳細流程步驟。
在步驟S200中，提供一基材，且基材上有初始二維層狀半導體。如圖4A所示，初始二維層狀半導體21’已經被形成於基材20上。相似於前一實施例，基材20的材料可以是藍寶石、矽基材料(如：二氧化矽、玻璃或者石英)、氧化鋁(Al2O3)、雲母或其他介電材料，但不限於前述所提供的範例。初始二維層狀半導體21’的材料可以是石墨烯或是金屬硫族化合物層。
值得注意的是，相較於初始二維層狀半導體21’的其他部分， 初始二維層狀半導體21’的表層210會因缺陷的存在而可能具有較低的結晶性。表層210的厚度小於或等於初始二維層狀半導體21’的厚度的0.5倍，可介於0.65奈米(nm)至5.2奈米(nm)之間。另外，具有缺陷的表層210會造成所製備的電子元件的電性表現不佳。據此，在後續的步驟中，會通過對初始二維層狀半導體進行表面處理，來提升所製備的電子元件的電性表現。
如圖3所示，在步驟S201中，暴露基材以及初始二維層狀半導體於反應氣體中。反應氣體可以是氧氣或者氫氣。在步驟S202中，提供反應氣體一氣體活化能(stimulus)，以誘發反應氣體化學反應，而產生多個能量化粒子，以和初始二維層狀半導體的表層反應。既然相較於初始二維層狀半導體21’的其他部分，表層210具有較低的結晶性以及較多的缺陷，能量化粒子和表層210之間較容易發生化學反應，從而形成一經化學處理的表層210’，如圖4B所示。
在一實施例中，反應氣體為氧氣，且氣體活化能為紫外光。如前所述，氧氣可以被分解為氧自由基(free oxygen radicals)，而氧自由基再結合之後，會形成臭氧分子。在本實施例中，氧自由基以及臭氧分子可以和表層210反應，以使表層210被氧化。換言之，經化學處理的表層210’可以是被氧化的表層。
此外，在一實施例中，在表層210被氧化之前，在一第一時間區段內，基材20的溫度會被維持在第一溫度。第一溫度大約是介於25℃至50℃，以清除吸附在初始二維層狀半導體表面的汙染物或附著物。
也就是說，可以在吸附於初始二維層狀半導體21’表面的污染物或附著物被清除之後，臨場(in-situ)形成經化學處理的表層210’。詳細而言，經化學處理的表層210’可以通過增加反應氣體的供應量、加熱基材20的溫度、延長反應時間或者是提供強度更高的氣體活化能等方式來形成。在一實施例中，在清除吸附於初 始二維層狀半導體21’表面的污染物或附著物之後，基材20可被加熱到第二溫度並在第二時間區段持溫，其中第二溫度是介於80℃至120℃。另外，在第二時間區段內，可以增加反應氣體的供應量以形成經化學處理的表層210’。
須說明的是，需控制反應時間、氣體活化能的強度、反應氣體的供應量以及基材20的溫度，以免在步驟S202中，位於經化學處理的表層210’以下的其他部分也發生化學反應。
請參照圖3。在步驟S203中，形成功能層，以直接接觸二維層狀半導體經處理的表面。如圖4C所示，功能層23設置在二維層狀半導體21的經化學處理的表層210’上。功能層23的材料可以是導電材料、介電材料或其組合。在一實施例中，功能層23的材料為導電材料，如：金屬或合金，以在功能層23與二維層狀半導體21之間形成電性接觸。
如前所述，氧化表層(也就是經化學處理的表層210’)的形成有助於使電子或者電洞由導電材料(也就是功能層23)注入二維層狀半導體21，從而可降低功能層23與二維層狀半導體21之間的接面電阻(contact resistance)。據此，經化學處理的表層210’不會被特意移除而會保留在功能層23與二維層狀半導體21之間。
也就是說，假如本發明所提供的方法應用於製造電子元件，如：超薄通道電子元件(ultrathin body electronics)、可撓式電子元件、光電元件等等，所製備的電子元件將至少包括二維層狀半導體21、設置在二維層狀半導體21上的功能層23以及設置在二維層狀半導體21以及功能層23之間的經化學處理的表層210’。此外，功能層23可以是連續膜層或者是具有多個彼此分離的部分。
請參照圖5，顯示經過紫外光照射與未經過紫外光照射後形成的功能層與二維層狀半導體的電性接觸的電流電壓關係曲線圖。曲線A1代表功能層與經過紫外光照射的二維層狀半導體之間所形成的電性接觸的電流-電壓特性。曲線A2代表功能層與未經過 紫外光照射的二維層狀半導體之間所形成的電性接觸的電流-電壓特性。在本實施例中，二維層狀半導體的材料是硒化鎢(WSe2)，而功能層的材料為導電材料。如圖5所示，曲線A2的斜率小於曲線A1的斜率。因此，本發明實施例所提供的表面處理確實可以使功能層與二維層狀半導體之間的接面電阻較低。
在另一實施例中，功能層23的材料為介電材料，例如：氧化鋁(Al2O3)、氧化鉿(HfO2)或氧化鈦(TiO2)，用以作為保護層或者用以調整二維層狀半導體21的電特性，例如：導電型態或者載子濃度。在另一實施例中，功能層23可具有堆疊結構，且堆疊結構包括直接接觸二維層狀半導體21的介電材料以及一形成在介電材料上的導電材料。介電材料可以做為場效電晶體的閘絕緣層，而導電材料，如：鋁、銀、錫、銅、金或者鉑，可做為場效電晶體的閘極。也就是說，可以根據電子元件的實際需求，來決定功能層23的材料和結構。
請參照圖6，其顯示本發明一實施例的用以在功能層與二維層狀半導體之間形成接面的系統的示意圖。系統3包括一第一主設備30以及一前處理設備31。
第一主設備30可以是沉積設備或者是檢測設備。也就是說，第一主設備30可以是化學氣相沉積設備、物理氣相沉積設備、穿透式電子顯微鏡(TEM)或者微光致螢光/拉曼光譜儀(Micro-PL/Raman spectroscopy)。第一主設備30包括用以容置基材100的第一主腔室300，以及用以對第一主腔室300抽真空的真空設備(圖6中未繪示)。在一實施例中，第一主設備30為沉積設備，以使圖1以及前文中所述的步驟S130與步驟S140可以通過本發明實施例所提供的系統3來實現。
前處理設備31包括前處理腔室310、氣體供應單元311、真空單元312以及發光單元313。
前處理腔室310連通於第一主腔室300，以使基材100可在第 一主腔室300與前處理腔室310之間被臨場(in-situ)傳送。
基材100上已經形成二維層狀半導體，且為了檢測，二維層狀半導體需要具有超潔淨表面。在另一實施例中，基材100上已經形成二維層狀半導體以及光阻圖案層，如圖2C所示的實施例，且二維層狀半導體的裸露表面的潔淨度要求較高，以進行後續的沉積製程。在又一實施例中，基材100上已經形成初始二維層狀半導體，如圖4A所示的實施例，且初始二維層狀半導體的表層需要進行化學處理。前處理設備31配置於用以從二維層狀半導體的裸露表面，去除殘留在接觸開口中的附著物或者用以氧化二維層狀半導體的表層。
另外，一控制閥33設置在第一主腔室300以及前處理腔室310之間，用以控制第一主腔室300以及前處理腔室310是否相互連通。在基材100被傳輸至第一主腔室300之前，控制閥33會關閉以阻隔第一主腔室300以及前處理腔室310，並且使第一主腔室300內的壓力維持在超高真空。在前處理腔室310中，對基材100執行去除步驟之後，控制閥33會開啟以使基材100可被臨場傳送至第一主腔室300中，以進行沉積或者進行檢測。
在本實施例中，前處理設備31包括一基材固持座314以及一加熱器315。基材固持座314是設置在前處理腔室310中，用以固持基材100。加熱器315也設置在前處理腔室310中，並位於基材固持座314的下方，以加熱基材100。
氣體供應單元311以及真空單元312都是流體連通於前處理腔室310。氣體供應單元311可以將反應氣體，如：氧氣或者氫氣，通入前處理腔室310中。此外，氣體供應單元311可進一步包括一流量控制閥311a，且流量控制閥311a可用以控制反應氣體的流量。
真空單元312流體連通於前處理腔室310，以對前處理腔室310抽真空。在進行去除步驟時，真空單元312將前處理腔室310 中的氣體抽出以使前處理腔室310內部的壓力維持在一預定值。具體而言，真空單元312包括一抽氣幫浦(圖未示)、一壓力調節閥312a以及一壓力計。抽氣幫浦用以對前處理腔室310抽氣以提高前處理腔室310的真空度。壓力計與壓力調節閥312a分別用以偵測及控制前處理腔室310內的壓力值。
發光單元313用於提供一氣體活化能313a，且氣體活化能313a可用以使反應氣體產生能量化粒子。發光單元313可以是紫外光輻射單元，用以對反應氣體提供紫外光，從而產生能量化粒子。在一實施例中，反應氣體是氧氣，且多個能量化粒子包括氧自由基以及臭氧分子。在另一實施例中，反應氣體是氫氣，且能量化粒子包括氫自由基(hydrogen radicals)。
如上所述，在紫外光照射下，氧氣會被分解而形成氧自由基，且氧自由基會再度結合而形成臭氧分子。氧自由基與臭氧分子可以和殘留在二維層狀半導體的表面的附著物反應，使附著物被分解並去除。相似地，在紫外光照射下，氫氣會被分解而形成氫自由基，且氫自由基也可以和附著物反應，而分解及去除附著物。
在本實施例中，前處理設備31還進一步包括一控制單元316。控制單元316電性連接於發光單元313。當紫外光照射的時間過久時，能量化粒子也有可能會損害二維層狀半導體。因此，紫外光輻射單元可以通過控制單元316的控制而被週期性地開啟與關閉，以避免二維層狀半導體受損。在另一實施例中，可以利用斷路器使紫外光輻射單元週期性地被開啟與關閉。
具體而言，控制單元316可以被設定為在一個開關週期中，控制紫外光開啟並持續10秒鐘之後，再關閉紫外光並持續不超過1分鐘。紫外光的開關週期的次數可以根據實際需求決定。
請參照圖7，其顯示本發明另一實施例的用以在功能層與二維層狀半導體之間形成潔淨接面的系統的示意圖。
系統3a進一步包括一第二主設備40。在系統3a中，第一主 設備30以及第二主設備40是以串接方式，流體連通於前處理設備31。第一主設備30以及第二主設備40可以分別是沉積設備以及檢測設備。在一實施例中，第一主設備30是檢測設備，而第二主設備40是沉積設備。在利用前處理設備31對基材100及其上的二維層狀半導體執行去除步驟之後，基材100可以先臨場傳送至第一主設備30，以利用第一主設備30檢測二維層狀半導體的特性。隨後，基材100在被臨場由第一主設備30傳送到第二主設備40，以進行沉積。
在另一實施例中，第一主設備30是沉積設備，而第二主設備40是檢測設備。在這個情況下，沉積以及檢測的步驟順序可以相反，也就是先沉積之後再進行檢測。
如圖7所示，另一控制閥34是設置在具有不同壓力的第一主腔體300與第二主腔體400之間，用以調節二者之間的流量。此外，在基材100在第一主腔室300中的製程完成之後，可以開啟控制閥34，以允許基材100可被傳送到第二主腔室400中，並進行後續的製程步驟。
請參照圖8。在本發明一實施例的系統3b中，第一以及第二主設備30、40是以並聯方式和前處理設備31流體連通。因此，兩個控制閥33、34是分別流體耦接於第一主腔室300以及第二主腔室400。第一主設備30以及第二主設備40可分別為沉積設備以及檢測設備。在另一實施例中，第一主設備30以及第二主設備40可以都是沉積設備，但用以分別沉積不同的材料於基材100上。第一主設備30以及第二主設備40也可以都是檢測設備，用以檢測二維層狀半導體的不同特性。
綜上所述，在本發明實施例所提供的在二維層狀半導體以及功能層之間形成高潔淨接面的方法及系統中，可以通過提供氣體活化能於反應氣體所產生的能量化粒子，將殘留在二維層狀半導體上的附著物(如：光阻殘留物)分解以及移除，且不損害二維層狀 半導體。由於二維層狀半導體具有較高的結晶性，能量化粒子較容易和附著物反應而較不易和二維層狀半導體反應。據此，通過控制反應時間，附著物可以被完全地由二維層狀半導體表面去除，而不損害到二維層狀半導體。
另外，在本發明一實施例所提供的方法中，二維層狀半導體的表層可以被進一步地氧化，以在功能層與二維層狀半導體之間得到較低的接面電阻，從而提升所製造的電子元件的電性表現。
以上所述僅為本發明的較佳可行實施例，非因此侷限本發明的專利範圍，故舉凡運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的保護範圍內。

Claims (22)

  1. 一種在二維層狀半導體以及功能層之間形成接面的方法，包括：提供一基材，且所述基材上已形成一二維層狀半導體；形成一光阻層於所述二維層狀半導體上；圖案化所述光阻層，以形成具有至少一接觸開口的光阻圖案層；暴露所述基材、所述二維層狀半導體以及所述光阻圖案層於一反應氣體中；提供一氣體活化能，以使所述反應氣體發生化學反應，而產生多個能量化粒子，多個所述能量化粒子對於位於所述二維層狀半導體的暴露表面上的附著物具有高選擇性，以去除所述附著物；以及臨場形成一功能層於所述接觸開口內，以接觸所述二維層狀半導體。
  2. 如請求項1所述的方法，其中，所述二維層狀半導體為石墨烯或是金屬硫族化合物層。
  3. 如請求項1所述的方法，其中，所述光阻殘留物是分散地形成於所述接觸開口內。
  4. 如請求項1所述的方法，其中，所述氣體活化能為紫外光，且所述反應氣體為氧氣或者氫氣。
  5. 如請求項4所述的方法，其中，提供所述氣體活化能以促使所述化學氣體產生化學反應的步驟還進一步包括：利用一斷路器 週期性地開啟與關閉所述紫外光。
  6. 如請求項1所述的方法，其中，所述反應氣體是氧氣，且多個所述能量化粒子包括氧自由基以及臭氧。
  7. 如請求項1所述的方法，更進一步包括：在提供所述氣體活化能以促使所述反應氣體發生化學反應之前，加熱所述基材至一反應溫度，其中，所述反應溫度介於25℃至100℃之間。
  8. 如請求項1所述的方法，還進一步包括：在臨場形成所述功能層的步驟之前，停止提供所述氣體活化能與所述反應氣體，以及在停止提供所述氣體活化能與所述反應氣體之後，在一預定時間中，持續地對所述基材進行熱退火。
  9. 如請求項1所述的方法，還進一步包括：在形成所述功能層與所述接觸開口內之後，去除所述光阻圖案層。
  10. 如請求項1所述的方法，還進一步包括：在提供所述氣體活化能以促使所述反應氣體產生化學反應的步驟中，臨場氧化所述二維層狀半導體的一所述接觸開口裸露的一部分表層；以及使被氧化的所述部分表層保留在所述二維層狀半導體與所述功能層之間。
  11. 一種在二維層狀半導體以及功能層之間形成接面的方法，其包括：提供一基材，且所述基材上已形成一初始二維層狀半導體；暴露所述基材以及所述初始二維層狀半導體於一反應氣體中； 提供一氣體活化能，以促使所述反應氣體發生化學反應，而產生多個能量化粒子，以和所述初始二維層狀半導體的一表層發生反應，而形成一經化學處理的表層；以及形成一功能層直接接觸所述經化學處理的表層。
  12. 如請求項11所述的方法，其中，所述氣體活化能為紫外光，且所述反應氣體是氧氣或氫氣。
  13. 如請求項11所述的方法，其中，多個所述能量化粒子包括氧自由基以及臭氧，且多個所述能量化粒子氧化所述表層。
  14. 如請求項13所述的方法，其中，提供所述氣體活化能以促使所述反應氣體發生化學反應的步驟還包括：在一第一時間區段中，維持所述基材的溫度在一第一溫度，以去除吸附在所述初始二維層狀半導體的一表層的附著物，其中，所述第一溫度是介於25℃至50℃。
  15. 如請求項14所述的方法，其中，提供所述氣體活化能以促使所述反應氣體發生化學反應的步驟包括：在去除所述附著物的步驟之後，加熱所述基材至一第二溫度，並持溫一第二時間區段，其中，所述第二溫度介於80℃至120℃，且在所述第二時間區段中，增加所述反應氣體的供應量，以形成所述經化學處理的表層。
  16. 一種用以使功能層與二維層狀半導體之間形成接面的系統，其包括：一第一主設備，其具有一第一主腔室；以及一前處理設備，其包括： 一前處理腔室，其流體連通所述第一主腔室，以使一基材及一已形成於所述基材上的二維層狀半導體在所述第一主腔室與所述前處理腔室之間被臨場傳送；一氣體供應單元，其流體連通於所述前處理腔室，以供應一反應氣體；一真空單元，其流體連通於所述前處理腔室，以對所述前處理腔室抽真空；以及一用以提供一氣體活化能的發光單元，其中，所述氣體活化能使所述反應氣體發生化學反應而產生多個能量化粒子，以去除所述二維層狀半導體上的附著物或者與所述二維層狀半導體的一表層產生化學反應。
  17. 如請求項16所述的系統，其中，所述第一主設備是沉積設備或者檢測設備。
  18. 如請求項16所述的系統，其中，所述前處理設備還進一步包括：一基材固持座，其設置於所述前處理腔室內；以及一加熱器，其設置於所述前處理腔室內以加熱所述基材。
  19. 如請求項16所述的系統，其中，所述反應氣體是氧氣或氫氣，且所述發光單元是紫外光輻射單元。
  20. 如請求項16所述的系統，更包括：一第二主設備，所述第二主設備包括一流體連通於所述第一主腔室的第二主腔室，其中，所述第一主設備是沉積設備，且所述第二主設備是檢測設備。
  21. 如請求項16所述的系統，更包括：一第二主設備，所述第二主設備包括一流體連通於所述第一主腔室的第二主腔室，其中，所述第一主設備是檢測設備，且所述第二主設備是沉積設備。
  22. 如請求項16所述的系統，更包括：一第二主設備，所述第二主設備包括一流體連通於所述前處理腔室的第二主腔室，其中，所述第一主設備與所述第二主設備分別是一沉積設備以及一檢測設備。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI698932B (zh) * 2019-03-29 2020-07-11 國立清華大學 二維半導體元件、光電單元與二維半導體元件的製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110098104B (zh) * 2018-01-20 2021-01-26 清华大学 一种图案化的二维过渡金属硫属化合物纳米材料的制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120141799A1 (en) * 2010-12-03 2012-06-07 Francis Kub Film on Graphene on a Substrate and Method and Devices Therefor
US9870895B2 (en) * 2014-01-31 2018-01-16 Lockheed Martin Corporation Methods for perforating two-dimensional materials using a broad ion field
CN102969227B (zh) * 2012-11-15 2015-07-08 上海交通大学 集紫外光化学与化学气相干法表面处理的真空设备
EP2801551A1 (en) * 2013-05-08 2014-11-12 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. Graphene with very high charge carrier mobility and preparation thereof
US9748581B2 (en) * 2014-02-28 2017-08-29 The Board Of Trustees Of The Leland Stanford Junior University Functionalized graphene-Pt composites for fuel cells and photoelectrochemical cells
CN104167381B (zh) * 2014-07-11 2017-04-12 湖南红太阳光电科技有限公司 一种连续式真空紫外光臭氧表面清洗与氧化改性设备及其使用方法
US9859115B2 (en) * 2015-02-13 2018-01-02 National Taiwan University Semiconductor devices comprising 2D-materials and methods of manufacture thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI698932B (zh) * 2019-03-29 2020-07-11 國立清華大學 二維半導體元件、光電單元與二維半導體元件的製造方法

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