KR102537632B1 - 전류 어닐링 공정을 포함하는 전계효과 트랜지스터 제조 방법 - Google Patents
전류 어닐링 공정을 포함하는 전계효과 트랜지스터 제조 방법 Download PDFInfo
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Abstract
본 발명은 전계효과 트랜지스터 제조 방법에 관한 것으로서, 웨이퍼 상에 하나 이상의 전계효과 트랜지스터 소자를 제작하는 단계 및 상기 각 전계효과 트랜지스터 소자에 전류 어닐링 공정을 진행하는 단계를 포함한다. 상기 전류 어닐링 공정을 진행하는 단계에서, 각 전계효과 트랜지스터 소자의 전극에 전류를 인가하여 전류 어닐링 공정을 진행한다.
본 발명에 의하면 전계효과 트랜지스터를 제조함에 있어서, 특정 트랜지스터 소자에만 짧은시간 동안 높은 전류를 인위적으로 인가하여 전류 어닐링을 진행함으로써, 드레인 출력 특성을 개선할 수 있다는 효과가 있다.
본 발명에 의하면 전계효과 트랜지스터를 제조함에 있어서, 특정 트랜지스터 소자에만 짧은시간 동안 높은 전류를 인위적으로 인가하여 전류 어닐링을 진행함으로써, 드레인 출력 특성을 개선할 수 있다는 효과가 있다.
Description
본 발명은 전계효과 트랜지스터(field-effect transistor, FET) 제조 공정에 관한 것으로서, 더욱 상세하게는 전류 어닐링(current annealing, CA) 공정을 포함하는 전계효과 트랜지스터 제조 방법에 관한 것이다.
최근 규소 기반 반도체 소자를 대신할 산화물 반도체에 대한 연구가 널리 진행되고 있다. 재료적인 측면에서는 인듐 산화물(In2O3), 아연 산화물(ZnO), 갈륨 산화물(Ga2O3) 기반의 단일, 이성분계, 삼성분계 화합물에 대한 연구 결과가 보고되고 있다.
전계효과 트랜지스터(field-effect transistor, FET)의 드레인(drain) 출력 전류(ID)를 향상시키는 반도체 기술은 오랫동안 집중적으로 연구되어 왔다. 대부분의 접근 방식은 재료 발전, 장치 수정 및 새로운 제조 공정 개발의 세 가지 범주로 나눌 수 있다. 재료 공학 측면에서 기존 연구는 표면 거칠기, 결함 밀도 및 도핑 농도를 최소화하는 웨이퍼 품질 개선에 중점을 두었으나, 오늘날 연구 과제에는 원자층 증착(Atomic layer deposition, ALD)을 위한 전구체 발견, 채널의 격자 변형 제어, 고유전율 게이트 유전체를 위한 쌍극자 엔지니어링, 저저항 금속층 개발이 포함된다. 소자 설계 측면에서 S/D(Source/Drain) 실리사이드(silicide) 및 Rised S/D를 적용하여 접촉 저항을 개선했다. 또한, 동일한 풋프린트(footprint)에서 채널 둘레를 확장하는 다중 채널 FET는 FinFET 시대를 넘어서는 방법으로 각광받고 있다. 또한 진공 채널을 사용하는 새로운 트랜지스터가 도입되었으며, 제조 공정 측면에서 극자외선(Extreme ultraviolet, EUV)은 10nm 미만의 소자 스케일링을 가능하게 되었다. 또한 TSV(Through-silicon vias)를 사용하여 상호 연결 지연을 줄일 수 있다.
그러나 위에서 언급한 시도에도 불구하고 장치 성능의 개선은 미미했다. 따라서 새로운 반도체 기술로 진화할 필요가 있으며, 최근에는 새로운 반도체 공정으로 트랜지스터 레벨 웨이퍼 어닐링이 도입되었다. 트랜지스터 레벨 어닐링의 작동 원리는 FET의 전극을 통해 흐르는 전류에 의해 발생하는 발열에 기반한다. 주입된 도펀트(dopants)는 줄 열(Joule heat) 온도가 충분히 높아지면 열적으로 활성화되거나 폴리실리콘 입자가 성장할 수 있다.
반도체공정 중 열 공정인 RTA(rapid thermal annealing)는 웨이퍼의 모든 면적을 열처리하므로, 열처리 면적이 넓고, 열처리 시간이 오래 걸리므로 도펀트의 불필요한 확산을 야기한다는 문제가 있다. 그리고, 이로 인하여 반도체소자 및 회로의 성능 및 수율 저하를 초래할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 전계효과 트랜지스터의 성능 향상을 위한 전류 어닐링 공정을 포함하는 전계효과 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명은 전계효과 트랜지스터 제조 방법에 관한 것으로서, 웨이퍼 상에 하나 이상의 전계효과 트랜지스터 소자를 제작하는 단계 및 상기 각 전계효과 트랜지스터 소자에 전류 어닐링 공정을 진행하는 단계를 포함한다.
상기 전류 어닐링 공정을 진행하는 단계에서, 각 전계효과 트랜지스터 소자의 전극에 전류를 인가하여 전류 어닐링 공정을 진행한다.
상기 전계효과 트랜지스터 소자를 제작하는 단계에서, 상기 웨이퍼 상에 기판을 증착하는 단계, 상기 기판에 채널을 형성하는 단계, 상기 채널을 통해 연결된 소스 및 드레인 영역에 소스 및 드레인을 각각 증착하는 단계, 상기 소스와 드레인 사이에 게이트 유전체를 형성하는 단계 및 상기 게이트 유전체에 게이트를 증착하는 단계를 포함하여 이루어질 수 있다.
상기 소스와 드레인 사이에 전류를 인가하여 전류 어닐링을 진행할 수 있다.
상기 웨이퍼 상에 기판을 증착하는 단계에서, P+형 웨이퍼 상에 SiO2를 증착하고, β-Ga2O3 를 박리하여 기판을 형성할 수 있다.
상기 기판에 채널을 형성하는 단계에서, 전자빔 리소그래피 및 드라이 에칭으로 채널을 형성할 수 있다.
본 발명에 의하면 전계효과 트랜지스터를 제조함에 있어서, 특정 트랜지스터 소자에만 짧은시간 동안 높은 전류를 인위적으로 인가하여 전류 어닐링을 진행함으로써, 드레인 출력 특성을 개선할 수 있다는 효과가 있다.
또한, 본 발명에 의하면 웨이퍼 상에서 각 소자마다 개별로 전류를 인가할 수 있으므로, 각 소자별 부분적 열처리가 가능하다는 장점이 있다.
또한, 본 발명에 의하면 전류 어닐링에 의한 열처리를 통해 오랜 시간 향상된 소자 특성을 유지할 수 있다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 전계효과 트랜지스터 제조 방법을 보여주는 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 웨이퍼 상에서 각 소자별 전계효과 트랜지스터 제조 방법을 보여주는 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 상에서 제작된 각각의 전계효과 트랜지스터 소자에 전류 어닐링을 진행하는 것을 보여주는 모식도이다.
도 4는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 제조 공정과 SEM(Scanning Electron Microscope) 이미지를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 I-V 특성을 도시한 그래프이다.
도 6은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 드레인 출력 전류(ID)를 측정한 그래프이다.
도 7은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 전류 어닐링을 진행할 때의 열 분포를 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET 기판에서 다양한 BOX(Buried Oxide) 굵기에 따라 시뮬레이션된 최대 온도를 도시한 그래프이다.
도 9는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET 기판에서 다양한 BOX(Buried Oxide) 굵기에 따른 시간 특성을 도시한 그래프이다.
도 10은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 PMA(Post-metal annealing) 이후 측정된 소자의 DC 특성을 도시한 그래프이다.
도 11은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 전류 어닐링을 진행하는 동안 열 간섭을 조사하기 위한 장치 어레이의 시뮬레이션을 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 웨이퍼 상에서 각 소자별 전계효과 트랜지스터 제조 방법을 보여주는 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 상에서 제작된 각각의 전계효과 트랜지스터 소자에 전류 어닐링을 진행하는 것을 보여주는 모식도이다.
도 4는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 제조 공정과 SEM(Scanning Electron Microscope) 이미지를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 I-V 특성을 도시한 그래프이다.
도 6은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 드레인 출력 전류(ID)를 측정한 그래프이다.
도 7은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 전류 어닐링을 진행할 때의 열 분포를 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET 기판에서 다양한 BOX(Buried Oxide) 굵기에 따라 시뮬레이션된 최대 온도를 도시한 그래프이다.
도 9는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET 기판에서 다양한 BOX(Buried Oxide) 굵기에 따른 시간 특성을 도시한 그래프이다.
도 10은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 PMA(Post-metal annealing) 이후 측정된 소자의 DC 특성을 도시한 그래프이다.
도 11은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 전류 어닐링을 진행하는 동안 열 간섭을 조사하기 위한 장치 어레이의 시뮬레이션을 도시한 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명에서 전계효과 트랜지스터 제조 방법을 수행하는 주체는 반도체 제조 공정을 수행하는 제반 시스템이라고 할 수 있다. 또는 전계효과 트랜지스터 제조 방법을 실시하는 시스템 또는 장치를 전반적으로 제어하는 제어부나 프로세서(processor)일 수 있다. 본 발명의 전계효과 트랜지스터 제조 방법은 일종의 소프트웨어인 알고리즘으로 구성될 수 있으며, 소프트웨어는 반도체 제조 공정을 실시하는 시스템 또는 장치의 제어부 또는 프로세서(processor)에서 실행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전계효과 트랜지스터 제조 방법을 보여주는 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전계효과 트랜지스터 제조 방법은 웨이퍼 상에 하나 이상의 전계효과 트랜지스터 소자를 제작하는 단계(S110) 및 각 전계효과 트랜지스터 소자에 전류 어닐링(current annealing) 공정을 진행하는 단계(S120)를 포함한다.
전류 어닐링 공정을 진행하는 단계(S120)에서, 각 전계효과 트랜지스터 소자의 전극에 전류를 인가하여 전류 어닐링 공정을 진행한다.
도 2는 본 발명의 일 실시예에 따른 웨이퍼 상에서 각 소자별 전계효과 트랜지스터 제조 방법을 보여주는 흐름도이다.
도 2를 참조하면, 전계효과 트랜지스터 소자를 제작하는 단계(S110)에서, 웨이퍼 상에 기판을 증착하는 단계(S210), 기판에 채널을 형성하는 단계(S220), 채널을 통해 연결된 소스 및 드레인 영역에 소스 및 드레인을 각각 증착하는 단계(S230), 소스와 드레인 사이에 게이트 유전체를 형성하는 단계(S240) 및 게이트 유전체에 게이트를 증착하는 단계(S250)를 포함하여 이루어질 수 있다.
본 발명에서 소스와 드레인 사이에 전류를 인가하여 전류 어닐링을 진행할 수 있다.
웨이퍼 상에 기판을 증착하는 단계(S210)에서, P+형 웨이퍼 상에 SiO2를 증착하고, β-Ga2O3 를 박리하여 기판을 형성할 수 있다.
그리고, 기판에 채널을 형성하는 단계(S220)에서, 전자빔 리소그래피 및 드라이 에칭으로 채널을 형성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 상에서 제작된 각각의 전계효과 트랜지스터 소자에 전류 어닐링을 진행하는 것을 보여주는 모식도이다.
도 3을 참조하면, 본 발명에서 웨이퍼(wafer) 상의 각 전계효과 트랜지스터 소자의 전극에 전류를 인가하여 전류 어닐링 공정을 진행한다.
본 발명에서 전계효과 트랜지스터 소자의 성능을 측정하기 위해, 실시예로서 β-Ga2O3 FET를 제작하고, 그 성능을 측정하기로 한다.
도 4는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 제조 공정과 SEM(Scanning Electron Microscope) 이미지를 도시한 것이다.
도 4에서 (a)는 소자 제조 공정의 탑 뷰 스케마틱(Top-view schematic)이고, (b)는 소자 제조 공정을 요약한 것이고, (c)는 (ⅲ) 단계에서 β-Ga2O3 FET 채널의 SEM 이미지이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 β-Ga2O3 FET는 p+형 벌크(bulk) 실리콘 웨이퍼에서 제작되었다. 270nm 두께의 매립 산화물(Buried oxide, BOX)은 열 산화되고, 길이 5μm, 너비 1.2μm, 두께 120nm의 Sn 도핑 β-Ga2O3 나노멤버는 크리스탈 스톤으로부터 전달된다. β-Ga2O3 의 폭을 좁히기 위해 유도 결합 플라스마-반응성 이온 에칭(inductively coupled plasma-reactive ion etching, ICP-RIE)에 BCl3/Ar 가스 혼합물을 사용하였으며, β-Ga2O3 의 폭은 100nm로 줄어들었다.
평균 나노 멤브레인 크기는 6.0 × 10-6 mm2이고, 소스/드레인 전극은 전자 빔(e-beam) 리소그래피(lithography)와 금속 침전물(Ti/Al/Au)에 의해 형성되었다. 15 nm 두께의 Al2O3 게이트 유전체는 ALD에 의해 증착되었다. 마지막으로 길이가 1μm인 게이트는 전자빔 리소그래피와 금속 침전물(Ni/Au)에 의해 증착되었다.
β-Ga2O3 FET 제작 후, 대기 중 파라미터 분석기(Keithley 4200)를 이용하여 DC 측정을 기반으로 한 전류 어닐링(current annealing, CA)을 상온에서 진행하였고, 이때, 전류 어닐링에 대한 자세한 바이어스 조건은 다음 표 1에 기재된 바와 같다.
[표 1]
도 5는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 I-V 특성을 도시한 그래프이다.
도 5에서 (a)는 전류 어닐링 전과 후에 대한 FET의 출력특성(드레인 전류 ID- 게이트 전압 VG) 변화를 도시한 것이고, (b)는 전류 어닐링 전의 FET의 출력 특성을 도시한 것이다.
도 5에서 보는 바와 같이, 제작된 FET 소자에 전류 어닐링을 진행한 결과, VG=0V에서 드레인 출력 전류는 게이트 누설(IG) 증가 없이 78% 개선되었고, 오프상태(off-state)에서의 소비 전력을 나타내는 SS(subthreshold swing)은 53% 성능이 개선된 것을 보여주고 있다. 이러한 성능 개선을 정리하면 다음 표 2와 같다.
[표 2]
이러한 FET 소자의 성능 개선은 전류 어닐링 과정 중 발생하는 열로 인한 게이트 유전체 트랩 상태(gate dielectric trap state) 제거, 흡수된 산소(absorbed oxygen) 제거, 채널의 물 분자 제거로 인하여 가능하다.
도 6은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET의 드레인 출력 전류(ID)를 측정한 그래프이다.
도 6에서 보는 바와 같이, 전류 어닐링을 통한 전계효과 트랜지스터의 성능개선이 일시적이 아닌, 오랜 시간 지속된다는 것을 확인할 수 있다.
본 발명의 일 실시예에서 3차원 시뮬레이션을 사용하여 열 분포 프로파일을 조사하였으며, 다음 표 3에서 시뮬레이션을 위한 FET 소자 디멘젼(dimension)과 파라미터가 정리되어 있다.
[표 3]
표 3에 요약된 장치 형상 및 재료 특성을 기반으로 COMSOL을 사용하여 수치 시뮬레이션을 수행하였다. 시뮬레이션 시 환경조건과 열 전달 계수(h)는 각각 공기와 10 W/m2K로 가정하였다.
도 7은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 전류 어닐링을 진행할 때의 열 분포를 나타낸 것이다.
도 7에서 (a)는 제작된 FET 소자에서 전계효과 트랜지스터의 소스와 드레인 사이에 전류를 인가하여 전류 어닐링을 진행하였고, 시뮬레이션된 열 분포 프로파일을 보여주고 있다.
도 7 (a)에서 보는 바와 같이, 전류 어닐링시 발생하는 열은 대부분 채널 중심부에 집중되는 것이 특징이나, 이에 국한되지 않고, 열이 발생하는 부위를 미세 패턴의 종류, 소재의 설계를 통해 수정 가능하다.
도 7 (b)에서 보는 바와 같이, 대부분의 열이 채널의 중앙 부위에 집중되어 있으며, 따라서 채널을 감싸는 게이트는 가장 높은 온도를 나타낸다.
도 7 (c)는 BEV(Bird's eye view)로서, 등온 영역을 고려할 때 실리콘의 높은 열전도율 때문에 기판이 지배적인 방열판으로 기능한다. 즉, 기판을 변형하거나 엔지니어링함으로써 어닐링 효율을 더욱 향상시킬 수 있다. 기판의 열 절연이 더 좋을수록 전류 어닐링 측면에서 전력 효율이 더 좋아진다.
도 8은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET 기판에서 다양한 BOX(Buried Oxide) 굵기에 따라 시뮬레이션된 최대 온도를 도시한 그래프이다.
도 8을 참조하면, 두꺼운 BOX로 인한 심각한 열 절연으로 인해 동일한 전력 밀도에서 FET 온도가 증가한다. 그러나 전류 어닐링이 ET(electrical testing) 또는 EDS(electrical die sorting) 프로세스로 구축된 경우, 전류 어닐링 동안의 전력 소비 효율성은 무시할 수 있다. 전류 어닐링이 단위 프로세스로 활용되는 경우 처리량은 인가된 전력이 아니라 어닐링 시간에 따라 달라진다.
따라서 온도와 전류 어닐링 시간의 관계를 바탕으로 전류 어닐링 시간을 최소화해야 하며, 어닐링 시간은 두 가지 방법으로 더 줄일 수 있다. 첫 번째는 격리(isolation) 두께의 수정이다.
도 9는 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET 기판에서 다양한 BOX(Buried Oxide) 굵기에 따른 시간 특성을 도시한 그래프이다.
도 9를 참조하면, BOX 두께가 감소함에 따라 기판이 열 커패시턴스를 낮추기 때문에 포화 영역에 도달하는 데 필요한 시간(예를 들어, 열 시정수, τth)도 감소한다. 예를 들어, 270nm BOX에 대해 1.4μs의 τth는 100nm BOX에 대해 700ns의 τth로 줄일 수 있다. BOX 레이어를 1nm 줄여서 약 4ns 더 빠르게 처리할 수 있다.
두 번째 개선 방법은 재료 공학을 통한 개선 방법이다. SiO2보다 열전도율이 더 높은 절연 재료(예를 들어, Si3N4)가 기판의 매립 절연으로 사용되기 때문에 기판을 통한 열 발산이 증가한다. 따라서 기판의 열용량이 감소하고 τth가 빨라진다. 270nm BOX 층을 동일한 두께의 Si3N4로 대체하면 τth가 1.4μs에서 500ns로 감소한다.
전류 어닐링 이후에는 FET 소자의 드레인 출력 성능을 높일 수 있다. 그러나 부스팅이 적용된 전기장 또는 줄 열을 포함하는지 여부는 아직 명확하지 않다. 이와 관련하여, 전류 어닐링에 의해 어닐링되지 않은 FET 소자에 대해 금속 후 어닐링(Post-metal annealing, PMA)을 진행하였다. PMA는 30초 동안 100% N2 분위기에서 300℃에서 급속 열 어닐링(RTA)에 의해 진행되었다.
도 10은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 PMA(Post-metal annealing) 이후 측정된 소자의 DC 특성을 도시한 그래프이다.
도 10에서 보는 바와 같이, PMA 후 VG = 0V에서 ION은 SS 증가 없이 25% 향상되었다. 따라서 전류 어닐링 이후의 성능 향상은 전류 어닐링 과정에서 발생하는 열과 밀접한 관련이 있음을 유추할 수 있다.
도 11은 본 발명의 일 실시예에 따라 제작된 β-Ga2O3 FET에서 전류 어닐링을 진행하는 동안 열 간섭을 조사하기 위한 장치 어레이의 시뮬레이션을 도시한 것이다.
도 11을 참조하면, 전류 어닐링이 ET 또는 EDS와 같은 단위 공정으로 적용될 때 패턴(또는 장치)에 따른 열 간섭을 고려해야 한다. 열은 단열층(즉, BOX)으로 인해 기판(z) 방향을 따라 점차적으로 감소했으며, x 및 y 방향을 따른 열 간섭은 무시할 수 있었다. 즉, 게이트 금속의 높은 열전도율로 인해 대부분의 줄(Joule) 열이 게이트를 통해 방출되므로 소자를 따라 열 간섭이 발생하지 않는 것을 확인할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에서 β-Ga2O3 FET의 드레인 출력 성능 향상을 실험적으로 보여주고 있다. 그리고, 높은 드레인 바이어스(VD)는 팹아웃(fab-out) 후 전류 어닐링에 적용된다. β-Ga2O3 FET의 출력 성능은 전류 어닐링 후 78%까지 향상될 수 있다. 그 다음 전류 어닐링 동안의 열 분포 거동을 이해하기 위해 3차원 형상을 기반으로 하는 전열 시뮬레이션을 수행하고, 기판 엔지니어링과 관련하여 전류 어닐링에 필요한 전력 소비 및 어닐링 시간 최적화에 대해 측정하였다. 또한 전류 어닐링 동안 어닐링 효율을 극대화하기 위해 매립 산화물(BOX)을 사용한 기판 엔지니어링이 제안되었다. 그리고, 칩에 있는 여러 장치에 대한 열 간섭을 조사하였으나 장치 간에 눈에 띄는 간섭은 나타나지 않았다.
급속 열 어닐링(Rapid thermal annealing, RTA)과 같은 전통적인 열 어닐링 공정과 비교할 때 전류 어닐링은 빠른 속도(밀리초 미만)를 나타내며 최대 온도가 재료 융점 근처에 도달할 수 있다.
또한, RTA의 경우 웨이퍼 내부에 선택적으로 열을 가하는 것이 불가능하다. 따라서 원치 않는 고온 열에 필연적으로 영향을 받는 레이아웃이 있다. 이러한 RTA와 달리 전류 어닐링은 웨이퍼의 다른 레이아웃에 영향을 주지 않고 어닐링을 가능하게 하는 우수한 어닐링 선택성을 보여준다. 이러한 어닐링 속도와 선택성을 고려할 때 전류 어닐링은 원치 않는 도펀트 확산을 최소화할 수 있으므로 5nm 미만의 초대형 반도체 소자 제조에 적합하다. 또한 전류 어닐링은 ET(Electrical Testing) 또는 EDS(Electrical Die Sorting)와 같은 백엔드 프로세스(back-end process)에 적용할 수 있다.
이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
Claims (5)
- 웨이퍼 상에 하나 이상의 전계효과 트랜지스터 소자를 제작하는 단계; 및
상기 각 전계효과 트랜지스터 소자에 전류 어닐링 공정을 진행하는 단계를 포함하며,
상기 전류 어닐링 공정을 진행하는 단계에서, 각 전계효과 트랜지스터 소자의 전극에 전류를 인가하여 전류 어닐링 공정을 진행하고,
상기 전계효과 트랜지스터 소자를 제작하는 단계에서,
상기 웨이퍼 상에 기판을 증착하는 단계;
상기 기판 상에 매립 산화물(Buried oxide)층을 형성하는 단계;
상기 기판에 채널을 형성하는 단계;
상기 채널을 통해 연결된 소스 및 드레인 영역에 소스 및 드레인을 각각 증착하는 단계;
상기 소스와 드레인 사이에 게이트 유전체를 형성하는 단계; 및
상기 게이트 유전체에 게이트를 증착하는 단계
를 포함하여 이루어지고,
상기 소스와 드레인 사이에 전류를 인가하여 전류 어닐링을 진행하고,
상기 웨이퍼 상에 기판을 증착하는 단계에서, P+형 웨이퍼 상에 Si3N4를 증착하고, β-Ga2O3 를 박리하여 기판을 형성하고,
상기 기판에 채널을 형성하는 단계에서, 전자빔 리소그래피 및 드라이 에칭으로 채널을 형성하며,
상기 소스 및 드레인을 각각 증착하는 단계에서, 전자 빔 리소그래피와 금속 침전물(Ti/Al/Au)로 소스 및 드레인 전극을 형성하고,
상기 게이트 유전체를 형성하는 단계에서, 원자층 증착(Atomic layer deposition, ALD) 방식으로 15 nm 두께의 Al2O3 게이트 유전체를 증착하고,
상기 게이트를 증착하는 단계에서, 전자빔 리소그래피와 금속 침전물(Ni/Au)로 길이가 1μm인 게이트를 증착하고,
상기 매립 산화물층의 두께를 100nm로 형성하고,
상기 β-Ga2O3 를 박리하여 기판을 형성함에 있어서, 유도 결합 플라스마-반응성 이온 에칭(inductively coupled plasma-reactive ion etching, ICP-RIE)에 BCl3/Ar 가스 혼합물을 사용하는 것을 특징으로 하는 전계효과 트랜지스터 제조 방법.
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