TW201829291A - 半導體裝置以及其製造方法 - Google Patents

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Abstract

本發明揭示半導體裝置以及其製造方法，半導體裝置包括形成在模製部分的孔洞內的導電屏蔽層。本發明的各種態樣(舉例而言且是非限制性的)包括半導體裝置以及其製造方法，半導體裝置包括沿著孔洞的壁形成的導電屏蔽層以改善EMI屏蔽效能。

Description

半導體裝置以及其製造方法
本發明所揭示的某些實施例是有關於半導體裝置以及其製造方法。
微機電系統(MEMS)封裝一般包括電子電路和整合在相同晶片上的機械構件。MEMS技術從用於製造半導體晶片的矽加工技術出現。MEMS封裝被配置以使得微機械構件(包括閥、馬達、泵、齒輪和/或隔膜)被封裝在三維(3D)結構的矽基板上。
半導體裝置和製造此半導體裝置的方法實質例示於所附圖示的至少其中一個中和/或結合所附圖示的至少其中一個作說明，並且更完整地闡述於申請專利範圍中。
本發明的優點、態樣和新穎性特徵以及本發明所示實施例的細節將從以下描述和所附圖示中得到更充分的理解。
100‧‧‧半導體裝置
110‧‧‧基板
111‧‧‧絕緣層
111a‧‧‧第一表面
111b‧‧‧第二表面
111c‧‧‧第三表面
112a‧‧‧第一電路圖案
112b‧‧‧第二電路圖案
112c‧‧‧導電通孔
113‧‧‧保護層
120‧‧‧第一半導體晶粒
121‧‧‧導電線
122‧‧‧導電凸塊
123‧‧‧背動裝置
130‧‧‧模製部分
130a‧‧‧孔洞
131‧‧‧頂部表面
132‧‧‧外側表面
133‧‧‧內側表面
140‧‧‧導電屏蔽層
141‧‧‧導電頂部層
142‧‧‧導電外側層
143‧‧‧導電內側層
145‧‧‧導電罩
145a‧‧‧導電黏著劑
146‧‧‧保護膜
150‧‧‧第二半導體晶粒
151‧‧‧導電線
160‧‧‧導電凸塊
200‧‧‧半導體裝置
245‧‧‧導電材料
300‧‧‧半導體裝置
330‧‧‧額外模製部分
331‧‧‧溝槽
為了清楚說明，所附圖示中所示的示例性元件可能不一定會按比例繪製。就此點而言，舉例而言，一些元件的尺寸可能會為了明確而 相對於其他元件被誇大。此外在適當的情況下，參考標記在圖式中被重複以指出相應的或類似的元件。
圖1A和圖1B是根據本發明的各種態樣的示例性半導體裝置的橫截面圖和平面圖。
圖2A至圖2H示出圖1A和圖1B中所示出的示例性半導體裝置的製造方法。
圖3A至圖3E示出根據本發明的各種態樣的另一示例性半導體裝置的製造方法。
圖4是示出根據本發明的各種態樣的又另一示例性半導體裝置的橫截面圖。
圖5A至圖5C示出根據本發明的各種態樣的又另一示例性半導體裝置的製造方法。
以下論述通過提供示例來呈現本發明的各種態樣。此類示例是非限制性的，並且因此本揭示的各種態樣的範圍應不必受所提供的示例的任何特定特性所限制。在以下論述中，用語“舉例來說”、“例如”和“示例性”是非限制性的且通常與“藉由示例而非限制”、“例如且不加限制”和類似者同義。
如本文中所使用的，“和/或”意指通過“和/或”接合的列表中的項目中的任何一或多者。作為示例，用語“x和/或y”意指三元素集合{(x),(y),(x,y)}中的任何元素。換句話說，用語“x和/或y”意指“x和y中的一或兩者”。作為另一示例，用語“x、y和/或z”意指七元素集合{(x), (y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何元素。換句話說，“x、y和/或z”意指“x、y和z中的一或多者”。
本文中所使用的術語是僅出於描述特定實例的目的，並且並不希望限制本揭示。如本文中所使用的，除非上下文另有清晰指示，否則單數形式也希望包含複數形式。將進一步理解的是，術語“包括”、“包含”、“具有”和/或“有”當在本說明書中使用時，指定所陳述特徵、整體、步驟、操作、元件和/或構件的存在，但是不排除一或多個其它特徵、整體、步驟、操作、元件、構件和/或其群組的存在或添加。
將理解的是，雖然本文中可使用術語第一、第二等來描述各種部件、元件、區域、層和/或區段，但是這些部件、元件、區域、層和/或區段不應受這些術語所限制。這些術語僅用於將一個部件、元件、區域、層和/或區段與另一者區分開。因此，舉例而言，在不脫離本揭示的教示的情況下，下面討論的第一部件、第一元件、第一區域、第一層和/或第一區段可被稱為第二部件、第二元件、第二區域、第二層和/或第二區段。類似地，諸如“上部”、“下部”、“側邊”和類似者的空間相關術語會在本文中使用，以利於描述所附圖式中的一元件或特徵與另一元件或特徵的關係。將理解的是，空間相關術語旨在包括除了所附圖示中所繪的指向之外的使用或操作中的裝置的不同取向。舉例而言，在不脫離本揭示的教示的情況下，將理解的是，半導體裝置被橫向定向，以使得半導體裝置的“頂部”表面被水平地觀看，並且半導體裝置的“側邊”表面被垂直地觀看。此外，示例性術語“在…上”可意味著“在…上”和“直接在…上(沒有一個或多個中間層)”。
參考圖1A，根據本發明的各種態樣的半導體裝置(100)的橫截面圖被加以示出。參考圖1B，半導體裝置(100)的平面圖被加以示出。
如圖1A和1B中所示出的，根據本發明的半導體裝置100包括基板110、至少一第一半導體晶粒120、具有孔洞130a的模製部分130、形成在模製部分130的表面上的導電屏蔽層140以及定位在通過孔洞130a所暴露的基板110的一區域上的第二半導體晶粒150。
基板110包括絕緣層111，其具有實質平坦的第一表面(頂部表面)111a、與第一表面111a相對的實質平坦的第二表面(底部表面)111b以及被設置在第一表面111a和第二表面111b之間的第三表面(側邊表面)111c並且形成外側周長。多個第一電路圖案112a被形成在第一表面111a上、多個第二電路圖案112b被形成在第二表面上111b以及第一及第二電路圖案112a和112b經由導電通孔112c而彼此連接。此外，第一電路圖案112a和第二電路圖案112b中的至少一者可被保護層113所覆蓋。
在此處，電路圖案中的一者可以是接地圖案、另一者可以是電源圖案以及又另一者可以是訊號圖案。此外，在下面的描述中，在某些情況下電路圖案可以被稱為導電焊盤。
基板110舉例而言可為具有核心的印刷電路板、不具有核心的增層電路板(build-up circuit board)、剛性電路板、可撓性電路板、陶瓷板和/或其等同物，但是本發明的態樣不限於此。
第一半導體晶粒120可被定位在基板110的第一表面111a上以接著被電性連接至第一電路圖案112a。作為示例，第一半導體晶粒120可使用黏著劑被黏附至基板110的第一表面111a以接著使用導電線121被 電性連接至第一電路圖案112a。作為另一示例，第一半導體晶粒120可使用導電凸塊122被電性連接至基板110的第一電路圖案112a，導電凸塊122可包括焊料凸塊和/或金屬柱。作為又另一示例，第一半導體晶粒120可包括彼此堆疊的多個半導體晶粒。
第一半導體晶粒120可以包括電性電路，舉例而言數位訊號處理器(DSP)、網絡處理器、電源管理單元、音頻處理器、RF電路、無線基頻系統單晶片(SoC)處理器和特殊應用積體電路。此外，第一半導體晶粒120可以是被動裝置123，諸如電阻器、電容器或電感器。
模製部分130被形成在基板110的第一表面111a上以覆蓋第一半導體晶粒120並且包括孔洞130a以將基板110的第一表面111a的該區域暴露於外部。當從平面觀察時，如圖1B所示，孔洞130a可以是實質矩形的，但是本揭示的態樣不限於此。孔洞130a可被形成以具有各種形狀，舉例而言包括圓形、三角形、五邊形、六邊形或其他多邊形。
雖然在圖1中示出了形成在基板110的大致中心的孔洞130a，但是也可以形成在除了其中心之外的另一區域中。舉例而言，孔洞130a可被形成在基板110的角落或側邊附近。此外，多個孔洞可被形成以彼此隔開。
同時，包括孔洞130a的模製部分130可由各種材料所形成。舉例而言，模製部分130可包括環氧樹脂模製化合物(epoxy molding compound)，其包括填充物、環氧樹脂、固化劑、阻燃劑以及其等同物，但是本揭示的態樣不限於此。
此外，模製部分130可包括與第一表面111a平行且向上地 與基板110的第一表面111a隔開的頂部表面131、鄰接基板110的第三表面111c的外側表面132以及與外側表面132隔開的內側表面133。頂部表面131和外側表面132可彼此垂直。再者，外側表面132可與第三表面111c共平面。再者，頂部表面131和內側表面133可彼此垂直。再者，模製部分130的孔洞130a可由內側表面133所界定。也就是說，內側表面133可以是孔洞130a的壁。因此，在某些情況下孔洞130a的壁也可被稱為內側表面。
導電屏蔽層140被形成在模製部分130中。也就是說，導電屏蔽層140可沿著模製部分130的表面被形成。更詳細地，導電屏蔽層140可以包括形成在模製部分130的頂部表面131上的導電頂部層141、形成在模製部分130的外側表面132上的導電外側層142以及形成在界定孔洞130a的內側表面133上的導電內側層143。固然地，導電頂部層141、導電外側層142以及導電內側層143可全部彼此電性連接。再者，導電頂部層141和導電外側層142可使用相同的導電材料形成，並且導電內側層143可使用與導電頂部層141和導電外側層142不同的導電材料形成。
導電屏蔽層140可以由銅、鋁、銀、金、鎳及其合金中的一者形成，但是本揭示的態樣不限於此。
在此處，導電屏蔽層140可被電性連接至電路圖案112a和112b的接地圖案。也就是說，導電頂部層141、導電外側層142以及導電內側層143中的至少一者可被電性連接至接地圖案112a和112b的接地圖案。在此處，導電外側層142和導電內側層143兩者可被電性連接至接地圖案。此外，導電內側層143可被直接電性連接至接地圖案或經由導電黏著劑145a(例如，焊料、導電環氧樹脂等)被電性連接至接地圖案。舉例而言，在 某此實施例中導電黏著劑145a可包括各向異性導電膜。此外，導電屏蔽層140(特別是導電外側層142)可完全覆蓋基板110的第三表面111c，並且因而可被自然地連接至被提供在基板110上的接地圖案。
如上面所述，形成在基板110的第一表面111a上的第一半導體晶粒120可藉由導電屏蔽層140(亦即，導電頂部層141、導電外側層142以及導電內側層143)與外部完全隔絕，以使得第一半導體晶粒120不會受到外部電性雜訊所影響，並且自第一半導體晶粒120所產生的電性雜訊不會被發射到外部。
下面將描述的第二半導體晶粒150被定位於孔洞130a內，並且孔洞130a的壁(或模製部分130的內側表面133)被導電屏蔽層140(亦即，導電內側層143)所覆蓋，從而使第二半導體晶粒150難以受到外部電性雜訊所影響，並且使得自第二半導體晶粒150所產生的電性雜訊難以發射到外部。
第二半導體晶粒150被定位在孔洞130a內以接著被電性連接至基板110的所述第一表面111a。第二半導體晶粒150使用舉例而言黏著劑被黏附至基板110的第一表面111a，以接著使用導電線121被電性連接至第一電路圖案112a。此外，第二半導體晶粒150可使用導電凸塊122被電性連接至基板110的第一電路圖案112a，導電凸塊可包括焊料凸塊和/或金屬柱。
第二半導體晶粒150可舉例而言是MEMS裝置。更詳細地，第二半導體晶粒150可以是壓力感測器、麥克風、加速度感測器和/或其等同物，但是本揭示的態樣不限於此。
此外，根據本揭示的半導體裝置100可包括被附接至基板110的第二表面111b的多個導電凸塊160。也就是說，導電凸塊160可被電性連接至被提供在基板110的第二表面111b上的第二電路圖案112b。導電凸塊160舉例而言可以是導電連接盤或導電球，但是本揭示的態樣不限於此。導電凸塊160可以由舉例而言Sn、Sn/Pb、共晶焊料(Sn37Pb)、高鉛焊料(Sn95Pb)、無鉛焊料(SnAg、SnAu、SnCu、SnZn、SnZnBi、SnAgCu或SnAgBi)和/或其等同物所形成，但本實施例的態樣不限於此。
如上面所述的，在根據本揭示的半導體裝置100中，不僅是由模製部分130所覆蓋的第一半導體晶粒120並且被定位在模製部分130外部的第二半導體晶粒150皆藉由導電屏蔽層140受到有效地保護而不受到外部電性雜訊所影響。此外，導電屏蔽層140使得自第一半導體晶粒120和第二半導體晶粒150所產生的電性雜訊難以發射到外部。特別地是，由於導電屏蔽層140是沿著孔洞130a的壁被形成，所以可能的是有效地屏蔽來自第一半導體晶粒120和第二半導體晶粒150的EMI。
參考圖2A至圖2H，圖1A和圖1B中所示出的示例性半導體裝置(100)的製造方法被加以示出。上面描述的半導體裝置100的組態將被簡要地描述，並且以下說明將著重在其製造方法。
如圖2A和2B所示出的，具有第一表面111a和與第一表面111a相對的第二表面111b的基板110被加以製備，並且導電罩145被電性連接至基板110的第一表面111a的一區域。在此處，導電罩145是向下開放的六角形，並且導電罩145的底部端經由導電黏著劑145a被電性連接至基板110的第一電路圖案112a(例如，接地圖案)。舉例而言，導電黏著劑145a 被印刷在基板110的第一電路圖案112a上且導電罩145接著被擠壓，從而將導電罩145固定至基板110。相對而言，導電黏著劑145a被形成在導電罩145的底部端且接著被擠壓在基板110的第一電路圖案112a上，從而將導電罩145固定至基板110。
在導電罩145以此方式被固定至基板110之後，導電罩145的內部被維持在中空狀態(empty state)。如同將在之後描述的，導電罩145可成為導電屏蔽層140的一個元件。
在導電罩145被電性連接至基板110之後，第一半導體晶粒120可被安裝在基板110上。相對而言，在導電罩145被電性連接至基板110之前，第一半導體晶粒120可被安裝在基板110上。
如圖2C中所示出的，基板110的第一表面111a和導電罩145利用模製材料被模製以形成模製部分130。也就是說，被安裝在基板110的第一表面111a上的第一半導體晶粒120被模製部分130所覆蓋，以接著受到保護而免受外部環境影響。在此處，導電罩145的內部區域與外部區域隔絕，以便不會被模製材料所填充。此外，模製部分130可完全覆蓋導電罩145的側壁，並且也可覆蓋導電罩145的頂部表面或使導電罩145的頂部表面暴露於外部。作為非限制性示例，模製部分130可以用各種方式形成。模製部分130可藉由舉例而言一般的轉移模製製程(例如，壓縮模製、注射模製等)或利用分配器的分配製程來形成，但是本揭示的態樣不限於此。
如圖2D中所示出，模製部分130和導電罩145被研磨以形成由在模製部分130中的導電罩145所界定的孔洞130a。也就是說，導電罩145的頂部表面是藉由研磨移除以使內部區域暴露於外部，從而界定當 從平面觀察時在模製部分130中是矩形的孔洞130a。換句話說，導電罩145的頂部表面是藉由研磨移除，從而使基板110的第一表面111a的一區域暴露於外部。也就是說，第一電路圖案112a經由該區域被暴露於外部。
在此處，導電罩145的側壁仍然可保留，以使得導電屏蔽層140(亦即，導電內側層143)沿著孔洞130a的壁被自然地形成。也就是說，根據本揭示，導電罩145的側壁可被界定為導電屏蔽層140的內側層。
因此，導電屏蔽層140的導電頂部層141和/或導電外側層142可由與導電罩145的側壁(亦即，導電屏蔽層140的導電內側層143)相同或不同的材料所形成。
如圖2E中所示出的，為了保護定位在孔洞130a內的第一電路圖案112a或接墊，孔洞130a可用保護膜146來填充。保護膜146可舉例而言由可藉由化學液體或雷射射束來移除的材料所形成。在某些實施例中，保護膜146可包括熱膜(thermal film)，舉例而言諸如聚酰亞胺膜。
如圖2F中所示出的，導電屏蔽層140被形成在模製部分130和保護層146的表面上。也就是說，導電屏蔽層140被形成在模製部分130的頂部表面131、模製部分130的外側表面132以及基板110的第三表面111c上。換句話說，導電頂部層141被形成在模製部分130的頂部表面131上，並且導電外側層142被形成在模製部分130的外側表面132和基板110的第三表面111c上。因此，導電屏蔽層140被電性連接至事先形成的導電罩145的側壁(亦即，導電內側層143)。如上面所述的，導電罩145的側壁可被界定為導電屏蔽層140的導電內側層143。
導電屏蔽層140可以藉由保形屏蔽製程(conformal shielding process)來形成，舉例而言旋塗、印刷、噴塗、燒結、熱氧化、物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)，但是本揭示的態樣不限於此。在導電屏蔽層140藉由諸如濺鍍的PVD來形成的情況下，孔洞130a通常具有非常小的寬度(舉例而言，1mm至10mm)。因此，較為困難的是在孔洞130a的側壁上形成導電屏蔽層140。然而，根據本揭示，由於導電內側層143藉由導電罩145被事先形成，所以濺鍍亦可被實施以達到形成導電頂部層141和/或導電外側層142的目的。
因此，根據本揭示，即使孔洞130a具有非常小的寬度，但是由於導電內側層藉由導電罩145被事先形成，所以導電屏蔽層140可藉由濺鍍被形成在包括孔洞130a的模製部分130的整個表面上。
此外，在圖2C中所示的製程中，導電屏蔽層140可被形成在導電罩145的頂部表面、模製部分130的頂部表面131以及模製部分130的外側表面132上。導電屏蔽層140可藉由與上面所描述的相同方法來形成。之後，僅是具有形成在其上的導電屏蔽層140的導電罩145的頂部表面是藉由化學液體或雷射射束移除，從而藉由導電罩145(亦即，導電內側層143)的側壁界定孔洞130a。在使用此製程的情形中，保護膜146的使用可被省略。
如圖2G中所示出的，被形成在孔洞130a內的保護膜146可藉由化學液體來移除，或可藉由雷射射束燒灼而移除。因此，被定位於孔洞130a內的形成在基板110的第一表面111a上的第一電路圖案112a或接墊可被暴露於外部。
如圖2H中所示出的，第二半導體晶粒150可藉由導電線151 被電性連接至第一電路圖案112a。在其他實施例中，第二半導體晶粒150可利用與凸塊122相似的凸塊來覆晶安裝。之後，被提供在基板110的第二表面111b上的第二電路圖案112b被焊接至導電凸塊160，從而完成了離散的半導體裝置100。
參考圖3A至圖3E，根據本發明的各種態樣的另一示例性半導體裝置(200)的製造方法被加以示出。如上面所述的，在根據本揭示的半導體裝置100中，導電屏蔽層140的導電內側層143是藉由導電罩145所形成。然而，在根據本揭示的各種態樣的半導體裝置200中，導電屏蔽層140的導電內側層143可藉由導電材料245形成。在此處，導電材料245可由與導電屏蔽層140相同或不同的材料所形成。
如圖3A中所示出的，基板110的第一表面111a利用模製材料被模製以在基板110的第一表面111a上形成模製部分130。舉例而言，第一半導體晶粒120可被預先定位於模製部分130內。也就是說，第一半導體晶粒120可被電性連接至被提供在基板110的第一表面111a上的第一電路圖案112a。此外，模製部分130可包括與基板110的第一表面111a實質平行的頂部表面131以及與基板110的側邊表面有相同平面的外側表面132。
如圖3B中所示出的，模製部分130的一區域可藉由舉例而言化學液體或雷射射束移除，從而在模製部分130中形成具有預先決定大小的孔洞130a。也就是說，模製部分130的頂部表面131藉由化學液體或雷射射束移除，從而暴露被形成在基板110的第一表面111a的一區域上的第一電路圖案112a。
由於移除了模製部分130的該區域，模製部分130可包括對 應外側表面132的內側表面133，並且內側表面133可以界定孔洞130a的壁。也就是說，由於移除了模製部分130的該區域，孔洞130a被形成，並且模製部分130不僅具有頂部表面131和外側表面132也具有內側表面133。
替代而言，具有孔洞130a的模製部分130亦可藉由調整模具的形狀來形成。舉例而言，可使彈性凸起物與對應孔洞130a的一區域接觸，並且具有一空間的模具可被定位在該區域中，從而形成具有孔洞130a的模製部分130。
如圖3C中所示出的，形成在模製部分130(或模製部分130的內側表面133)中的孔洞130a的壁可用導電材料245來填充。導電材料245可舉例而言是導電黏著劑、導電環氧樹脂、焊料膏以及其等同物，但是本揭示的態樣不限於此。回焊製程可被施加於導電材料245，從而將導電材料245牢固地接合至孔洞130a的壁(或模製部分130的內側表面133)。導電材料245的頂部表面可舉例而言與模製部分130的頂部表面共平面。
導電材料245可以藉由保形屏蔽製程來形成，舉例而言旋塗、印刷、噴塗、燒結、熱氧化、物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)，但是本揭示的態樣不限於此。
如圖3D中所示出的，導電屏蔽層140被形成在模製部分130的頂部表面131、模製部分130的外側表面132以及導電材料245的頂部表面上。在此處，導電屏蔽層140可覆蓋基板110的第三表面111c。以此方式，導電屏蔽層140可被電性連接至導電材料245。此外，導電屏蔽層140可被電性連接至被提供在基板110上的接地圖案。因此，導電屏蔽層140可包括覆蓋模製部分130和導電材料245的頂部表面的導電頂部層141以及 覆蓋模製部分130的外側表面132的導電外側層142。
如圖3E中所示的，導電屏蔽層140和導電材料245的一區域被移除。特別地是，形成在孔洞130a和導電材料245的該區域內的導電屏蔽層140藉由雷射射束或化學液體來一起移除。更特別地是，導電材料245被允許僅保留在模製部分130的內側表面133或孔洞130a的壁上，同時移除在其他區域中的導電材料245。以此方式，存在於模製部分130的內側表面133或孔洞130a的壁上的導電材料245可由導電內側層143所界定。也就是說，導電屏蔽層140可包括依序沿著模製部分130的頂部表面131、外側表面132以及內側表面133形成的導電頂部層141、導電外側層142以及導電內側層143。
如上面所述的，導電屏蔽層140的導電內側層143可使用與導電頂部層141和/或導電外側層142相同或不同的材料所形成。在此處，導電內側層143、導電頂部層141和/或導電外側層142可由不同的方法形成。
之後，第二半導體晶粒150可被定位在對應孔洞130a的基板110的第一表面111a上，並且可被電性連接至第一電路圖案122a。
如上面所述的，在根據本揭示的半導體裝置200中，在模製部分130被形成之後，模製部分130的該區域被移除以形成孔洞130a並且以導電材料245填充孔洞130a，從而形成在孔洞130a的壁上形成導電內側層143。固然地，導電頂部層141和導電外側層142可藉由一般的濺射方式被形成在模製部分130的頂部表面131和外側表面132上。因此，根據本揭示，導電屏蔽層140可被形成在具有相對小的寬度和大小的孔洞130a內。
參考圖4，據本發明的各種態樣的又另一示例性半導體裝置 (300)的橫截面圖被加以示出。
如圖4中所示出的，根據本揭示的半導體裝置300可進一步包括被向內地形成在導電屏蔽層140的一區域中(亦即，導電內側層143)的額外模製部分330。也就是說，具有絕緣性質的額外模製部分330可進一步被形成在導電屏蔽層140的導電內側層143上，導電內側層143被形成在對應模製部分130的內側表面133或孔洞130a的壁的區域上。因此，第二半導體晶粒150不會藉由導電內側層143與導電內側層143電性短路，並且同時避免EMI。也就是說，在第二半導體晶粒150和導電內側層143之間沒有不必要的電性短路。
當從平面觀察時，額外模製部分330是實質矩形的，以使得第二半導體晶粒150的四個側邊表面被額外模製部分330所圍繞。因此，第二半導體晶粒150的四個側邊表面藉由額外模製部分330被安全地與導電內側層143隔離。
圖5A至圖5C示出根據本揭示的各種態樣的又另一示例性半導體裝置的製造方法。
如圖5A中所示出的，溝槽331可被形成在模製部分130的頂部表面131的一區域中。也就是說，溝槽331的形成範圍是從模製部分130的頂部表面131至基板110的第一表面111a。溝槽331舉例而言將第一電路圖案112a(例如，接地圖案)暴露至外部。此外，當從頂部表面觀察時，溝槽331是實質矩形的線段。
如圖5B中所示出的，導電屏蔽層140被形成在模製部分130和溝槽331上。導電屏蔽層140可以藉由保形屏蔽製程來形成，舉例而言旋 塗、印刷、噴塗、燒結、熱氧化、物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)，但是本揭示的態樣不限於此。
以此方式，以單一主體的方式所形成的導電屏蔽層140被形成在模製部分130的頂部表面131和模製部分130的外側表面132上以及溝槽331中。也就是說，導電頂部層141被形成在模製部分130的頂部表面131上，並且導電外側層142被形成在模製部分130的外側表面132和基板110的第三表面111c上。在此處，被形成在溝槽331中的導電屏蔽層140可被界定為導電內側層143。
如圖5C中所示出的，被定位在溝槽331內的模製部分130的一區域被移除。也就是說，基板110的第一表面111a的該區域被暴露至外部，並且被形成在溝槽331中的導電內側層143被額外模製部分330大致上覆蓋。換句話說，當從頂部表面觀察時，矩形環狀的額外模製部分330被配置以被進一步形成在孔洞130a中。
結果，被形成在基板110的第一表面111a上的第一電路圖案112a最終被暴露至外部。之後，第二半導體晶粒150被安裝在經由孔洞130a的內部所暴露的基板110的第一表面111a上以接著被電性連接至第一電路圖案112a。
如上面所述的，在根據本揭示的半導體裝置300中，導電屏蔽層140的導電內側層143被配置以被插入於模製部分130和額外模製部分330之間，以便不會暴露於孔洞130a的內部。也就是說，孔洞130a的壁藉由額外模製部分330被大致上絕緣。因此，可能的是可以在第二半導體晶粒150和導電內側層143之間避免不必要的電性短路發生。
總體而言，本揭示的各種態樣提供一種半導體裝置以及其製造方法，半導體裝置包括形成在模製部分的孔洞的壁上(或內部)的導電屏蔽層。舉例而言，本揭示的各種態樣提供一種半導體裝置以及其製造方法，半導體裝置可在模製部分的孔洞的壁上(或內部)形成導電屏蔽層。
雖然已經描述了某些態樣和實施例，但是本領域技術人士應當理解，在不脫離所附請求項的範圍的情況下，可以進行各種改變並且可用等同物來替換。此外，在不脫離所附請求項所欲預期的範圍的情況下，可以進行許多修改以使特定情況或材料適應本揭示的教示。因而，本揭不旨在限制所揭示的特定實施例，而欲包括落入所附請求項的範圍內的所有實施例。

Claims (20)

  1. 一種半導體裝置，其包括：基板，其具有第一表面；第一半導體晶粒，其被電性連接至所述基板的所述第一表面；模製部分，其在所述基板的所述表面上，其中所述模製部分覆蓋所述第一半導體晶粒並且包括暴露所述基板的所述第一表面的一區域的孔洞；導電屏蔽層，其在所述模製部分上；以及第二半導體晶粒，其在所述孔洞內並且被電性連接至所述基板的所述第一表面。
  2. 如請求項1的半導體裝置，其中：所述基板進一步包括與所述第一表面相對的第二表面以及被設置在所述第一表面和所述第二表面之間的第三表面；以及所述模製部分包括與所述第一表面平行且隔開的頂部表面、鄰接所述第三表面的外側表面以及與所述外側表面隔開且界定所述孔洞的內側表面。
  3. 如請求項2的半導體裝置，其中所述導電屏蔽層包括：導電頂部層，其在所述模製部分的頂部表面上；導電外側層，其在所述模製部分的所述外側表面上；以及導電內側層，其在所述模製部分的所述內側表面上。
  4. 如請求項3的半導體裝置，其中：所述基板包括接地圖案；以及所述導電頂部層、所述導電外側層以及所述導電內側層中的至少一者 被電性連接至所述接地圖案。
  5. 如請求項3的半導體裝置，其中所述導電屏蔽層覆蓋所述基板的所述第三表面。
  6. 如請求項1的半導體裝置，其中所述基板包括接地圖案並且所述導電屏蔽層被電性連接至所述接地圖案。
  7. 如請求項1的半導體裝置，其中所述導電屏蔽層包括由銅、鋁、銀、金、鎳和/或其合金所構成的導電材料。
  8. 如請求項1的半導體裝置，其中所述第二半導體裝置包括MEMS裝置。
  9. 如請求項1的半導體裝置，其中：所述模製部分包括與所述第一表面平行且隔開的頂部表面、鄰接所述第三表面的外側表面以及與所述外側表面隔開且界定所述孔洞的內側表面；所述導電屏蔽層包括在所述模製部分的頂部表面上的導電頂部層、在所述模製部分的所述外側表面上的導電外側層以及在所述模製部分的所述內側表面上的導電內側層；以及所述半導體裝置進一步包括在所述導電內側層上的額外模製部分。
  10. 如請求項9的半導體裝置，其中所述額外模製部分使所述第二半導體晶粒與所述導電內側層絕緣。
  11. 一種半導體裝置的製造方法，所述製造方法包括：將導電罩連接至基板的第一表面；以模製材料覆蓋所述導電罩的外側側邊； 研磨所述模製材料與所述導電罩以暴露所述導電罩所界定的孔洞；形成導電屏蔽層在所述模製部分上並且電性連接至所述導電罩；以及將半導體晶粒電性連接至由所述孔洞所暴露的所述基板的所述第一表面的一區域。
  12. 如請求項11的製造方法，其中以所述模製材料覆蓋所述導電罩以形成模製部分，所述模製部分包括：頂部表面，其與所述基板的所述第一表面平行且隔開；外側表面，其鄰接被設置在所述第一表面和與所述第一表面相對的所述基板的第二表面之間的外側基板表面；以及內側表面，其與所述外側表面隔開且界定所述孔洞。
  13. 如請求項12的製造方法，其中形成所述導電屏蔽層形成：導電頂部層，其在所述模製部分的頂部表面上；導電外側層，其在所述模製部分的所述外側表面上；以及導電內側層，其在所述導電罩上。
  14. 如請求項13的製造方法，其中形成所述導電屏蔽層進一步將所述導電頂部層、所述導電外側層以及所述導電內側層中的至少一者電性連接至所述基板的接地圖案。
  15. 如請求項13的製造方法，其中形成所述導電屏蔽層包括以導電材料覆蓋所述外側基板表面。
  16. 如請求項11的製造方法，其中將所述導電罩連接至所述第一表面包括將所述導電罩電性連接至所述基板的接地圖案。
  17. 如請求項11的半導體裝置，其中形成所述導電屏蔽層包括由自銅、 鋁、銀、金、鎳和/或其合金所構成的導電材料形成所述導電屏蔽層。
  18. 如請求項11的製造方法，其中將所述半導體晶粒電性連接至所述基板包括將MEMS裝置電性連接至所述基板。
  19. 一種半導體裝置的製造方法，所述製造方法包括：以模製材料覆蓋基板的第一表面以形成模製部分；自所述模製部分移除所述模製材料，以形成暴露所述基板的所述第一表面的一區域的孔洞；以導電材料填充所述孔洞；形成導電屏蔽層在所述模製部分和所述導電材料的表面上；自所述孔洞移除所述導電材料，以使得所述導電材料保留在所述模製部分的內側壁，但是暴露所述基板的所述第一表面的所述區域；以及將半導體晶粒電性連接至由所述孔洞和移除的所述導電材料所暴露的所述基板的所述第一表面的所述區域。
  20. 如請求項19的製造方法，其中：形成所述導電屏蔽層將所述導電屏蔽層電性連接至所述孔洞中的所述導電材料；以及移除所述導電材料是以所述導電屏蔽層仍沿著所述模製部分的所述內側壁電性連接至所述導電材料的方式來移除所述導電材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI750542B (zh) * 2018-11-26 2021-12-21 德商羅伯特博斯奇股份有限公司 感測器及其封裝組件

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108290730A (zh) * 2015-11-30 2018-07-17 W.L.戈尔及同仁股份有限公司 用于裸芯片的保护环境阻隔件
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스
KR102040887B1 (ko) * 2018-03-29 2019-11-05 포항공과대학교 산학협력단 박막트랜지스터 기반 압력센서 및 그의 제조방법
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US11869823B2 (en) * 2019-11-08 2024-01-09 Octavo Systems Llc System in a package modifications
CN111383927B (zh) * 2020-03-24 2022-12-23 青岛歌尔智能传感器有限公司 芯片的封装结构及封装方法
CN111415913B (zh) * 2020-04-09 2021-10-01 环维电子(上海)有限公司 一种具有电磁屏蔽结构的选择性封装sip模组及其制备方法
CN111584374B (zh) * 2020-05-21 2023-08-22 深圳市鸿润芯电子有限公司 一种半导体器件的封装方法
WO2022065255A1 (ja) * 2020-09-28 2022-03-31 株式会社村田製作所 電子部品モジュール及びその製造方法
CN112180128B (zh) * 2020-09-29 2023-08-01 珠海天成先进半导体科技有限公司 一种带弹性导电微凸点的互连基板和基于其的kgd插座
US11887863B2 (en) * 2021-09-07 2024-01-30 STATS ChipPAC Pte. Ltd. Double-sided partial molded SIP module

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US7161252B2 (en) * 2002-07-19 2007-01-09 Matsushita Electric Industrial Co., Ltd. Module component
US20080067650A1 (en) * 2006-09-15 2008-03-20 Hong Kong Applied Science and Technology Research Institute Company Limited Electronic component package with EMI shielding
US8178956B2 (en) * 2007-12-13 2012-05-15 Stats Chippac Ltd. Integrated circuit package system for shielding electromagnetic interference
JP4553043B2 (ja) * 2008-09-12 2010-09-29 株式会社村田製作所 音響的トランスデューサユニット
IT1397976B1 (it) * 2009-12-23 2013-02-04 St Microelectronics Rousset Trasduttore di tipo microelettromeccanico e relativo procedimento di assemblaggio.
ITTO20110577A1 (it) * 2011-06-30 2012-12-31 Stmicroelectronics Malta Ltd Incapsulamento per un sensore mems e relativo procedimento di fabbricazione
US9685402B2 (en) * 2011-12-13 2017-06-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming recesses in conductive layer to detect continuity for interconnect between semiconductor die and substrate
US9245834B2 (en) * 2012-03-16 2016-01-26 Stats Chippac, Ltd. Semiconductor device and method of forming compliant conductive interconnect structure in flipchip package
DE102013100388B4 (de) * 2013-01-15 2014-07-24 Epcos Ag Bauelement mit einer MEMS Komponente und Verfahren zur Herstellung
KR101473093B1 (ko) * 2013-03-22 2014-12-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US20140374848A1 (en) * 2013-06-24 2014-12-25 Wen Shi Koh Semiconductor sensor device with metal lid
US8828807B1 (en) * 2013-07-17 2014-09-09 Infineon Technologies Ag Method of packaging integrated circuits and a molded substrate with non-functional placeholders embedded in a molding compound
KR101546575B1 (ko) * 2013-08-12 2015-08-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI750542B (zh) * 2018-11-26 2021-12-21 德商羅伯特博斯奇股份有限公司 感測器及其封裝組件
US11685646B2 (en) 2018-11-26 2023-06-27 Robert Bosch Gmbh Sensor and package assembly thereof

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