TW201820478A - 半導體元件及其製造方法 - Google Patents

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TW201820478A
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吳啟明
吳政達
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台灣積體電路製造股份有限公司
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Abstract

製造半導體元件的一種半導體元件製造方法，包含在介電層中形成開口以暴露出基材中之導電區。此半導體元件製造方法進一步包含將摻雜材質之共形層沉積於開口之側壁與介電層之表面上。此方法進一步包含，藉由退火程序，將摻雜材質之共形層之摻雜質擴散進介電層。

Description

半導體元件及其製造方法
此揭露係有關於半導體元件及其製造方法。
隨技術節點下降，接觸插頭之寄生電容與接觸電阻變得越來越難以控制。在較大的技術節點中，硼磷矽玻璃(borophosphosilicate glass,BPSG)或磷矽酸鹽玻璃(phosphosilicate,PSG)被使用來作為層間介電(interlayer dielectric,ILD)層材料。較小的技術節點使用流動性二氧化矽(SO2)作為層間介電層材料。層間介電層材料之介電值決定了埋於層間介電層內導電元件之寄生電容大小。
在一些方法中，流動性二氧化矽經原位程序(in-situ process)摻雜。舉例而言，在沉積或是磊晶程序的過程中加入摻雜質，以降低流動性二氧化矽之介電值。在一些方法中，藉由將摻雜質植入已成形之層間介電層，使流動性二氧化矽的介電值降低。
依據本揭露之多個實施方式，一種半導體元件製造方法包含：於介電層中形成開口以暴露出基材中之導電區； 沿開口側壁沉積具有摻雜材料的共形層；以及藉由退火程序將具有摻雜材料的共形層中的摻雜質擴散進介電層。
100‧‧‧半導體元件
102‧‧‧基材
104‧‧‧分隔特徵
106‧‧‧接觸蝕刻停止層
108‧‧‧介電層
110a‧‧‧第一電晶體
110b‧‧‧第二電晶體
112a‧‧‧閘極介電層
114a‧‧‧閘極電極層
116a‧‧‧分隔件
118a‧‧‧源極/汲極區
118b‧‧‧源極/汲極區
140‧‧‧接觸插頭
150‧‧‧摻雜區
155‧‧‧區域
Dd‧‧‧深度
DT‧‧‧總深度
200‧‧‧半導體元件製造方法
202-220‧‧‧作業
300‧‧‧半導體元件
300’‧‧‧半導體元件
300”‧‧‧半導體元件
302‧‧‧基材
304‧‧‧分隔特徵
306‧‧‧接觸蝕刻停止層
308‧‧‧介電層
310a‧‧‧第一電晶體
310b‧‧‧第二電晶體
312a‧‧‧閘極介電層
312b‧‧‧閘極介電層
314a‧‧‧閘極電極層
314b‧‧‧閘極電極層
316a‧‧‧分隔件
316b‧‧‧分隔件
318a‧‧‧源極/汲極區
318b‧‧‧源極/汲極區
320‧‧‧接觸開口
330‧‧‧共形摻雜層
340‧‧‧接觸插頭
第1圖為繪示依據一些實施方式之半導體元件的剖面圖。
第2圖為繪示依據一些實施方式之半導體元件製造方法的流程圖。
第3A圖至第3C圖為繪示依據一些實施方式之半導體元件於不同製造階段的剖面圖。
應理解，以下揭示內容提供用於實施本揭露之不同特徵之諸多不同實施例或實例。下文描述組件及排列之特定實施例或實例以簡化本揭露。當然，此等僅係示例性且並非意欲為限制性。舉例而言，部件之尺寸不限於所揭示範圍或值，而是可取決於元件之製程條件及/或所期望性質。此外，隨後之描述中在第二特徵上方或在第二特徵上形成第一特徵可包含其中第一特徵及第二特徵直接接觸形成之實施例且亦可包含其中可插入第一特徵及第二特徵地形成額外特徵以使得第一特徵及第二特徵可不直接接觸之實施例。為簡單且清晰起見，各特徵可按不同比例而任意繪製。
進一步而言，為了便於描述，本文可使用諸如「下面」、「下方」、「下部」、「上方」、「上部」及類似者等 空間相對性術語來描述如圖中所圖示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中所描繪之定向外，空間相對性術語意欲囊括使用或操作中之元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。另外，術語「由…製成」可意指「包括」或「由…組成」。
積體電路(integrated circuit,IC)中元件的表現受寄生電容與接觸電阻影響。當寄生電容或接觸電阻增加時，訊號通過導電單元(如接觸插頭)的速度下降，因此元件的效能衰減。導電單元埋於介電材料中，藉降低該介電材料的k值可降低寄生電容。藉增加導電單元與閘極或源極/汲極(source/drain,S/D)區間介面之導電性可降低接觸電阻。
將摻雜質引入介電材料有助於降低介電材料之k值並且增加導電單元與閘極或源極/汲極區間介面之導電性。在一些例子中，摻雜質包含n型或p型摻雜質，如磷化合物或硼。
在一些方法中，流動性二氧化矽材料被使用來作為介電材料，如層間介電(interlayer dielectric,ILD)層。然而，流動性二氧化矽材料難以使用原位摻雜或植入程序。原位摻雜降低介電材料成形的速度。此降低的速度降低了製造程序的產出。植入程序使用光阻材料來控制摻雜質植入的位置與深度。技術節點越小，光阻材料也越難以成形，因此有了在植入程序中產生缺陷的風險。
為了增進製造程序的產出與降低植入程序產生缺陷的風險，元件生產中，沉積共形摻雜層於元件上方與開口 中，開口係用於形成埋於其內的導電單元；接著使元件退火以驅使摻雜質進入介電材料。摻雜質有助於降低介電材料之k值，此降低了寄生電容。摻雜質亦有助於改善導電單元與閘極或源極/汲極區間介面之接觸電阻。在一些實施方式中，退火程序為獨立之程序。在一些實施方式中，退火程序與金屬矽化(silicidation)或自對準金屬矽化(salicidation)程序結合。
藉由使用共形摻雜層有助於確保摻雜質沿著用以包埋導電單元之開口的總體分布。其他程序，如植入，因開口之高綜橫比而難以使源極/汲極區附近介電材料之摻雜質濃度均勻。摻雜質濃度不均導致源極/汲極區附近之介電材料具較高的k值，且與使用共形層之方法相比有更高的寄生電容。
依據一些實施方式，第1圖為半導體元件100的剖面圖。半導體元件100包含基材102。在基材102中有複數個分隔特徵104。接觸蝕刻停止層(contact etch stop layer,CESL)106於基材102與分隔特徵104上延伸。介電層108在接觸蝕刻停止層106上方。第一電晶體110a在基材102上方並介於鄰近的分隔特徵104間。第一電晶體110a包含在基材102上方之閘極介電層112a；閘極電極層114a在閘極介電層112a上；還有分隔件116a，位於介電層108與閘極介電層112a及閘極電極層114a間。第一電晶體110a亦包含源極/汲極區118a，其至少一部分在基材102中且位於閘極電極層114a之相異側。半導體元件100包含第二電晶體110b，其與第一電晶體110a具有相似之單元。與第一電晶體110a比較，第二電晶體110b具有源極/汲極區118b，其具有與源極/汲極區118a相反 的摻雜型。接觸插頭140延伸通過介電層108與接觸蝕刻停止層106以電性連接源極/汲極區118a與源極/汲極區118b。摻雜區150在介電層108內。摻雜區150具有深度DD，其小於介電層108與接觸蝕刻停止層106之總深度DT。鄰近源極/汲極區118a與源極/汲極區118b的接觸蝕刻停止層106之區域155所具有的摻雜區150厚度，實質地相等於遠離基材102處之介電層108表面附近的摻雜區厚度。
半導體元件100為一對電晶體。在一些實施方式中，電晶體為平面型電晶體，如互補式金氧半(complementary metal-oxide-semiconductor,CMOS)電晶體。在一些實施方式中，電晶體為三維電晶體，如鰭式場效電晶體(fin field effect transistors,FinFETs)或環繞式閘極電晶體(gate all around,GAA)。在一些實施方式中，半導體元件100包含除了電晶體外的其他組件，諸如電容、電阻、電感或其他適當之組件。在此領域具有通常技藝者將了解如何使用共形摻雜層去調整這些元件或類似者與接觸區形成連接時之寄生電容與接觸電阻。
在一些實施方式中，基材102包含半導體單元，其包含成晶狀、多晶狀或非晶相結構之矽或鍺；化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦以及銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及GaInAsP；任何其他適當之材料；或以上之任意組合。在一些實施方式中，合金半導體基材具有梯度矽鍺特徵，梯度矽鍺特徵中矽與鍺之組成比例從一處改變至矽與鍺在另一處之 組成比例。在一些實施方式中，合金矽化鍺形成於矽基材上方。在一些實施方式中，基材102為應變矽化鍺基材。在一些實施方式中，半導體基材於絕緣結構上具有半導體，如絕緣上矽(silicon on insulator,SOI)結構。在一些實施方式中，半導體基材包含被摻雜之外延(epi)層或埋層。在一些實施方式中，化合物半導體基材具有多層結構，或基材具有多層化合物半導體結構。
在一些實施方式中，基材102由晶錠所形成。在一些實施方式中，基材102藉由形成一層基材材料於其他結構上方而成形。在一些實施方式中，基材102藉由磊晶生長程序或其他適合之成形程序形成。
分隔特徵104為淺凹槽隔離(shallow trench isolation,STI)特徵。分隔特徵104於元件之不同組件間提供電性分隔，例如，第一電晶體110a與第二電晶體110b。在一些實施方式中，分隔特徵104為深凹槽隔離(deep trench isolation,DTI)特徵。在一些實施方式中，藉移除基材102之一部分以造出凹陷而形成分隔特徵104。接著於凹陷中填充介電材料，如SiO2。在一些實施方式中，分隔特徵104藉由矽局部氧化(local oxidation of silicon,LOCOS)程序形成。分隔特徵104自基材102之上表面凸出。在一些實施方式中，分隔特徵104上表面與基材102上表面實質地共平面。
蝕刻程序於介電層108中形成開口時，接觸蝕刻停止層106有助於保護基材102。接觸蝕刻停止層106為介電材料，其具有與介電層108不同之蝕刻選擇性。在一些實施方式 中，接觸蝕刻停止層106包含氮化矽、二氧化矽、氮氧化矽、碳化矽或其他適合的介電材料。在一些實施方式中，接觸蝕刻停止層106之成形係藉諸如化學氣相沉積(chemical vapor deposition,CVD)、高密度化學氣相沉積(high density chemical vapor deposition,HDCVD)、原子層沉積(atomic layer deposition,ALD)或其他適當之沉積程序。接觸蝕刻停止層106延伸上分隔件116a之側壁(以及第二電晶體110b之分隔件之側壁)。在一些實施方式中，接觸蝕刻停止層106並未延伸上分隔件116a之側壁；且其沿基材102之上表面具有實質上固定的厚度。
介電層108有助於電性分隔第一電晶體110a與第二電晶體110b之導電組件，包含接觸插頭140。介電層108與接觸蝕刻停止層106具有不同組成。介電層108為層間介電層。在一些實施方式中，介電層108不是層間介電層。在一些實施方式中，介電層108為低k介電材料。低k介電材料具有比二氧化矽低之介電常數。在一些實施方式中，介電層108包含流動性二氧化矽。在一些實施方式中，介電層108包含硼磷矽玻璃(borophosphosilicate glass,BPSG)或磷矽酸鹽玻璃(phosphosilicate,PSG)或其他適當介電材料。
第一電晶體110a具有與第二電晶體110b相反之摻雜型。在一些實施方式中，第一電晶體110a具有與第二電晶體110b相同之摻雜型。在一些實施方式中，第一電晶體110a與第二電晶體110b為金氧半(metal-oxide-semiconductor,MOS)電晶體。在一些實施方式中，第一電晶體110a與第二電 晶體110b為鰭式場效電晶體。在一些實施方式中，第一電晶體110a與第二電晶體110b為不同類型之電晶體，例如第一電晶體110a為平面金氧半電晶體而第二電晶體110b為鰭式場效電晶體。在一些實施方式中，半導體元件100包含超過兩個電晶體。
第二電晶體110b與第一電晶體110a具有相近的組件，且以下所討論用於第一電晶體110a之組件亦可應用於第二電晶體110b。具通常技藝者應了解，可由下述所討論的材料中個別選擇第一電晶體110a與第二電晶體110b之組件材料。
閘極介電層112a電性分隔閘極電極層114a與基材102之通道區。在一些實施方式中，閘極介電層112a包含二氧化矽。在一些實施方式中，閘極介電層112a包含高k介電材料。高k介電材料具有比二氧化矽高之介電常數(k)。在一些實施方式中，k大於3.9。在一些實施方式中，k大於8.0。在一些實施方式中，閘極介電層112a藉諸如化學氣相沉積、高密度化學氣相沉積、原子層沉積或其他適當之沉積程序成形。
閘極電極層114a係配置以接收電壓以選擇性地調整基材102通道區之導電性。閘極電極層114a包含導電性材料。在一些實施方式中，閘極電極層114a包含金屬材料、導電多分子材料或其他適當之導電材料。在一些實施方式中，閘極電極層114a包含功函數層以調整第一電晶體110a之功函數。在一些實施方式中，閘極電極層114a藉由沉積程序成形，諸如物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積、高密度化學氣相沉積或其他適當之沉積程序。在一些實 施方式中，閘極電極層114a為虛設閘極材料(dummy gate material)。在一些實施方式中，為調整閘極電極層114a之功函數，藉由多種沉積程序形成閘極電極層114a。可更換虛設閘極材料以形成可運作之電晶體，在一些實施方式中，第一電晶體110a之結構用以形成電阻，而不更換閘極電極層114a之虛設閘極材料。
分隔件116a有助於在閘極介電層112a與閘極電極層114a相異側形成淡摻汲極(lightly doped drain,LDD)以降低熱載子射入之風險。在一些實施方式中，分隔件116a包含氮化矽、氮氧化矽、二氧化矽、SiCN、SiOCN、SiOCR(R：CH3、C2H5、C3H7...)或其他適當之介電材料。在一些實施方式中，分隔件116a係藉組合沉積程序與蝕刻程序而成形。在一些實施方式中，沉積程序包含化學氣相沉積、高密度化學氣相沉積、原子層沉積或其他適當之沉積程序。在一些實施方式中，蝕刻程序包含非勻相性蝕刻程序。在一些實施方式中，分隔件116a直接接觸介電層108。在一些實施方式中，接觸蝕刻停止層106隔開分隔件116a與介電層108。
源極/汲極區118a為基材102中具比基材102更高導電性之材料。源極/汲極區118a延伸出基材102之上表面。在一些實施方式中，源極/汲極區118a之上表面實質與基材102之上表面共平面。在一些實施方式中，源極/汲極區118a包含磊晶材料。在一些實施方式中，源極/汲極區118a施加壓力於基材102之通道區。源極/汲極區118a包含n型摻雜質或p型摻雜質。在一些實施方式中，源極/汲極區118a包含硼或磷化物。 在一些實施方式中，源極/汲極區118a藉由在基材102中植入摻雜質而成形。在一些實施方式中，源極/汲極區118a藉由於基材102中形成開孔並填充開孔而成形。在一些實施方式中，開孔由磊晶生長含鍺之材料，或由其他適當之材料填滿。在一些實施方式中，開口中之材料在成形過程中被摻雜。在一些實施方式中，開孔中之材料在成形程序後被摻雜。
源極/汲極區118b具有與源極/汲極區118a相反之摻雜型。在一些實施方式中，源極/汲極區118b與源極/汲極區118a具有相同之摻雜型。在一些實施方式中，源極/汲極區118a之結構與源極/汲極區118b之結構不同，例如，源極/汲極區118a之上表面延伸出基材102之上表面而源極/汲極區118b之上表面與基材102之上表面共平面。
接觸插頭140提供源極/汲極區118a與源極/汲極區118b電性接頭。接觸插頭140包含導電材料。在一些實施方式中，接觸插頭140包含銅、鋁、鎢或其他適當之導電元素。在一些實施方式中，接觸插頭140之成形係藉由電鍍、物理氣相沉積、濺鍍或其他適當之成形程序。
在一些實施方式中，金屬矽化(silicide)或自對準金屬矽化(salicide)層位於接觸插頭140及與其對應之源極/汲極區118a或源極/汲極區118b之間的介面。在一些實施方式中，矽化層包含鈦、鎳、鎢、鈷或其他適當之金屬矽化材料。金屬矽化層藉由將金屬層沉積於源極/汲極區118a與源極/汲極區118b之上方並將半導體元件100退火以擴散金屬層進入源極/汲極區118a與源極/汲極區118b之矽材料內。
摻雜區150位於介電層108與接觸蝕刻停止層106中。摻雜區150之深度DD沿著摻雜區150之全域實質均勻。深度DD之定義，為由最接近的表面(介電層108或接觸蝕刻停止層106之表面)起算，往內直至一處的摻雜質濃度與介電層108或接觸蝕刻停止層106之整體相等，此段距離即為摻雜區150之深度DD。摻雜區150有助於減少介電層108與接觸蝕刻停止層106之介電常數。在一些實施方式中，摻雜區150使介電層108與接觸蝕刻停止層106之介電常數下降了約0.05至約0.15。舉例而言，在一些實施方式中，介電層108之k值由約4.0降低至約3.9。介電層108亦有助於集中活動離子以防止第一電晶體110a與第二電晶體110b之電性退化。
在一些實施方式中，深度DD介於約5埃(angstrom,Å)至約300埃之間。在一些實施方式中，深度DD介於約20埃至約100埃之間。
摻雜區150包含p型或n型摻雜質的其中之一。在一些實施方式中，摻雜區150包含磷化物或硼。在一些實施方式中，p型電晶體之摻雜區150中硼摻雜質之濃度比例大於90%。在一些實施方式中，n型電晶體之摻雜區150中磷化物摻雜質之濃度比例大於90%。在一些實施方式中，源極/汲極區118a或源極/汲極區118b之上方表面的摻雜質濃度介於約0.05%至約2%間。在一些例子中，如果摻雜質濃度過低，則無法充分降低接觸電阻以使半導體元件100依設計運作。在一些例子中，如果摻雜質濃度過高，則會提高接觸插頭140與其他導電單元間發生短路的風險。
藉由沉積具摻雜材料之共形層於半導體元件100上形成摻雜區150。共形層在介電層108上方延伸並沿著介電層108中開口與接觸蝕刻停止層106之側壁延伸以接收接觸插頭140。共形層之形成先於接觸插頭140之形成。在一些實施方式中，共形層之沉積乃藉由化學氣相沉積、高密度化學沉積、電漿摻雜(plasma doping)、原子層沉積或其他適當之程序。半導體元件100接著退火以驅使摻雜質由共形層進入介電層108與接觸蝕刻停止層106。在一些實施方式中，退火程序亦驅使摻雜質進入源極/汲極區118a及/或源極/汲極區118b。在一些例子中，退火程序亦可驅使摻雜質進入閘極電極層114a與第二電晶體110b之閘極電極層。在一些實施方式中，閘極電極層114a為虛設閘極電極，由閘極代換程序代換掉虛設閘極電極且閘極電極層114a不包含來自摻雜區150之摻雜質。在一些實施方式中，摻雜區150之摻雜質在閘極接頭形成的程序中自閘極電極層114a移除，以使半導體元件100中之閘極電極層114a不包含來自摻雜區150之摻雜質。在一些實施方式中，摻雜區150之摻雜質存在於接觸插頭140與源極/汲極區118a及源極/汲極區118b間之金屬矽化層。
在一些實施方式中，驅使摻雜質進入介電層108與接觸蝕刻停止層106以形成摻雜區150之退火程序與用以形成金屬矽化層之退火程序彼此獨立。在一些實施方式中，用以形成摻雜區150之退火程序與用以形成金屬矽化層之退火程序為相同程序。使用單一退火程序形成摻雜區150與金屬矽化層有助於降低製造成本與降低對半導體元件100中其他組件之傷 害。在一些實施方式中，退火程序為低溫快速熱退火(rapid thermal anneal,RTA)、雷射退火程序、快閃退火、尖刺退火、毫秒退火程序或其他適當之退火程序。在一些實施方式中，退火程序之溫度介於約400度至600度攝氏之間。於一些例子中，如果退火程序之溫度過高則會提高對半導體元件100中組件造成傷害的風險。在一些實施方式中，如果退火程序之溫度過低則不足以驅使摻雜質由共形層進入介電層108與接觸蝕刻停止層106以形成摻雜區150。
依據一些實施方式，第2圖為半導體元件製造方法200之流程圖。作業202中，閘極結構形成於基材上方。在一些實施方式中，基材為位於其他支撐結構上方之磊晶層。閘極結構包含閘極介電層、閘極電極層以及分隔件。例如，閘極介電層112a、閘極電極層114a以及分隔件116a(第1圖)。在一些實施方式中，閘極結構為虛設閘極結構。在一些實施方式中，閘極結構為功能性閘極。分隔特徵位於基材之中，以便將閘極結構與鄰近之組件電性分隔。
在一些實施方式中，閘極結構於一連串之沉積與蝕刻程序中成形。在一些實施方式中，閘極介電層與閘極電極層毯狀式的沉積於基材上方。接著用光遮罩在層之上方制樣(patternize)，並藉著蝕刻形成閘極疊。分隔件之材料接著沉積於閘極疊上方，並藉蝕刻形成分隔件。在一些實施方式中，作業202中形成了複數個閘極結構。
於作業204中，源極/汲極區形成於基材中鄰近閘極結構的附近處。在一些實施方式中，源極/汲極區，例如， 源極/汲極區118a(第1圖)，係由植入程序所形成。在一些實施方式中，源極/汲極區乃藉由移除一部分之基材創造出凹陷區，並於凹陷中填充源極/汲極區材料而成形。在一些實施方式中，源極/汲極區材料包含矽、鍺、矽化鍺或其他適當之材料。在一些實施方式中，藉由磊晶程序填充凹陷。源極/汲極區使用原位摻雜或與填充凹陷之程序不同之摻雜程序進行摻雜。在一些實施方式中，源極/汲極區之上表面於基材之上表面上方。在一些實施方式中，源極/汲極區之上表面實質地與基材之上表面共平面。
於作業206中，接觸蝕刻停止層沉積於基材上方。接觸蝕刻停止層，例如，接觸蝕刻停止層106(第1圖)，位於閘極結構、源極/汲極區以及基材之上方。接觸蝕刻停止層包含介電材料。在一些實施方式中，接觸蝕刻停止層包含氮化矽、氮氧化矽、碳化矽或其他適當之材料。在一些實施方式中，接觸蝕刻停止層之乃藉由化學氣相沉積、高密度化學氣相沉積、原子氣相沉積或其他適當之沉積程序形成。
於作業208中，介電層沉積並淹沒接觸蝕刻停止層之上方。介電材料，例如，介電層308(第3A圖)，延伸於閘極結構、源極/汲極區、接觸蝕刻停止層上方。介電層包含可流動式二氧化矽。在一些實施方式中，介電層包含硼磷矽玻璃、磷矽酸鹽玻璃或其他適當之可流動式二氧化矽材料。介電層之材料與接觸蝕刻停止層之材料不同。介電層之上表面位於閘極結構上表面之上方。
於作業210中，介電層被平坦化(planarized)。介 電層被平坦化以暴露出閘極結構之上部。此平坦化過程移除閘極結構上方任何部分之接觸蝕刻停止層。在一些實施方式中，此平坦化程序移除一部分之閘極結構。在一些實施方式中，平坦化程序為化學機械平坦化(chemical-mechanical planarization,CMP)。在一些實施方式中，此平坦化程序包含蝕刻。在一些實施方式中，此平坦化程序包含化學機械平坦化程序與蝕刻程序之組合。
於作業212中，接觸開口形成於介電層與接觸蝕刻停止層中以暴露出一部分之源極/汲極區。接觸開口與閘極結構間具有間隔。在一些實施方式中，接觸開口之側壁實質地垂直於基材之上表面。在一些實施方式中，接觸開口具有楔型之側壁。在一些實施方式中，接觸開口藉由蝕刻程序成形。光刻膠沉積於介電材料上方並制樣以定義出接觸開口的位置。介電層接著藉由制樣光罩進行蝕刻。在一些實施方式中，介電層使用濕式蝕刻程序。在一些實施方式中，介電層使用乾式蝕刻程序。在一些實施方式中，使用不同的蝕刻程序或蝕刻劑以移除部分之介電層及部分之接觸蝕刻停止層。接著藉由電漿清洗移除光刻膠層。在一些實施方式中，在蝕刻程序後用清洗程序將接觸開口中之殘餘材料移除。
作業214中，共形摻雜層沉積於介電層上方、接觸開口中、接觸蝕刻停止層上方、源極/汲極區之暴露部分上方以及閘極結構上方。共形摻雜層總體的厚度均為一定值。共形層沿路經過接觸開口之整體，包含延伸過接觸蝕刻停止層之接觸開口部分，例如，於區域155(第1圖)。共形摻雜層包含硼 或磷化物。在一些實施方式中，共形摻雜層由化學氣相沉積、高密度化學氣相沉積、原子層沉積、電漿摻雜或其他適當之沉積程序沉積。共形摻雜層之厚度介於約0.5奈米(nm)至約30奈米間。在一些實施方式中，沉積程序將摻雜質植入介電層與接觸蝕刻停止層之表面的略下方。
在一些實施方式中，共形摻雜層包含磷化物。在一些實施方式中，用以形成包含磷化物之摻雜層之沉積程序於約4毫托(mT)至約20毫托之間的壓力下執行。磷烷氣體用於沉積包含磷化物的共形摻雜層。使用載送氣體(諸如氬、氦、氮氣或其他適當之載送氣體)幫助傳送磷烷至介電層與接觸蝕刻停止層之表面。在一些實施方式中，使用偏壓以引導磷烷及載送氣體至介電層與接觸蝕刻停止層之表面。在一些實施方式中，此偏壓介於約200電子伏特(eV)至約2000電子伏特之間。在一些實施方式中，在沉積程序中並未施以偏壓。
在一些實施方式中，共形摻雜層包含硼。在一些實施方式中，用以形成包含硼之摻雜層之沉積程序於約4毫托至約20毫托之間的壓力下執行。含硼氣體，如B2H6，用以沉積出包含硼之共形摻雜層。使用載送氣體(諸如氬、氦、氮氣或其他適當之載送氣體)以幫助傳送含硼氣體至介電層與接觸蝕刻停止層之表面。在一些實施方式中，使用偏壓引導含硼氣體及載送氣體至介電層與接觸蝕刻停止層之表面。在一些實施方式中，此偏壓介於約500電子伏特至約3000電子伏特之間。在一些實施方式中，沉積程序中並未施以偏壓。
作業216中，共形摻雜層之摻雜質藉由擴散進入 介電層、接觸蝕刻停止層、源極/汲極區以及閘極結構。摻雜質藉由退火程序以形成摻雜區，例如，摻雜區150(第1圖)，在介電層與接觸蝕刻停止層中。摻雜區整體之厚度實質地為一固定值，包括鄰近於源極/汲極區的接觸蝕刻停止層處。在一些實施方式中，退火程序之溫度介於約400度攝氏至約600度攝氏之間。於一些例子中，如果退火程序之溫度過高，退火程序將會傷害元件之組件。於某些例子中，如果退火程序之溫度太低，退火程序將不會使共形摻雜層中之摻雜質擴散進介電層與接觸蝕刻停止層。在一些實施方式中，退火程序為雷射退火、尖刺退火、毫秒退火或其他適當之退火程序。在一些實施方式中，作業216被省略。如果用以於元件中形成金屬矽化(或自對準金屬矽化)之退火程序同時使摻雜質擴散進介電層與接觸蝕刻停止層，則省略作業216。
作業218中，金屬矽化層形成於導電材料與源極/汲極區間。金屬矽化層由退火程序形成，其導致金屬層與矽於源極/汲極區發生反應。在一些實施方式中，退火程序之溫度介於約400度攝氏至約600度攝氏間。在一些實施方式中，如果退火程序之溫度過高，將會提高對元件之組件造成傷害的風險。如果退火程序之溫度過低，金屬層將無法與源極/汲極區之矽完全反應。在一些實施方式中，退火程序包含雷射退火、尖刺退火、毫秒退火或其他適當之退火程序。在一些實施方式中，作業220之退火程序與作業216之退火程序為相同程序。在一些實施方式中，作業220之退火程序與作業216之退火程序為不同程序。在一些實施方式中，作業216之退火程序之溫 度與作業220之退火程序之溫度相同。在一些實施方式中，作業216之退火程序之溫度與作業220之退火程序之溫度不同。
在一些實施方式中，作業220亦使共形摻雜層中之摻雜質擴散進介電層與接觸蝕刻停止層。省略作業216並使用作業218以形成金屬矽化層並使摻雜質擴散進介電層與接觸蝕刻停止層，此有助於降低製造時間與製造成本；且較少之退火程序亦有助於降低對半導體元件的組件造成損害之風險。
於作業220中，導電材料形成於接觸開口中。導電材料電性連接至源極/汲極區。在一些實施方式中，導電材料包含銅、鋁、鎢、鈦、導電化合物或其他適當之導電材料。在一些實施方式中，導電材料藉由濺鍍程序、物理氣相沉積、化學氣相沉積、原子層沉積、電鍍或其他適當之形成程序形成於接觸開口內。在一些實施方式中，使用平坦化程序移除接觸開孔外之多餘導電材料。被填充之接觸開口形成了接觸插頭，例如，接觸插頭140(第1圖)，用以將源極/汲極區與其他元件之組件電性連接。
在一些實施方式中，在填充金屬材料於接觸開口前，先使金屬層形成於源極/汲極區暴露部分上方的共形摻雜層之上方。金屬層用於使導電材料與源極/汲極區之間形成金屬矽化層。在一些實施方式中，金屬層包含鈦、鎳、鈷或其他適當之金屬材料。在一些實施方式中，金屬層藉由物理氣相沉積、濺鍍、化學氣相沉積、原子層沉積、電鍍或其他適當之程序成形。
在一些實施方式中，附加的作業包含於半導體元 件製造方法200中。舉例而言，在一些實施方式中，金屬矽化層形成於閘極結構上方。在一些實施方式中，半導體元件製造方法200中省略了一些作業。舉例來說，在一些實施方式中，省略了作業216。在一些實施方式中，半導體元件製造方法200中之作業順序被改變。舉例而言，在一些實施方式中，作業220先於作業218。如果作業220先於作業218，則金屬層將如上所述沉積於接觸開口中，且填充導電材料於接觸開口後由退火程序形成金屬矽化層。
介電層依據一些實施方式沉積後，第3A圖為半導體元件300之剖面圖。半導體元件300近似於半導體元件100(第1圖)；除了百位數增加2以外，近似之單元具有相同之參考編號。與半導體元件100相比，半導體元件300包含延伸於第一電晶體310a與第二電晶體310b之閘極結構上方的接觸蝕刻停止層306。半導體元件300進一步包含位於接觸蝕刻停止層306上方的介電層308，且介電層308延伸於第一電晶體310a與第二電晶體310b之閘極結構上方。在一些實施方式中，半導體元件300為半導體元件製造方法200(第2圖)中接續作業208後的中繼元件。
依據一些實施方式，沉積共形摻雜層於介電層上方與介電層中之接觸開口後，半導體元件300’之剖面圖如第3B圖所示。半導體元件300’近似於經過附加程序之半導體元件300；且使用同樣之參考編碼指稱近似之單元。共形摻雜層330之厚度實質上沿其整體皆相同。共形摻雜層330沿著接觸開口320之整體側壁延伸，包含鄰近源極/汲極區318a與源極/ 汲極區318b之接觸蝕刻停止層306處。使用共形摻雜層330而非植入程序以形成摻雜區，例如，摻雜區150(第1圖)，使半導體元件300’經過附加程序後之最終結構有著較低的寄生電容。此較低的寄生電容歸功於共形摻雜層330延伸於接觸開口320之整體側壁達成了實質上均勻的摻雜區。在一些實施方式中，半導體元件300’為半導體元件製造方法200(第2圖)中接續作業214後之中介元件。
依據一些實施方式將導電金屬填充於接觸開口後，半導體元件300”之剖面圖如第3C圖所示。半導體元件300”近似於經過附加程序之半導體元件300’；且同樣之參考編碼用以指稱近似之單元。半導體元件300”經過附加程序後之最終結構中的接觸插頭由導電材料340形成。共形摻雜層330仍介於導電材料340與源極/汲極區318a及源極/汲極區318b之間。於形成導電材料340前，共形摻雜層330之摻雜質尚未被擴散進介電層308或接觸蝕刻停止層306。在一些實施方式中，金屬層位於導電材料340之最底部表面與共形摻雜層330之間。當金屬層與源極/汲極區318a與源極/汲極區318b之矽反應時，其讓金屬矽化材料得以成形。在一些實施方式中，半導體元件300”為半導體元件製造方法200中接續作業218後之中介元件，其中省略了作業216(第2圖)。
與一些方法比較，使用共形摻雜層能使元件之介電層與接觸蝕刻停止層中之摻雜區更加均勻。此較均勻之摻雜區有助於降低寄生電容並幫助此元件依設計所運作。其他方法在接近接觸插頭底部、源極/汲極區附近有較不均勻的摻雜 區。因接觸開口之高縱橫比而使離子難以植入接頭之底部，由此導致了此不均勻性。隨技術節點持續下降，越來越難將離子均勻地植入接觸插頭之側壁。使用共形摻雜層將摻雜質擴散進接觸開口之側壁能降低接觸開口高縱橫比之影響，以此達成更能依原始設計功能運作之元件。
此說明之其中一面向係有關於半導體元件之製造方法。此半導體元件製造方法包含形成開口於介電層中以暴露出基材中之導電區。此半導體元件製造方法進一步包括沿開口側壁與沿介電層上表面沉積含有摻雜質之共形層。此半導體元件製造方法進一步包含藉由退火程序將含有摻雜質之共形層之摻雜質擴散進介電層。
此說明之另一面向係有關於半導體元件之製造方法。此半導體元件製造方法包含於基材上方形成一閘極結構。此半導體元件製造方法進一步包含於基材中鄰近於閘極結構的地方形成源極/汲極區。此半導體元件製造方法進一步包含沉積接觸蝕刻停止層於基材、源極/汲極區以及閘極結構上方。此半導體元件製造方法進一步包含沉積介電層於接觸蝕刻停止層上方。此半導體元件製造方法進一步包含蝕刻介電層與接觸蝕刻停止層以形成多個開口，其中每一開口暴露出一對應之源極/汲極區。此半導體元件製造方法進一步包含沉積共形摻雜層於介電層上方，其中共形摻雜層覆蓋每一開口之側壁整體。此半導體元件製造方法進一步包含填充導電材料於開口中。此半導體元件製造方法進一步包含將共形摻雜層中之摻雜質擴散進介電層與接觸蝕刻停止層。
此說明之又一面向係關於在基材上方包含閘極結構之半導體元件。半導體元件包含於基材鄰近閘極結構處之源極/汲極區。半導體元件包含位於源極/汲極區之部分上方之接觸蝕刻停止層。半導體元件包含位於接觸蝕刻停止層上方之介電層。半導體元件進一步包含多個延伸過介電層與接觸蝕刻停止層之接觸插頭，其中每一接觸插頭電性連接至一對應之源極/汲極區。半導體元件進一步包含位於介電層與接觸蝕刻停止層中之摻雜區，其中接觸蝕刻停止層中由最接近之接觸插頭表面起算的摻雜區深度，實質上相等於介電層中由最接近接觸插頭表面起算的摻雜區深度。
上文概述數個實施例或實例之特徵以使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為一基礎來設計或修改用於實施本文所引入之實施例或實例之相同目的及/或達成其相同優點之其他製程及結構。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下做出各種改變、替代及變更。

Claims (1)

  1. 一種半導體元件製造方法，包含：於一介電層中形成一開口以暴露一基材中之一導電區；沿該開口側壁與該介電層之一上表面沉積具摻雜材料之一共形層；以及藉一退火程序，使具摻雜材料之該共形層之摻雜質擴散進該介電層。
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