TW201813036A - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係包括：無核心層式線路結構、結合至該無核心層式線路結構上之中介板、設於該中介板上之電子元件、以及包覆該中介板與該電子元件之封裝層，以藉由該無核心層式線路結構取代習知封裝基板，而利於產品之輕薄短小化。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝製程，尤指一種電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢，其中應用於晶片封裝領域之技術包含有：晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)、多晶片模組封裝(Multi-Chip Module，簡稱MCM)、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知3D IC晶片堆疊之半導體封裝件1之剖面示意圖，其包含有一矽中介板(Through Silicon interposer，簡稱TSI)10，該矽中介板10具有相對之置晶側10a與轉接側10b、及連通該置晶側10a與轉接側10b之複數導電矽穿孔(Through-silicon via，簡稱TSV)100，且該轉接側10b上具有線路重佈層(Redistribution layer，簡稱RDL)101，以將間距較小之半導體晶片19之電極墊190係藉由複數銲錫凸塊102電性結合至該置晶側10a上，再以底膠192包覆該些銲錫凸塊102，且形成封裝膠體18 於該矽中介板10上，以覆蓋該半導體晶片19，另於該線路重佈層101上藉由複數如凸塊之導電元件103電性結合間距較大之封裝基板17之銲墊170，並以底膠172包覆該些導電元件103。
惟，習知半導體封裝件1中，該封裝基板17具有含玻纖材料之核心層17a(其厚度約500至800μm，甚至更厚。)，致使該封裝基板17厚度D相當厚，約1000至1500μm(即1mm至1.5mm)，因而不利於產品之輕薄短小化。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：無核心層式線路結構，係具有相對之第一表面與第二表面；中介板，係結合至該無核心層式線路結構之第一表面上；電子元件，係設於該中介板上；以及封裝層，係形成於該無核心層式線路結構之第一表面上，以包覆該中介板與該電子元件。
本發明亦提供一種電子封裝件之製法，係包括：提供一無核心層式線路結構與至少一電子組件，其中，該無核心層式線路結構係具有相對之第一表面與第二表面，且該電子組件係包含中介板、及設於該中介板上之電子元件；將該電子組件以該中介板結合至該無核心層式線路結構之第一表面上；以及形成封裝層於該無核心層式線路結構之 第一表面上，以包覆該電子組件。
前述之電子封裝件及其製法中，該無核心層式線路結構係包含有介電層及形成於該介電層上之線路層，例如，該線路層之數量係為二層至四層。
前述之電子封裝件及其製法中，該無核心層式線路結構之厚度至多為50微米(μm)。
前述之電子封裝件及其製法中，該中介板係具有相對之置晶側與轉接側、及連通該置晶側與轉接側之導電穿孔，且該電子元件設於該置晶側上，並以該轉接側結合至該無核心層式線路結構上。
前述之電子封裝件及其製法中，該電子元件係為主動元件、被動元件或其二者組合。
前述之電子封裝件及其製法中，復包括設置電子配件於該無核心層式線路結構上。例如，該電子配件係為主動元件、被動元件或其二者組合。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該無核心層式線路結構之第二表面上。
前述之電子封裝件及其製法中，復包括形成金屬元件於該封裝層上。
由上可知，本發明之電子封裝件及其製法，藉由該無核心層式線路結構取代習知封裝基板，故該無核心層式線路結構之厚度可控制在50μm以內，因而利於產品之輕薄短小化。
1‧‧‧半導體封裝件
10‧‧‧矽中介板
10a,22a‧‧‧置晶側
10b,22b‧‧‧轉接側
100‧‧‧導電矽穿孔
101,221‧‧‧線路重佈層
102‧‧‧銲錫凸塊
103,28‧‧‧導電元件
17‧‧‧封裝基板
17a‧‧‧核心層
170‧‧‧銲墊
172,192,231‧‧‧底膠
18‧‧‧封裝膠體
19‧‧‧半導體晶片
190‧‧‧電極墊
2‧‧‧電子封裝件
2a‧‧‧電子組件
20‧‧‧承載件
200‧‧‧結合層
21‧‧‧無核心層式線路結構
21a‧‧‧第一表面
21b‧‧‧第二表面
210‧‧‧介電層
211‧‧‧線路層
212,280‧‧‧凸塊底下金屬層
22‧‧‧中介板
220‧‧‧導電穿孔
23‧‧‧電子元件
230,25‧‧‧導電凸塊
24‧‧‧包覆層
26‧‧‧電子配件
27‧‧‧封裝層
29‧‧‧金屬元件
290‧‧‧黏著層
D,H‧‧‧厚度
第1圖係為習知半導體封裝件之剖面示意圖；以及
第2A至2F圖係為本發明之電子封裝件之製法的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，形成一無核心層式(coreless)線路結構21於一承載件20上。
於本實施例中，該承載件20係為半導體板體，例如虛設矽晶圓(dummy Si wafer)、玻璃或高分子板材，其上可 具有如黏膠(較佳為有機黏著材)、熱化二氧化矽層(thermal SiO2 layer)或離型膜之結合層200，以供結合該無核心層式線路結構21。
再者，該無核心層式線路結構21可利用線路重佈層(Redistribution layer，簡稱RDL)製程形成，且該無核心層式線路結構21係具有相對之第一表面21a與第二表面21b，並以該第二表面21b結合於該結合層200上。具體地，該無核心層式線路結構21係具有至少一介電層210及形成於該介電層210上之線路層211，且形成該線路層211之材質係為銅，而形成該介電層210之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或感光介質(photo imageable dielectric，簡稱PID)等。
又，該無核心層式線路結構21之第一表面21a係作為元件側，而該無核心層式線路結構21之第二表面21b係作為植球側。因此，於該承載件20上方之無核心層式線路結構21之佈設由下往上依序為寬線寬(10um)之線路層211，再形成中線寬(如5um)之線路層211，接著形成細線寬(如0.7um)之線路層211，較佳者，該線路層211之總數量係為二層以上(較佳為三至四層)，且該無核心層式線路結構21之總厚度H係至多50微米(μm)。然而，於製作時，係先形成細線寬之線路層211，再形成中線寬之線路層211，接著形成寬線寬之線路層211，此乃由於細線路層211及其上之介電層210平整度較平，如此往上作寬線 路時，可符合上層線路層平整度要求。
因此，本發明之無核心層式線路結構21可採用一般非晶圓製程方式形成，即採用成本較低之高分子介電層210，以塗佈方式形成於線路之間進行絕緣，故可於封裝廠進行無核心層式線路結構21之製作，而無需於晶圓廠或基板廠製作該無核心層式線路結構21。
如第2B圖所示，設置至少一電子組件2a與至少一電子配件26於該無核心層式線路結構21之第一表面21a上。
於本實施例中，該電子組件2a係包含一中介板(TSI)22、至少一設於該中介板22上之電子元件23、及包覆該電子元件23之包覆層24。
所述之中介板22係具有相對之置晶側22a與轉接側22b、及連通該置晶側22a與轉接側22b之導電穿孔220，且可選擇性形成至少一線路重佈層(RDL)221於該置晶側22a(圖略)或該轉接側22b(如第2B圖所示)上，並於該轉接側22b之線路重佈層221上形成複數如銲料之導電凸塊25以結合至該無核心層式線路結構21之第一表面21a之線路層211上。例如，可選擇性於該最外層之線路層211上形成凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)212，以結合該些導電凸塊25。
所述之電子元件23係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。具體地，該些電子元件23係藉由複數導電凸塊230以覆晶方式結合該置晶側22a上，使該 電子元件23電性連接該導電穿孔220，並以底膠231包覆該些導電凸塊230。
所述之包覆層24係形成於該置晶側22a上，且形成該包覆層24之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)、封裝材或介電材。
另外，該電子配件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子配件26係電性連接該無核心層式線路結構21之線路層211(如第2B圖所示)，且其電性方式並無特別限制。
如第2C圖所示，形成一封裝層27於該無核心層式線路結構21之第一表面21a上，以包覆該電子組件2a與該電子配件26。
於本實施例中，形成該封裝層27之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)、封裝材或介電材，且該封裝層27與該包覆層24之材質可為相同或不相同。
如第2D圖所示，移除該承載件20及結合層200，以外露該無核心層式線路結構21之第二表面21b。
於本實施例中，當該承載件20係為矽晶圓材質時，先研磨移除該承載件20之大部分材質，再利用蝕刻方式清除剩餘該承載件20之材質與該結合層200。當該承載件20係為玻璃材質時，係以加熱方式或照光方式(如UV光)，使該結合層200失去黏性，以移除該承載件20與該結合層 200；或可利用雷射穿透如玻璃之該承載件20，以燒除該結合層200，而分離該承載件20與該無核心層式線路結構21；或者，若該結合層200為離型膜，則直接剝離即可。
如第2E圖所示，形成複數導電元件28於該無核心層式線路結構21之第二表面21b之線路層211上，以供接置於一如電路板之電子裝置上。之後，進行切單製程。
於本實施例中，該導電元件28係含有銲錫材料或金屬凸塊，如銲球、銅凸塊或金針等，且可選擇性於該線路層211上形成凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)280，以結合該些導電元件28。
再者，如第2F圖所示，可選擇性形成一金屬元件29(如散熱片或銅片)於該封裝層27之頂面上，以供散熱或電磁干擾(Electromagnetic interference，簡稱EMI)屏蔽(shielding)之用。例如。該金屬元件29係為片體，其藉由黏著層290結合於該封裝層27之頂面上。應可理解地，亦可直接以電鍍或塗佈等方式形成金屬材於該封裝層27之頂面上，以作為該金屬元件29。另外，於形成該金屬元件29前，可選擇移除部分該封裝層27及部分該包覆層24，以外露該電子元件23，俾供該金屬元件29接置於該封裝層27及該電子元件23上。
本發明之製法中，係以該無核心層式線路結構21取代習知封裝基板，且同一層的線路層211與介電層210之厚度約10μm(例如該線路層211與該介電層210分別約為5μm)，並且佈設二至四層即可滿足將產品接點(I/O)佈 設完整之需求，故該無核心層式線路結構21之厚度H會控制在50μm以內，因而利於產品之輕薄短小化。
再者，該無核心層式線路結構21係可於封裝廠進行製作，而無需於晶圓廠或基板廠製作，因而能省去晶圓廠或基板廠製作之製作費用，故能降低封裝成本。
本發明復提供一種電子封裝件2，係包括：一無核心層式線路結構21、一中介板22、一電子元件23、一包覆層24以及一封裝層27。
所述之無核心層式線路結構21係具有相對之第一表面21a與第二表面21b。
所述之中介板22係結合至該無核心層式線路結構21之第一表面21a上並電性連接該無核心層式線路結構21。
所述之電子元件23係設於該中介板22上並電性連接該中介板22。
所述之包覆層24係設於該中介板22上並直接包覆該電子元件23。
所述之封裝層27係形成於該無核心層式線路結構21之第一表面21a上，以直接包覆該包覆層24、中介板22並間接包覆該電子元件23。
於一實施例中，該無核心層式線路結構21係具有至少一介電層210及形成於該介電層210上之線路層211，例如，該線路層211之數量係為三層或四層。
於一實施例中，該無核心層式線路結構21之厚度H係至多50微米(μm)。
於一實施例中，該中介板22係具有相對之置晶側22a與轉接側22b、及連通該置晶側22a與轉接側22b之導電穿孔220，且該電子元件23設於該置晶側22a上，並以該轉接側22b結合至該無核心層式線路結構21上。
於一實施例中，該電子元件23係為主動元件、被動元件或其二者組合。
於一實施例中，該電子封裝件2復包括電子配件26，係設於該無核心層式線路結構21上，例如，該電子配件26係為主動元件、被動元件或其二者組合。
於一實施例中，該電子封裝件2復包括複數導電元件28，係形成於該無核心層式線路結構21之第二表面21b上。
於一實施例中，該電子封裝件2復包括金屬元件29，係形成於該封裝層27上。
綜上所述，本發明之電子封裝件及其製法，係藉由該無核心層式線路結構之設計，以利於產品之輕薄短小化。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (20)

  1. 一種電子封裝件，係包括：無核心層式線路結構，係具有相對之第一表面與第二表面；中介板，係結合至該無核心層式線路結構之第一表面上；電子元件，係設於該中介板上；以及封裝層，係形成於該無核心層式線路結構之第一表面上，以包覆該中介板與該電子元件。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該無核心層式線路結構包含有介電層及形成於該介電層上之線路層。
  3. 如申請專利範圍第2項所述之電子封裝件，其中，該線路層之數量係為二層至四層。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該無核心層式線路結構之厚度至多為50微米(μm)。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該中介板係具有相對之置晶側與轉接側、及連通該置晶側與轉接側之導電穿孔，且該電子元件設於該置晶側上，並以該轉接側結合至該無核心層式線路結構上。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件係為主動元件、被動元件或其二者組合。
  7. 如申請專利範圍第1項所述之電子封裝件，復包括設於該無核心層式線路結構上之電子配件。
  8. 如申請專利範圍第7項所述之電子封裝件，其中，該電子配件係為主動元件、被動元件或其二者組合。
  9. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該無核心層式線路結構之第二表面上之複數導電元件。
  10. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該封裝層上之金屬元件。
  11. 一種電子封裝件之製法，係包括：提供一無核心層式線路結構與至少一電子組件，其中，該無核心層式線路結構係具有相對之第一表面與第二表面，且該電子組件係包含中介板、及設於該中介板上之電子元件；將該電子組件以該中介板結合至該無核心層式線路結構之第一表面上；以及形成封裝層於該無核心層式線路結構之第一表面上，以包覆該電子組件。
  12. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該無核心層式線路結構係包含有介電層及形成於該介電層上之線路層。
  13. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該線路層之數量係為二至四層。
  14. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該無核心層式線路結構之厚度至多為50微米(μm)。
  15. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該中介板係具有相對之置晶側與轉接側、及連通該置晶側與轉接側之導電穿孔，且該電子元件設於該置晶側上，並以該轉接側結合至該無核心層式線路結構上。
  16. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該電子元件係為主動元件、被動元件或其二者組合。
  17. 如申請專利範圍第11項所述之電子封裝件之製法，復包括設置電子配件於該無核心層式線路結構上。
  18. 如申請專利範圍第17項所述之電子封裝件之製法，其中，該電子配件係為主動元件、被動元件或其二者組合。
  19. 如申請專利範圍第11項所述之電子封裝件之製法，復包括形成複數導電元件於該無核心層式線路結構之第二表面上。
  20. 如申請專利範圍第11項所述之電子封裝件之製法，復包括形成金屬元件於該封裝層上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345857A (zh) * 2020-02-18 2021-09-03 南亚科技股份有限公司 半导体元件及其制备方法
CN113345857B (zh) * 2020-02-18 2024-06-04 南亚科技股份有限公司 半导体元件及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881477B2 (en) * 2020-02-19 2024-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy poly layout for high density devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI492680B (zh) * 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
US9258922B2 (en) * 2012-01-18 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. PoP structures including through-assembly via modules
CN102651325B (zh) * 2012-04-27 2014-07-09 江阴长电先进封装有限公司 一种二维排布方式的无芯转接板封装方法
TWI517319B (zh) * 2012-08-14 2016-01-11 鈺橋半導體股份有限公司 於中介層及無芯基板之間具有雙重連接通道之半導體組體
TWI536468B (zh) * 2012-09-10 2016-06-01 矽品精密工業股份有限公司 封裝件之製法
TWI483365B (zh) * 2012-09-26 2015-05-01 Ind Tech Res Inst 封裝基板及其製法
TWI514530B (zh) * 2013-08-28 2015-12-21 Via Tech Inc 線路基板、半導體封裝結構及線路基板製程
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
US20160365334A1 (en) * 2015-06-09 2016-12-15 Inotera Memories, Inc. Package-on-package assembly and method for manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345857A (zh) * 2020-02-18 2021-09-03 南亚科技股份有限公司 半导体元件及其制备方法
TWI750009B (zh) * 2020-02-18 2021-12-11 南亞科技股份有限公司 具有矽穿孔插塞的半導體元件及其製備方法
US11309254B2 (en) 2020-02-18 2022-04-19 Nanya Technology Corporation Semiconductor device having through silicon vias and method of manufacturing the same
CN113345857B (zh) * 2020-02-18 2024-06-04 南亚科技股份有限公司 半导体元件及其制备方法

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