TW201810267A - 半導體裝置及半導體裝置的工作方法 - Google Patents

半導體裝置及半導體裝置的工作方法 Download PDF

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Abstract

本發明的一個實施方式的目的是保持電位穩定、高精度地生成負電位或提供輸出電壓高的半導體裝置。一種包括第一電晶體、第二電晶體、電容器及比較器的半導體裝置。比較器包括非反相輸入端子、反相輸入端子及輸出端子，第一電晶體的源極和汲極中的一個與閘極電連接，第二電晶體的源極和汲極中的一個與比較器的非反相輸入端子、電容器的一個電極及第二電晶體的閘極電連接，第二電晶體的源極和汲極中的另一個與第一電晶體的源極和汲極中的一個電連接，第一電晶體及第二電晶體包含氧化物半導體。

Description

半導體裝置及半導體裝置的工作方法
本申請的說明書、圖式以及申請專利範圍(以下稱為本說明書等)所公開的本發明的一個實施方式係關於一種半導體裝置、其工作方法、其使用方法以及其製造方法等。注意，本發明的一個實施方式不侷限於所例示出的技術領域。
已知使用負電位的半導體裝置。負電位是低於接地電位的電位。例如，為了降低臨界值洩漏電流，將負電位用於n通道MOS電晶體的基板偏置電位，將正電位用於P通道MOS電晶體的基板偏置電位(專利文獻1)。另外，在快閃記憶體中，根據工作使用負電位(專利文獻2)。
負電壓可以利用電荷泵電路生成。專利文獻2及3公開了用來高精度地生成負電壓的技術。在專利文獻2及3中，將從電荷泵電路輸出的負電壓轉換為正電壓，由比較電路檢測該正電壓與正的基準電壓之差，根據檢 測結果控制電荷泵電路的工作。
在形成通道的半導體層中使用氧化物半導體的電晶體(以下，OS電晶體)的關態電流(off-state current)極低。專利文獻4公開了使用包括第一閘極電極及第二閘極電極的OS電晶體的記憶體裝置。為了延長資料保持時間，將低於接地電位的電位輸入第二閘極電極。藉由將第二閘極電極的電位設定為負電位，來使OS電晶體的臨界電壓向正方向漂移，而降低OS電晶體的關態電流。
[專利文獻1]日本專利申請公開第平11-191611號公報
[專利文獻2]日本專利申請公開第平7-231647號公報
[專利文獻3]日本專利申請公開第平11-150230號公報
[專利文獻4]日本專利申請公開第2012-69932號公報
[非專利文獻1]H.Tamura et al.，“Embedded SRAM and Cortex-M0 Core Using a 60-nm Crystalline Oxide Semiconductor，”IEEE MICRO，2014，Vol.34，No.6，pp.42-53.
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的電子構件。
另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置的工作方法。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置的使用方法。
另外，本發明的一個實施方式的目的之一是保持電位穩定。另外，本發明的一個實施方式的目的之一是高精度地生成負電位。另外，本發明的一個實施方式的目的之一是直接比較兩個負電位。另外，本發明的一個實施方式的目的之一是提供一種輸出電壓高的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個實施方式的目的之一是半導體裝置的小型化。另外，本發明的一個實施方式的目的之一是降低半導體裝置的功耗。另外，本發明的一個實施方式的目的之一是提供一種以單一電源工作的半導體裝置。
本發明的一個實施方式不需要實現所有上述目的。多個目的的記載不妨礙彼此目的的存在。上述列舉的目的以外的目的可從本說明書等的記載自然得知，而有可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括：第一電晶體；第二電晶體；電容器；以及比較器，其中，比較器包括非反相輸入端子、反相輸入端子及輸出端子，第一電晶體的源極和汲極中的一個與閘極電連接，第二電晶體的源極和汲極中的一個與比較器的非反相輸入端子電連接，第二電晶體的源極和汲極中的另一個與第一電晶體的源極和汲極中的一個電連接，第二電晶體的源極和汲極中的一個與電容器的一個電極電連接，第二電晶體的源極和汲極中的一個與閘極電連接，並且，第一 電晶體及第二電晶體包含氧化物半導體。
在上述結構中，較佳的是，第一電晶體包括背閘極，第一電晶體的閘極與背閘極電連接，第二電晶體包括背閘極，並且第二電晶體的閘極與背閘極電連接。另外，在上述結構中，較佳的是，第一電晶體的源極和汲極中的另一個與反相輸入端子電連接。另外，在上述結構中，較佳的是，上述半導體裝置包括電荷泵，電荷泵的輸出端子與第一電晶體的源極和汲極中的另一個電連接，電荷泵包括在通道區中包含矽的兩個以上且四個以下的電晶體，該電晶體藉由在通道區中包含矽的電晶體的源極或汲極彼此串聯電連接，電荷泵包括在通道區中包含氧化物半導體的兩個以上且四個以下的電晶體，該電晶體藉由在通道區中包含氧化物半導體的電晶體的源極或汲極彼此串聯電連接，在通道區中包含矽的兩個以上且四個以下的電晶體的一端的電晶體與在通道區中包含氧化物半導體的兩個以上且四個以下的電晶體的一端的電晶體藉由在通道區中包含矽的兩個以上且四個以下的電晶體的一端的電晶體的源極或汲極以及在通道區中包含氧化物半導體的兩個以上且四個以下的電晶體的一端的電晶體的源極或汲極彼此串聯電連接，並且在通道區中包含氧化物半導體的兩個以上且四個以下的電晶體的另一個端的電晶體的源極和汲極中的一個與第一電晶體的源極和汲極中的另一個電連接。
另外，在上述結構中，較佳的是，半導體裝置包括第三電晶體及第四電晶體，其中，第三電晶體及第四電晶體都包括在比較器中，第三電晶體及第四電晶體都包含氧化物半導體，第三電晶體及第四電晶體都包括背閘極，第三電晶體的閘極與非反相輸入端子電連接，第四電晶體的閘極或背 閘極與反相輸入端子電連接。
另外，本發明的一個實施方式是一種電子構件，該電子構件包括晶片及引線，該引線與晶片電連接，晶片包括具有上述任一結構的半導體裝置。
另外，本發明的一個實施方式是一種電子構件，該電子構件包括晶片及引線，該引線與晶片電連接，晶片包括具有上述任一結構的半導體裝置，晶片包括記憶體裝置和處理器核心中的至少一個。
另外，本發明的一個實施方式是一種電子裝置，該電子裝置包括具有上述電子構件中的任一個、顯示部、觸控感測器、麥克風、揚聲器、操作鍵和外殼中的至少一個。
另外，本發明的一個實施方式是一種半導體裝置，該半導體裝置包括：k個保持電路，其中k為正整數；以及電荷泵，其中，k個保持電路的每一個包括比較器、第一電晶體、第二電晶體以及電容器，第一電晶體的源極和汲極中的一個與比較器的非反相輸入端子電連接，第二電晶體的源極和汲極中的一個與第一電晶體的源極和汲極中的另一個電連接，電容器與第一電晶體的源極和汲極中的另一個電連接，並且，電荷泵與k個保持電路的每一個所包括的第二電晶體的源極和汲極中的另一個電連接。
在上述結構中，較佳的是，k個保持電路的每一個所包括的比較器的反相輸入端子與電荷泵電連接。
在上述結構中，較佳的是，半導體裝置包括記憶體裝置，其中記憶體裝置包括具有背閘極且在通道區中包含氧化物半導體的多個電晶體，並且多個電晶體的每一個的背閘極與第二電晶體的源極和汲極中的一個電連接。
在上述結構中，較佳的是，第二電晶體的通道區包括其能帶間隙比記憶體裝置所包括的多個電晶體的任一個的能帶間隙大的部分。
在上述結構中，較佳的是，第二電晶體及記憶體裝置所包括的多個電晶體的通道區包含銦、元素M及鋅，元素M為選自鋁、鎵、釔、錫、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂中的一個或多個，第二電晶體的通道區中的銦、元素M及鋅的原子數比為x2：y2：z2，記憶體裝置中的多個電晶體中的任一個的通道區中的銦、元素M及鋅的原子數比為x5：y5：z5，並且包括y5/x5大於y2/x2的部分。
另外，本發明的一個實施方式是一種半導體裝置的工作方法，該半導體裝置包括：第一電晶體；第二電晶體；電容器；以及比較器，其中，比較器包括非反相輸入端子、反相輸入端子及輸出端子，第一電晶體的源極和汲極中的一個與閘極電連接，第二電晶體的源極和汲極中的一個與閘極電連接，第一電晶體的源極和汲極中的一個與第二電晶體的源極和汲極中的另一個電連接，電容器的一個電極與第二電晶體的源極和汲極中的一個電連接，第二電晶體的源極和汲極中的一個與比較器的非反相輸入端子電連接，第一電晶體及第二電晶體包含氧化物半導體，比較器對從非反相輸入端子供應的第一電位與從反相輸入端子供應的第二電位進行比較，根據 該比較結果輸出高電位信號或低電位信號，在輸出高電位信號和低電位信號中的一個的情況下，第一電晶體的源極和汲極中的一個的電位降低。
在上述結構中，較佳的是，第一電晶體包括背閘極，第一電晶體的閘極與背閘極電連接，第二電晶體包括背閘極，第二電晶體的閘極與背閘極電連接。
在上述結構中，較佳的是，半導體裝置包括第三電晶體及第四電晶體，其中，第三電晶體及第四電晶體都包括在比較器中，第三電晶體及第四電晶體都包含氧化物半導體，第三電晶體及第四電晶體都包括背閘極，對第三電晶體的閘極供應第一電位，對第四電晶體的閘極供應第二電位，第一電位及第二電位為負電位，對第三電晶體的背閘極及第四電晶體的背閘極供應正電位。
另外，本發明的一個實施方式是一種半導體裝置的工作方法，該半導體裝置包括：第一電晶體、第一電容器、第二電晶體、第二電容器、比較器及邏輯電路，邏輯電路包括輸入端子及輸出端子，比較器包括非反相輸入端子、反相輸入端子及輸出端子，第一電晶體的源極和汲極中的一個與第一電晶體的閘極及第一電容器的一個電極電連接，第一電晶體的源極和汲極中的另一個與反相輸入端子電連接，第二電晶體的源極和汲極中的一個與第二電晶體的閘極、第二電容器的一個電極及比較器的非反相輸入端子電連接，第一電晶體的源極和汲極中的一個與第二電晶體的源極和汲極中的另一個電連接，比較器的輸出端子與邏輯電路的輸入端子電連接，第一電晶體及第二電晶體在通道形成區中包含氧化物半導體，在比較器輸出 高電位信號和低電位信號中的一個的情況下，第一電晶體的源極和汲極中的一個的電位降低且邏輯電路的輸出端子電連接到第一電容器的另一個電極，而在比較器輸出高電位信號和低電位信號中的一個的情況下，邏輯電路對第一電晶體的源極和汲極中的一個供應時脈信號。
另外，在上述結構中，較佳的是，半導體裝置包括第三電晶體、第四電晶體、第三電容器及第四電容器，第三電晶體的源極和汲極中的一個與第三電晶體的閘極及第三電容器的一個電極電連接，第四電晶體的源極和汲極中的一個與第四電晶體的閘極及第四電容器的一個電極電連接，第三電晶體的源極和汲極中的一個與第四電晶體的源極和汲極中的一個電連接，對第四電容器的另一個電極供應時脈信號，第三電晶體在通道形成區中包含矽，第四電晶體在通道形成區中包含氧化物半導體，第四電晶體的源極和汲極中的另一個與串聯連接的多個電晶體及第一電晶體的源極和汲極中的另一個電連接。
另外，在上述結構中，串聯連接的多個電晶體的每一個較佳為在通道形成區中包含氧化物半導體。
另外，本發明的一個實施方式是一種半導體裝置的工作方法，其中，半導體裝置包括電晶體，在對電晶體的閘極供應信號的間隔為1秒鐘以上且短於10天的情況下，對閘極供應第一電位，在對電晶體的閘極供應信號的間隔為1天以上且20年以下的情況下，對閘極供應第二電位，並且，第一電位高於第二電位。
在上述結構中，較佳的是，半導體裝置包括第二電晶體、第三電晶體以及選擇器，藉由選擇器選擇將電晶體的閘極是電連接到第二電晶體的源極和汲極中的一個還是電連接到第三電晶體的源極和汲極中的一個，在對電晶體的閘極供應第一電位的情況下，閘極與第二電晶體的源極和汲極中的一個電連接，在對電晶體的閘極供應第二電位的情況下，閘極與第三電晶體的源極和汲極中的一個電連接，電晶體、第二電晶體及第三電晶體包含銦、元素M及鋅，電晶體包括部分，並且該部分中的在銦原子、元素M的原子及鋅原子的總數中銦原子數所佔的比率比第二電晶體及第三電晶體大。
藉由本發明的一個實施方式可以提供一種新穎的半導體裝置。另外，藉由本發明的一個實施方式可以提供一種新穎的記憶體裝置。另外，藉由本發明的一個實施方式可以提供一種新穎的電子構件。
另外，藉由本發明的一個實施方式可以提供一種新穎的半導體裝置的工作方法。另外，藉由本發明的一個實施方式可以提供一種新穎的半導體裝置的使用方法。
另外，藉由本發明的一個實施方式可以保持電位穩定。另外，藉由本發明的一個實施方式可以高精度地生成負電位。另外，藉由本發明的一個實施方式可以直接比較兩個負電位。另外，藉由本發明的一個實施方式可以提供一種輸出電壓高的半導體裝置。另外，藉由本發明的一個實施方式可以提供一種可靠性高的半導體裝置。另外，藉由本發明的一個實施方式可以實現半導體裝置的小型化。另外，藉由本發明的一個實施方式可以降 低半導體裝置的功耗。另外，藉由本發明的一個實施方式可以提供一種以單一電源工作的半導體裝置。
本發明的一個實施方式不需要具有所有上述效果。多個效果的記載並不妨礙其他效果的存在。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。
20‧‧‧比較器
21‧‧‧比較器
22‧‧‧比較器
23‧‧‧比較器
24‧‧‧比較器
25‧‧‧比較器
26‧‧‧比較器
27‧‧‧比較器
30‧‧‧比較器
31‧‧‧比較器
32‧‧‧比較器
35‧‧‧比較器
36‧‧‧比較器
41‧‧‧控制部
42‧‧‧電壓生成部
43‧‧‧電壓保持部
44‧‧‧單元陣列
45‧‧‧保持電路
50‧‧‧保持電路
51‧‧‧比較器
52‧‧‧邏輯電路
56‧‧‧邏輯電路
57‧‧‧時脈生成電路
58‧‧‧選擇器
70‧‧‧反相器
71‧‧‧反相器
72‧‧‧反相器
73‧‧‧反相器
74‧‧‧反相器
75‧‧‧反相器
76‧‧‧反相器
77‧‧‧反相器
78‧‧‧反相器
79‧‧‧反相器
80a‧‧‧電荷泵
80b‧‧‧電荷泵
90‧‧‧區塊
100‧‧‧電晶體
150‧‧‧負電位生成電路
160‧‧‧電荷泵
161‧‧‧電荷泵
162‧‧‧電荷泵
163‧‧‧電荷泵
170‧‧‧時脈緩衝電路
171‧‧‧時脈緩衝電路
172‧‧‧LS
200‧‧‧電晶體
201‧‧‧電位生成部
202‧‧‧控制部
203‧‧‧單元陣列
204‧‧‧感測放大器電路
205‧‧‧驅動器
206‧‧‧主放大器
207‧‧‧輸入輸出電路
208‧‧‧週邊電路
209‧‧‧記憶單元
210‧‧‧記憶體裝置
220‧‧‧記憶體裝置
221‧‧‧電位生成部
222‧‧‧控制部
223‧‧‧單元陣列
224‧‧‧週邊電路
225‧‧‧輸入電路
226‧‧‧輸出電路
227‧‧‧記憶單元
230‧‧‧預解碼器
231‧‧‧行解碼器
232‧‧‧列解碼器
234‧‧‧行驅動器
235‧‧‧列驅動器
241‧‧‧記憶單元
242‧‧‧記憶單元
243‧‧‧記憶單元
250‧‧‧MCU
260‧‧‧PMU
261‧‧‧電位生成單元
262‧‧‧匯流排
264‧‧‧功率開關
265‧‧‧功率開關
267‧‧‧位準轉換器及緩衝電路
270‧‧‧核心
271‧‧‧正反器
272‧‧‧備份電路
273‧‧‧掃描正反器
275‧‧‧選擇器
276‧‧‧正反器
280‧‧‧記憶體
281‧‧‧控制部
282‧‧‧週邊電路
283‧‧‧單元陣列
300‧‧‧半導體裝置
382‧‧‧Ec
383a‧‧‧Ec
383b‧‧‧Ec
383c‧‧‧Ec
386‧‧‧Ec
387‧‧‧Ec
390‧‧‧陷阱能階
400‧‧‧攝像裝置
401‧‧‧電位生成單元
402‧‧‧控制部
403‧‧‧像素陣列
404‧‧‧週邊電路
405‧‧‧行驅動器
406‧‧‧列驅動器
410‧‧‧像素
427‧‧‧電極
428‧‧‧電極
429‧‧‧電極
437‧‧‧絕緣層
438‧‧‧絕緣層
439‧‧‧絕緣層
441‧‧‧電極
442‧‧‧絕緣層
443‧‧‧電極
501‧‧‧基板
502‧‧‧絕緣層
503‧‧‧絕緣層
504‧‧‧絕緣層
505‧‧‧電極
505_1‧‧‧電極
505_2‧‧‧電極
505_3a‧‧‧電極
505_3b‧‧‧電極
506‧‧‧絕緣層
507‧‧‧絕緣層
508‧‧‧絕緣層
509‧‧‧半導體層
509_1a‧‧‧半導體層
509_1b‧‧‧半導體層
509_1c‧‧‧半導體層
509_2a1‧‧‧半導體層
509_2a2‧‧‧半導體層
509_2b1‧‧‧半導體層
509_2b2‧‧‧半導體層
509_2c‧‧‧半導體層
509a‧‧‧半導體層
509b‧‧‧半導體層
509c‧‧‧半導體層
510‧‧‧電極
510_1a‧‧‧電極
510_1b‧‧‧電極
510_2a‧‧‧電極
510_2b‧‧‧電極
511‧‧‧絕緣層
511_1‧‧‧絕緣層
511_2‧‧‧絕緣層
512‧‧‧電極
512_1‧‧‧電極
512_2‧‧‧電極
513‧‧‧絕緣層
513_1‧‧‧絕緣層
513_2‧‧‧絕緣層
514‧‧‧絕緣層
515‧‧‧絕緣層
516‧‧‧電極
516_1a‧‧‧電極
516_1b‧‧‧電極
516_1c‧‧‧電極
516_2a‧‧‧電極
516_2b‧‧‧電極
516_2c‧‧‧電極
517‧‧‧電極
517_1a‧‧‧電極
517_1b‧‧‧電極
517_1c‧‧‧電極
517_2a‧‧‧電極
517_2b‧‧‧電極
517_2c‧‧‧電極
519‧‧‧絕緣層
521‧‧‧接觸插頭
522‧‧‧電極
523‧‧‧電極
524‧‧‧電極
529‧‧‧層
529_1a‧‧‧層
529_1b‧‧‧層
529_2a‧‧‧層
529_2b‧‧‧層
531‧‧‧絕緣層
532‧‧‧絕緣層
533‧‧‧絕緣層
534‧‧‧絕緣層
535‧‧‧絕緣層
536‧‧‧絕緣層
552_1‧‧‧電極
581‧‧‧電晶體
583‧‧‧通道形成區
584‧‧‧低濃度p型雜質區
585‧‧‧高濃度p型雜質區
586‧‧‧絕緣層
587‧‧‧電極
588‧‧‧側壁
592‧‧‧絕緣層
593‧‧‧絕緣層
594‧‧‧絕緣層
595‧‧‧絕緣層
2010‧‧‧資訊終端
2011‧‧‧外殼
2012‧‧‧顯示部
2013‧‧‧操作按鈕
2014‧‧‧外部連接埠
2015‧‧‧揚聲器
2016‧‧‧麥克風
2020‧‧‧無線信號
2021‧‧‧無線信號
2030‧‧‧資訊終端
2031‧‧‧外殼
2032‧‧‧顯示部
2033‧‧‧錶冠
2034‧‧‧錶帶
2035‧‧‧檢測部
2040‧‧‧資訊終端
2041‧‧‧穿戴部
2042‧‧‧外殼
2045‧‧‧電纜
2046‧‧‧電池
2047‧‧‧顯示部
2051‧‧‧外殼
2052‧‧‧顯示部
2053‧‧‧鍵盤
2054‧‧‧指向裝置
2070‧‧‧攝影機
2071‧‧‧外殼
2072‧‧‧顯示部
2073‧‧‧外殼
2074‧‧‧操作鍵
2075‧‧‧透鏡
2076‧‧‧連接部
2110‧‧‧可攜式遊戲機
2111‧‧‧外殼
2112‧‧‧顯示部
2113‧‧‧揚聲器
2114‧‧‧LED燈
2115‧‧‧操作鍵按鈕
2116‧‧‧連接端子
2117‧‧‧照相機
2118‧‧‧麥克風
2119‧‧‧記錄介質讀取部
2150‧‧‧電冷藏冷凍箱
2151‧‧‧外殼
2152‧‧‧冷藏室門
2153‧‧‧冷凍室門
2170‧‧‧汽車
2171‧‧‧車體
2172‧‧‧車輪
2173‧‧‧儀表板
2174‧‧‧燈
7000‧‧‧電子構件
7001‧‧‧引線
7002‧‧‧印刷電路板
7004‧‧‧電路板
7100‧‧‧半導體晶圓
7102‧‧‧電路區域
7104‧‧‧分離區域
7106‧‧‧分離線
7110‧‧‧晶片
在圖式中：圖1A和圖1B為示出保持電路的結構實例的圖；圖2A和圖2B為示出保持電路的結構實例的電路圖；圖3A和圖3B為示出保持電路的結構實例的電路圖；圖4A和圖4B為示出保持電路的結構實例的電路圖；圖5為示出保持電路的結構實例的圖；圖6A和圖6B為示出半導體裝置的結構實例的方塊圖；圖7A和圖7B為示出半導體裝置的結構實例的方塊圖；圖8為示出半導體裝置的工作實例的時序圖；圖9為示出半導體裝置的工作實例的時序圖；圖10為示出半導體裝置的結構實例的方塊圖；圖11A和圖11B為示出半導體裝置的結構實例的方塊圖；圖12A和圖12B為示出半導體裝置的工作實例的時序圖；圖13A至圖13E為示出電壓生成電路的結構實例的電路圖；圖14A至圖14E為示出電壓生成電路的結構實例的電路圖； 圖15為示出半導體裝置的結構實例的方塊圖；圖16為示出半導體裝置的結構實例的方塊圖；圖17為示出半導體裝置的工作實例的時序圖；圖18A至圖18C為示出半導體裝置的工作實例的時序圖；圖19A和圖19B為示出記憶體裝置的結構實例的方塊圖及示出記憶單元的結構實例的電路圖；圖20A和圖20B為示出記憶體裝置的結構實例的方塊圖及示出記憶單元的結構實例的電路圖；圖21A至圖21E為示出記憶單元的結構實例的電路圖；圖22為示出微控制器單元的結構實例的方塊圖；圖23為示出正反器的結構實例的電路圖；圖24A至圖24C為示出正反器的工作實例的電路圖；圖25A和圖25B為示出攝像裝置的結構實例的方塊圖及示出像素的結構實例的電路圖；圖26為示出可程式電路的結構實例的圖；圖27A至圖27C為示出比較電路的結構實例的電路圖及示意性地示出電晶體的汲極電流-閘極電壓特性的圖；圖28A至圖28C為示出比較電路的結構實例的電路圖；圖29為示出比較電路的結構實例的電路圖；圖30A至圖30C為示出比較電路的結構實例的電路圖；圖31A至圖31C為示出比較電路的結構實例的電路圖；圖32A和圖32B為示出比較電路的結構實例的電路圖；圖33為示出比較電路的結構實例的電路圖；圖34A至圖34E為示出電子構件的製造方法例子的流程圖、半導體晶 圓的俯視圖及其放大圖、示出晶片的結構實例的示意圖及示出電子構件的結構實例的立體示意圖；圖35A至圖35C為示出電子裝置的結構實例的圖；圖36A至圖36E為示出電子裝置的結構實例的圖；圖37A至圖37D為電晶體的俯視圖及剖面圖；圖38A至圖38C為電晶體的俯視圖及剖面圖；圖39為半導體裝置的剖面圖；圖40為半導體裝置的剖面圖；圖41為半導體裝置的剖面圖；圖42為半導體裝置的剖面圖；圖43A至圖43D為電晶體的俯視圖及剖面圖；圖44A至圖44C為說明本發明的氧化物的原子數比的範圍的圖；圖45A和圖45B為示出能帶結構的圖；圖46為示出能帶結構的圖。
以下示出本發明的實施方式。注意，可以適當地組合本說明書所記載的實施方式。另外，當在一個實施方式中示出多個結構實例(包括工作實例、製造方法實例)時，可以適當地組合結構實例。另外，本發明可以藉由多個不同方式而實施，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式和詳細內容在不脫離精神及其範圍下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度及區域等。因此，本發明並不一定限定於上述尺寸。在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在本說明書中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地變化。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地改換詞句。
在圖式中記載的方塊圖的各電路區塊的位置關係是為了便於說明而指定的，由此，本發明的一個實施方式的電路區塊的配置方式不侷限於此。即便方塊圖示出了不同的電路區塊實現不同的功能的情況，也可能實際上有一個電路區塊實現不同的功能的情況。此外，各電路區塊的功能是為了便於說明而指定的，即便示出的是由一個電路區塊進行處理的情況，也可能實際上有由多個電路區塊進行該處理的情況。
另外，在本說明書等中，將在形成通道的半導體層中使用氧化物半導體的電晶體稱為“OS電晶體”。另外，在本說明書等中，將在形成通道的半導體層中使用矽的電晶體稱為“Si電晶體”。此外，在本說明書等中，將在形成通道的半導體層中使用具有結晶性的矽的電晶體稱為“晶體Si電晶體”。與OS電晶體相比，晶體Si電晶體可以容易得到較高的移動率。另一方面，晶體Si電晶體難以實現如OS電晶體那樣的極低的關態電流。 因此，重要的是，根據目的或用途適當地選擇用於半導體層的半導體材料。例如，根據目的或用途，可以使用OS電晶體和晶體Si電晶體等的組合。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
在本說明書等中，半導體裝置是指利用半導體特性的裝置並是指包括半導體元件(電晶體、二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而工作的所有裝置。例如，積體電路或具備積體電路的晶片是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等有時本身是半導體裝置，或者有時包括半導體裝置。
在本說明書等中，將接地電位視為0V，將高於接地電位的電位視為正電位，將低於接地電位的電位視為負電位。
在本說明書等中，當明確地記載為“X與Y連接”時，表示在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情 況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制節點。在用作源極或汲極的兩個輸入輸出節點中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區等。另外，端子、佈線等也可以換稱為節點。
電壓大多是指某個電位與參考電位(例如，接地電位或源極電位)之間的電位差。由此，可以將電壓換稱為電位。
在本說明書等中，“膜”和“層”可以根據情形或狀況相互調換。例如，有時可以將“導電層”換稱為“導電膜”。例如，有時可以將“絕緣膜”換稱為“絕緣層”。
在本說明書等中，有時為了避免組件的混淆而附上“第一”、“第二”、“第三”等序數詞，在此情況下，該序數詞不是為了在數目方面上或者在順序方面上進行限定而附上的。
實施方式1
在本實施方式中，對本發明的一個實施方式的半導體裝置進行說明。
形成通道的半導體層包含氧化物半導體的電晶體(以下，OS電晶體)的關態電流極低。因此，電晶體處於關閉狀態下的洩漏電流低，電荷保持性優異。
本發明的一個實施方式的半導體裝置具有使用OS電晶體保持電荷並供應穩定的電位的功能。本發明的一個實施方式的半導體裝置可以對記憶體裝置或CPU等所包括的半導體元件供應穩定的電位。在此，半導體元件例如是指電晶體、二極體、電容器等。
在從半導體裝置對半導體元件供應電位的情況下，有時電位由於半導體元件等的洩漏電流而逐漸地變動。本發明的一個實施方式的半導體裝置可以藉由使用比較器測定供應到半導體元件的電位的變動，來將該電位恢復到變動之前的值。
〈電壓保持電路的一個例子〉
圖2A所示的保持電路49包括比較器51、端子IN、端子BG、輸入端子REF、電晶體FE2及電容器CA2。保持電路49為電壓保持電路，可以供應電位。保持電路49使用比較器51測定從端子BG輸出的電位的變動，在發生變動時從端子IN供應電位。
圖1A所示的保持電路50具有對圖2A所示的保持電路49追加電晶體FE1、電容器CA1、邏輯電路52等的結構。在保持電路50中，藉由從邏輯電路52對電容器CA1的一個電極供應時脈信號，例如可以改變電容器CA1的另一個電極的電位，由此可以調整端子BG的電位。
圖1A所示的保持電路50包括比較器51、邏輯電路52、端子IN、端子BG、輸入端子REF、輸入端子CLA、電晶體FE1、電晶體FE2、電容器CA1及電容器CA2。保持電路50為電壓保持電路，可以供應電位。
比較器51包括輸入端子CI、第二輸入端子及輸出端子CO，該第二輸入端子與輸入端子REF電連接。有時將比較器稱為比較電路。輸入端子CI及第二輸入端子例如為非反相輸入端子及反相輸入端子。
比較器51從輸出端子CO輸出對應於供應到輸入端子CI的電位(以下，Vbg)與供應到輸入端子REF的電位(以下，Vref)的比較結果的電位。輸出端子CO例如在Vbg大於Vref的情況下輸出高電位(以下，VCH)，而在Vbg為Vref以下的情況下輸出低電位。在後述的圖8所示的時序圖的例子中，作為從輸出端子CO輸出的低電位使用接地電位(以下，GND)。
對邏輯電路52供應輸入端子CLA的電位及比較器51的輸出端子CO的電位。邏輯電路52在從輸出端子CO接收高電位的情況下從輸出端子LK1輸出輸入端子CLA的電位。
將電晶體FE1的源極和汲極中的一個稱為節點ND。電晶體FE1的第一閘極及電容器CA1的另一個電極與節點ND電連接。電晶體FE1的源極和汲極中的另一個與端子IN電連接。電容器CA1的一個電極與邏輯電路52的輸出端子LK1電連接。電晶體FE1被用作二極體。在圖1A所示的保持電路50中，使用二極體接法的電晶體FE1，但是也可以置換成被用作二極體的其他半導體元件。
作為電容器CA1例如也可以使用電晶體FE1所具有的寄生電容或者電晶體FE1與佈線的寄生電容等。
電晶體FE2的源極和汲極中的一個與電容器CA2的一個電極、端子CI及端子BG電連接。例如對電容器CA2的另一個電極供應GND。電晶體FE2的源極和汲極中的另一個與節點ND電連接。
電晶體FE2的第一閘極較佳為與電晶體FE2的源極和汲極中的一個連接。
藉由作為電晶體FE2使用OS電晶體，可以實現電荷保持性優異的保持電路。
另外，OS電晶體的源極與汲極之間的絕緣耐壓高。由此，可以提供可靠性良好的電晶體。另外，可以提供輸出電壓高且高耐壓的電晶體。另外，可以提供高可靠性的半導體裝置等。另外，可以提供輸出電壓高且高耐壓的半導體裝置。
藉由作為電晶體FE1及電晶體FE2使用OS電晶體，可以增長保持電路所供應的電壓的絕對值。換言之，可以供應絕對值大的負電位。另外，可以實現高可靠性的保持電路。
如圖1B所示，電晶體FE1及電晶體FE2也可以包括第二閘極(以下，稱為背閘極)。電晶體FE1的背閘極較佳為與電晶體FE1的源極和汲極中的一個連接。電晶體FE2的背閘極較佳為與電晶體FE2的源極和汲極中的一個連接。有時將第一閘極稱為前閘極。
圖2B示出圖2A的電晶體FE2具有背閘極的例子。
〈背閘極〉
在電晶體中，可以使背閘極與前閘極導通且供應同一電位。另外，可以對背閘極與前閘極供應不同的電位。藉由對背閘極供應電位，可以使電晶體的臨界值漂移。例如，當對n通道電晶體的背閘極供應負恆電位時，電晶體的臨界值有時向正方向漂移。另外，當對背閘極供應電位時，電流驅動能力有時得到提高。另外，由於閘極及背閘極使用導電層形成，因此具有防止在電晶體的外部產生的電場影響到形成通道的半導體層的功能(尤其是對靜電等的電場遮蔽功能)。注意，在俯視圖中，當將背閘極形成得比半導體層大以使背閘極覆蓋半導體層時，能夠提高電場遮蔽功能。
OS電晶體的關態電流極低。在n通道OS電晶體中，藉由對背閘極供應負電位，可以使臨界值向正方向漂移。藉由使臨界值向正方向漂移，可 以降低截止電流(例如，前閘極與源極為相同電位時的電流)。
本發明的一個實施方式的保持電路藉由對半導體裝置所包括的OS電晶體的背閘極穩定地供應負電位，可以使OS電晶體的關態電流極低。
在此，電晶體FE1及FE2較佳為n通道OS電晶體，較佳為在能夠充分降低截止電流的範圍內提高臨界值。例如，臨界值為0.5V以上且6V以下或者1V以上且4V以下。
圖3A示出對圖1A的保持電路50的端子REF及端子IN施加相同的電位的結構實例。
圖3B示出圖3A的電晶體FE1及電晶體FE2具有背閘極的結構實例。
電容器CA2的容量較佳為大於電容器CA1的容量。例如，電容器CA2的容量為電容器CA1的容量的3倍、5倍或10倍。作為電容器CA1例如也可以使用電晶體FE1所具有的寄生電容或者電晶體FE1與佈線的寄生電容等。
藉由作為電晶體FE2使用OS電晶體，可以實現電荷保持性優異的保持電路。在圖3A和圖3B所示的保持電路50中，電晶體FE2的關態電流極低，因此可以穩定地供應電位。另外，OS電晶體的源極與汲極之間的絕緣耐壓高。因此，可以增長保持電路50的輸出電壓的絕對值。
另外，由於源極與汲極之間的耐受電壓高，因此可以提供可靠性高的電晶體。因此，可以提供可靠性高的半導體裝置等。
另外，由於保持電路50包括電晶體FE1，因此可以改變供應到端子IN的電位。換言之，可以在保持電路50中進行電位調整。電位調整被來自邏輯電路52的端子LK1的信號控制。當保持電路50具有電位調整功能時，電路設計的彈性得到提高。
另外，如在後面所說明的那樣，在使用多個保持電路50的情況下，即使在各保持電路50所包括的電晶體或電容器等具有特性不均勻的情況下，也可以利用電位調整功能抑制從各保持電路50輸出的電位的不均勻。
圖3B所示的保持電路50可以與圖2B所示的保持電路50相比減少端子數。另外，有時可以減少佈線。另外，在需要按端子設置電壓生成電路的情況下，有時隨著端子數的減少可以相應地減少該電壓生成電路的個數。
在此，電晶體FE1及FE2較佳為n通道OS電晶體，截止電流(例如，前閘極與源極為相同電位時的電流)較佳為低。因此，較佳為在能夠充分降低截止電流的範圍內提高電晶體FE1及FE2的臨界值。例如，臨界值為0.5V以上且6V以下或者1V以上且4V以下。
圖1A和圖1B等示出保持電路50保持負電壓的例子，但是藉由改變電晶體的二極體接法的方向，可以使保持電路50保持正電壓。如圖5所示， 藉由使電晶體FE1的閘極與端子IN連接而不與節點ND連接，可以使用電容器CA1及電晶體FE1生成正電壓。由此，可以使保持電路50保持正電壓。
圖4A所示的保持電路50與圖3B的不同之處在於在電晶體FE1與電晶體FE2之間設置有電晶體FE3及電容器CA3。
電晶體FE3的源極和汲極中的一個與節點ND電連接，另一個與電晶體FE1的源極和汲極中的一個電連接。電容器CA3的一個電極與電晶體FE3的源極和汲極中的一個電連接。電容器CA1的一個電極藉由反相器與端子LK1電連接。電容器CA3的另一個電極藉由兩級反相器與端子LK1電連接。
圖4B與圖4A的不同之處在於端子IN不與端子REF電連接，亦即對各端子輸入信號。
〈半導體裝置的一個例子〉
圖6A所示的半導體裝置300包括控制部41、電壓生成部42、電壓保持部43及單元陣列44。單元陣列44例如構成記憶體裝置、CPU或者攝像裝置等的一部分。
電壓生成部42包括電荷泵80a及電荷泵80b。
控制部41包括邏輯電路56及時脈生成電路57。時脈生成電路57可以生成信號CL1、信號CL2及信號CL3等時脈信號。
控制部41對電荷泵80a供應信號CL2並對電荷泵80b供應信號CL3。另外，控制部41對邏輯電路52供應信號CL1。
圖7A所示的半導體裝置300為例如藉由使圖6A的保持電路50的端子REF與端子IN共同來省略端子REF，並且，省略電荷泵80b的結構實例。作為圖7A所示的保持電路50例如較佳為使用圖1A和圖1B、圖3A和圖3B、圖4A和圖4B及圖5等所示的保持電路50。
電壓保持部43包括保持電路50。保持電路50所包括的比較器的端子CO與電荷泵80a電連接。或者，如圖7B所示，也可以將從端子CO輸出的信號輸入控制部41且將信號(圖式中的信號S1)經過控制部41輸入電荷泵80a。在圖7A及圖7B中，保持電路50所包括的端子IN被用作電壓保持部43的輸入端子，端子BG被用作電壓保持部43的輸出端子。
控制部41對電壓保持部43所包括的保持電路50的邏輯電路52的端子CLA供應信號CL1。
在此，電壓保持部43所包括的電晶體FE1及電晶體FE2的耐壓高。另外，電壓保持部43可以利用保持電路50進行降壓。因此，半導體裝置300可以獲得其絕對值比電壓生成部42的耐壓大的電壓。
單元陣列44較佳為包括一個以上的具有背閘極的OS電晶體。對該背閘極供應從電壓保持部43所包括的保持電路50輸出的電位。圖7A和圖7B所示的單元陣列44包括電晶體MW、電容器CS及佈線WL。電晶體MW 為具有背閘極的OS電晶體。電晶體MW的前閘極與佈線WL電連接。電晶體MW的源極和汲極中的一個與電容器CS的一個電極電連接。對電容器CS的另一個電極例如供應GND等。電壓保持部43所包括的保持電路50的端子BG與電晶體MW電連接。
電壓保持部43所包括的保持電路50的端子BG與電晶體MW也可以藉由緩衝電路等電連接。
〈半導體裝置的工作實例〉
圖8示出說明圖7B所示的半導體裝置300的工作實例的時序圖。
(時刻t0)
對時刻t0的半導體裝置300的工作進行說明。在電壓保持部43所包括的保持電路50中，對應於Vbg與Vref的比較結果的電位從端子CO輸出。端子CO的電位被供應到邏輯電路52。在圖8中，示出在保持電路50中Vbg大於Vref的例子，從端子CO輸出的VCH被供應到邏輯電路52。
VCH從保持電路50的端子CO供應到控制部41。在端子CO的電位為VCH的情況下，信號CL1從控制部41被供應到保持電路50的邏輯電路52。
當VCH被供應到控制部41時，信號CL2從控制部41被供應到電壓生成部42，而使電荷泵80a處於工作狀態。在時刻t0至時刻t1的期間，供應到端子IN的電位(以下，Vbg_in)根據電荷泵80a的工作逐漸地上升或下降(在圖8所示的例子中，電位每過1時脈下降)。在使用圖3A、圖3B、 圖4A、圖5、圖7A和圖7B所示的保持電路50的情況下，可以從同一電荷泵供應Vref及Vbg_in。因此，可以減少半導體裝置300所包括的電荷泵的個數，而可以實現電路面積的縮小。另外，有時可以降低功耗。
在時刻t0之前，邏輯電路52的端子LK1的電位保持為高電位。在時刻t0，在VCH被供應到邏輯電路52時，邏輯電路52從端子LK1輸出信號CL1，信號CL1被供應到電容器CA1的一個電極。當信號CL1從高電位切換為低電位時，電容器CA1的一個電極的電位下降。例如，在電容器CA1的一個電極的下降值為△VC時，供應到節點ND的電位(以下，Vbg_nd)及端子BG的電位(Vbg)也相應地下降。將電晶體FE1的臨界值表示為Vt1，將電晶體FE2的臨界值表示為Vt2。Vbg_nd為[Vbg_in+Vt1-△VC]。Vbg為[Vbg_nd+Vt2]。在此示出保持電路50生成負電壓的例子，因此電壓下降，但是，在保持電路50生成正電壓的情況下，也可以在從端子LK1輸出信號時使節點ND的電位上升。
在半導體裝置300中，電壓生成部42也可以有不與端子CO的信號同步地工作的期間。例如，可以在任意的時刻從控制部41對電壓生成部42供應信號CL2以使電壓生成部42啟動。
(時刻t1)
接著，在時刻t1，在保持電路50中的Vbg變得比Vref低時，端子CO輸出GND，邏輯電路52的端子LK1停止信號CL1的輸出，端子LK1的電位保持高電位。另外，在控制部41中停止信號CL1的生成。另外，也可以藉由停止信號CL2的生成來使電荷泵80a處於待機狀態。
例如，在時刻t1，Vbg_in為-5V，Vbg_nd為-8V，Vbg為-5V。
在時刻t1至t2之間，Vbg及Vbg_nd因單元陣列44等的洩漏電流而逐漸地變動。
(時刻t2)
在時刻t2，在保持電路50中Vbg變得比Vref大。此時，VCH從保持電路50所包括的比較器51被供應到控制部41及該保持電路所包括的邏輯電路52。
(時刻t3)
在時刻t2，VCH被供應到邏輯電路52，然後，在時刻t3邏輯電路52從端子LK1對節點ND供應低電位。
在保持電路50中的Vbg變為Vref以下時，端子CO輸出GND，使邏輯電路52的端子LK1保持高電位。另外，控制部41停止信號CL1的生成。
單元陣列44可以被分割為多個區塊。圖6B所示的單元陣列44包括k個區塊90。將單元陣列44所包括的第m區塊90表示為區塊90_m。
電壓保持部43較佳為包括與單元陣列44所包括的區塊90相同的個數的保持電路50。在圖6B中，電壓保持部43包括k個保持電路50。將電壓保持部43所包括的第m保持電路50表示為保持電路50_m。在圖6B中， 控制部41對保持電路50_1至保持電路50_k所包括的各邏輯電路52供應信號CL1。
由於保持電路50_1至保持電路50_k的每一個包括邏輯電路52，因此即使保持電路50_1至保持電路50_k所包括的電晶體之間有特性不均勻(例如，臨界值的不均勻)，也可以在每個電路中驅動比較器及邏輯電路來進行調整，可以減少電路之間的生成電位的不均勻。
雖然在圖6B中未圖示，但是，如圖10所示，各區塊90包括電晶體MW，該電晶體MW為具有背閘極的OS電晶體。
〈半導體裝置的工作實例〉
圖9示出說明圖6B所示的半導體裝置300的工作實例的時序圖。
(時刻t0)
對時刻t0的半導體裝置300的工作進行說明。在電壓保持部43所包括的保持電路50_m中，對應於Vbg與Vref的比較結果的電位從比較器51的輸出端子CO輸出。輸出端子CO的電位被供應到邏輯電路52。在圖9中，示出在保持電路50_m中Vbg大於Vref的例子，從輸出端子CO輸出的VCH被供應到邏輯電路52。
VCH從保持電路50_1至保持電路50_k的輸出端子CO供應到控制部41。在保持電路50_m的輸出端子CO的電位為VCH的情況下，信號CL1從控制部41被供應到保持電路50_m所包括的邏輯電路52。
當VCH被供應到控制部41時，信號CL2及信號CL3從控制部41被供應到電壓生成部42，而使電荷泵80a及電荷泵80b處於工作狀態。在時刻t0至時刻t1的期間，Vbg_in根據電荷泵80a的工作逐漸地上升或下降(在圖9所示的例子中，電位每過1時脈下降)。同樣地，Vref根據電荷泵80b的工作逐漸地上升或下降(在圖9所示的例子中，電位每過1時脈下降)。
在時刻t0之前，邏輯電路52的輸出端子LK1的電位保持為高電位。在時刻t0，在VCH被供應到邏輯電路52時，邏輯電路52從輸出端子LK1輸出信號CL1，信號CL1被供應到電容器CA1的一個電極。當信號CL1從高電位切換為低電位時，電容器CA1的一個電極的電位下降。例如，電容器CA1的一個電極的下降值為△VC。供應到節點ND的電位(以下，Vbg_nd)及端子BG的電位(Vbg)也相應地下降。將電晶體FE1的臨界值表示為Vt1，將電晶體FE2的臨界值表示為Vt2。Vbg_nd為[Vbg_in+Vt1-△VC]。Vbg為[Vbg_nd+Vt2]。
在半導體裝置300中，電壓生成部42也可以有不與輸出端子CO的信號同步地工作的期間。例如，可以在任意的時刻從控制部41對電壓生成部42供應信號CL2及信號CL3以使電壓生成部42啟動。
(時刻t1)
接著，在時刻t1，在保持電路50_m中的Vbg變得比Vref低時，輸出端子CO輸出GND，邏輯電路52的輸出端子LK1停止信號CL1的輸出，輸出端子LK1的電位保持高電位。當保持電路50_1至保持電路50_k的輸 出端子CO都輸出GND時，在控制部41中停止信號CL1及信號CL2的生成。由於停止信號CL2的生成，因此電荷泵80a處於待機狀態。此時，可以繼續信號CL3的生成來保持電荷泵80b的工作狀態，也可以停止信號CL3的生成來使電荷泵80b處於待機狀態。在保持電路50輸出低電位信號(在此，為GND)之後直到邏輯電路52停止電荷泵80a為止Vbg繼續下降，因此Vbg與Vref的電位差有可能擴大。
例如，在時刻t1，Vref為-2.5V，Vbg_in為-6V，Vbg_nd為-6V，Vbg為-3V。
在時刻t1至t2之間，控制部41藉由時脈閘控使電壓生成部42的電荷泵80a等處於待機狀態，但是根據需要也可以藉由電源閘控使電壓生成部42處於待機狀態。
在時刻t1至t2之間，Vbg、Vbg_nd及Vbg_in因單元陣列44及電荷泵80a等的洩漏電流而逐漸地變動。
(時刻t2)
在時刻t2，在保持電路50_1至保持電路50_k的任一個中Vbg變得比Vref大。此時，VCH從該保持電路所包括的比較器51被供應到控制部41及該保持電路所包括的邏輯電路52。圖9所示的時序圖示出在保持電路50_m中Vbg變得比Vref大的情況的端子CO的電位。
(時刻t3)
在時刻t2，VCH被供應到邏輯電路52，然後，在時刻t3邏輯電路52從輸出端子LK1對節點ND供應低電位。在時刻t3，控制部41對電壓生成部42供應信號CL2及信號CL3，電荷泵80a及電荷泵80b從待機狀態恢復到工作狀態。
在保持電路50_m中的Vbg變為Vref以下時，輸出端子CO輸出GND，使邏輯電路52的輸出端子LK1保持高電位。當保持電路50_1至保持電路50_k的輸出端子CO都輸出GND時，控制部41停止信號CL1的生成。
圖10所示的半導體裝置300示出在圖6B中例如使保持電路50的端子REF與端子IN共同來省略端子REF，並且，省略電荷泵80b的結構實例。
區塊90_m包括多個單元。例如，如圖10所示的區塊90_1那樣，各單元以包括電晶體MW及電容器CS的結構為一個單位，在各單位中，電晶體MW的閘極與佈線WL連接，背閘極與端子BG電連接，電容器CS與電晶體MW的源極和汲極中的一個電連接。
電壓生成部42可以由電荷泵電路等構成。以下，示出電壓生成部42的結構實例。
圖13A所示的負電位生成電路150包括電荷泵160及時脈緩衝電路170。可以將負電位生成電路150用作電壓生成部42，可以將電荷泵160用作電荷泵80a。
(時脈緩衝電路)
時脈緩衝電路170包括反相器70至75及端子a1至a3。時脈緩衝電路170具有從信號CLK_cp生成信號CK1_cp、CKB1_cp的功能。端子a1為被輸入信號CLK_cp的端子，端子a2、a3為輸出信號CK1_cp、CKB1_cp的端子。信號CLK_cp為從控制部41輸出的時脈信號。例如，控制部41對參考時脈信號進行分頻來生成信號CLK_cp。信號CK1_cp及信號CKB1_cp為處於互補關係的時脈信號。
也可以將位準轉換器(LS)設置在時脈緩衝電路中。圖13B示出此時的結構實例。圖13B所示的時脈緩衝電路171包括LS172及反相器76至79。LS172轉換信號CLK_cp的位準來生成信號CK1_LS及CKB1_LS。反相器77輸出信號CK1_cp，反相器79輸出信號CKB1_cp。
在此，時脈緩衝電路170設置有六個反相器，但是反相器的個數不侷限於6。時脈緩衝電路170至少包括反相器70、71即可。時脈緩衝電路170可以具有信號CLK_cp的延遲電路的功能。因此，根據延遲時間決定反相器的個數即可。同樣適用於時脈緩衝電路171。
(電荷泵)
電荷泵160為降壓型電荷泵，具有對電位GND進行降壓來生成電位Vcp1的功能。輸入電位不侷限於電位GND。電荷泵160包括電晶體MN61至MN65及電容器C61至C65。電荷泵160的級數為5，但是級數不侷限於此。
電晶體MN61至MN65為二極體接法的n通道Si電晶體。可以設置二極體接法的p通道Si電晶體或二極體接法的OS電晶體代替電晶體MN61至MN65。在設置OS電晶體的情況下，可以設置具有背閘極的OS電晶體。圖13C至圖13E示出此時的結構實例。作為具有背閘極的OS電晶體，可以使用後述的電晶體100或電晶體200。
圖13C所示的電荷泵161包括電晶體M61至M65及電容器C61至C65。圖13D和圖13E所示的電荷泵162、163為電荷泵161的變形例子。電荷泵161、162及163可以應用於電荷泵80a。
在此示出在負電位生成部中設置迪克森(Dickson)型電荷泵的例子，但是也可以設置考克饒夫-沃爾頓(Cockcroft-Walton)型電荷泵。
另外，OS電晶體的源極與汲極之間的絕緣耐壓高。因此，較佳為將OS電晶體用於電荷泵161、162、163等。
另外，也可以並用Si電晶體及OS電晶體。較佳為作為更高電壓被施加到源極與汲極之間的後級的電晶體使用OS電晶體。另外，OS電晶體較佳為包括背閘極。例如，圖14A、圖14D及圖14E所示的電荷泵161、162及163分別示出在圖13C、圖13D及圖13E所示的電荷泵161、162及163中作為電晶體M61及M62使用Si電晶體且作為電晶體M63至M65使用OS電晶體的例子。
電晶體的背後通道一側的半導體層與絕緣層的介面或者絕緣層內的電 荷(例如固定電荷等)有可能成為臨界值的偏差或變動的原因。換言之，有可能成為降低電晶體的穩定性的原因。藉由設置背閘極，可以實現高可靠性的電晶體，而可以提高電荷泵的可靠性。另外，藉由對背閘極供應例如與前閘極相同的電位，有時可以提高電晶體的電流驅動能力，而可以提高對電荷泵所包括的電容器進行充電的速度。
如在下面所示那樣，可以在本發明的一個實施方式的半導體裝置中在使用Si電晶體的電路上層疊OS電晶體。藉由層疊Si電晶體及OS電晶體，可以縮小俯視時的電路面積。
圖14B示出對電容器C62、C64及C65供應GND的例子。
圖14C示出在電晶體M62與M63之間設置作為Si電晶體的電晶體M66的例子。電晶體M66的源極或汲極與電容器C66連接。三級Si電晶體串聯連接，在其後級三級OS電晶體串聯連接。對第三級及第六級的電容器C66及電容器C65供應GND。
實施方式2
在本實施方式中，示出本發明的一個實施方式的半導體裝置的例子。
〈背閘極的電位〉
單元陣列44例如構成記憶體裝置、CPU或者攝像裝置等的一部分。在單元陣列44中可以根據用途改變供應到電晶體MW的背閘極的電位。
圖11A和圖11B示出對電晶體MW的背閘極供應第一電位及第二電位的半導體裝置的一個例子。圖11A所示的半導體裝置300為在圖7B的電壓保持部43所包括的保持電路50與單元陣列44之間設置選擇器58的例子。圖11A所示的電壓保持部43包括保持電路50及選擇器58。
選擇器58包括兩個輸入端子(端子SI1及端子SI2)及作為輸出端子的端子SU。端子SI1與保持電路50的端子BG電連接，端子SI2與端子EX電連接。選擇器58也可以包括三個以上的輸入端子。也可以經過緩衝電路供應來自端子EX及端子BG的電位。
選擇器58的端子SU與電晶體MW的背閘極電連接。選擇器58的端子SU也可以藉由緩衝電路與電晶體MW的背閘極電連接。電壓保持部43所包括的端子SU對單元陣列44所包括的電晶體MW的背閘極供應電位。
圖11B所示的半導體裝置300示出供應到端子EX的電位藉由保持電路45被輸入到選擇器58的端子SI2的例子。圖11B所示的電壓保持部43包括保持電路50、選擇器58及保持電路45。保持電路45包括電晶體FE4及電容器CA4，電晶體FE4的源極和汲極中的一個與電晶體FE4的閘極及電容器CA4的一個電極電連接，電晶體FE4的源極和汲極中的另一個與端子EX電連接，對電容器CA4的另一個電極例如供應GND等。電晶體FE4及電容器CA4的詳細內容例如可以參照電晶體FE2及電容器CA2。
在圖11A和圖11B中，作為保持電路50可以使用實施方式1所示的保 持電路50。另外，在圖11A和圖11B中，端子IN被用作電壓保持部43的輸入端子，端子SU被用作電壓保持部43的輸出端子。
在圖11A和圖11B中，示出為了切換從電壓保持部43輸出的電位，設置保持電路50及從外部接收電位的端子EX的例子，但是，如在後面所述那樣，可以藉由改變在電壓生成部42及電壓保持部43中生成的電位來切換輸出電位。在此情況下，也可以不設置選擇器58及端子EX。
在圖11A和圖11B的結構中，例如，可以根據半導體裝置300是進行高速工作還是長期間保持某一狀態而切換從電壓保持部43輸出的電位。
電壓保持部43的電位例如在被供應到電晶體MW的背閘極之後被保持。在保持過程中，電荷逐漸從電壓保持部43及單元陣列44所包括的半導體元件及佈線洩漏而使電位發生變化(如果是負電位，電位上升)。因此，在一定時間保持電荷之後，需要再次對電晶體MW的背閘極供應電位。
在想要更長期間保持電位的情況下，增長供應電壓的絕對值。然而，此時，如在下面所述那樣，直到達到所希望的電位為止的時間變長。
因此，在使半導體裝置300進行高速工作的情況下，減少供應的電壓的絕對值，來提高半導體裝置300的工作頻率。在此情況下，可以縮短直到再次供應電位為止的時間。另外，藉由在n通道電晶體中減少供應到背閘極的負電位的絕對值，可以提高通態電流(on-state current)，所以有時可以提高包括該電晶體的電路的工作頻率。
如此，可以根據半導體裝置300的工作頻率等切換從電壓保持部43輸出的電位。
例如，可以根據後面的實施方式所示的記憶體裝置、MCU、正反器、攝像裝置和可程式電路等的工作頻率切換電位。例如，可以根據供應到記憶體裝置的資料的改寫頻率切換電位。
〈半導體裝置的工作實例〉
對圖11A和圖11B的半導體裝置300的工作實例進行說明。
端子SU輸出端子SI1的電位還是端子SI2的電位例如被信號S2控制。例如，在信號S2為高電位信號(High)的情況下選擇端子SI1的電位，而在信號S2為低電位信號(Low)的情況下選擇端子SI2的電位。在選擇端子SI1的情況下選擇器58輸出Vs1，在選擇端子SI2的情況下選擇器58輸出Vs2。另外，將端子SU的電位稱為Vsu。
Vs2的絕對值較佳為大於Vs1。在此情況下，如果Vs1及Vs2是負電位，Vs2則低於Vs1。在Vs2的絕對值大於Vs1的絕對值的情況下，對單元陣列44的電位寫入有時需要更長時間。
當電晶體MW為n通道電晶體時，供應到背閘極的電位為負電位且供應更低的電位的情況下，有時可以使電晶體MW的臨界值進一步向正方向漂移。在此，例如，臨界值越向正方向漂移，截止電流越低。另一方面， 在臨界值向正方向漂移時有時通態電流進一步降低。截止電流例如是指閘極與源極之間的電位差為零時的汲極電流，通態電流例如是指閘極與源極之間的電位差大於臨界值時的汲極電流。
電晶體MW被用作用來在電容器CS等中儲存電荷的開關。截止電流越低，電荷保持能力越高。
例如，藉由對電晶體MW的背閘極供應Vs2，與供應Vs1的情況相比，可以更長時間保持儲存在電容器CS等中的電荷。另一方面，藉由供應Vs1，可以提高電晶體MW的通態電流，而可以進一步縮短對電容器CS等儲存電荷的時間。
在對電晶體MW的背閘極寫入Vs1及Vs2的間隔分別為△tb1及△tb2的情況下，△tb1較佳為小於△tb2。
在此，△tb1較佳為50毫秒鐘以上且短於10天，更佳為1秒鐘以上且短於1天，進一步較佳為10秒鐘以上且短於12小時。另外，△tb2較佳為12小時以上且20年以下，更佳為1天以上且20年以下，進一步較佳為10天以上且10年以下。
圖12A為示出圖11A和圖11B所示的半導體裝置300的工作實例的時序圖。
(第一電位)
在時刻t0，信號S2為High，從電壓保持部43輸出的電位降低，在時刻t1，Vsu達到Vs1。時刻t0至t1的時間為△t0。
時刻t1至t2為保持期間。在保持期間，由於單元陣列44和電壓保持部43等所包括的元件的洩漏，Vsu上升。在經過△tb1之後(時刻t2)，作為Vsu再次寫入Vs1，在時刻t3結束寫入。時刻t2至t3的時間為△t1。
時刻t3至t4為保持期間。在時刻t4作為Vsu再次寫入Vs1，在時刻t5結束寫入。時刻t5至t6為保持期間。
(第二電位)
在時刻t6，信號S2變為Low，在時刻t7選擇端子SI2的電位。時刻t7至t8的時間為△t2。在經過△t2之後(時刻t8)，Vsu達到Vs2。
時刻t8至t9為保持期間。在經過△tb2之後(時刻t9)，作為Vsu再次寫入Vs2，在時刻t10結束寫入。
將直到進行下一個寫入為止的時間(△tb1及△tb2)設定為指定的時間(例如，指定的時脈數等)。例如，可以控制時脈數來決定時間。在控制時脈數的情況下，在控制部41內設置計數器。另外，也可以固定時脈數並改變頻率來控制時間。在此情況下，不需要設置計數器。或者，也可以使用比較器51比較Vsu與參考電位並根據比較結果控制時間。在此情況下，例如，可以對比較器51的端子REF輸入多個電位的結構是較佳的。例如，僅在保持期間對端子REF輸入Vmax。為了在保持期間與其他期間之間切換輸入到 端子REF的電位，例如可以使用選擇器等。或者，如在下面所述那樣，藉由控制電荷泵等的工作時間來改變電位。
圖12B示出如下例子：作為上限電位使用Vmax，利用比較器51對Vsu與Vmax進行比較，在Vsu達到Vmax時從比較器51輸出高電位信號，使用電壓生成部42及電壓保持部43對Vsu進行降壓。在圖12B中，示出選擇端子SI1的電位的期間的比較器51的端子CO的電位與Vsu的關係。另外，也可以在選擇端子SI2期間利用比較器控制△tb2。
在圖11A和圖11B中示出利用選擇器得到多個電位的例子，但是也可以從端子BG輸出多個電位。例如，藉由控制寫入時間，可以控制所得到的電位。
圖18A示出從電荷泵80a輸出的電位Vc。將Vc大致飽和的時間表示為△tc3。在短於△tc3的△tc1及△tc2停止電荷泵。藉由按時間控制電位，可以獲得時間△tc1後的電位Vc1及時間△tc2後的電位Vc2的兩種電位。換言之，可以獲得基於寫入時間的電位。同樣地，在保持電路50中，在使用電容器CA1及電晶體FE1進行降壓的情況下，也可以按時間改變電位。時間可以利用時脈數或頻率控制。在圖18A中，使用時脈數a1控制用來獲得Vc1的時間，使用時脈數a2或者以低頻率使用時脈數a1控制用來獲得Vc2的時間。
或者，也可以使用比較器51比較Vsu與參考電位並根據比較結果控制時間。在此情況下，例如，可以對比較器51的端子REF輸入多個電位的結 構是較佳的。在輸入多個值的情況下，例如，可以設置選擇器等輸入多個信號。或者，可以控制與端子REF連接的電壓生成電路的降壓時間(或者升壓時間)來控制電位。
圖15所示的半導體裝置300包括k個選擇器58。將半導體裝置300所包括的第m選擇器58表示為選擇器58_m。圖15所示的半導體裝置300在保持電路50_m與區塊90_m之間包括選擇器58_m。選擇器58_m包括多個輸入端子，對第一輸入端子供應來自保持電路50_m的端子BG的電位，對第二輸入端子經過保持電路45供應來自端子EX的電位。
另外，如圖16所示，半導體裝置300也可以包括與保持電路50_m連接的區塊90及藉由保持電路45從端子EX接收電位的區塊90。在圖16所示的例子中，區塊90_1至區塊90_[k-1]分別與保持電路50_1至保持電路50_[k-1]電連接，區塊90_k藉由保持電路45從端子EX接收電位。
圖17的時序圖示出圖10、圖15及圖16等所示的半導體裝置300包括多個保持電路50時的端子LK1、端子BG及端子CO的電位。
〈半導體裝置的工作實例(2)〉
圖17示出保持電路50_[m-1]所包括的端子LK1、BG及CO(表示為LK1[m-1]、BG[m-1]及CO[m-1])、保持電路50_m所包括的端子LK1、BG及CO(表示為LK1[m]、BG[m]及CO[m])、保持電路50_[m+1]所包括的端子LK1、BG及CO(表示為LK1[m+1]、BG[m+1]及CO[m+1])的電位。
在時刻t0，端子CO[m-1]、CO[m]及CO[m+1]輸出高電位信號，端子LK1[m-1]、LK1[m]及LK[m+1]輸出時脈信號，保持電路50[m-1]、50[m]及50[m+1]開始端子BG[m-1]、BG[m]及BG[m+1]的電位的降壓。在時刻t1，Vbg變得比輸入到保持電路50所包括的比較器51的參考電位(Vref)低，端子CO[m-1]、CO[m]及CO[m+1]輸出低電位信號，端子LK1[m-1]、LK1[m]及LK1[m+1]停止時脈信號的輸出，保持Vbg。
在圖10、圖15及圖16等所示的半導體裝置300中，由於每個保持電路包括電容器CA2，因此，有時可以縮短單元陣列44的寫入時間。
在時刻t2，從端子BG[m-1]輸出的Vbg變得比Vref高，因此端子CO[m-1]輸出高電位信號，在時刻t3開始Vbg的降壓。此時，由於從端子BG[m]及BG[m+1]輸出的Vbg低於Vref，因此保持電路50_m及50_[m+1]不需要進行降壓工作。
在時刻t2'，從端子BG[m]輸出的Vbg變得比Vref高，因此端子CO[m]輸出高電位信號，在時刻t3'開始Vbg的降壓。此時，由於從端子BG[m+1]輸出的Vbg低於Vref，因此保持電路50_[m+1]不需要進行降壓工作。
〈寫入電壓的不均勻〉
在保持電路50中，有時根據電荷泵80a、電晶體FE1及電容器CA1的電流驅動能力等，在經過一定時間之後電壓大致飽和。圖18B示出在經過Vbg大致飽和的一定時間之後，從多個保持電路50輸出的Vbg有變動量△Vbg的情況。圖18C示出利用供應到比較器51的端子REF的參考電位Vref 控制Vbg的例子。藉由在各保持電路50中對Vbg與Vref進行比較，可以減少多個保持電路50之間的Vbg的不均勻。
實施方式3
在本實施方式中，示出可以應用上述實施方式所示的電壓保持部、電壓生成部及控制部等的半導體裝置的一個例子。以下半導體裝置例如也可以包括上述實施方式所示的單元陣列。
〈記憶體裝置1〉
在以下說明中，圖19A所示的記憶體裝置210所包括的單元陣列203對應於半導體裝置300所包括的單元陣列44。
圖19A所示的記憶體裝置210包括單元陣列203。單元陣列203包括記憶單元209。圖7A和圖7B等所示的單元陣列44可以應用於圖19A所示的單元陣列203。單元陣列203如圖6B等所示的區塊90那樣包括多個區塊。
單元陣列203包括多個記憶單元209。圖19B為示出記憶單元209的一個例子的電路圖。
圖19A所示的記憶體裝置210包括電位生成部201、控制部202、單元陣列203及週邊電路208。週邊電路208包括感測放大器電路204、驅動器205、主放大器206及輸入輸出電路207。
單元陣列203包括多個記憶單元209。記憶單元209與佈線WL、LBL(或者LBLB)及BGL電連接。佈線WL為字線，佈線LBL、LBLB為局部位元線。
圖19B示出記憶單元209的結構實例。記憶單元209包括電晶體MW1及電容器CS1。記憶單元209具有與DRAM的記憶單元相同的電路結構。電晶體MW1為具有背閘極的OS電晶體。電晶體MW1的背閘極與佈線BGL電連接。由於電晶體MW1為OS電晶體，因此記憶單元209為在保持資料期間不消耗電力且可以長期間保持資料的低功耗的記憶單元。作為電晶體MW1，可以使用後述的電晶體100或電晶體200，尤其較佳為使用電晶體100。同樣適用於後述的電晶體MW2、MW3、MW5、MW6等。
驅動器205與多個佈線WL、CSEL電連接。驅動器205生成對多個佈線WL、CSEL輸出的信號。
單元陣列203層疊於感測放大器電路204上。感測放大器電路204包括多個感測放大器SA。感測放大器SA與鄰近的佈線LBL、LBLB(局部位元線對)、佈線GBL、GBLB(全域位元線對)及多個佈線CSEL電連接。感測放大器SA具有放大佈線LBL與佈線LBLB的電位差的功能。
感測放大器電路204相對於四個佈線LBL設置有一個佈線GBL，相對於四個佈線LBLB設置有一個佈線GBLB，但是感測放大器電路204的結構不侷限於圖19A的結構實例。
主放大器206與感測放大器電路204及輸入輸出電路207連接。主放大器206具有放大佈線GBL的電壓的功能。此外，也可以省略主放大器206。
輸入輸出電路207具有將對應於寫入資料的電位輸入佈線GBL的功能及將佈線GBL的電位或主放大器206的輸出電位作為讀出資料輸出到外部的功能。
可以由佈線CSEL的信號選擇資料讀出對象的感測放大器SA及資料寫入物件的感測放大器SA。因此，不需要在輸入輸出電路207中設置多工器等選擇電路，因此可以使電路結構簡化，而可以縮小佔有面積。
控制部202具有控制記憶體裝置210的功能。例如，控制部202控制驅動器205、主放大器206及輸入輸出電路207。
作為電源電位對記憶體裝置210輸入電位Vdd、GND。電位Vdd、GND以外的電位在電位生成部201中生成。在電位生成部201中生成的電位被輸入到記憶體裝置210的各內部電路。電位Vdd用於OS電晶體(電晶體MW1)的驅動電位。OS電晶體的驅動電位也可以在電位生成部201中生成。
電位生成部201具有生成電位Vbg_w1的功能。電位Vbg_w1被輸入到佈線BGL。例如，藉由將電位Vbg_w1設定為負電位且使電晶體MW1的臨界電壓(以下，有時稱為Vt)向正電位一側漂移，可以延長記憶單元209的電荷保持時間。
藉由設置電位生成部201，可以實現記憶體裝置210的單一電源化。另外，記憶體裝置210的各電路可以集成在一個IC晶片上。
上述實施方式所示的電壓保持部43、電壓生成部42及控制部41可以應用於記憶體裝置210。
電位生成部201較佳為包括上述實施方式所示的電壓保持部43。電壓保持部43可以供應負電位和/或正電位。例如，電壓保持部43對單元陣列203所包括的電晶體MW1的背閘極供應電位Vbg_w1。控制部41及電壓生成部42可以包括在電位生成部201中，也可以包括在其他電路區域，例如控制部202等。
圖19A示出折疊位元線式隨機存取記憶體(RAM)的例子，但是也可以是開放位元線式RAM。
〈電路面積〉
接著，估計本發明的一個實施方式的半導體裝置的電路面積。作為保持電路使用圖3A和圖3B所示的保持電路50、作為電荷泵使用7級電荷泵。在最後級使用OS電晶體。作為記憶體裝置，使用圖19A和圖19B所示的其中各記憶單元包括一個電晶體及一個電容器的記憶體裝置。記憶體裝置的容量為1Mbit。估計保持電路50所包括的邏輯電路52、比較器51、其他的區域(以下稱為區域Q)、控制部41、電荷泵80a、用來生成Vref的電荷泵(以下稱為電荷泵80b)及記憶體裝置210的面積。邏輯電路52的閘數為2，控制部41的閘數為300。表1示出結果。保持電路所包括的電容器CA1及 電容器CA2的容量分別為0.1pF及0.5pF。
總面積為3053545μm2。在總面積中記憶體裝置210所佔的比率為92.2%。當使用圖3A、圖3B及圖4A所示的保持電路50時，不需要電荷泵80b。在不使用電荷泵80b的情況下，總面積減小到2977745μm2，在總面積中記憶體裝置210所佔的比率變為94.6%。另外，可以減小記憶體裝置210以外的區域所佔的面積30%左右。
〈記憶體裝置2〉
在以下說明中，圖20A所示的記憶體裝置220所包括的該單元陣列223對應於半導體裝置300所包括的單元陣列44。
圖20A所示的記憶體裝置220包括單元陣列223。單元陣列223包括記 憶單元227。圖20A所示的單元陣列223可以應用於圖6B等所示的單元陣列44。單元陣列223如圖6B等所示的區塊90那樣包括多個區塊。
單元陣列223包括多個記憶單元227。圖20B為示出記憶單元227的一個例子的電路圖。
圖20A所示的記憶體裝置220包括電位生成部221、控制部222、單元陣列223及週邊電路224。週邊電路224包括輸入電路225、輸出電路226、預解碼器230、行解碼器231、列解碼器232、行驅動器234及列驅動器235。
在記憶體裝置220中，根據需要可以適當地取捨上述各電路、各信號及各電壓。或者，也可以增加其它電路或其它信號。另外，記憶體裝置220的輸入信號及輸出信號的結構(例如，位元長)根據與記憶體裝置220連接的主裝置的架構、記憶體裝置220的工作模式及單元陣列223的結構等設定。
信號CLK、CE、GW、BW、ADDR、WDA為從外部輸入的信號，信號RDA為輸出到外部的信號。信號CLK為時脈信號。信號CE、GW及BW為控制信號。信號CE為晶片賦能信號，信號GW為全域寫入賦能信號，信號BW為位元組寫入賦能信號。信號ADDR為位址信號。信號WDA為寫入資料信號，信號RDA為讀出資料信號。
控制部222為具有控制記憶體裝置220的整體工作的功能的邏輯電路。例如，控制部222對信號CE、GW及BW進行邏輯運算來決定工作模式。 控制部222生成週邊電路224的控制信號以執行該工作模式。控制部222也可以包括從信號CLK生成內部時脈信號的功能等。
單元陣列223包括多個記憶單元227、多個佈線WWL、RWL、WBL、RBL、SL、BGL。多個記憶單元227被配置為矩陣狀。同一行中的記憶單元227與該行的佈線WWL、RWL、BGL電連接。同一列中的記憶單元與該列的佈線WBL、RBL及SL電連接。佈線WWL為寫入字線，佈線RWL為讀出字線，佈線WBL為寫入位元線，佈線RBL為讀出位元線，佈線SL為源極線。
圖20B示出單元陣列223的結構實例。記憶單元227為2電晶體型增益單元。記憶單元227包括電晶體MW2、電晶體MR2及電容器CS2。電晶體MW2為具有背閘極的OS電晶體，背閘極與佈線BGL電連接。電位Vbg_w2被輸入到佈線BGL。電位Vbg_w2為在電位生成部221中生成的電位。
上述實施方式所示的電壓保持部43、電壓生成部42及控制部41可以應用於記憶體裝置220。
電位生成部221較佳為包括上述實施方式所示的電壓保持部43。電壓保持部43可以供應負電位和/或正電位。例如，電壓保持部43對單元陣列223所包括的電晶體MW2的背閘極供應電位Vbg_w2。控制部41及電壓生成部42可以包括在電位生成部221中，也可以包括在其他電路區域，例如控制部222等。
由於電晶體MW2為OS電晶體，因此記憶單元227為為了保持資料而不消耗電力且可以長期間保持資料的低功耗的記憶單元。因此，可以將記憶體裝置220用作非揮發性記憶體裝置。由於可以將電晶體MW2及電容器C2層疊於電晶體MR2，因此可以提高單元陣列223的集成度。
週邊電路224為對單元陣列223進行資料的寫入及讀出的電路。例如，週邊電路224具有驅動佈線WWL、RWL、WBL、RBL及SL的功能。
預解碼器230、行解碼器231及列解碼器232具有對信號ADDR進行解碼的功能。預解碼器230在單元陣列223被分為多個區塊的情況等下設置即可。在此情況下，預解碼器230具有指定存取對象的區塊的功能。行解碼器231具有指定存取對象的行的功能，列解碼器232具有指定存取對象的列的功能。
列驅動器235具有：將資料寫入單元陣列223的功能；從單元陣列223讀出資料的功能；放大所讀出的資料的功能；保持所讀出的資料的功能等。列驅動器235例如具有控制WBL、RBL及SL的電壓的功能。
行驅動器234具有使行解碼器231所指定的行的WWL及RWL有效的功能。當使WWL有效時，對應的行的記憶單元227被選擇，列驅動器235將資料寫入選擇狀態的記憶單元227。當使RWL有效時，對應的行的記憶單元227被選擇。列驅動器235讀出選擇狀態的記憶單元227的資料。
輸入電路225具有保持WDA的功能。輸入電路225所保持的資料藉由 佈線GWBL(全域寫入位元線)被輸出到列驅動器235。Din為從輸入電路225輸出的資料，被寫入到單元陣列223。
列驅動器235從記憶單元讀出的資料信號Dout藉由佈線GRBL(全域讀出位元線)被輸出到輸出電路226。輸出電路226具有保持資料信號Dout的功能。輸出電路226將所保持的資料輸出到記憶體裝置220的外部。從輸出電路226輸出的資料信號為信號RDA。
作為電源電位對記憶體裝置220輸入電位Vdd、GND。電位Vdd、GND以外的電位在電位生成部221中生成，該電位被輸入到記憶體裝置220的各內部電路。電位Vdd用於OS電晶體(電晶體MW2)的驅動電位。當然，OS電晶體的驅動電位也可以在電位生成部221中生成。
例如，電位生成部221具有生成電位Vbg_w2的功能。例如，藉由將電位Vbg_w2設定為負電位且使電晶體MW2的Vt向正電位一側漂移，可以延長記憶單元227的電荷保持時間。
藉由將電位生成部221用於電源電路，可以實現記憶體裝置220的單一電源化。記憶體裝置220的各電路可以集成在一個IC晶片上。
單元陣列223也可以使用圖21A所示的記憶單元241、圖21B所示的記憶單元227、圖21C所示的記憶單元241、圖21D所示的記憶單元242或者圖21E所示的記憶單元243代替圖20B所示的記憶單元227。
圖21A至圖21E示出單元陣列的其它結構實例。在每個圖式中示出1行1列的結構實例。
圖21A示出包括3電晶體型增益單元的單元陣列的結構實例。圖21A所示的單元陣列按行設置有佈線RCL。記憶單元241與佈線WWL、RWL、WBL、RBL、SL、RCL及BGL電連接。記憶單元241包括電晶體MW3、MR3、MR4及電容器CS3。電晶體MW3是具有背閘極的OS電晶體，該背閘極與佈線BGL電連接。電晶體MR4、MR3是p通道Si電晶體。
圖21B所示的單元陣列是圖20B的變形例子，圖21C所示的單元陣列是圖21A的變形例子。在這些單元陣列中，設置有寫入和讀出用位元線(佈線BL)代替佈線WBL、RBL。
圖21D所示的單元陣列是圖20B的變形例子，其中將電晶體MR2變為n通道Si電晶體。圖21D所示的記憶單元242與佈線WWL、RWL、WBL、RBL、SL及BGL電連接。記憶單元242包括電晶體MW5、MR5及電容器CS5。電晶體MW5是具有背閘極的OS電晶體。電晶體MR5是n通道Si電晶體。如圖21B所示那樣，圖21D的單元陣列也可以設置有佈線BL代替佈線WBL、RBL。
在將圖21D所示的單元陣列應用於記憶體裝置220的情況下，較佳為對非選擇的行的佈線RWL輸入負電位且對選擇對象的行的佈線RWL輸入正電位。輸入到佈線RWL的負電位可以在電位生成部221中生成。
圖21E所示的單元陣列是圖21A的變形例子，其中將電晶體MR3和MR4變為n通道Si電晶體。圖21E所示的記憶單元243與佈線WWL、RWL、WBL、RBL、BGL及被輸入電位GND的佈線電連接。記憶單元243包括電晶體MW6、MR6、MR7及電容器CS6。電晶體MW6是具有背閘極的OS電晶體。電晶體MR6和MR7是n通道Si電晶體。如圖21C所示那樣，圖21E的單元陣列也可以設置有佈線BL代替佈線WBL、RBL。
單元陣列203所包括的記憶單元209、單元陣列223所包括的記憶單元227、記憶單元241、記憶單元242及記憶單元243包括一個具有背閘極的電晶體(電晶體MW2、電晶體MW3、電晶體MW5或者電晶體MW6)。
〈〈MCU250〉〉
圖22示出微控制器單元(MCU)的結構實例。圖22所示的MCU250為能夠進行時脈閘控及電源閘控的半導體裝置。
MCU250包括電源管理單元(PMU)260、電位生成單元261、匯流排262、功率開關264、265、位準轉換器(LS)及緩衝電路267、作為處理器核心的核心270及記憶體280。PMU260、核心270及記憶體280藉由匯流排262進行資料等的傳輸。
為了減少半導體裝置的功耗，藉由利用電源閘控或時脈閘控來停止不需要工作的電路。正反器是在很多情況下包括在半導體裝置中的順序電路(保持狀態的記憶體電路)之一。因此，藉由減少正反器的功耗，可以減少組裝有正反器的半導體裝置的功耗。在一般的正反器中，若停止供電， 所保持的狀態(資料)則會消失，由此為了對半導體裝置進行電源閘控，需要備份正反器的狀態。
核心270包括多個正反器271。正反器271設置在核心270的各種暫存器中。正反器271包括備份電路272及掃描正反器273。換言之，正反器271為具備備份電路的掃描正反器。
為了在時脈閘控及電源閘控時備份正反器271的資料，在正反器271中設置備份電路272。備份電路272設置有具有背閘極的多個OS電晶體。當備份電路272具有不包括Si電晶體的電路結構時，可以層疊於包括Si電晶體的邏輯單元上。
記憶體280包括控制部281、週邊電路282及單元陣列283。單元陣列283包括具有OS電晶體的多個記憶單元。記憶體280可以應用上述記憶體裝置。
對MCU250作為電源電位輸入電位Vdd、電位GND。電位Vdd、GND以外的正電位及負電位在電位生成單元261中生成。電位生成單元261例如生成負電位的電位Vbg_ff、Vbg_mc。電位Vbg_ff被輸入到備份電路272的OS電晶體的背閘極。電位Vbg_mc被輸入到單元陣列283的OS電晶體的背閘極。電位Vdd為用來驅動OS電晶體的電位。電位Vdd被供應到LS及緩衝電路267及單元陣列283。電位生成單元261生成正電位的參照電壓及用來驅動Si電晶體的高電源電位等。當然，也可以在電位生成單元261中生成用來驅動OS電晶體的電位。
上述實施方式所示的電壓保持部43、電壓生成部42及控制部41可以應用於MCU250。
電位生成單元261較佳為包括上述實施方式所示的電壓保持部43。電壓保持部43可以供應負電位和/或正電位。例如，電壓保持部43對單元陣列283所包括的OS電晶體的背閘極供應電位Vbg_ff。控制部41及電壓生成部42可以包括在電位生成單元261中，也可以包括在其他電路區域。
MCU250從外部接收時脈信號和中斷要求信號等。外部時脈信號被輸入到PMU260，中斷要求信號被輸入到PMU260和核心270。
PMU260具有控制時脈閘控及電源閘控的功能。PMU260從外部時脈信號生成閘控時脈信號(以下，稱為信號GCLK)。信號GCLK被輸入到核心270及記憶體280。PMU260生成各種控制信號。控制信號包括功率開關264、265的控制信號、備份電路272的控制信號及掃描正反器273的控制信號(例如，重設信號)。
備份電路272的控制信號輸入到LS及緩衝電路267。LS及緩衝電路267具有轉換控制信號的位準的功能並保持該信號的功能。LS及緩衝電路267所保持的控制信號被輸入到備份電路272。
功率開關264控制向核心270供應正電位。功率開關265控制向記憶體280供應正電位。在核心270包括多個電源域的情況下，設置對應於各電源 域的功率開關作為功率開關264即可。同樣適用於功率開關265。除了電位Vdd之外，根據電路結構將多個正電位藉由功率開關265輸入記憶體280。作為輸入到記憶體280的正電位，有控制部281的電源電位、週邊電路282的電源電位、位元線的預充電用電位、資料讀出用參考電位等。
信號SLEEP從核心270輸出到PMU260。信號SLEEP為用來使核心270轉移到休眠模式(待機模式)的觸發信號。PMU260在接收信號SLEEP時將用來從活動模式轉移到休眠模式的控制信號輸出到控制對象的功能電路。可以利用中斷要求信號使核心270從活動模式轉移到休眠模式。
首先，為了使核心270從活動模式轉移到休眠模式，PMU260停止向核心270供應時脈信號。接著，將掃描正反器273的資料寫入備份電路272。根據需要，控制電源開關264，以停止向核心270供應正電位。
例如，藉由輸入中斷要求信號，執行用來將核心270從休眠模式恢復到活動模式的處理。PMU260根據中斷要求信號將用來從休眠模式轉移到活動模式的控制信號輸出到控制對象的功能電路。PMU260控制電源開關264及電源開關265，以開始向核心270及記憶體280供應電位。接著，將備份電路272所保持的資料返回到掃描正反器273。最後，開始向核心270及記憶體280供應時脈信號。
PMU260以與核心270同樣的方式對記憶體280進行時脈閘控及電源閘控。
也可以在PMU260中設置用來計量時間的計時器電路，根據計時器電路的計量時間進行核心270及記憶體280的電源閘控。
〈正反器271〉
圖23示出正反器271(備份電路272及掃描正反器273)的結構實例。
對掃描正反器273的電路結構沒有特別的限制。可以使用準備在電路庫中的掃描正反器。掃描正反器273包括節點D、Q、CK、SD、SE、選擇器275、正反器276。信號SI被輸入到節點SE。根據信號SI的邏輯，選擇器275選擇節點D和節點SD中的任一個，將輸入到被選擇的節點中的資料輸出到正反器276。從PMU260輸出信號SI。
電位Vdd_core、GND作為電源電位被輸入到掃描正反器273。電位Vdd_core是在電位生成單元261中生成的正電位。電位Vdd_core藉由功率開關264供應到核心270。
備份電路272包括節點RE、BK、SDIN、FN、b1、b2、電晶體M71至M73、電容器C71。節點FN是資料保持節點。節點FN與電容器C71電連接。節點b1與節點Q電連接，節點b2與節點SD電連接。備份信號(BKUP_LS)被輸入到節點BK，恢復信號(RES_LS)被輸入到節點RE。從LS及緩衝電路267輸出信號BKUP_LS、RES_LS。節點SDIN為掃描測試資料的輸入節點。
電晶體M71至M73是具有背閘極的OS電晶體。電位Vbg_ff被輸入到 這些電晶體的背閘極。電晶體M71、M73的閘極與節點BK電連接，電晶體M72的閘極與節點RE電連接。
可以使用上述實施方式所示的電壓保持部43、電壓生成部42及控制部41生成電位Vbg_ff。
參照圖24A至圖24C的電路圖說明正反器271的工作例子。在圖24A至圖24C中，以開關表示電晶體M71至M73。
(正常工作)
圖24A示出活動模式中的正反器271的工作例子，正反器271進行正常工作。正反器271與信號GCLK的上升(或下降)同步地提取從節點D輸入的資料，從節點Q輸出所保持的資料。由於從節點D提取資料，所以例如“L”(低位準)的信號SI輸入到節點SE。由於信號BKUP_LS、RES_LS是“L”，所以電晶體M71至M73處於關閉狀態。
(備份工作)
為了備份掃描正反器273的資料，首先，停止信號GCLK的輸入。由該時脈閘控確定節點Q的邏輯。接著，將“H”(高位準)的信號BKUP_LS輸入到節點BK，使電晶體M71、M73開啟(圖24B)。由於在節點FN與節點Q處於導通狀態，所以節點FN的邏輯成為與節點Q相同的邏輯。如果節點Q的邏輯為“1”，節點FN的邏輯也則成為“1”，如果節點Q的邏輯為“0”，節點FN的邏輯也則成為“0”。
接著，將“L”的信號BKUP_LS輸入到節點BK，使電晶體M71處於關閉狀態。由此，節點FN處於電浮動狀態，備份工作結束。在備份結束之後，根據需要停止對掃描正反器273供應電位Vdd_core。由於電晶體M71、M72是關態電流極低的OS電晶體，所以備份電路272可以長時間保持資料。
(恢復工作)
為了開始掃描正反器273的資料恢復，首先開始向掃描正反器273供應電位Vdd_core。接著，將“H”的信號SI輸入到節點SE，使掃描正反器273處於被輸入節點SD的資料的狀態。將“H”的信號RES_LS輸入到節點RE，使電晶體M72處於開啟狀態。在節點FN與節點SD之間成為導通狀態，節點FN的資料寫入到節點SD(圖24C)。接著，在1時脈循環期間輸入信號GCLK，將節點SD的資料寫入到節點Q。由此，使掃描正反器273恢復到剛停止信號GCLK之後的狀態。換言之，此時的掃描正反器273的節點Q的邏輯與剛停止信號GCLK之後的節點Q的邏輯相同。
將“L”的信號RES_LS輸入到節點RE，使電晶體M72關閉，恢復工作結束。藉由再次開始信號GCLK的輸入，掃描正反器273開始正常工作。
由於電晶體M71、M72是關態電流極低的OS電晶體，因此備份電路272可以長時間保持資料。藉由將負電位輸入到電晶體M71、M72的背閘極，可以降低電晶體M71、M72的截止電流，所以可以延長資料保持時間。
藉由作為電晶體M71至M73使用OS電晶體，可以層疊於掃描正反器 273上。因此，可以設置備份電路272而不改變掃描正反器273的設計及佈局。因此，可以使因備份電路272導致的附加面積實質上成為0。
正反器271可以進行高速的資料備份及資料恢復。例如，可以在幾個時脈內完成備份工作及恢復工作。此外，備份工作及恢復工作是指根據電晶體M71、M72的切換工作使節點FN充放電的工作，因此這些工作所需的能量像DRAM單元那樣小。另外，備份電路272為了保持資料而不消耗電力，由此可以減少正反器271的待機功率。因為在進行正常工作時不需要對備份電路272供電，所以即使在設置備份電路272的情況下也可以說正反器271的動態功率實質上不增大。
另外，因為設置有備份電路272，所以電晶體M71的寄生電容附加到節點Q，但是該寄生電容比連接於節點Q的邏輯電路的寄生電容小，由此可以忽視對正反器271的正常工作的負面影響。就是說，即使在設置備份電路272的情況下也可以說活動模式下的正反器271的性能實質上不下降。
本實施方式的半導體裝置包括使用負電位進行工作的電路區塊。當該半導體裝置包括實施方式2所示的電位生成系統時，可以將高精度地生成的負電位輸入電路區塊，因此半導體裝置可以進行穩定的工作。另外，當包括電位生成系統時，即使是需要負電位的半導體裝置，也容易實現單一電源化。
〈〈攝像裝置〉〉
圖25A所示的攝像裝置400包括電位生成單元401、控制部402、像素 陣列403及週邊電路404。週邊電路404包括行驅動器405及列驅動器406。像素陣列403包括被配置為矩陣狀的多個像素410。像素410為攝像元件，具有將光轉換為電荷的功能及儲存電荷的功能等。圖25B示出像素410的一個例子。
圖25B所示的像素410包括光電二極體PD1、電晶體MI1至MI4、電容器C40及節點FN40。節點FN40為資料保持節點。電容器C40為用來保持節點FN40的電壓的儲存電容器。電晶體MI1被稱為重設電晶體。電晶體MI1具有對節點FN40的電壓進行重設的功能。電晶體MI2被稱為控制曝光工作的曝光電晶體。電晶體MI2為控制節點FN40與光電二極體PD1的導通狀態的傳輸電晶體。由於可以使用電晶體MI2控制曝光工作的時序，因此可以以全域快門方式進行攝像。電晶體MI3被稱為放大電晶體。電晶體MI3具有生成對應於節點FN40的電壓的通態電流的功能。電晶體MI4被稱為選擇電晶體。電晶體MI4為控制電晶體MI3與像素410的輸出端子之間的導通狀態的傳輸電晶體。
電晶體MI1、MI2為具有背閘極的OS電晶體，電晶體MI3為n通道Si電晶體，電晶體MI4為p通道Si電晶體。電位Vbg_im被輸入到電晶體MI1、MI2的背閘極。
作為光電二極體PD1可以使用形成在矽基板中的pn接面或pin接面二極體元件或使用非單晶矽膜(非晶矽膜、微晶矽膜)的pin型二極體元件等。注意，在像素410中作為光電轉換元件使用光電二極體，但是也可以使用其他的光電轉換元件。例如，也可以使用二極體接法的電晶體。此外，也 可以使用矽、鍺、硒等形成利用光電效果的可變電阻等。另外，也可以採用利用所謂的突崩倍增(avalanche multiplication)現象的包含硒的光電轉換元件。在該光電轉換元件中，可以得到相對於入射光量的電子放大量大的高靈敏度感測器。作為硒類材料，可以使用非晶硒或結晶硒。例如，藉由在形成非晶硒之後進行加熱處理，可以得到結晶硒。藉由使結晶硒的粒徑小於像素間距，可以降低各像素之間的特性偏差。
作為電源電位對攝像裝置400輸入電位Vdd、GND。電位Vdd用於OS電晶體(電晶體MI1、電晶體MI2)的驅動電位。當然，OS電晶體的驅動電位也可以在電位生成單元401中生成。
電位Vdd、GND以外的電位在電位生成單元401中生成，該電位被輸入到攝像裝置400的各內部電路。電位生成單元401具有生成電位Vbg_im的功能。藉由將電位Vbg_im設定為負電位，可以降低電晶體MI1、MI2的截止電流，因此可以抑制節點FN40的電位變動，攝像裝置400可以進行高精度的攝像。
電位生成單元401較佳為包括上述實施方式所示的電壓保持部43。電壓保持部43可以供應負電位和/或正電位。例如，電壓保持部43生成電位Vbg_im並將其供應到電晶體MI1、MI2的背閘極。
上述實施方式所示的控制部41及電壓生成部42等可以包括在電位生成單元401中，也可以包括在其他電路區域，例如控制部402等。
〈可程式電路〉
下面，作為本發明的一個實施方式的半導體裝置的一個例子，對可程式電路進行說明。可程式電路700具有陣列狀的多個PLE701。在此，陣列狀是指PLE週期性地排列為矩陣狀。其排列方式不侷限於圖26的排列方式。
以圍繞PLE701的方式形成有多個佈線。在圖26中，上述佈線包括多個水平佈線群703及多個垂直佈線群704。佈線群是指由多個佈線構成的佈線束。水平佈線群703與垂直佈線群704的交叉部分設置有PSE702。水平佈線群703及垂直佈線群704與輸入輸出端子705連接，由此進行可程式電路700與外部電路之間的信號的傳輸。
輸入輸出端子705分別連接於設置在周圍的水平佈線群703和垂直佈線群704。例如，在圖26中，輸入輸出端子705與上下左右的水平佈線群703和垂直佈線群704連接。藉由使用水平佈線群703和垂直佈線群704，PLE701可以連接於其他PLE701。PSE702所具有的開關決定任意的PLE701與其他的PLE701的連接路徑。
PSE702中的用來切換佈線間的連接的開關的開閉根據保持在組態記憶體中的組態資料而決定。當使設置於PSE702中的組態存儲器具有可重寫的結構時，較佳為具有非揮發性記憶元件，以防止被儲存的組態資料因電源電壓的停止而消失。
PLE701例如包括LUT(Look up table，查找表)、正反器及組態記憶體。
LUT可以根據儲存於組態記憶體中的組態資料的內容切換邏輯功能。
正反器保持從LUT輸出的信號，並且，根據時脈信號CLK將對應於該信號的輸出信號輸出。
作為PLE701及PSE702所包括的組態記憶體，例如可以使用上述記憶體裝置。較佳為使用上述實施方式所示的電壓保持部對該記憶體裝置供應電壓。
實施方式4
在本實施方式中，作為可用於實施方式1所示的比較器51等的比較器說明具有直接比較兩個負電壓的功能的半導體裝置等。可以將實施方式1所示的端子CI、端子REF及端子CO應用於本實施方式所示的比較器的端子IN1、端子IN2及端子OUT1。
本實施方式所示的比較器較佳為包括OS電晶體。該OS電晶體較佳為具有背閘極。包括該OS電晶體及實施方式1所示的電晶體FE1及電晶體FE2的半導體裝置的結構實例將在後面的實施方式中進行說明。
〈比較器的結構實例1〉
圖27A為示出比較器的結構實例的電路圖。比較器20包括端子IN1、IN2、OUT1、VH1、VL1、BIS、OBG1及OBG3。比較器20具有比較端子IN1 的電位Vi1與端子IN2的電位Vi2的功能及將具有對應於比較結果的位準的電位Vcmp從端子OUT1輸出的功能。
在圖27A的例子中，由於端子IN1為非反相輸入端子(端子(+))且端子IN2為反相輸入端子(端子(-))，因此如果Vi1<Vi2，端子OUT1所輸出的電位Vcmp則為低位準，如果Vi1>Vi2，電位Vcmp則為高位準。
端子VH1為高電源電位Vdd(以下，稱為電位Vdd)用輸入端子。端子VL1為低電源電位Vss(以下，稱為電位Vss)用輸入端子。端子BIS、OBG1及OBG3都是偏置電位用輸入端子。
圖27B示出比較器20的更具體的結構實例。圖27B示出由包括差動對的差動放大電路構成比較器20的例子。比較器20包括電晶體MP1、MP2、M1至M3。這些電晶體構成差動放大電路。
電晶體M1、M2為構成差動對的電晶體。電晶體M1的閘極與端子IN1電連接，電晶體M2的閘極與端子IN2電連接。電晶體M1、M2的背閘極與端子OBG1電連接。電晶體M2的汲極與端子OUT1電連接。
電晶體M3被用作供應電流Iss的電流源。電晶體M3的閘極與端子BIS電連接，背閘極與端子OBG3電連接，源極與端子VL1電連接。對端子OBG3輸入控制電晶體M3的背閘極電位的偏置電位Vbg3(以下，稱為電位Vbg3)。例如，對端子OBG3輸入電位Vss。對端子BIS輸入決定電流Iss的值的偏置電位Vbs(以下，稱為電位Vbs)。
電晶體MP1被用作電晶體M1的負載，電晶體MP2被用作電晶體M2的負載。電晶體MP1及電晶體MP2構成電流鏡電路。
電晶體MP1、MP2為p通道電晶體，對電晶體的種類沒有特別的限制。電晶體MP1、MP2例如為Si電晶體。
電晶體M1至M3為具有背閘極的n通道電晶體。作為電晶體M1至M3可以使用背閘極與閘極夾著通道形成區對置的電晶體。
作為用於電晶體M1、電晶體M2及電晶體M3的通道形成區的半導體，可以舉出包含金屬氧化物的半導體(氧化物半導體)或矽等。電晶體M1、電晶體M2及電晶體M3較佳為OS電晶體。作為OS電晶體，可以使用後述的電晶體100或電晶體200。
構成通道形成區的金屬氧化物、OS電晶體以及層疊有Si電晶體與OS電晶體的半導體裝置的結構實例將在實施方式6中進行說明。
〈比較器的工作實例〉
在此，考慮電晶體M1至M3不包括背閘極的情況。電晶體MN1至MN3的臨界電壓高於0V。
為了使圖33所示的比較器2具有比較電位Vi1與電位Vi2的功能，需要使電晶體MN1及MN2處於導通狀態且電流Iss流過電晶體MN3。例如， 在電位Vdd為3V，電位Vbs為3V，電位Vi1為-2V，電位Vi2為-3V的情況下，需要將電位Vss設定為低於-3V。換言之，由於電位Vi1、Vi2為負電位，因此比較器2的電位Vss需要為負電位。為了使比較器2進行高精度的比較，需要高精度地供應電位Vss，但是在電位Vss為負電位的情況下，有可能導致比較精度的下降。因此，為了高精度地比較兩個負電位，需要使用比比較器2更複雜的比較器。
在比較器2中，當基板電位為接地電位(=0V)時，在對n通道電晶體(電晶體MN3)的源極輸入負電位Vss的情況下，正向偏壓被施加到p型井與源極區之間的寄生二極體(pn接面二極體)。因此，大電流從基板倒流到源極區。為了防止電流的倒流，通常使用由n型井圍繞n通道電晶體的三井結構(例如，參照專利文獻3的圖3b、參照圖5)。然而，當n通道電晶體具有三井結構時，導致比較器2的面積的增加。
藉由本實施方式可以提供解決上述問題的比較器20。參照圖27B和圖27C對比較器20的工作實例進行說明。在此，以電位Vdd為3V，電位Vbs為3V，電位Vi1為-2V，電位Vi2為-3V的情況為例子對比較器20的工作進行說明。
圖27C為示意性地示出電晶體M1、M2的汲極電流-閘極電壓(Id-Vg)特性的圖。曲線5表示電位Vbg1為0V時的Id-Vg特性，曲線6表示電位Vbg1為正電位時的Id-Vg特性。
在電位Vbg1為0V的情況下，當電位Vss為接地電位(以下，有時稱 為電位GND)時，由於電晶體M1、M2的Vt高於電位Vi1、Vi2，因此比較器20不進行工作。
藉由將正電位輸入端子OBG1，可以使電晶體M1、M2的Vt向負電位一側漂移至低於電位Vi1、Vi2的值。例如，藉由將電位Vdd輸入端子OBG1、OBG3，可以使電晶體M1至M3的Vt向負電位一側漂移，而無需增加工作所需要的電位數。
當電晶體M1、M2具有曲線6所示的電特性時，即使在電位Vss為0V(接地電位)的情況下，也可以使電晶體M1、M2處於導通狀態。因此，比較器20能夠進行工作，檢測電位Vi1與電位Vi2之差。在此Vi1>Vi2，因此比較器20輸出高位準的電位Vcmp。
如上所述，比較器20可以以不複雜的電路結構直接比較兩個負電位。由於可以將電位Vss設定為0V(接地電位)，因此可以提高比較器20的精度。藉由作為電晶體M1至M3使用OS電晶體，不使用三井結構也可以使電晶體M1至M3的通道形成區與基板絕緣。因此，可以縮小比較器20的電路面積。
以下，對比較器的其他結構實例進行說明。
〈比較器的結構實例2至4〉
在此，示出被用作比較器20的電流源的電晶體M3的變形例子。在圖27B所示的電晶體M3中，背閘極可以與前閘極或汲極電連接。另外，也可 以使用不具有背閘極的電晶體代替圖27B所示的電晶體M3。藉由作為電流源使用具有背閘極的電晶體M3，例如，可以獲得以下效果。從圖27C可知，藉由將正電位Vbg3輸入電晶體M3的背閘極，可以降低電位Vbs的值，例如可以使用GND。藉由調節電位Vbg3，可以控制比較器20的跨導，所以可以實現比較器20的高速化。
以下，參照圖28A至圖32B對比較器的其他結構實例進行說明。
在此，示出比較器20的電流源的變形例子。圖28A所示的比較器21包括不具有背閘極的電晶體M13代替電晶體M3。電晶體M13的結構除了不具有背閘極以外與電晶體M3相同。
藉由作為電流源使用具有背閘極的電晶體M3，例如，可以獲得以下效果。從圖27C可知，藉由將正電位Vbg3輸入電晶體M3的背閘極，可以降低電位Vbs的值，例如可以使用GND。藉由調節電位Vbg3，可以控制比較器20的跨導，所以可以實現比較器20的高速化。
比較器22、23為比較器20的變形例子(圖28B、圖28C)。在比較器22中，電晶體M3的背閘極與閘極電連接。在比較器23中，電晶體M3的背閘極與汲極電連接。
〈比較器的結構實例5〉
在此，示出差動對的變形例子。圖29所示的比較器24包括端子OBG2。端子OBG2為偏置電位輸入用端子，電位Vbg2被輸入到端子OBG2。端子 OBG2與電晶體M2的背閘極電連接。
例如，藉由將電位Vss、Vbg1和Vbg2中的任一個輸入端子OBG3，可以降低在比較器24中使用的電位的個數。另外，當電位Vbg1和電位Vbg2的一個是電位Vdd時，可以降低在比較器24中使用的電位的個數。
在比較器24中，可以獨立地控制電晶體M1的背閘極電位和電晶體M2的背閘極電位。雖然將電晶體M1及電晶體M2設計為具有相同的電特性，但是實際上由於製程不均勻電晶體M1及電晶體M2的電特性不是完全一致的。因此，以取消失調電壓的方式決定電位Vbg1和Vbg2。
圖30A至圖31C示出負載的變形例子。
〈比較器的結構實例6至8〉
在圖30A所示的比較器25中，將電晶體MP1、MP2用作定電流源。電晶體MP1、MP2的閘極與端子BIS2電連接。對端子BIS2輸入偏置電位Vbs2。
在圖30B所示的比較器26中，電晶體MP1、MP2都是二極體接法的電晶體。
在圖30C所示的比較器27中，設置有電阻元件R1代替電晶體MP1，設置有電阻元件R2代替電晶體MP2。
〈比較器的結構實例9至11〉
圖31A至圖31C所示的比較器為由兩個n通道電晶體構成負載的例子。
圖31A所示的比較器30包括端子OBG4及電晶體M4、M5。電晶體M4、M5為二極體接法的電晶體，被用作負載。
電晶體M4、M5包括背閘極。與電晶體M1同樣，電晶體M4、M5可以為OS電晶體。電晶體M4、M5的背閘極與端子OBG4電連接。端子OBG4為偏置電位輸入用端子，電位Vbg4被輸入到端子OBG4。藉由控制電位Vbg4調節電晶體M4、M5的背閘極電位，可以調節流過電晶體M4、M5的汲極電流。例如，藉由將電位Vbg4設定為正電位，可以提高電晶體M4、M5的電流驅動能力。
圖31B所示的比較器31為比較器30的變形例子。比較器31包括端子OBG5，電晶體M5的背閘極與端子OBG5電連接。端子OBG5為偏置電位輸入用端子，電位Vbg5被輸入到端子OBG5。
在比較器31中，可以獨立地控制電晶體M4的背閘極電位和電晶體M5的背閘極電位。換言之，藉由輸入電位Vbg4、Vbg5，可以獨立地設定電晶體M4的Vt的漂移值和電晶體M5的Vt的漂移值。較佳為以取消電晶體M4和電晶體M5的電特性的差異的方式決定電位Vbg4、Vbg5的值。
圖31C所示的比較器32為比較器30的變形例子。比較器31包括不具有背閘極的電晶體M14、M15代替電晶體M4、M5。與電晶體M1同樣，電 晶體M14、M15可以為OS電晶體，也可以為Si電晶體。
〈比較器的結構實例12、13〉
圖32A和圖32B示出能夠進行重設的比較器的結構實例。
圖32A所示的比較器35相當於對比較器20追加電晶體MN30的電路。圖32B所示的比較器36相當於對比較器20追加電晶體MN31、MN32的電路。作為比較器35可以使用其他結構實例的比較器。同樣適用於比較器36。
比較器35的電晶體MN30被用作用來使端子IN1和端子IN2的電位相等的開關。對電晶體MN30的閘極輸入信號RST(重設信號)。
比較器36的電晶體MN31具有將端子IN1的電位重設至電位Vrst的功能，電晶體MN32具有將端子IN2的電位重設至電位Vrst的功能。對電晶體MN31、MN32的閘極輸入信號RST。例如，作為電位Vrst輸入電位Vss。
電晶體MN30可以為Si電晶體，也可以為OS電晶體。在電晶體MN30為OS電晶體的情況下，可以在電晶體MN30中設置電連接到閘極的背閘極。電晶體MN30也可以為p通道電晶體。同樣適用於電晶體MN31、MN32。
〈比較器的工作實例〉
在專利文獻1至3中，為了監視電荷泵電路所生成的負電位而使用比較器。例如，在專利文獻2的比較器中，將電荷泵電路所生成的負電位利用分壓電路轉換為正電位，並對該正電位與正的參考電位進行比較。專利 文獻3的比較器也是同樣的。相對於此，比較器20可以直接比較兩個負電位，作為兩個輸入電位Vi1、Vi2可以使用負電位。
實施方式5
在本實施方式中，作為半導體裝置的一個例子，對IC晶片、電子構件及電子裝置等進行說明。
〈電子構件的製造方法實例〉
圖34A是示出電子構件的製造方法實例的流程圖。電子構件也被稱為半導體封裝或IC用封裝等。該電子構件根據端子取出方向或端子的形狀具有多個不同規格和名稱。在本實施方式中，說明其一個例子。
藉由組裝製程(後製程)在印刷電路板上組合多個能夠裝卸的構件，可以形成由電晶體構成的半導體裝置。後製程可以藉由進行圖34A所示的各製程完成。明確而言，在由前製程得到的元件基板完成(步驟ST71)之後，對基板背面進行研磨。藉由在此步驟使基板薄膜化，減少在前製程中產生的基板的翹曲等，而實現構件的小型化。接著，進行將基板分成多個晶片的“切割(dicing)製程”(步驟ST72)。
圖34B是進行切割製程之前的半導體晶圓7100的俯視圖。圖34C是圖34B的部分放大圖。半導體晶圓7100設置有多個電路區域7102。電路區域7102設置有本發明的實施方式的半導體裝置(例如，保持電路、記憶體裝置、攝像裝置、MCU等)。
多個電路區域7102的每一個都被分離區域7104圍繞。分離線(也稱為“切割線”)7106位於與分離區域7104重疊的位置上。在切割製程(步驟ST72)中，藉由沿著分離線7106切割半導體晶圓7100，從半導體晶圓7100切割出包括電路區域7102的晶片7110。圖34D示出晶片7110的放大圖。
另外，也可以在分離區域7104中設置導電層或半導體層。藉由在分離區域7104中設置導電層或半導體層，可以緩和可能在切割製程中產生的ESD，而防止起因於切割製程的良率下降。另外，一般來說，為了冷卻基板、去除刨花、防止帶電等，一邊將溶解有碳酸氣體等以降低其電阻率的純水供應給切削部一邊進行切割製程。藉由在分離區域7104中設置導電層或半導體層，可以減少該純水的使用量。因此，可以降低半導體裝置的生產成本。另外，可以提高半導體裝置的生產率。
在進行步驟ST72之後，拾取分離後的晶片並將其安裝且接合於引線框架上，亦即進行晶片接合(die bonding)製程(步驟ST73)。晶片接合製程中的晶片與引線框架的接合方法根據產品選擇合適的方法即可。例如，可以使用樹脂或膠帶進行接合。晶片接合製程中的晶片與引線框架的接合可以藉由在插入物(interposer)上安裝晶片來進行。在打線接合(wire bonding)製程中，將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接(步驟ST74)。作為金屬細線可以使用銀線或金線。打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
實施由環氧樹脂等密封進行了打線接合的晶片的模塑(molding)製程(步驟ST75)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以減輕機械外力所導致的對內置的電路部及金屬細線的損傷，還可以降低因水分或灰塵所導致的特性劣化。接著，對引線框架的引線進行電鍍處理。並且，對引線進行切斷及成型加工(步驟ST76)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲接。接著，對封裝表面實施印字處理(marking)(步驟ST77)。然後，藉由檢驗步驟(步驟ST78)完成電子構件(步驟ST79)。藉由組裝上述實施方式的半導體裝置，可以提供功耗低的小型電子構件。
圖34E示出完成的電子構件的立體示意圖。在圖34E中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的立體示意圖。如圖34E所示，電子構件7000包括引線7001及晶片7110。
電子構件7000例如安裝於印刷電路板7002。藉由組合多個這樣的電子構件7000並使其在印刷電路板7002上彼此電連接，可以將電子構件7000安裝於電子裝置。完成的電路板7004設置於電子裝置等的內部。藉由安裝電子構件7000，可以減少電子裝置的功耗。或者，容易實現電子裝置的小型化。
電子構件7000能夠用作如下各種領域的電子裝置的電子構件(IC晶片)：數位信號處理、軟體無線電(software-defined radio systems)、航空電子(如通訊設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、 語音辨識、加密、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等。作為這種電子裝置，可以舉出拍攝裝置(視頻攝影機、數位相機等)、顯示裝置、個人電腦(PC)、行動電話、包括可攜式的遊戲機、可攜式資訊終端(智慧手機或平板資訊終端等)、電子書閱讀器終端、可穿戴資訊終端(時脈式、頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及家庭用電器產品等。
下面，參照圖35A至圖36E示出電子裝置的結構例子。較佳為將包括觸控感測器的觸控面板裝置用於圖35A等的電子裝置的顯示部。藉由使用觸控面板裝置，該顯示部可以被用作電子裝置的輸入部。
圖35A所示的資訊終端2010除了組裝在外殼2011中的顯示部2012以外還包括操作按鈕2013、外部連接埠2014、揚聲器2015、麥克風2016。在此，顯示部2012的顯示區域是彎曲的。資訊終端2010是用電池驅動的可攜式資訊終端，可以被用作平板資訊終端或智慧手機。資訊終端2010具有電話、電子郵件、筆記本、上網、音樂播放等功能。藉由用手指等觸摸顯示部2012可以輸入資訊。藉由用手指等觸摸顯示部2012，可以進行打電話、輸入文字、顯示部2012的螢幕切換工作等各種操作。還可以藉由從麥克風2016輸入聲音，進行資訊終端2010的操作。藉由操作操作按鈕2013，可以進行電源的開啟/關閉工作、顯示部2012的螢幕切換工作等各種操作。
圖35B示出手錶型資訊終端的一個例子。資訊終端2030包括外殼2031、 顯示部2032、錶冠2033、錶帶2034及檢測部2035。藉由旋轉錶冠2033，可以操作資訊終端2030。藉由用手指觸摸顯示部2032可以操作資訊終端2030。
檢測部2035例如具有取得使用環境的資訊或生物資料的功能。在檢測部2035中，也可以設置麥克風、攝像元件、加速度感測器、方位感測器、壓力感測器、溫度感測器、濕度感測器、照度感測器、定位感測器(例如，GPS(全球定位系統))等。
可以將同標準的無線通訊裝置組裝到資訊終端2010及資訊終端2030中，以無線信號2020進行雙向通訊。例如，當資訊終端2010接收電子郵件、接電話等時，在資訊終端2030的顯示部2032上顯示通知來電的資訊。
圖35C示出眼鏡型資訊終端的例子。資訊終端2040包括穿戴部2041、外殼2042、電纜2045、電池2046以及顯示部2047。電池2046被容納在穿戴部2041中。顯示部2047被設置在外殼2042中。在外殼2042內設置有處理器、無線通訊裝置、記憶體裝置以及各種電子構件。將電力從電池2046藉由電纜2045供應到外殼2042內的顯示部2047及電子構件。由顯示部2047顯示藉由無線方式接收的影像等各種資訊。
另外，也可以在外殼2042中設置攝像頭。藉由使用攝像頭檢測出使用者的眼球及眼瞼的動作，可以操作資訊終端2040。
可以在穿戴部2041中設置有溫度感測器、壓力感測器、加速度感測器、 生物感測器等各種感測器。例如，由生物感測器獲取使用者的生物資訊並將該資訊儲存在外殼2042內的記憶體裝置中。例如，藉由使用無線信號2021，能夠在資訊終端2010與資訊終端2040之間進行雙向通訊。資訊終端2040將所儲存的生物資訊發送到資訊終端2010。資訊終端2010根據所接收的生物資訊計算出使用者的疲勞度、活動量等。
圖36A所示的筆記本型PC(個人電腦)2050包括外殼2051、顯示部2052、鍵盤2053、指向裝置2054。藉由顯示部2052的觸摸操作，可以操作筆記本型PC2050。
圖36B所示的攝影機2070包括外殼2071、顯示部2072、外殼2073、操作鍵2074、透鏡2075、連接部2076。顯示部2072設置在外殼2071中，操作鍵2074及透鏡2075設置在外殼2073中。外殼2071和外殼2073由連接部2076連接，由連接部2076可以改變外殼2071和外殼2073之間的角度。可以採用根據連接部2076處的外殼2071和外殼2073之間的角度切換顯示部2072的影像的結構。藉由顯示部2072的觸摸操作，可以進行錄影的開始及停止的操作、放大倍率的調整、攝像範圍的改變等各種操作。
圖36C所示的可攜式遊戲機2110包括外殼2111、顯示部2112、揚聲器2113、LED燈2114、操作鍵按鈕2115、連接端子2116、照相機2117、麥克風2118、記錄介質讀取部2119。
圖36D所示的電冷藏冷凍箱2150包括外殼2151、冷藏室門2152及冷凍室門2153等。
圖36E所示的汽車2170包括車體2171、車輪2172、儀表板2173及燈2174等。實施方式2的處理器被用作汽車2170的各種處理器。
實施方式6
在本實施方式中，對本發明的一個實施方式的半導體裝置及該半導體裝置所包括的電晶體進行說明。
〈電晶體100〉
電晶體100包括電極505_1、絕緣層506、絕緣層507、絕緣層508、半導體層509_1a、半導體層509_1b、半導體層509_1c、電極510_1a、電極510_1b、層529_1a、層529_1b、絕緣層511_1、電極512_1以及絕緣層513_1(參照圖37A至圖37C)。
圖37A至圖37C所示的電晶體100隔著絕緣層502及絕緣層503設置在基板501上。明確而言，在絕緣層503上設置有絕緣層504，該絕緣層504的一部分被去除並填有電極505_1。在電極505_1及絕緣層504上設置有絕緣層506，在絕緣層506上設置有絕緣層507，在絕緣層507上設置有絕緣層508。絕緣層508具有凸部，在該凸部上設置有半導體層509_1a，在半導體層509_1a上設置有半導體層509_1b。
半導體層509_1b包括第一區域、第二區域及第三區域。第三區域在平面圖中夾在第一區域和第二區域之間。
電晶體100在半導體層509_1b的第一區域上包括電極510_1a，並在半導體層509_1b的第二區域上包括電極510_1b。電極510_1a和電極510_1b中的一個可以用作源極電極和汲極電極中的一個，另一個可以用作源極電極和汲極電極中的另一個。由此，半導體層509_1b的第一區域和第二區域中的一個可以用作源極區域，另一個可以用作汲極區域。半導體層509_1b的第三區域可以用作通道形成區。
電晶體100在電極510_1a上包括層529_1a，並在電極510_1b上包括層529_1b。此外，包括覆蓋層529_1a、層529_1b、電極510_1a、電極510_1b、半導體層509_1b及半導體層509_1a的半導體層509_1c。半導體層509_1c具有與電極510_1a的側面接觸的區域、與電極510_1b的側面接觸的區域、與半導體層509_1b的第三區域接觸的區域、與半導體層509_1b的側面接觸的區域以及與半導體層509_1a的側面接觸的區域。
在半導體層509_1c上設置有絕緣層511_1，在絕緣層511_1上設置有電極512_1。絕緣層511_1及電極512_1具有與第三區域重疊的區域。
另外，電晶體100在電極512_1上包括絕緣層513_1。絕緣層511_1及絕緣層513_1超過電極512_1的端部延伸，具有在該延伸部中彼此接觸的區域。
在本實施方式中，在半導體層509_1c及絕緣層513_1上設置有絕緣層514，在絕緣層514上設置有絕緣層515。
另外，設置在絕緣層515、絕緣層514、半導體層509_1c及層529_1a中的與電極510_1a重疊的開口中設置有電極516_1a。此外，設置在絕緣層515、絕緣層514、半導體層509_1c及層529_1b中的與電極510_1b重疊的開口中設置有電極516_1b。此外，設置在絕緣層515、絕緣層514及絕緣層513_1中的與電極512_1重疊的開口中設置有電極516-1c。
另外，在本實施方式中，在絕緣層515上設置有電極517_1a、電極517_1b及電極517_1c。電極517_1a藉由電極516_1a與電極510_1a電連接。電極517_1b藉由電極516_1b與電極510_1b電連接。電極517_1c藉由電極516_1c與電極512_1電連接。
如圖37B所示，在電晶體100中，半導體層509_1b在通道寬度方向上夾在電極505_1與電極512_1之間。如上所述，絕緣層508具有凸部。半導體層509_1a及半導體層509_1b設置在該凸部上。藉由設置該凸部，與半導體層509_1b的底面相比，可以使電極512_1的不與該凸部重疊的區域(不與半導體層509_1b重疊的區域)的底面更靠近基板。該凸部的高度較佳為絕緣層511_1的厚度以上。或者，該凸部的高度較佳為絕緣層511_1和半導體層509_1c的總厚度以上。由此，可以由電極512_1覆蓋半導體層509_1b的側面。
也就是說，可以使電晶體100具有由電極505_1及電極512_1的電場電圍繞半導體層509_1b的結構。將如此由導電層(電晶體100中的電極505_1及電極512_1)的電場電圍繞形成通道的半導體層的電晶體結構稱為 surrounded channel(以下，s-ch)結構。在s-ch結構的電晶體100中，可以在半導體層509_1b的整體(塊體)形成通道。在s-ch結構中，可以使電晶體的汲極電流增大，來可以得到更高的通態電流(在電晶體處於開啟狀態時流在源極與汲極之間的電流)。此外，也可以由電極505_1及電極512_1的電場使形成在半導體層509_1b中的通道形成區的整個區域空乏化。因此，在s-ch結構中，可以進一步降低電晶體的關態電流。另外，藉由縮短通道寬度，可以提高提高通態電流或降低關態電流等的s-ch結構的效果。
電極505_1和電極512_1中的一個可以用作閘極電極，另一個可以用作背閘極電極。一般而言，閘極電極及背閘極電極使用導電層形成。此外，閘極電極和背閘極電極以夾著半導體層的通道形成區的方式配置。因此，背閘極電極可以具有與閘極電極同樣的功能。背閘極電極的電位可以與閘極電極相等，也可以為接地電位或任意電位。另外，藉由不跟閘極電極聯動而獨立地改變背閘極電極的電位，可以改變電晶體的臨界電壓。
電極505_1和電極512_1都可以用作閘極電極。因此，絕緣層506、絕緣層507、絕緣層508及絕緣層511_1都可以用作閘極絕緣層。
當將電極505_1和電極512_1中的一個稱為“閘極電極”或“閘極”時，將另一個稱為“背閘極電極”或“背閘極”。例如，在電晶體100中，當將電極505_1稱為“閘極電極”時，將電極512_1稱為“背閘極電極”。當將電極512_1用作“閘極電極”時，可以將電晶體100認為頂閘極型電晶體的一種。
具有背閘極電極的電晶體的對閘極施加正電荷的+GBT應力測試前後的臨界電壓的變動也比不具有背閘極電極的電晶體小。
〈電晶體200〉
電晶體100及電晶體200較佳為n通道電晶體。另外，電晶體200的臨界值較佳為大於電晶體100的臨界值。
電晶體200是一種頂閘極型電晶體。電晶體200包括電極505_2、絕緣層506、絕緣層507、絕緣層508、半導體層509_2a1、半導體層509_2a2、半導體層509_2b1、半導體層509_2b2、半導體層509_2c、電極510_2a、電極510_2b、層529_2a、層529_2b、絕緣層511_2、電極512_2以及絕緣層513_2(參照圖38A至圖38C)。
圖38A至圖38C所示的電晶體200隔著絕緣層502及絕緣層503設置在基板501上。明確而言，在絕緣層503上設置有絕緣層504，該絕緣層504的一部分被去除並填有電極505_2。在電極505_2及絕緣層504上設置有絕緣層506，在絕緣層506上設置有絕緣層507，在絕緣層507上設置有絕緣層508。
絕緣層508具有第一凸部及第二凸部。電晶體200在第一凸部上包括半導體層509_2a1，在半導體層509_2a1上包括半導體層509_2b1。此外，電晶體200在半導體層509_2b1上包括電極510_2a，在電極510_2a上包括層529_2a。電晶體200在第二凸部上包括半導體層509_2a2，在半導體層509_2a2上包括半導體層509_2b2。此外，電晶體200在半導體層509_2b2上包括電 極510_2b，在電極510_2b上包括層529_2b。電極510_2a和電極510_2b中的一個可以用作源極電極和汲極電極中的一個，另一個可以用作源極電極和汲極電極中的另一個。
半導體層509_2c覆蓋層529_2a、層529_2b、電極510_2a、電極510_2b、半導體層509_2b1、半導體層509_2b2、半導體層509_2a1及半導體層509_2a2。半導體層509_2c具有與電極510_2a的側面接觸的區域、與半導體層509_2b1的側面接觸的區域以及與半導體層509_2a1的側面接觸的區域。此外，半導體層509_2c具有與電極510_2b的側面接觸的區域、與半導體層509-2b2的側面接觸的區域以及與半導體層509_2a2的側面接觸的區域。
半導體層509_2c包括第一區域、第二區域及第三區域。第三區域在平面圖中夾在第一區域和第二區域之間。
半導體層509_2c的第一區域與層529_2a、電極510_2a、半導體層509_2b1及半導體層509_2a1重疊。半導體層509_2c的第二區域與層529_2b、電極510_2b、半導體層509_2b2及半導體層509_2a2重疊。半導體層509_2c的第三區域可以用作通道形成區。
另外，電晶體200在半導體層509_2c上包括絕緣層511_2，在絕緣層511_2上包括電極512_2。絕緣層511_2及電極512_2具有與半導體層509_2c的第三區域重疊的區域。
另外，電晶體200在電極512_2上包括絕緣層513_2。絕緣層511_2及 絕緣層513_2超過電極512_2的端部延伸，具有在該延伸部中彼此接觸的區域。
在本實施方式中，在半導體層509_2c及絕緣層513_2上設置有絕緣層514，在絕緣層514上設置有絕緣層515。
另外，設置在絕緣層515、絕緣層514、半導體層509_2c及層529_2a中的與電極510_2a重疊的開口中設置有電極516_2a。此外，設置在絕緣層515、絕緣層514、半導體層509_2c及層529_2b中的與電極510_2b重疊的開口中設置有電極516_2b。此外，設置在絕緣層515、絕緣層514及絕緣層513_2中的與電極512_2重疊的開口中設置有電極516_2c。
另外，在本實施方式中，在絕緣層515上設置有電極517_2a、電極517_2b及電極517_2c。電極517_2a藉由電極516_2a與電極510_2a電連接。電極517_2b藉由電極516_2b與電極510_2b電連接。電極517_2c藉由電極516_2c與電極512_2電連接。
與電晶體100同樣，在電晶體200中電極505_2和電極512_2中的一個可以用作閘極電極，另一個可以用作背閘極電極。因此，絕緣層506、絕緣層507、絕緣層508及絕緣層511_2都可以用作閘極絕緣層。
當將電極505_2和電極512_2中的一個稱為“閘極電極”或“閘極”時，將另一個稱為“背閘極電極”或“背閘極”。例如，在電晶體200中，當將電極505_2稱為“閘極電極”時，將電極512_2稱為“背閘極電極”。當 將電極512_2用作“閘極電極”時，可以將電晶體200認為頂閘極型電晶體的一種。
在電晶體100中，通道形成在半導體層509b中。在電晶體200中，通道形成在半導體層509c中。較佳為將物理性質不同的半導體材料用於半導體層509b和半導體層509c。當將物理性質不同的半導體材料用於半導體層509b和半導體層509c時，電晶體100和電晶體200能夠具有不同的電特性。例如，藉由將能帶間隙不同的半導體分別用於半導體層509b和半導體層509c，可以分別設定電晶體100和電晶體200的場效移動率。
另外，例如藉由將其電子親和力比半導體層509b小的半導體用於半導體層509c，可以使電晶體200的Vth大於電晶體100的Vth。明確而言，在半導體層509c是In-M-Zn氧化物(包含In、元素M和Zn的氧化物)並且半導體層509b也是In-M-Zn氧化物的情況下，當半導體層509c為In：M：Zn=x1：y1：z1[原子數比]並且半導體層509b為In：M：Zn=x2：y2：z2[原子數比]時，可以使用y1/x1大於y2/x2的半導體層509c及半導體層509b。藉由使用這種In-M-Zn氧化物，可以使電晶體200的Vth大於電晶體100的Vth。
在圖38A至圖38C中，電晶體200包括被用作第一閘極的電極512_2及被用作第二閘極的電極505_2，但是電晶體200也可以包括電極512_2和電極505_2中的任一個。例如，也可以僅包括電極505_2。在第二閘極一側的閘極絕緣膜的厚度比第一閘極一側的絕緣膜厚的情況下，有時第二閘極一側的絕緣膜的耐壓更高。在實施方式1所示的保持電路50所包括的電晶體FE1及電晶體FE2需要對高閘極電壓具有耐性的情況下，藉由僅對電極 505_2施加高電壓或者僅設置電極505_2而不設置電極512_2，有時可以提高電晶體的可靠性。
〈半導體裝置的結構實例〉
接著，對本發明的一個實施方式的半導體裝置的結構實例進行說明。圖39為示出半導體裝置300的剖面結構的一部分的剖面圖，其中，作為半導體裝置的單元陣列44所包括的記憶單元使用記憶單元209，作為記憶單元209所包括的電晶體MW1使用電晶體100，作為電壓保持部43的電晶體FE1及電晶體FE2使用電晶體200。電晶體FE1、電晶體FE2及電晶體MW1較佳為n通道OS電晶體，電晶體FE2的臨界值較佳為高於電晶體MW1的臨界值。另外，電晶體FE1的臨界值較佳為高於電晶體MW1的臨界值。藉由提高電晶體FE1及電晶體FE2的臨界值，可以使截止電流極低，而可以提高電壓保持部43的保持特性(保持特性變得良好)。另外，藉由對電晶體MW1的背閘極從電壓保持部43供應負電位，可以使截止電流極低。
在圖39中，半導體裝置300在基板501上隔著絕緣層502及絕緣層503包括電晶體FE1、電晶體FE2及電晶體MW1。在電晶體FE1、電晶體FE2及電晶體MW1上設置有絕緣層515及絕緣層439，在絕緣層439上設置有電極441及電極427等電極。另外，設置有覆蓋電極441及電極427等電極的絕緣層442。另外，在絕緣層442上設置有覆蓋電極441的電極443等電極。
電極441、絕緣層442和電極443重疊的區域被用作電容器CA1。藉由以覆蓋電極441的方式設置電極443，電極441的頂面及側面都可以被用作 電容器。同樣地，藉由夾著絕緣層442配置電極，來設置電容器CA2及電容器CS1。
在電極443及絕緣層442上設置有絕緣層437，在絕緣層437上設置有電極429，在電極429上設置有絕緣層438。電極429藉由設置在絕緣層437的一部分中的電極428與電極427電連接。
本實施方式所示的半導體裝置300所包括的電晶體100及電晶體200可以應用於上述實施方式所示的電晶體。
例如，可以將圖39所示的電晶體MW1及電容器CS1的結構應用於記憶單元227所包括的電晶體MW2及電容器CS2、記憶單元241所包括的電晶體MW3及電容器CS3、記憶單元242所包括的電晶體MW5及電容器CS5或者記憶單元243所包括的電晶體MW6及電容器CS6。
在圖39中，電容器CA1所包括的電極441藉由電極連接到電晶體FE1的源極和汲極中的一個及電晶體FE1的閘極。另外，電容器CA2的一個電極藉由電極連接到電晶體FE2的源極和汲極中的一個、電晶體FE2的閘極及電晶體MW1的背閘極。
電晶體FE2的背閘極可以在圖40所示通道寬度方向上延伸而電連接到與前閘極。圖40示出半導體裝置300中的相當於圖38A至圖38C的W3-W4方向的電晶體FE2的剖面。
圖41示出半導體裝置300的剖面結構的一個例子。在圖41中，在電晶體581等Si電晶體上設置有絕緣層，在該絕緣層上設置有電晶體FE1、電晶體FE2及電晶體MW1等OS電晶體。
電晶體581例如可以應用於單元陣列44所包括的電晶體MR2等電晶體、比較器20所包括的電晶體MP1等電晶體、邏輯電路52等的半導體裝置300所包括的電路的Si電晶體等。
電晶體100可以應用於實施方式4所示的比較器所包括的OS電晶體，例如電晶體M1、電晶體M2、電晶體M3、電晶體M4、電晶體M5、電晶體M14、電晶體M15等。
在半導體裝置300中，作為基板501使用n型半導體。電晶體581包括通道形成區583、高濃度p型雜質區585、絕緣層586、電極587和側壁588。此外，在隔著絕緣層586與側壁588重疊的區域中具有低濃度p型雜質區584。絕緣層586可以被用作閘極絕緣層。電極587可以被用作閘極電極。在電晶體581中，通道形成區583形成在基板501的一部分。
在形成電極587之後且在形成側壁588之前，以電極587為遮罩引入雜質元素，由此可以形成低濃度p型雜質區584。根據情況或狀況，也可以不設置低濃度p型雜質區584。
電晶體581與其他電晶體由元件分離層電分離。元件分離層可以使用LOCOS(Local Oxidation of Silicon：矽局部氧化))法、STI(Shallow Trench Isolation：淺溝槽隔離)法等形成。
電晶體581可以被用作p通道電晶體。在電晶體581上形成有絕緣層593，在絕緣層593上形成有絕緣層594。絕緣層593及絕緣層594較佳為使用具有防止氧、氫、水、鹼金屬、鹼土金屬等雜質的擴散的功能的絕緣材料形成。可以省略絕緣層593和絕緣層594中的任一個，也可以層疊有其它絕緣層。
在此示出p通道電晶體的例子，但是在基板501上也可以設置n通道電晶體。
半導體裝置300在絕緣層594上包括具有平坦表面的絕緣層595。
另外，在絕緣層595上形成有電極522等。另外，電極522等藉由接觸插頭521等與高濃度p型雜質區585中的一個電連接。在絕緣層595上設置有絕緣層531、絕緣層532、絕緣層533、絕緣層534、絕緣層535及絕緣層536。另外，半導體裝置300在絕緣層595上包括電極522及電極524。電極522填埋於絕緣層531及絕緣層532中。電極522藉由設置在絕緣層593、絕緣層594及絕緣層595中的接觸插頭521與電晶體581電連接。電極524填埋於絕緣層535中。電極524藉由設置在絕緣層533及絕緣層534中的電極523與電極522電連接。
在圖41所示的例子中，被用作電晶體581的閘極電極的電極587藉由插頭及電極與電容器CS1的一個電極連接。
〈變形例子〉
圖42示出使用與圖39不同結構的電晶體100及電晶體200的半導體裝置300的剖面結構實例。圖43A至圖43D示出圖42所示的電晶體100及電晶體200的詳細。
圖43A至圖43D所示的電晶體200包括被用作第一閘極的電極512_2及被用作第二閘極的電極505_2。形成在與電極505_2相同的層中的電極505_3a及電極505_3b被用作電晶體200的源極及汲極。半導體層509_2c的底面與電極505_3a及電極505_3b接觸。
電極512_1及電極512_2被絕緣層513_1及絕緣層513_2覆蓋，絕緣層513_1、絕緣層513_2、層529_1a及層529_1b被絕緣層519覆蓋。關於絕緣層519例如可以參照絕緣層515。
絕緣層503、絕緣層519及絕緣層515可以為兩層以上的不同材料的疊層膜。或者，可以以不同的成膜方法形成。例如，可以層疊利用濺射法形成的氧化鋁及利用ALD法形成的氧化鋁。
在圖42中，被用作電晶體FE2的源極和汲極中的一個的電極藉由接觸插頭連接到電晶體FE2的閘極及電容器CA2的一個電極。另外，被用作電晶體FE2的源極和汲極中的一個的電極還具有電晶體MW1的第二閘極的功能。
〈構成材料〉
以下，對本發明的一個實施方式的半導體裝置的構成材料進行說明。
(半導體層)
作為半導體層509，可以使用單晶半導體、多晶半導體、微晶半導體、非晶半導體等中的一個或多個。作為半導體材料，例如可以使用矽或鍺等。另外，也可以使用矽鍺、炭化矽、砷化鎵、氧化物半導體、氮化物半導體等化合物半導體或有機半導體等。
半導體層509a、半導體層509b及半導體層509c可以使用彼此不同的結晶狀態的半導體，也可以使用彼此不同的半導體材料。以下，關於半導體層509a的記載可應用於半導體層509_1a、半導體層509_2a1及半導體層509_2a2，關於半導體層509b的記載可應用於半導體層509_1b、半導體層509_2b1及半導體層509_2b2，關於半導體層509c的記載可應用於半導體層509_1c及半導體層509_2c。
由於氧化物半導體的能帶間隙為2eV以上，因此當作為半導體層509使用氧化物半導體時，可以實現關態電流極低的電晶體。明確而言，在源極與汲極間的電壓為3.5V且室溫(典型為25℃)下的每1μm通道寬度的關態電流可以低於1×10-20A，低於1×10-22A，或低於1×10-24A。就是說，開關比可以為20位數以上且150位數以下。另外，在作為半導體層509使用氧化物半導體的電晶體中，源極與汲極間的絕緣耐壓高。由此，可以提供可靠性良好的電晶體。另外，可以提供輸出電壓高且高耐壓的電晶體。另外，可以提供可靠性良好的半導體裝置等。另外，可以提供輸出電壓高且高耐 壓的半導體裝置。
在本實施方式中，對作為半導體層509使用氧化物半導體的例子進行說明。
(氧化物半導體)
下面說明根據本發明的氧化物半導體。氧化物半導體較佳為至少包含銦或鋅。特別較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含選自硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
在此考慮氧化物半導體包含銦、元素M及鋅的情況。注意，元素M為鋁、鎵、釔或錫等。作為其他的可用作元素M的元素，除了上述元素以外，還有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時可以組合多個上述元素。
〈結構〉
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致 的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比 nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
〈原子數比〉
接著，參照圖44A至圖44C對根據本發明的氧化物半導體所包含的銦、元素M及鋅的原子數比的較佳的範圍進行說明。注意，圖44A至圖44C不示出氧的原子數比。另外，將氧化物半導體所包含的銦、元素M及鋅的原子數比的各項分別稱為[In]、[M]及[Zn]。
在圖44A至圖44C中，虛線表示原子數比為[In]：[M]：[Zn]=(1+α)：(1-α)：1的(-1α1)的線、原子數比為[In]：[M]：[Zn]=(1+α)：(1-α)：2的線、原子數比為[In]：[M]：[Zn]=(1+α)：(1-α)：3的線、原子數比為[In]：[M]：[Zn]=(1+α)：(1-α)：4的線及原子數比為[In]：[M]：[Zn]=(1+α)：(1-α)：5的線。
點劃線表示原子數比為[In]：[M]：[Zn]=5：1：β(β0)的線、原子數比為[In]：[M]：[Zn]=2：1：β的線、原子數比為[In]：[M]：[Zn]=1：1：β的線、原子數比為[In]：[M]：[Zn]=1：2：β的線、原子數比為[In]：[M]：[Zn]=1：3：β的線及原子數比為[In]：[M]：[Zn]=1：4：β的線。
雙點劃線示出原子數比為[In]：[M]：[Zn]=(1+γ)：2：(1-γ)(-1 γ 1)的線。具有圖44A至圖44C所示的[In]：[M]：[Zn]=0：2：1及其近似值的原子數 比的氧化物半導體容易具有尖晶石型結晶結構。
有時在氧化物半導體中多個相共存(例如，二相共存、三相共存等)。例如，當原子數比接近[In]：[M]：[Zn]=0：2：1時，尖晶石型結晶結構和層狀結晶結構的二相容易共存。當原子數比接近[In]：[M]：[Zn]=1：0：0時，方鐵錳礦型結晶結構和層狀結晶結構的二相容易共存。當在氧化物半導體中多個相共存時，可能在不同的結晶結構之間形成晶界。
圖44A所示的區域A示出氧化物半導體所包含的銦、元素M及鋅的原子數比的較佳的範圍的一個例子。
藉由增高銦含量，可以提高氧化物半導體的載子移動率(電子移動率)。這是因為：在包含銦、元素M及鋅的氧化物半導體中，重金屬的s軌域主要有助於載子傳導，藉由增高銦含量，s軌域重疊的區域變大。由此，銦含量高的氧化物半導體的載子移動率比銦含量低的氧化物半導體高。
另一方面，氧化物半導體的銦含量及鋅含量變低時，載子移動率變低。因此，當原子數比為[In]：[M]：[Zn]=0：1：0或其近似值時(例如，圖44C中的區域C)，絕緣性變高。
因此，本發明的一個實施方式的氧化物半導體較佳為具有圖44A的以區域A表示的原子數比，此時該氧化物半導體易具有載子移動率高且晶界少的層狀結構。
當氧化物半導體具有區域A所示的原子數比，尤其是具有圖44B所示的區域B的原子數比時，容易成為CAAC-OS且具有高載子移動率，所以可以獲得優良的氧化物半導體。
CAAC-OS為結晶性高的氧化物半導體。另外，在CAAC-OS中觀察不到明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。另外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。
區域B包括[In]：[M]：[Zn]=4：2：3至4：2：4.1的原子數比及其近似值。近似值例如包括[In]：[M]：[Zn]=5：3：4的原子數比。另外，區域B包括[In]：[M]：[Zn]=5：1：6的原子數比及其近似值以及[In]：[M]：[Zn]=5：1：7的原子數比及其近似值。
注意，氧化物半導體所具有的性質不是僅由原子數比決定的。即使在原子數比相同的情況下，也根據形成條件，有時氧化物半導體的性質不同。例如，當使用濺射裝置形成氧化物半導體時，所形成的膜的原子數比與靶材的原子數比不一致。另外，根據成膜時的基板溫度，有時膜的[Zn]小於靶材的[Zn]。因此，圖示的區域是表示氧化物半導體有具有特定特性的傾向時的原子數比的區域，區域A至區域C的邊界不清楚。
[包含氧化物半導體的電晶體]
接著，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以減少晶界處的載子散亂等，因此可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
較佳為將載子密度低的氧化物半導體用於電晶體。在降低氧化物半導體膜的載子密度的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，將氧化物半導體的載子密度設定為低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且1×10-9/cm3以上。
此外，高純度本質或實質上高純度本質的氧化物半導體的缺陷態密度低，所以有時其陷阱態密度也降低。
此外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道區的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近的膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
〈雜質〉
在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷態。因此，將氧化物半導體中的矽或碳的濃度、與氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷態而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為降低氧化物半導體中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
另外，當氧化物半導體包含氮時，產生作為載子的電子，載子密度增加，而氧化物半導體容易被n型化。其結果是，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物半導體中的氮，例如，使藉由SIMS測得的氧化物半導體中的氮濃度較佳為小於5×1019atoms/cm3，更佳為5×1018atoms/cm3以下，進一步較佳為1×1018atoms/cm3以下，更進一步較佳為5×1017atoms/cm3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電 子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，在氧化物半導體中，使藉由SIMS測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質充分得到降低的氧化物半導體用於電晶體的通道區，可以賦予穩定的電特性。
接著，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以減少晶界處的載子散亂等，因此可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
較佳為將載子密度低的氧化物半導體用於電晶體。例如，將氧化物半導體的載子密度設定為低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且1×10-9/cm3以上。
在以抑制OS電晶體的臨界電壓的負向漂移或降低電晶體的關態電流為目的的情況下，較佳為降低氧化物半導體的載子密度。在以降低氧化物半導體的載子密度為目的的情況下，降低氧化物半導體中的雜質濃度以降低缺陷態密度。較佳為將載子密度低的氧化物半導體用於電晶體。在降低氧化物半導體膜的載子密度的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低 的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質的氧化物半導體的載子密度低於8×1015cm-3，較佳為低於1×1011cm-3，更佳為低於1×1010cm-3且1×10-9cm-3以上。
另外，因為在高純度本質或實質上高純度本質的氧化物半導體中，載子發生源少，所以可以降低載子密度。此外，高純度本質或實質上高純度本質的氧化物半導體的缺陷態密度低，所以有時其陷阱態密度也降低。
為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。
將氧化物半導體中的矽或碳的濃度、與氧化物半導體的介面附近的矽或碳的濃度(藉由SIMS測得的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，使藉由SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
另外，當氧化物半導體包含氮時，產生作為載子的電子，載子密度增加，而氧化物半導體容易被n型化。其結果是，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物半導體中的氮。例如，使藉由SIMS測得的氧化物半導體中的氮濃度較佳為小於5×1019atoms/cm3，更佳為5×1018atoms/cm3以下，進一步較佳為1×1018atoms/cm3以下，更進一步較佳為5×1017atoms/cm3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，在氧化物半導體中，使藉由SIMS測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
作為半導體層509b例如使用能隙大的氧化物半導體。半導體層509b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
當利用濺射法形成半導體層509時，可以將靶材的原子數比設定為In：M：Zn為3：1：1、3：1：2、3：1：4、1：1：0.5、1：1：1、1：1：2、1：4：4、4：2：4.1、1：3：2或1：3：4等。
當利用濺射法形成半導體層509時，形成之後的氧化物半導體的原子數比有時與靶材的原子數比不一致。尤其是，形成之後的膜中的鋅的原子數比有時小於靶材中的鋅的原子數比。明確而言，該鋅的原子數比有時為靶材中的鋅的原子數比的40atomic%以上且90atomic%以下左右。
半導體層509a及半導體層509c較佳為使用包含構成半導體層509b的 氧以外的元素中的一種以上的材料形成。藉由使用這種材料，可以使半導體層509a與半導體層509b之間的介面以及半導體層509c與半導體層509b之間的介面不容易產生介面能階。由此，不容易發生介面中的載子的散射及俘獲，而可以提高電晶體的場效移動率。另外，還可以減少電晶體的臨界電壓(以下也稱為“Vth”)的不均勻。因此，可以實現具有良好的電特性的半導體裝置。
另外，在半導體層509b是In-M-Zn氧化物(包含In、元素M和Zn的氧化物)，並且半導體層509a及半導體層509c也是In-M-Zn氧化物的情況下，當將半導體層509a及半導體層509c的原子數比設定為In：M：Zn=x1：y1：z1，並且將半導體層509b的原子數比設定為In：M：Zn=x2：y2：z2時，較佳為選擇y1/x1大於y2/x2的半導體層509a、半導體層509c及半導體層509b。更佳的是，選擇y1/x1為y2/x2的1.5倍以上的半導體層509a、半導體層509c及半導體層509b。進一步較佳的是，選擇y1/x1為y2/x2的2倍以上的半導體層509a、半導體層509c及半導體層509b。進一步較佳的是，選擇y1/x1為y2/x2的3倍以上的半導體層509a、半導體層509c及半導體層509b。此時，如果在半導體層509b中y2為x2以上就可以使電晶體具有穩定的電特性，所以是較佳的。但是，當y2為x2的5倍以上時，電晶體的場效移動率會下降，因此y2較佳為小於x2的5倍。藉由作為半導體層509a及半導體層509c採用上述結構，可以使半導體層509a及半導體層509c成為與半導體層509b相比不容易產生氧缺陷的層。
另外，在半導體層509a是In-M-Zn氧化物的情況下，當In和M的總和為100atomic%時，較佳為：In低於50atomic%，M高於50atomic%，更佳為： In低於25atomic%，M高於75atomic%。此外，在半導體層509b是In-M-Zn氧化物的情況下，當In和M的總和為100atomic%時，較佳為：In高於25atomic%，M低於75atomic%，更佳為：In高於34atomic%，M低於66atomic%。此外，在半導體層509c是In-M-Zn氧化物的情況下，當In和M的總和為100atomic%時，較佳為：In低於50atomic%，M高於50atomic%，更佳為：In低於25atomic%，M高於75atomic%。另外，半導體層509c也可以使用與半導體層509a相同的種類的氧化物。
例如，作為包含In或Ga的半導體層509a及包含In或Ga的半導體層509c，可以採用使用其原子數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：4：5、1：6：4或1：9：6等的靶材形成的In-Ga-Zn氧化物、使用其原子數比為In：Ga=1：9或7：93等的靶材形成的In-Ga氧化物。另外，作為半導體層509b，例如可以採用使用其原子數比為In：Ga：Zn=1：1：1或3：1：2等的靶材形成的In-Ga-Zn氧化物。半導體層509a、半導體層509b及半導體層509c的原子數比都作為誤差包括上述原子數比的±20%的變動。
作為半導體層509b使用其電子親和力大於半導體層509a及半導體層509c的氧化物。例如，作為半導體層509b使用如下氧化物，該氧化物的電子親和力比半導體層509a及半導體層509c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。電子親和力是指真空能階和導帶底之間的能量差。
銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，半導體層509c較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳 為80%以上，更佳為90%以上。
半導體層509a和/或半導體層509c也可以是氧化鎵。藉由使用氧化鎵，有時可以降低電晶體的關態電流。
此時，若被施加閘極電壓，在電晶體100中，通道則形成在半導體層509a、半導體層509b和半導體層509c當中的電子親和力最大的半導體層509b中。
可以利用與半導體層509同樣的材料及方法形成層529(層529_1a、層529_1b、層529_2a及層529_2b)。當將氧化物半導體層用作層529時，較佳為使用不容易釋放氧和/或不容易吸收氧的氧化物半導體層。
使用圖45A和圖45B所示的能帶圖對由半導體層509_1a、半導體層509_1b和半導體層509_1c的疊層構成的半導體層509的功能及效果進行說明。圖45A示出圖37B及圖37C中的虛線A1-A2之間的部分的能帶結構。也就是說，圖45A示出電晶體100的通道形成區的能帶結構。
在圖45A中，Ec382、Ec383a、Ec383b、Ec383c、Ec386分別示出絕緣層508、半導體層509_1a、半導體層509_1b和半導體層509_1c、絕緣層511_1的導帶底能量。
因為絕緣層508和絕緣層511_1是絕緣物，所以Ec382和Ec386比Ec383a、Ec383b及Ec383c更接近於真空能階(電子親和力小)。
另外，Ec383a比Ec383b更接近於真空能階。明確而言，Ec383a較佳為比Ec383b更接近於真空能階0.07eV以上且1.3eV以下，較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。
此外，Ec383c比Ec383b更接近於真空能階。明確而言，Ec383c較佳為比Ec383b更接近於真空能階0.07eV以上且1.3eV以下，較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。
由於電晶體100具有s-channel結構，所以通道形成在整個半導體層509_1b中。因此，半導體層509_1b的厚度越大，通道形成區越大。亦即，半導體層509_1b越厚，越能夠提高電晶體100的通態電流。半導體層509_1b的厚度可以為5nm以上，較佳為10nm以上，更佳為20nm以上，進一步較佳為50nm以上。
此外，為了提高電晶體100的通態電流，半導體層509_1c的厚度越薄越佳。例如，半導體層509_1c的厚度可以為小於20nm，較佳為10nm以下，更佳為5nm以下。另一方面，半導體層509_1c具有阻擋包含在相鄰的絕緣體中的氧之外的元素(氫、矽等)侵入形成通道的半導體層509_1b中的功能。因此，半導體層509_1c較佳為具有一定程度的厚度。例如，半導體層509_1c的厚度可以為0.3nm以上，較佳為1nm以上，更佳為2nm以上。
此外，為了提高可靠性，半導體層509_1a的厚度較佳為大。半導體層509_1a的厚度可以為10nm以上，較佳為20nm以上，更佳為40nm以上， 進一步較佳為60nm以上。藉由將半導體層509_1a形成為厚，可以拉開從相鄰的絕緣體(絕緣層508)和半導體層509_1a的介面到形成通道的半導體層509_1b的距離。注意，為了防止電晶體100或包括電晶體100的半導體裝置的生產率下降，將半導體層509_1a的厚度例如設定為50nm以下，較佳為20nm以下，更佳為10nm以下。
圖45B示出圖37D中的點劃線B1-B2所示的部分的能帶結構。也就是說，圖45B示出半導體層509_1b的側面的能帶結構。
在圖45B中，Ec387、Ec383c、Ec383b分別示出絕緣層514、半導體層509_1c、半導體層509_1b的導帶底能量。在半導體層509_1b的側面與絕緣層514的介面附近有可能形成起因於雜質或缺陷的陷阱能階390，但是由於半導體層509_1c的存在，可以使半導體層509_1b的側面遠離該陷阱能階。
圖46示出圖38C中的點劃線C1-C2所示的部分的能帶結構。也就是說，圖46示出電晶體200的通道形成區的能帶結構。
在圖46中，Ec382、Ec383c、Ec386分別示出絕緣層508、半導體層509_2c、絕緣層511_2的導帶底能量。在電晶體200中，由於半導體層509_2c中的形成通道的區域與絕緣層508及絕緣層511_2直接接觸，所以容易受到介面散射或陷阱能階390的影響。因此，與電晶體100相比，電晶體200的通態電流及場效移動率低。此外，與電晶體100相比，電晶體200的Vth大。
雖然在本實施方式中電晶體100的半導體層具有上述三層結構，但是 本發明的一個實施方式不限於此。例如，半導體層也可以具有沒有半導體層509_1a和半導體層509_1c中的一個的兩層結構。或者，也可以採用使用半導體層509_1a、半導體層509_1b和半導體層509_1c中的任何一個的單層結構。或者，也可以採用在半導體層509_1a上或下、或者在半導體層509_1c上或下設置有上述半導體層中的任何一個的四層結構。或者，也可以採用在半導體層509a上、半導體層509a下、半導體層509c上、半導體層509c下中的任何兩個以上的位置設置有作為半導體層509a、半導體層509b和半導體層509c例示出的半導體層中的任何一個的n層結構(n為5以上的整數)。
(基板)
雖然對可用於基板501的材料沒有較大的限制，但是基板必需至少具有足夠高的耐熱性來耐受後面進行的加熱處理。例如，作為基板501，可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺為材料的化合物半導體基板等。此外，也可以使用SOI基板或者在半導體基板上設置有應變電晶體或FIN型電晶體等半導體元件的基板等。另外，也可以使用可用於高電子移動率電晶體(HEMT：High Electron Mobility Transistor)的砷化鎵、砷化鋁鎵、砷化銦鎵、氮化鎵、磷化銦、矽鍺等。也就是說，基板501不僅是支撐基板，也可以是形成有電晶體等其他裝置的基板。此時，電晶體100和/或電晶體200的閘極、源極和汲極中的至少一個可以與上述其它裝置電連接。
此外，作為基板501，可以使用硼矽酸鋇玻璃和硼矽酸鋁玻璃等玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，作為基板501可以使用 撓性基板。在使用撓性基板時，既可以在撓性基板上直接製造電晶體和電容器等，又可以在其他製造基板上製造電晶體和電容器等，然後將其剝離並轉置到撓性基板上。另外，為了從製造基板剝離電晶體和電容器等並將其轉置到撓性基板上，較佳為在製造基板與電晶體和電容器等之間設置剝離層。
作為撓性基板，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。用作基板501的撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。用作基板501的撓性基板例如可以使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。作為樹脂例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是，芳族聚醯胺具有低線性膨脹係數，因此適用於撓性基板。
(絕緣層)
作為絕緣層502至絕緣層504、絕緣層506至絕緣層508、絕緣層511_1及絕緣層511_2(以下，記為絕緣層511)、絕緣層513_1、絕緣層513_2、絕緣層514及絕緣層515採用如下材料的單層或疊層，該材料選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、鋁矽酸鹽等。另外，也可以使用混合有氧化物材料、氮化物材料、氧氮化物材料、氮氧化物材料中的多種的材料。
在本說明書中，氮氧化物是指氮含量大於氧含量的化合物。另外，氧 氮化物是指氧含量大於氮含量的化合物。另外，例如可以使用拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)等測量各元素的含量。
尤其是，絕緣層502和/或絕緣層503以及絕緣層515較佳為使用不易使雜質透過的絕緣材料形成。例如，作為不易使雜質透過的絕緣材料，可以舉出氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、氮化矽等。
藉由作為絕緣層502和/或絕緣層503使用不易使雜質透過的絕緣材料，可以抑制從基板501一側的雜質擴散而可以提高電晶體的可靠性。藉由作為絕緣層515使用不易使雜質透過的絕緣材料，可以抑制來自絕緣層515的上層的雜質擴散而可以提高電晶體的可靠性。
絕緣層502和/或絕緣層503以及絕緣層515可以採用多個由上述材料形成的絕緣層的疊層。此外，可以省略絕緣層502和絕緣層503中的任一個。
當將氧化物半導體用於半導體層509時，為了防止半導體層509中的氫濃度增加，較佳為降低絕緣層中的氫濃度。明確而言，絕緣層中的藉由SIMS測得的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。尤其是，較佳為降低絕緣層504、絕緣層506至絕緣層508、絕緣層511及絕緣層514中的氫濃度。較佳為至少降低與半導體層509接觸的絕緣層508、絕緣層511及絕緣層514中的氫濃度。
另外，為了防止半導體層509中的氮濃度增加，較佳為降低絕緣層中的氮濃度。明確而言，絕緣層中的藉由SIMS測得的氮濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
絕緣層508、絕緣層511和絕緣層514中的至少一個較佳為使用藉由加熱釋放氧的絕緣層形成。具體來說，較佳為使用如下絕緣層：在進行TDS分析(其中進行膜表面溫度為100℃以上且700℃以下，較佳為100℃以上且500℃以下的加熱處理)時換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3×1020atoms/cm3以上。將藉由加熱釋放出的氧也稱為“過量氧”。
作為絕緣層514，可以使用聚醯亞胺、丙烯酸類樹脂、苯并環丁烯類樹脂、聚醯胺、環氧類樹脂等具有耐熱性的有機材料。除了上述有機材料以外，也可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外，也可以藉由層疊多個由這些材料形成的絕緣層來形成絕緣層514。
此外，可以將上述絕緣層用作層529。當將上述絕緣層用作層529時，較佳為使用不容易釋放氧和/或不容易吸收氧的絕緣層。
[電極]
作為用來形成電極505_1、電極505_2、電極510_1a、電極510_1b、電 極510_2a、電極510_2b、電極512_1、電極512_2、電極516_1a、電極516_1b、電極516_1c、電極516_2a、電極516_2b、電極516_2c、電極517_1a、電極517_1b、電極517_1c、電極517_2a、電極517_2b及電極517_2c的導電材料，可以使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦等中的一種以上的金屬元素的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體、鎳矽化物等矽化物。
另外，也可以使用包含上述金屬元素和氧的導電材料。另外，也可以使用包含上述金屬元素和氮的導電材料。例如，可以使用氮化鈦、氮化鉭等包含氮的導電材料。另外，也可以使用銦錫氧化物(ITO：Indium Tin Oxide)、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。
另外，也可以層疊有多個由上述材料形成的導電層。
另外，作為電極516，例如也可以使用鎢或多晶矽等埋入性高的導電材料。此外，也可以使用埋入性高的導電材料與鈦層、氮化鈦層、氮化鉭層等障壁層(擴散防止層)的組合。有時將電極516_1a、電極516_1b、電極516_1c、電極516_2a、電極516_2b及電極516_2c稱為“接觸插頭”。
另外，也可以將上述導電材料用於層529。當將導電材料用於層529時，較佳為使用不容易釋放氧和/或不容易吸收氧的導電材料。
<成膜方法>
用來形成絕緣層的絕緣材料、用來形成電極的導電材料或用來形成半導體層的半導體材料可以利用濺射法、旋塗法、化學氣相沉積(CVD：Chemical Vapor Deposition)法(包括熱CVD法、有機金屬CVD(MOCVD：Metal Organic CVD)法、電漿增強CVD(PECVD：Plasma Enhanced CVD)法、高密度電漿CVD(HDPCVD：High density plasma CVD)法、減壓CVD(LPCVD：low pressure CVD)法、常壓CVD(APCVD：atmospheric pressure CVD)等)法、原子層沉積(ALD：Atomic Layer Deposition)法或分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法形成。
電漿CVD法可以以較低的溫度得到高品質的膜。在利用不使用電漿的諸如MOCVD法、ALD法或熱CVD法等的成膜方法的情況下，在被形成面不容易產生損傷，可以得到缺陷少的膜。
在利用ALD法進行成膜的情況下，作為材料氣體較佳為使用不包含氯的氣體。
50‧‧‧保持電路
51‧‧‧比較器
52‧‧‧邏輯電路

Claims (11)

  1. 一種半導體裝置，包括：第一電晶體；第二電晶體；電容器；以及比較器，其中，該比較器包括非反相輸入端子、反相輸入端子及輸出端子，該第一電晶體的閘極與該第一電晶體的源極和汲極中的一個彼此電連接，該第二電晶體的源極和汲極中的一個與該比較器的該非反相輸入端子電連接，該第二電晶體的該源極和該汲極中的另一個與該第一電晶體的該源極和該汲極中的一個電連接，該第二電晶體的該源極和該汲極中的一個與該電容器的一個電極電連接，該第二電晶體的閘極與該第二電晶體的該源極和該汲極中的一個彼此電連接，並且，該第一電晶體及該第二電晶體的每一個包含氧化物半導體。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體包括背閘極，該第一電晶體的該閘極與該第一電晶體的該背閘極彼此電連接，該第二電晶體包括背閘極，並且該第二電晶體的該閘極與該第二電晶體的該背閘極彼此電連接。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體的該源極 和該汲極中的另一個與該反相輸入端子電連接。
  4. 根據申請專利範圍第1項之半導體裝置，包括電荷泵，其中該電荷泵的輸出端子與該第一電晶體的該源極和該汲極中的另一個電連接，該電荷泵包括在通道區中包含矽的兩個以上且四個以下的電晶體，在該通道區中包含矽的該兩個以上且四個以下的電晶體藉由在該通道區中包含矽的該兩個以上且四個以下的電晶體的源極或汲極彼此串聯電連接，該電荷泵包括在通道區中包含氧化物半導體的兩個以上且四個以下的電晶體，在該通道區中包含該氧化物半導體的該兩個以上且四個以下的電晶體藉由在通道區中包含該氧化物半導體的該兩個以上且四個以下的源極或汲極彼此串聯電連接，在該通道區中包含矽的該兩個以上且四個以下的電晶體的一端的第三電晶體與在該通道區中包含該氧化物半導體的該兩個以上且四個以下的電晶體的一端的第四電晶體藉由該第三電晶體的源極或汲極及該第四電晶體的源極或汲極彼此串聯電連接，並且在該通道區中包含該氧化物半導體的該兩個以上且四個以下的電晶體的另一個端的第五電晶體的源極和汲極中的一個與該第一電晶體的該源極和該汲極中的另一個電連接。
  5. 一種半導體裝置，包括：k個保持電路，其中k為正整數；以及電荷泵，其中，k個保持電路的每一個包括比較器、第一電晶體、第二電晶體以 及電容器，該第一電晶體的源極和汲極中的一個與該比較器的非反相輸入端子電連接，該第二電晶體的源極和汲極中的一個與該第一電晶體的該源極和該汲極中的另一個電連接，該電容器與該第一電晶體的該源極和該汲極中的另一個電連接，並且，該電荷泵與該k個保持電路的每一個所包括的該第二電晶體的該源極和該汲極中的另一個電連接。
  6. 根據申請專利範圍第5項之半導體裝置，其中該k個保持電路的每一個所包括的該比較器的反相輸入端子與該電荷泵電連接。
  7. 根據申請專利範圍第1項之半導體裝置，包括記憶體裝置，其中該記憶體裝置包括具有背閘極及包含氧化物半導體的通道區的多個電晶體，並且該多個電晶體的每一個的該背閘極與該第二電晶體的該源極和該汲極中的一個電連接。
  8. 根據申請專利範圍第7項之半導體裝置，其中該第二電晶體的通道區包括其能帶間隙比該記憶體裝置所包括的該多個電晶體的任一個的能帶間隙大的部分。
  9. 根據申請專利範圍第7項之半導體裝置，其中該第二電晶體的通道區及該記憶體裝置中的該多個電晶體的該通道區包含銦、元素M及鋅，該元素M為選自鋁、鎵、釔、錫、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂中的一個或多個，該第二電晶體的該通道區中的銦、該元素M及鋅的原子數比為x2：y2： z2，該記憶體裝置中的該多個電晶體中的任一個的該通道區中的銦、該元素M及鋅的原子數比為x5：y5：z5，並且y5/x5大於y2/x2。
  10. 一種半導體裝置的工作方法，其中，該半導體裝置包括電晶體，在對該電晶體的閘極供應信號的間隔為1秒鐘以上且短於10天的情況下，對該電晶體的該閘極供應第一電位，在對該電晶體的該閘極供應該信號的該間隔為1天以上且20年以下的情況下，對該電晶體的該閘極供應第二電位，並且，該第一電位高於該第二電位。
  11. 根據申請專利範圍第10項之半導體裝置的工作方法，其中該半導體裝置包括第二電晶體、第三電晶體以及選擇器，藉由該選擇器選擇將該電晶體的該閘極是電連接到該第二電晶體的源極和汲極中的一個還是電連接到該第三電晶體的源極和汲極中的一個，在對該電晶體的該閘極供應該第一電位的情況下，該電晶體的該閘極與該第二電晶體的該源極和該汲極中的一個電連接，在對該電晶體的該閘極供應該第二電位的情況下，該電晶體的該閘極與該第三電晶體的該源極和該汲極中的一個電連接，該電晶體、該第二電晶體及該第三電晶體包含銦、元素M及鋅，該電晶體包括部分，並且該部分中的在銦原子、該元素M的原子及鋅原子的總數中銦原子數所佔的比率比該第二電晶體及該第三電晶體大。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410716B2 (en) 2018-01-25 2022-08-09 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, and electronic device
TWI812699B (zh) * 2018-04-20 2023-08-21 日商索尼股份有限公司 攝像元件、積層型攝像元件及固體攝像裝置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186311B2 (en) * 2015-05-07 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
KR102367787B1 (ko) 2016-06-30 2022-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 동작 방법
US10944396B2 (en) 2017-03-03 2021-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the semiconductor device
US11457167B2 (en) 2017-05-31 2022-09-27 Semiconductor Energy Laboratory Co., Ltd. Comparison circuit, semiconductor device, electronic component, and electronic device
WO2019111104A1 (ja) * 2017-12-06 2019-06-13 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び表示装置
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
JP7246376B2 (ja) * 2018-03-29 2023-03-27 株式会社半導体エネルギー研究所 記憶装置、および電子機器
US10461635B1 (en) * 2018-05-15 2019-10-29 Analog Devices Global Unlimited Company Low VIN high efficiency chargepump
JP6935375B2 (ja) * 2018-09-04 2021-09-15 株式会社東芝 スイッチング装置、電力変換装置、制御装置およびプログラム
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TW202101468A (zh) * 2019-03-29 2021-01-01 日商半導體能源研究所股份有限公司 半導體裝置
US11799430B2 (en) 2019-08-23 2023-10-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating semiconductor device
KR20210051551A (ko) 2019-10-30 2021-05-10 엘지디스플레이 주식회사 박막 트랜지스터, 그를 포함한 게이트 구동부, 및 그를 포함한 표시장치
KR20230039668A (ko) * 2020-07-17 2023-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5251153A (en) * 1988-09-28 1993-10-05 Solatrol, Inc. Flexibly programmable irrigation system controller
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3292417B2 (ja) 1994-02-15 2002-06-17 三菱電機株式会社 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3278765B2 (ja) 1997-11-17 2002-04-30 日本電気株式会社 負電圧生成回路
JP4109340B2 (ja) 1997-12-26 2008-07-02 株式会社ルネサステクノロジ 半導体集積回路装置
US6204721B1 (en) * 1998-05-20 2001-03-20 Programmable Microelectronics Corp. Method and apparatus for switching a well potential in response to an output voltage
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010259155A (ja) * 2009-04-21 2010-11-11 Renesas Electronics Corp 半導体装置
KR102334169B1 (ko) 2010-08-27 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
JP5890207B2 (ja) * 2012-03-13 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI643435B (zh) * 2013-08-21 2018-12-01 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
JP2016111677A (ja) * 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
KR102613318B1 (ko) 2015-12-28 2023-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9953695B2 (en) 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
US10115741B2 (en) 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10250247B2 (en) 2016-02-10 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410716B2 (en) 2018-01-25 2022-08-09 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, and electronic device
TWI812699B (zh) * 2018-04-20 2023-08-21 日商索尼股份有限公司 攝像元件、積層型攝像元件及固體攝像裝置

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