TW201803041A - 半導體裝置載體、製造半導體裝置載體的方法及具有該載體的半導體裝置處理器 - Google Patents
半導體裝置載體、製造半導體裝置載體的方法及具有該載體的半導體裝置處理器 Download PDFInfo
- Publication number
- TW201803041A TW201803041A TW106115911A TW106115911A TW201803041A TW 201803041 A TW201803041 A TW 201803041A TW 106115911 A TW106115911 A TW 106115911A TW 106115911 A TW106115911 A TW 106115911A TW 201803041 A TW201803041 A TW 201803041A
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor element
- base member
- opening
- carrier
- sealing layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 180
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 45
- 230000008569 process Effects 0.000 claims abstract description 37
- 238000007789 sealing Methods 0.000 claims description 64
- 230000001070 adhesive effect Effects 0.000 claims description 11
- 239000000853 adhesive Substances 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 65
- 239000010409 thin film Substances 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 6
- 239000002390 adhesive tape Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
- H01L21/6735—Closed carriers
- H01L21/67386—Closed carriers characterised by the construction of the closed carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
- H01L21/6735—Closed carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
- H01L2225/06537—Electromagnetic shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
本發明涉及EMI密封製程,詳言之,係涉及在底面形成有多個凸出端子的半導體元件上面以及側面形成EMI密封層的EMI密封製程。本發明揭露一種半導體元件載體,包括:基座部件(100),形成板形狀且具有預先設定的剛性,並且形成有多個第一貫通口(101),所述第一貫通口(101)的大小對應於各個半導體元件的形成凸出端子(12)的區域;附著層(200),為使所述端子區域向所述第一貫通口(101)的下側露出,並且使所述端子區域的邊緣附著於所述基座部件(100)而形成在所述基座部件(100)上面。
Description
本發明涉及EMI密封製程,詳言之,係涉及在底面形成有多個凸出端子的半導體元件上面以及側面形成EMI密封層的EMI密封製程。
最近的手機與智慧手機正在增加搭載於機器的無線系統的數量,以提高功能以及應對國際化時代。
另一方面,內部電路時鐘(clock)的頻率與資料傳送速度變快,因此容易在無線系統發生電磁噪音(以下,簡稱為噪音)。該噪音干涉了無線系統而降低接收靈敏度,該現象稱為「自體中毒」。
由於使用於防止噪音的電路會使得機器變厚,因而成為了小型化、超薄化(thin film)的障礙,為了解決這一問題,需要開發EMI遮罩技術。
一般地說,對半導體晶片EMI遮罩是在封裝表面增加覆蓋超薄金屬的製程來實現的。
另一方面,半導體晶片根據SMT(Surface mounter technology)方式,亦即,安裝在PCB(Printed circuit board,印刷電路板)的方式,可分為QFP(Quard flat package,四面扁平封裝)、LGA(Land grid array,平面網格陣列封裝)、BGA(Ball grid array,球陣列封裝)以及SOP(Small out-line package,小型外包裝)。
其中,對於在下部形成球狀電極的BGA晶片,由於在下側存在很多縫隙且在下部空白空間形成縫隙,因此存在很難完全遮罩EMI的問題。
本發明的目的在於提供如下的半導體元件載體:為了解決如上所述的問題,在EMI密封層形成貫通口,並且該貫通口的大小對應於形成在半導體元件底面的端子區域,進而在執行EMI密封製程時,可防止在端子等形成密封層。
本發明的另一目的在於提供如下的半導體元件載體:為了形成EMI密封層,在搭載多個半導體元件時,為了防止因貫通口形成的大小對應於形成在半導體元件底面的端子區域而降低剛性,由具有剛性的基座部件以及附著半導體底面的附著層構成,進而能夠穩定地裝載半導體元件。
另外,本發明的其他目的在於提供如下的元件處理器:為了形成EMI密封層,從裝載有多個元件的托盤將原件裝載到EMI密封用托盤。
本發明是為了達成上述本發明的目的而提出的,本發明揭露一種半導體元件載體,為了執行EMI密封層13形成製程而附著多個半導體元件,其中所述EMI密封層13形成製程是在底面形成有多個凸出端子12的半導體元件的上面以及側面形成EMI密封層13,其中包括:基座部件100,形成板形狀且具有預先設定的剛性,並且形成有多個第一貫通口101,所述第一貫通口101的大小對應於各個半導體元件的形成凸出端子12的區域;附著層200,為使所述端子區域向所述第一貫通口101的下側露出,並且使所述端子區域的邊緣附著於所述基座部件100而形成在所述基座部件100上面。
所述半導體元件載體還可包括框架300,為使在所述基座部件100中形成所述第一貫通口101的區域向上部露出而結合於所述基座部件100上面。
所述基座部件100可為具有圓盤形狀的晶片形狀或者直交四邊形、八邊形等各種形狀。
所述附著層200可通過附著於所述基座部件100上面的雙面膠形成。
所述雙面膠在附著於所述基座部件100之後在與所述第一貫通口101相同的位置可形成第二貫通口201,所述第二貫通口201的大小比所述第一貫通口101小或者相同。
所述附著層200可包括:形成在所述基座部件100上面的薄膜;接合於所述薄膜上面的黏結物質。
所述附著層200附著於所述基座部件100之後在與所述第一貫通口101相同的位置可形成第二貫通口201,其中所述第二貫通口201的大小比所述第一貫通口101小或者相同。
本發明揭露一種半導體元件載體製造方法,為了執行EMI密封層13形成製程而附著多個所述半導體元件,其中所述EMI密封層13形成製程是在底面形成有多個凸出端子12的半導體元件的上面以及側面形成EMI密封層13,包括:基座部件提供步驟,提供板形狀的基座部件,所述基座部件具有預先設定的剛性,並且形成多個第一貫通口101,所述第一貫通口101的大小對應於各個半導體元件的形成有凸出端子12的端子區域;附著層形成步驟,為使所述端子區域向所述第一貫通口101下側露出,並且使所述端子區域的邊緣附著於所述基座部件100,在所述基座部件100上面形成附著層200;第二貫通口形成步驟,在所述板形狀的基座部件100上面附著所述附著層200,之後在與所述第一貫通口101相同的位置形成第二貫通口201,所述第二貫通口201的大小比所述第一貫通口101小或者相同。
所述附著層200為附著於所述基座部件100上面的雙面膠,第二貫通口形成步驟可包括雷射穿孔步驟,利用雷射在與所述第一貫通口101相同的位置進行穿孔。
所述附著層200可包括:形成在所述基座部件100上面的薄膜;接合於所述薄膜上面的黏結物質,第二貫通口形成步驟包括雷射穿孔步驟,利用雷射在與所述第一貫通口101相同的位置進行穿孔。
本發明揭露一種元件處理器,為了執行EMI密封層13形成製程而從裝載有多個半導體元件的托盤20裝載於申請專利範圍第1項所述的半導體元件載體,其中所述EMI密封層13形成製程是在底面形成有多個凸出端子12的半導體元件的上面以及側面形成EMI密封層13,包括:安裝部,安裝有托盤20,所述托盤20裝載有多個半導體元件;一個以上的載體台700,在所述安裝部以托盤20的搬送方向為基準至少位於安裝部中的一側,並且為了裝載半導體元件而使所述載體水平移動;一個以上的搬送工具400,從所述安裝部中的托盤20拾取半導體元件,在裝載於各個載體台700的載體上向所述第一貫通口101下側露出所述端子區域,並將所述端子區域的邊緣附著於所述半導體元件載體。
所述載體台700可設置成一對,在所述安裝部中以托盤20的搬送方向為基準配置在兩側。
所述搬送工具400可設置成一對,分別對應於一對所述載體台700。
所述元件處理器還包括圖像獲取部30,設置在通過所述搬送工具400搬送半導體元件的搬送路徑,並且拍攝由搬送工具400拾取的半導體元件的底面;其中,分析通過所述圖像獲取部30獲取的底面圖像,通過X-Y移動以及水平旋轉移動中的至少一種移動使所述載體台700移動,以使半導體元件位於在所述半導體元件載體上預先設定的裝載位置。
根據本發明的半導體元件載體存在如下的優點:在形成EMI密封體時形成貫通口,並且該貫通口的大小對應於形成在半導體元件底面的端子區域,進而在執行EMI密封製程時,可防止在端子等形成密封層。
另外,根據本發明的半導體元件載體具有如下的優點:為了形成EMI密封層,在裝載多個元件時,為了防止因為貫通口形成的大小對應於形成在半導體元件底面的端子區域而降低剛性,由具有剛性的基座部件以及附著半導體底面的附著層構成,進而能夠穩定地裝載以及搬送半導體元件。
具體地說,根據本發明的元件處理器具有如下的優點:由附著半導體元件的附著層以及基座部件構成,該基座部件由剛性大於附著層
的材質(例如,金屬材質、合成樹脂材質等)構成,進而容易處理半導體元件,例如裝載以及搬送半導體元件。
另外,根據本發明的元件處理器具有如下的優點:從裝載有多個半導體元件的托盤將半導體元件裝載於具有上述結構的EMI密封用半導體元件載體時,以托盤的搬送方向為基準在兩側設置一對載體台,並設置分別對應於該一對載體台的一對搬送工具,進而能夠大幅度提高半導體元件搬送效率,從托盤拾取半導體元件來附著於裝載於載體台的載體。
10‧‧‧半導體元件
12‧‧‧凸出端子
13‧‧‧EMI密封層
20‧‧‧托盤
30‧‧‧圖像獲取部
100‧‧‧基座部件
101‧‧‧第一貫通口
200‧‧‧附著層
201‧‧‧第二貫通口
300‧‧‧框架
400‧‧‧搬送工具
410‧‧‧第一搬送工具
420‧‧‧第二搬送工具
500‧‧‧導件
600‧‧‧托盤搬送部
610‧‧‧導軌
630‧‧‧托盤裝載部
700‧‧‧載體台
800‧‧‧載體卸載部
900‧‧‧載體裝載部
w‧‧‧端子區域
d1‧‧‧周圍區域
d2‧‧‧周圍區域
圖1是示出根據本發明的半導體元件載體的平面圖;圖2是圖1的半導體元件載體的I-I’方向的剖面圖;圖3是圖2的A部分的放大圖;圖4是示出構成圖1的半導體元件載體的基座部件的立體圖;圖5是示出根據本發明的元件處理器的平面圖;圖6是圖5的元件處理器的Ⅱ-Ⅱ’方向的剖面圖;圖7是示出圖5的元件處理器的垂直剖面的剖面圖;以及圖8是示出根據本發明的半導體元件載體安裝元件的一示例的仰視圖。
以下,參照附圖說明根據本發明的半導體元件載體以及元件處理器。
首先,根據本發明的半導體元件載體是為了執行EMI密封製程而裝載半導體元件的結構,EMI密封製程是在系統半導體等半導體元件的表面形成用於遮罩電磁波的EMI密封層。
在此,EMI密封製程包括:將半導體元件裝載於EMI密封用半導體元件載體的裝載步驟;在裝載於半導體元件載體的半導體元件的上面以及側面形成EMI密封層的EMI密封層形成步驟。
所述裝載步驟作為將半導體元件裝載於EMI密封用半導體元件載體的裝載步驟,可通過各種方法執行。
在此,用於在所述裝載步驟之前裝載元件的半導體元件載體經過後述的半導體元件載體製造方法供應到用於裝載元件的元件處理器。
所述EMI密封層形成步驟作為通過濺射、噴霧等沉積製程在裝載於半導體元件載體的半導體元件的上面以及側面形成EMI密封層的步驟,可通過各種方法執行。
然後,在所述EMI密封層形成步驟之後,通過乾式製程等之後完成EMI密封製程,為了執行後續製程或者裝運等,可執行從半導體元件載體卸載的製程。
另一方面,所述EMI密封用半導體元件載體,為了在除了形成端子的底面以外(亦即在半導體元件的上面以及側面)形成EMI密封層,需要裝載半導體元件。
首先,說明執行裝載步驟的元件處理器,裝載步驟是將半導體元件裝載於EMI密封用半導體元件載體。
半導體元件10是作為構成IC晶片、LED元件等的元件,諸如COG(Chip On Glass,玻璃襯底晶片)、COF(Chip On Film、覆晶薄膜)等的顯示器驅動晶片DDI(Display Drive IC)等,晶片相當於完成所謂半導體製程及切割製程(或者測試製程以及分類製程)的元件。
例如,如圖7所示,半導體元件10為球柵陣列封裝元件,可相當於在印刷電路板(PCB)背面連續排列成二維陣列的代替引線的半導體封裝。
此時,半導體元件10底面可形成半球形的多個凸出端子12。
然後,如圖5至圖6所示,半導體元件10可裝載於托盤20來進行搬送。
在本發明中,EMI密封層13形成製程是在底面形成有多個凸出端子12的半導體元件10的上面以及側面形成EMI密封層13的製程。
EMI密封層13可在半導體元件10的上面以及側面噴射或者沉積金屬物質。
所述元件處理器建構為,從裝載多個半導體元件10的托盤20將半導體元件10裝載於半導體元件載體,進而在半導體元件10形成EMI密封層13,其可具有多種結構。
例如,所述元件處理器可包括:安裝部,安裝有托盤20,所述托盤20裝載有多個半導體元件;一個以上的載體台700,以托盤20的搬送方向為基準至少位於安裝部中的一側,並且為了裝載半導體元件而使載體水平移動;以及一個以上的搬送工具400,從安裝部中的托盤20拾取半導體元件,在裝載於各個載體台700的載體上向第一貫通口101下側露出端子區域,將端子區域的邊緣附著於半導體元件載體。
所述安裝部作為裝載有多個半導體元件的托盤20安裝到元件匯出位置的結構,可具有各種結構。
例如,所述安裝部可包括托盤搬送部600,該托盤搬送部600將在安裝位置安裝的裝載有待匯出半導體元件10的托盤20搬送到匯出位置,並將完成元件匯出的托盤20從匯出位置搬送到卸載位置。
此時,所述安裝部可包括托盤裝載部630,在卸載位置裝載安裝有半導體元件10的托盤。
另外,托盤搬送部600可包括導軌610,為使從托盤裝載部630匯出的托盤20水平移動,以元件匯出位置為中心相互面對設置該導軌610。
此時,如圖7所示,能夠以上下方向驅動所述安裝部,進而回收完成元件匯出的托盤20。
載體台700以托盤20的搬送方向為基準在安裝部中至少設置在一側,並且為了在半導體元件載體裝載半導體元件10而水平移動半導體元件載體,並且具有各種結構。
例如,載體台700從載體裝載部900接收半導體元件載體,並且使半導體元件載體以水平方向移動,進而使搬送工具400能夠從托盤20裝載半導體元件10,並且可具有各種結構,具體有X-Y工作臺、X-Y-Θ工作臺。
在此,載體安裝部900作為將半導體元件載體按順序移動到載體台700的結構,可具有各種結構。例如,載體安裝部900可包括裝載多個載體的載體裝載部。
另外,載體台700也能夠以上下方向(即,Z軸方向)移動。
載體台700可設置成一對,在安裝部中以托盤20的搬送方向為基準配置在兩側。
載體台700可包括載體搬送部(圖未示出),該載體搬送部通過搬送工具400從托盤20將完成半導體元件10裝載的半導體元件載體傳達至載體卸載部800。
此時,所述半導體元件載體在完成裝載半導體元件10之後可被搬送到用於執行EMI密封層形成製程的EMI密封層形成裝置(圖未示出)。
可設置一對搬送工具400,並分別對應於一對載體台700。
如圖6所示,搬送工具400可與使搬送工具400直線移動的導件500結合。
此時,搬送工具400可結合於導件500的兩側或者相同側。
例如,可設置一對搬送工具400,並且由第一搬送工具410以及第二搬送工具420構成,其中第一搬送工具410與位於安裝部一側的第一半導體元件載體台700對應,第二搬送工具420與位於安裝部另一側的第二半導體元件載體台700對應。
如圖6所示,第一搬送工具410沿著第一路徑將半導體元件10搬送到第一半導體元件載體,第二搬送工具420沿著第二路徑將半導體元件10搬送到第二半導體元件載體,第一搬送工具410與第二搬送工具420可具有各種結構。
例如,第一搬送工具410以及第二搬送工具420可交替搬送元件,進而在匯出位置匯出半導體元件10時不相互影響。
另一方面,搬送工具400作為用於將半導體元件10從托盤20搬送到半導體元件載體的結構,根據拾取方式可具有各種結構,可包括吸附頭(圖未示出),該吸附頭上下移動(Z方向移動)的同時產生真空壓來吸附並拾取元件10。
另一方面,所述元件處理器還可包括圖像獲取部30,該圖像獲取部30設置在通過搬送工具400搬送半導體元件的搬送路徑,並且拍攝由搬送工具400拾取的半導體元件10的底面。
在此,通過所述圖像獲取部30獲取的圖像可對由搬送工具400的吸附墊吸附的半導體元件10的底面進行視覺檢查。
另外,通過圖像獲取部30獲取的圖像可用於確認由搬送工具400拾取的半導體元件10的水平狀態,以使半導體元件10能夠準確地裝載於載體台700上的半導體元件載體上適當的安裝位置(即,第一貫通口101以及第二貫通口201)。
所述元件處理器分析通過圖像獲取部30獲取的底面的圖像,可通過X-Y移動以及水平旋轉移動中的至少一種移動使載體台700移動,以使半導體元件位於在半導體元件載體上預先設定的裝載位置。
在此,當然可旋轉拾取半導體元件10的搬送工具400,以使半導體元件10準確地裝載於載體台700上的半導體元件載體上適當的安裝位置(即,第一貫通口101以及第二貫通口201)。
通過所述元件處理器裝載半導體元件10的半導體元件載體移動到載體卸載部900,從而可搬送到用於執行EMI密封層13形成製程的EMI密封層形成裝置(圖未示出)。
另一方面,具有如上述結構的元件處理器可以是加工系統的一部分,其中該加工系統是從上述的裝載元件到執行EMI密封之後進行卸載。
另一方面,現有的半導體元件載體受到形成在半導體元件10底面的凸出端子12的影響,半導體元件10底面並未無縫地緊貼於半導體元件載體,因此存在除了底面以外無法在上面以及側面完全形成EMI密封層13的問題。
另外,現有的半導體元件載體是在由薄且柔韌的材料(諸如,黏結膠帶)構成的支撐面附著半導體元件10,進而存在搬送載體的過程中無法穩定地保持支撐面的形狀的問題。
為了解決如上所述的問題,根據本發明的半導體元件載體,作為為了執行EMI密封層13形成製程而附著多個半導體元件的半導體元件
載體,其中EMI密封層13形成製程是在底面形成有多個凸出端子12的半導體元件的上面以及側面形成EMI密封層13,包括:基座部件100,形成板形狀,具有預先設定的剛性,並且形成有第一貫通口101,該第一貫通口101的大小對應於形成有凸出端子12的端子區域;附著層200,為使端子區域向第一貫通口101下側露出,並且使端子區域的邊緣附著於基座部件100而形成在基座部件100的上面;框架300,為使基座部件100中形成有第一貫通口101的區域向上部露出而結合於基座部件100上面。
基座部件100是具有預先設定的剛性並且是板形狀的部件,可形成有多個第一貫通口101,第一貫通口101的大小對應於形成各個半導體元件10的凸出端子12的端子區域。
如圖1至圖3所示,較佳為,第一貫通口101的大小比半導體元件10小,比形成有凸出端子12的端子區域大。
第一貫通口101可形成為支撐半導體元件10底面中未形成凸出端子12的邊緣的形狀,並且可形成各種形狀。
例如,第一貫通口101可形成為與半導體元件10的平面形狀對應的形狀(例如,直角四邊形),並且可使第一貫通口101的界線位於形成有半導體元件10底面凸出端子12的端子區域與邊緣之間。
更具體地說,如圖3所示,所述第一貫通口101的大小比形成凸出端子12的端子區域w大,比半導體元件10底面小,進而可與半導體元件10的端子區域w之外的邊緣接觸。
亦即,如圖3所示,較佳為,第一貫通口101的界線位於除了半導體元件10端子區域以外的周圍區域(d1+d2)。
所述基座部件100可具有各種形狀,圓盤形狀的晶片形狀或者八角形、直角四邊形等,但是並不限定於此。
基座部件100具有已設定的剛性,並且是只要能夠穩定地支撐裝載的半導體元件10,其可使用各種材質。
例如,基座部件100可具有金屬材質、比後述的附著層200材質更硬的材質。
附著層200是為了使端子區域向第一貫通口101下側露出並且使端子區域的邊緣位置可附著於基座部件100而形成在基座部件100上面的結構,並且可具有各種結構。
在一實施例中,附著層200可由黏結膠帶形成,並且該黏結膠帶具有附著於基座部件100上面的黏結性。例如,所述黏結膠帶可相當於雙面黏結膠帶。
此時,所述雙面黏結膠帶可形成附著於基座部件100之後在與第一貫通口101相同的位置形成第二貫通口201,並且第二貫通口201的大小比第一貫通口101小或者相同。
在另一實施例中,附著層200可包括:形成在基座部件100上面的薄膜、以及結合於薄膜上面的黏結物質。
此時,附著層200附著於基座部件100之後在與第一貫通口101相同的位置可形成第二貫通口201,並且第二貫通口201的大小比第一貫通口101小或者相同。
框架300是結合於基座部件100上面以使在基座部件100中形成第一貫通口101的區域向上部露出的結構,可具有各種結構。
例如,框架300可由結合環構成,該結合環與黏結層200的邊緣結合,以使其向上部露出形成有第一貫通口101的區域。
框架300可具有圓形、四邊形等各種形狀。
另一方面,框架300並不是必不可少的結構,而是選擇性使用的結構。
作為為了執行密封層13形成製程而附著多個半導體元件的半導體元件載體製造方法,該密封層13形成製程是在底面形成有多個凸出端子12的半導體元件上面以及側面形成EMI密封層13,可通過如下的半導體元件載體製造方法製造具有上述結構的根據本發明的半導體元件載體,包括:基座部件提供步驟,提供基座部件100,該基座部件形成板形狀且具有預先設定的剛性,並且形成有第一貫通口101,該第一貫通口101的大小對應於形成有凸出端子12的端子區域;附著層形成步驟,為使端子區域向第一貫通口101下側露出,並且使端子區域的邊緣附著於基座部件100而在基座部件100的上面形成附著層200;第二貫通口形成步驟,在板形狀的
基座部件100上面附著附著層200,之後在與第一貫通口101相同的位置形成第二貫通口201,該第二貫通口201的大小比第一貫通口101小或者相同。
在一實施例中,附著層200是形成在基座部件100上面的雙面膠,第二貫通口形成步驟可包括利用雷射在與第一貫通口101相同的位置進行穿孔的雷射穿孔步驟。
在另一實施例中,附著層200包括:形成在基座部件100上面的薄膜、與薄膜上面接合的黏結物質,第二貫通口形成步驟可包括利用雷射在與第一貫通口101相同的位置進行穿孔的雷射穿孔步驟。
另一方面,所述半導體元件載體製造方法執行第二貫通口形成步驟之後可形成附著層形成步驟,其中第二貫通口形成步驟在板形狀的基座部件100上面附著附著層200之前,在附著層200中與第一貫通口101相同的位置形成第二貫通口201,該第二貫通口201的大小比第一貫通口101小或者相同,附著層形成步驟是將形成第二貫通口201的附著層200附著於基座部件100,以使第一貫通口101與第二貫通口201相互對應。
以上不過是說明了可由本發明實現的優先實施例的一部分,眾所周知,不得由上述實施例限定或者解釋本發明的範圍,以上說明的本發明的技術思想與根本技術思想應全部包括在本發明的範圍內。
10‧‧‧半導體元件
101‧‧‧第一貫通口
200‧‧‧附著層
201‧‧‧第二貫通口
300‧‧‧框架
Claims (11)
- 一種半導體元件載體,為了執行EMI密封層(13)形成製程而附著多個半導體元件,其中所述EMI密封層(13)形成製程是在底面形成有多個凸出端子(12)的半導體元件的上面以及側面形成EMI密封層(13),其特徵在於,包括:基座部件(100),形成板形狀且具有預先設定的剛性,並且形成有多個第一貫通口(101),所述第一貫通口(101)的大小對應於各個半導體元件的形成凸出端子(12)的區域;以及附著層(200),為使所述端子區域向所述第一貫通口(101)的下側露出,並且使所述端子區域的邊緣附著於所述基座部件(100)而形成在所述基座部件(100)上面。
- 如申請專利範圍第1項所述的半導體元件載體,其中,還包括:框架(300),為使在所述基座部件(100)中形成所述第一貫通口(101)的區域向上部露出而結合於所述基座部件(100)上面。
- 如申請專利範圍第1項所述的半導體元件載體,其中,所述基座部件(100)具有圓盤形狀的晶片形狀或者多角形形狀。
- 如申請專利範圍第1項所述的半導體元件載體,其中,所述附著層(200)通過附著於所述基座部件(100)上面的雙面膠而形成,所述雙面膠附著於所述基座部件(100)之後,在與所述第一貫通口(101)相同的位置形成第二貫通口(201),所述第二貫通口(201)的大小比所述第一貫通口(101)小或者相同。
- 如申請專利範圍第1項所述的半導體元件載體,其中,所述附著層(200)包括:薄膜,形成在所述基座部件(100)上面;以及黏結物質,接合於所述薄膜上面;所述附著層(200)附著於所述基座部件(100)之後,在與所述第一貫通口(101)相同的位置形成第二貫通口(201),其中所述第二貫通口(201)的大小比所述第一貫通口(101)小或者相同。
- 一種半導體元件載體製造方法,為了執行EMI密封層(13)形成製程而附著多個所述半導體元件,其中所述EMI密封層(13)形成製程是在底面形成有多個凸出端子(12)的半導體元件的上面以及側面形成EMI密封層(13),其特徵在於,包括:基座部件提供步驟,提供板形狀的基座部件,所述基座部件具有預先設定的剛性,並且形成多個第一貫通口(101),所述第一貫通口(101)的大小對應於各個半導體元件的形成有凸出端子(12)的端子區域;附著層形成步驟,為使所述端子區域向所述第一貫通口(101)下側露出,並且使所述端子區域的邊緣附著於所述基座部件(100),在所述基座部件(100)上面形成附著層(200);以及第二貫通口形成步驟,在所述板形狀的基座部件(100)上面附著所述附著層(200),之後在與所述第一貫通口(101)相同的位置形成第二貫通口(201),所述第二貫通口(201)的大小比所述第一貫通口(101)小或者相同。
- 如申請專利範圍第6項所述的半導體元件載體製造方法,其中,所述附著層(200)為附著於所述基座部件(100)上面的雙面膠;所述第二貫通口形成步驟包括:雷射穿孔步驟,利用雷射在與所述第一貫通口(101)相同的位置進行穿孔。
- 如申請專利範圍第6項所述的半導體元件載體製造方法,其中,所述附著層(200)包括:薄膜,形成在所述基座部件(100)上面;以及黏結物質,接合於所述薄膜上面;所述第二貫通口形成步驟包括:雷射穿孔步驟,利用雷射在與所述第一貫通口(101)相同的位置進行穿孔。
- 一種元件處理器,為了執行EMI密封層(13)形成製程而從裝載有多個半導體元件的托盤(20)裝載於申請專利範圍第1項所述的半導體元件載體,其中所述EMI密封層(13)形成製程是在底面形成有多個凸出端子(12)的半導體元件的上面以及側面形成EMI密封層(13),其特徵在於,包括: 安裝部,安裝有托盤(20),所述托盤(20)裝載有多個半導體元件;一個以上的載體台(700),在所述安裝部以托盤(20)的搬送方向為基準至少位於安裝部中的一側,並且為了裝載半導體元件而使所述載體水平移動;以及一個以上的搬送工具(400),從所述安裝部中的托盤(20)拾取半導體元件,在裝載於各個載體台(700)的載體上向所述第一貫通口(101)下側露出所述端子區域,並將所述端子區域的邊緣附著於所述半導體元件載體。
- 如申請專利範圍第9項所述的元件處理器,其中,所述載體台(700)設置成一對,在所述安裝部中配置在以托盤(20)的搬送方向為基準的兩側,所述搬送工具(400)設置成一對,分別對應於一對所述載體台(700)。
- 如申請專利範圍第10項所述的元件處理器,其特徵在於,還包括:圖像獲取部(30),設置在通過所述搬送工具(400)搬送半導體元件的搬送路徑,並且拍攝由所述搬送工具(400)拾取的半導體元件的底面;分析通過所述圖像獲取部(30)獲取的底面圖像,通過X-Y移動以及水平旋轉移動中的至少一種移動使所述載體台(700)移動,以使所述半導體元件位於在所述半導體元件載體上預先設定的裝載位置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160057833A KR20170127324A (ko) | 2016-05-11 | 2016-05-11 | 반도체소자 캐리어, 이의 제조방법 및 이를 포함하는 소자핸들러 |
??10-2016-0057833 | 2016-05-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201803041A true TW201803041A (zh) | 2018-01-16 |
TWI618204B TWI618204B (zh) | 2018-03-11 |
Family
ID=60266643
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106115911A TWI618204B (zh) | 2016-05-11 | 2017-05-11 | 半導體裝置載體、製造半導體裝置載體的方法及具有該載體的半導體裝置處理器 |
Country Status (3)
Country | Link |
---|---|
KR (1) | KR20170127324A (zh) |
TW (1) | TWI618204B (zh) |
WO (1) | WO2017196109A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI820302B (zh) * | 2019-03-04 | 2023-11-01 | 新加坡商洛克系统私人有限公司 | 濺鍍製程及濺鍍放置站 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970702582A (ko) * | 1994-04-16 | 1997-05-13 | 가나이 쓰토무 | 반도체 집적회로장치 및 그 제조방법과 제조장치(semiconductor integrated circuit device, and method and apparatus for manufacturingit) |
JP2003040389A (ja) * | 2001-08-01 | 2003-02-13 | Ricoh Co Ltd | 半導体集積回路装置用トレイ |
KR100748482B1 (ko) * | 2006-01-23 | 2007-08-10 | 미래산업 주식회사 | 반도체 소자 테스트 핸들러 |
US20120128656A1 (en) * | 2008-05-02 | 2012-05-24 | Immunovative Therapies, Ltd. | Vaccine compositions and methods |
CN101969053B (zh) * | 2008-05-16 | 2012-12-26 | 精材科技股份有限公司 | 半导体装置及其制造方法 |
US8508103B2 (en) * | 2009-03-23 | 2013-08-13 | Sonavation, Inc. | Piezoelectric identification device and applications thereof |
US9362196B2 (en) * | 2010-07-15 | 2016-06-07 | Kabushiki Kaisha Toshiba | Semiconductor package and mobile device using the same |
JP2015115558A (ja) * | 2013-12-13 | 2015-06-22 | 株式会社東芝 | 半導体装置 |
JP6219155B2 (ja) * | 2013-12-13 | 2017-10-25 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
KR101501735B1 (ko) * | 2014-09-23 | 2015-03-12 | 제너셈(주) | 반도체패키지의 emi 쉴드 처리공법 |
KR101604582B1 (ko) * | 2015-08-24 | 2016-03-17 | (주) 에스에스피 | 반도체 패키지 코팅 장치 |
-
2016
- 2016-05-11 KR KR1020160057833A patent/KR20170127324A/ko unknown
-
2017
- 2017-05-11 WO PCT/KR2017/004898 patent/WO2017196109A1/ko active Application Filing
- 2017-05-11 TW TW106115911A patent/TWI618204B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI820302B (zh) * | 2019-03-04 | 2023-11-01 | 新加坡商洛克系统私人有限公司 | 濺鍍製程及濺鍍放置站 |
Also Published As
Publication number | Publication date |
---|---|
WO2017196109A1 (ko) | 2017-11-16 |
KR20170127324A (ko) | 2017-11-21 |
TWI618204B (zh) | 2018-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6138019B2 (ja) | 電極形成装置、電極形成システム、及び電極形成方法 | |
JP6621771B2 (ja) | 半導体製造装置および半導体装置の製造方法 | |
KR20150125611A (ko) | 다이 본더 및 본딩 방법 | |
TWI660414B (zh) | 切斷裝置、半導體封裝體的黏貼方法及電子零件的製造方法 | |
TW202006854A (zh) | 黏晶裝置及半導體裝置的製造方法 | |
TWI618204B (zh) | 半導體裝置載體、製造半導體裝置載體的方法及具有該載體的半導體裝置處理器 | |
TWI668172B (zh) | 元件處理器 | |
TW201914797A (zh) | 保持構件、保持構件的製造方法、保持機構以及製品的製造裝置 | |
TWI741256B (zh) | 黏晶裝置及半導體裝置的製造方法 | |
TW201742231A (zh) | 半導體元件載體及包括該半導體元件載體的元件處理器 | |
KR20190042419A (ko) | 반도체 제조 장치 및 반도체 장치의 제조 방법 | |
TWI710034B (zh) | 半導體製造裝置及半導體裝置的製造方法 | |
TW201501225A (zh) | 倒裝晶片裝載機及使用該裝載機之貼裝方法 | |
JP6093125B2 (ja) | ウェハカート及び電子部品装着装置 | |
TW201843799A (zh) | 半導體封裝體配置裝置、製造裝置、半導體封裝體的配置方法以及電子零件的製造方法 | |
JP5953068B2 (ja) | 電子部品の載置テーブルと同テーブルを備えたダイボンダ | |
JP3410050B2 (ja) | 電子部品搬送装置 | |
KR20070082316A (ko) | 솔더 볼 고정 판을 이용한 솔더 볼 부착 방법 | |
JP2003340787A (ja) | 基板の固定装置及び固定方法 | |
TW201913859A (zh) | 改變電子元件排列的方法 | |
JP2003115698A (ja) | 電子部品実装装置 | |
US20230378024A1 (en) | Semiconductor package structures and methods of forming the same | |
JP2011123015A (ja) | 半導体装置の製造方法 | |
US20230361016A1 (en) | Semiconductor package and methods of manufacturing | |
KR102646798B1 (ko) | 엘이디 디스플레이 패널 제조를 위한 마이크로 엘이디 칩 어레이 방법 및 이에 이용되는 멀티 칩 캐리어 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |