TW201701415A - 封裝件及其封裝基板 - Google Patents

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Abstract

一種封裝基板，係包括具有第一介電層及第一線路層之第一電路結構、以及具有第二介電層及第二線路層之第二電路結構，且藉由該第一電路結構之重量等於該第二電路結構之重量，使中性軸位於該封裝基板之形心處或重心處，以減少該封裝基板翹曲之形變量。本發明復提供一種封裝件。

Description

封裝件及其封裝基板
本發明係有關一種封裝基板，尤指一種半導體封裝製程所用之封裝基板及封裝件。
於半導體封裝發展中，長期使用導線架(lead frame)作為承載主動元件之承載件，其主要原因係其具有較低製造成本與較高可靠度之優點。然而，隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則朝高性能、高功能、高速化的研發方向。因此，為滿足半導體裝置之高積集度(Integration)及微型化(Miniaturization)需求，故封裝製程漸以具有高密度及細間距之線路的封裝基板取代導線架。
如第1A圖所示，習知封裝基板1係包含介電結構10、設於該介電結構10上之第一線路層11以及第二線路層12，且該介電結構10具有核心層100、分別設於該核心層100相對兩側之複數第一介電層101與複數第二介電層102，且該核心層100中具有複數導電通孔120以電性連接該第一及第二線路層11,12。於封裝製程時，係將半導體主動元件13設於該第一介電層101上並以打線方式(或覆晶 方式)電性連接該第一線路層11，再以封裝膠體14包覆該半導體主動元件13以形成封裝件。
惟，習知封裝基板1之厚度極薄，並於製程中呈現整版面態樣，且該第一與第二介電層101,102的材質及厚度係為相同，故於封裝過程中，該封裝基板1於溫度循環(temperature cycle)時，其與該半導體主動元件13(或封裝膠體14)間容易因熱膨脹係數差異(CTE Mismatch)，而使該封裝基板1容易發生翹曲(warpage)，如上凸情況(第1A圖所示之虛線輪廓)或下凹情況(第1B圖所示之封裝基板1’之虛線輪廓)，導致封裝件平面度不佳，以致於後續接置電路板時，會發生不沾錫(Non wetting)之問題，而使電性連接不佳。
再者，翹曲的情況亦會造成該半導體主動元件13發生碎裂，致使產品良率降低。
又，若增加介電層之厚度，雖可減緩翹曲的情況，但會增加該封裝基板1之厚度，因而不符合輕薄短小的需求。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板，係包括：第一電路結構，係包含至少一第一介電層及形成於該第一介電層上之第一線路層；以及第二電路結構，係包含至少一第二介電層及形成於該第二介電層上之第二線路層，且該第一電路結構之重量等於該第二電路 結構之重量。
前述之封裝基板中，該第一電路結構與該第二電路結構相鄰接。
本發明復提供一種封裝基板，係包括：核心層，係具有相對之第一表面與第二表面；第一電路結構，係設於該核心層之第一表面上並包含至少一第一介電層及形成於該第一介電層上之第一線路層；以及第二電路結構，係設於該核心層之第二表面上並包含至少一第二介電層及形成於該第二介電層上之第二線路層，且該第二電路結構之重量等於該核心層與該第一電路結構之重量總和。
前述之兩種封裝基板中，該第一電路結構復包含形成於該第一介電層與該第一線路層上之絕緣保護層。
前述之兩種封裝基板中，該第二電路結構復包含形成於該第二介電層與該第二線路層上之絕緣保護層。
本發明亦提供一種封裝件，係包括：第一電路結構，係包含至少一第一介電層及形成於該第一介電層上之第一線路層；第二電路結構，係包含至少一第二介電層及形成於該第二介電層上之第二線路層；以及封裝結構，係設於該第二電路結構上，且該第一電路結構之重量等於該封裝結構與該第二電路結構之重量總和。
前述之封裝件中，該第一電路結構與該第二電路結構相鄰接。
本發明復提供一種封裝件，係包括：核心層，係具有相對之第一表面與第二表面；第一電路結構，係設於該核 心層之第一表面上並包含至少一第一介電層及形成於該第一介電層上之第一線路層；第二電路結構，係設於該核心層之第二表面上並包含至少一第二介電層及形成於該第二介電層上之第二線路層；以及封裝結構，係設於該第二電路結構上，其中，該第一電路結構之重量等於該核心層、該封裝結構與該第二電路結構之重量總和、或者該第一電路結構與該核心層之重量總和等於該封裝結構與該第二電路結構之重量總和。
前述之兩種封裝件中，該第一電路結構復包含形成於該第一介電層與該第一線路層上之絕緣保護層。
前述之兩種封裝件中，該第二電路結構復包含形成於該第二介電層與該第二線路層上之絕緣保護層。
前述之兩種封裝件中，該封裝結構係包含至少一電子元件，係設於該第二電路結構上並電性連接該第二線路層。
前述之兩種封裝件中，該封裝結構復包含包覆該電子元件之封裝層。
本發明又提供一種封裝件，係包括：第一電路結構，係包含至少一第一介電層及形成於該第一介電層上之第一線路層；第一封裝結構，係設於該第一電路結構上；第二電路結構，係包含至少一第二介電層及形成於該第二介電層上之第二線路層；以及第二封裝結構，係設於該第二電路結構上，且該第一電路結構與該第一封裝結構之重量總和等於該第二封裝結構與該第二電路結構之重量總和、或者該第一封裝結構之重量等於該第一電路結構、該第二封 裝結構與該第二電路結構之重量總和。
前述之封裝件中，該第一電路結構與該第二電路結構相鄰接。
本發明另提供一種封裝件，係包括：核心層，係具有相對之第一表面與第二表面；第一電路結構，係設於該核心層之第一表面上並包含至少一第一介電層及形成於該第一介電層上之第一線路層；第一封裝結構，係設於該第一電路結構上；第二電路結構，係設於該核心層之第二表面上並包含至少一第二介電層及形成於該第二介電層上之第二線路層；以及第二封裝結構，係設於該第二電路結構上，其中，該第一電路結構與該第一封裝結構之重量總和等於該核心層、該第二封裝結構與該第二電路結構之重量總和。
前述之兩種封裝件中，該第一電路結構復包含形成於該第一介電層與該第一線路層上之絕緣保護層。
前述之兩種封裝件中，該第二電路結構復包含形成於該第二介電層與該第二線路層上之絕緣保護層。
前述之兩種封裝件中，該第一封裝結構係包含至少一電子元件，係設於該第一電路結構上並電性連接該第一線路層。例如，該第一封裝結構復包含包覆該電子元件之封裝層。
前述之兩種封裝件中，該第二封裝結構係包含至少一電子元件，係設於該第二電路結構上並電性連接該第一線路層。例如，該第二封裝結構復包含包覆該電子元件之封裝層。
由上可知，本發明之封裝基板及封裝件中，係藉由將整體結構分成兩部分，且其中一部分之重量等於另一部分之重量，使中性軸位於該封裝基板(或封裝件)之形心處或重心處，以減少該封裝基板(或封裝件)翹曲之形變量。
1,1’,2,2’,2”,3,3’,4,4’‧‧‧封裝基板
10‧‧‧介電結構
100,20,30,40‧‧‧核心層
101,210,210’,310,410‧‧‧第一介電層
102,220,220’,320,420‧‧‧第二介電層
11,211,211’,311,411‧‧‧第一線路層
12,221,221’,321,421‧‧‧第二線路層
120‧‧‧導電通孔
13‧‧‧主動元件
14‧‧‧封裝膠體
20a‧‧‧第一表面
20b‧‧‧第二表面
200,300,400‧‧‧導電盲孔
21,21’,31,41‧‧‧第一電路結構
212,312,412‧‧‧第一絕緣保護層
22,22’,32,42‧‧‧第二電路結構
222,322,422‧‧‧第二絕緣保護層
3a,3a’,3a”,3b,4a,4a’‧‧‧封裝件
33,33’,33”‧‧‧封裝結構
330,430,440‧‧‧電子元件
331,431,441‧‧‧封裝層
34‧‧‧導電凸塊
34’‧‧‧銲線
35‧‧‧導電元件
43‧‧‧第一封裝結構
44‧‧‧第二封裝結構
t,d,h,h’,r,r’‧‧‧厚度
第1A圖係為習知半導體封裝件之剖視示意圖；第1B圖係為習知封裝基板之剖視示意圖；第2及2’圖係為本發明之封裝基板之第一實施例之不同態樣之剖視示意圖；第2A至2C圖係為本發明之封裝基板之第二實施例之製法之剖視示意圖；第3A圖係為本發明之封裝件之第一實施例之剖視示意圖；其中，第3A’及3A”圖係為第3A圖之其它實施例；第3B圖係為本發明之封裝件之第二實施例之剖視示意圖；以及第4圖係為本發明之封裝件之第三實施例之剖視示意圖；其中，第4’圖係為第4圖之另一實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定 條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“一”、“第一”及“第二”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2及2’圖係為本發明之封裝基板2,2’之第一實施例之剖面示意圖。
如第2圖所示，該封裝基板2係為無核心層(coreless)態樣，其包括：第一電路結構21以及第二電路結構22，且該第一電路結構21之重量等於該第二電路結構22之重量。
所述之第一電路結構21係包含至少一第一介電層210及形成於該第一介電層210上之第一線路層211。
所述之第二電路結構22係包含至少一第二介電層220及形成於該第二介電層220上之第二線路層221，且可選擇性形成至少一導電盲孔200於該第一與第二介電層210,220中，以電性連接該第一與第二線路層211,221。
於本實施例中，該第一電路結構21係具有單一第一介電層210，且該第二電路結構22係具有單一第二介電層220，即該封裝基板2具有兩層介電層，並壓合該第一介電層210與該第二介電層220，使該第一電路結構21與該第 二電路結構22相鄰接。
再者，該第一電路結構21之厚度t與該第二電路結構22之厚度d係相等或不相等。
因此，本實施例之封裝基板2係藉由該第一電路結構21之重量等於該第二電路結構22之重量(例如，利用調整該第一電路結構21之厚度t與該第二電路結構22之厚度d)，以令中性軸(neutral axis)位於該封裝基板2之中間位置，藉此降低該封裝基板2發生如第1B圖所示之翹曲之機率。其中，所述之中間位置係為該封裝基板2之形心處或重心處。
又，如第2’圖所示，該封裝基板2’可為芯板式(core)態樣，其復包括一具有相對之第一表面20a與第二表面20b的核心層20，使該第一電路結構21設於該核心層20之第一表面20a上，且該第二電路結構22設於該核心層20之第二表面20b上，其中，該第二電路結構22之重量等於該核心層20與該第一電路結構21之重量總和。
因此，藉由該第二電路結構22之重量等於該核心層20與該第一電路結構21之重量總和，以令中性軸位於該封裝基板2’之中間位置，藉此降低該封裝基板2’發生翹曲之機率。其中，所述之中間位置係為該封裝基板2’之形心處或重心處。
請參閱第2A至2C圖，係為本發明之封裝基板2”之第二實施例之製法，第二實施例與第一實施例大致相同，主要差異在於電路結構之層數，故以下詳述相異處，而不贅 述相同處。
如第2A圖所示，提供一介電結構，如相疊之第一介電層210與第二介電層220。
如第2B圖所示，形成第一線路層211於該第一介電層210上，且形成第二線路層221於該第二介電層220上。
如第2C圖所示，重複形成第一介電層210’與第一線路層211’於該第一介電層210與第一線路層211上，使該第一電路結構21’具有複數介電層與線路層，且重複形成第二介電層220’與第二線路層221’於該第二介電層220與第二線路層221上，使該第二電路結構22’具有複數介電層與線路層。
於本實施例中，該第一電路結構21’復包含形成於該第一介電層210’與第一線路層211’上之如防銲層之第一絕緣保護層212，且該第二電路結構22’復包含形成於該第二介電層220’與第二線路層221’上之如防銲層之第二絕緣保護層222。
再者，該第一介電層210,210’之厚度r,r’與該第二介電層220,220’之厚度h,h’係相等或不相等，如下表。
因此，藉由該第一電路結構21’之重量等於該第二電路結構22’之重量，以令中性軸位於該封裝基板2”之中間 位置，藉此降低該封裝基板2”發生翹曲之機率。其中，所述之中間位置係為該封裝基板2”之形心處或重心處。
請參閱第3A、3A’及3A”圖，係為本發明之封裝件之第一實施例之剖面示意圖。
如第3A及3A’圖所示，本發明之封裝件3a係包括：一封裝基板3、以及設於該封裝基板3上之封裝結構33,33’，且該封裝基板3具有第一電路結構31與第二電路結構32。
於本實施例中，該封裝基板3係為無核心層(coreless)態樣，故該第一電路結構31係與該第二電路結構32相鄰接。
所述之第一電路結構31係包含至少一第一介電層310、形成於該第一介電層310上之第一線路層311、及形成於該第一介電層310與該第一線路層311上之第一絕緣保護層312。
於本實施例中，該第一絕緣保護層312係外露該第一線路層311，以供外露之該第一線路層311結合如銲球之導電元件35，故該第一電路結構31之外側係作為植球側。
所述之第二電路結構32係包含至少一第二介電層320、形成於該第二介電層320上之第二線路層321、及形成於該第二介電層320與該第二線路層321上之第二絕緣保護層322，且可選擇性形成複數導電盲孔300於該第一與第二介電層310,320中，以電性連接該第一與第二線路層311,321。
於本實施例中，該第二絕緣保護層322係外露該第二線路層321，以供外露之該第二線路層321電性結合該封裝結構33,33’，故該第二電路結構32係作為置晶側。然而，所述之置晶側與植球側係依製程而定，並不限於上述。
再者，該第一電路結構31係具有複數第一介電層310，且該第二電路結構32係具有單一第二介電層320，使該第一電路結構31之厚度與該第二電路結構32之厚度不相等；當然，該第一電路結構31之厚度與該第二電路結構32之厚度可相等。
所述之封裝結構33係設於該第二電路結構32上，且該第一電路結構31之重量等於該封裝結構33,33’與該第二電路結構32之重量總和。
於本實施例中，如第3A圖所示，該封裝結構33係包含至少一電子元件330，其設於該第二電路結構32上並電性連接該第二線路層320。具體地，所述之電子元件330係係為主動元件、被動元件或其組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。
於另一實施例中，如第3A’圖所示，該封裝結構33’係包含至少一電子元件330及包覆該電子元件330之封裝層331。具體地，該封裝層331係形成於該第二電路結構32上，以包覆該電子元件330。
另外，該電子元件330係以覆晶方式設於該第二電路結構32上，即藉由複數導電凸塊34電性連接該第二線路 層321。然而，於其它實施例中，該電子元件330亦可利用打線封裝方式，如第3A”圖所示之封裝件3a”，即該電子元件330係採用銲線34’電性連接該第二線路層321；或者，該電子元件330亦可嵌埋於該第二介電層320中(未圖示)。
因此，藉由該第一電路結構31之重量等於該封裝結構33,33’與該第二電路結構32之重量，以令中性軸位於該封裝件3a,3a’,3a”之中間位置，藉此降低該封裝件3a,3a’,3a”發生翹曲之機率。其中，所述之中間位置係為該封裝件3a,3a’,3a”之形心處或重心處。
請參閱第3B圖，係為本發明之封裝件之第二實施例之剖面示意圖，本實施例與該封裝件之第一實施例大致相同，主要差異在於封裝基板之態樣，故以下詳述相異處，而不再贅述相同處。
如第3B圖所示，該封裝件3b之封裝基板3’復包括一核心層30，且該第一與第二電路結構31,32係分別設於該核心層30之第一與第二表面30a,30b上，並可選擇性形成至少一導電盲孔300於該核心層30中，以電性連接該第一與第二線路層311,321。
於本實施例中，該第一電路結構31係具有單一第一介電層310，且該第二電路結構32係具有複數第二介電層320，使該第一電路結構31之厚度與該第二電路結構32之厚度不相等；當然，該第一電路結構31之厚度與該第二電路結構32之厚度可相等。
再者，該第一電路結構31之重量等於該核心層30、該封裝結構33”與該第二電路結構32之重量總和。或者，該第一電路結構31與該核心層30之重量總和等於該封裝結構33”與該第二電路結構32之重量總和。
因此，藉由該第一電路結構31之重量等於該核心層30、該封裝結構33”與該第二電路結構32之重量總和(或藉由該第一電路結構31與該核心層30之重量總和等於該封裝結構33”與該第二電路結構32之重量總和)，以令中性軸位於該封裝件3b之中間位置，藉此降低該封裝件3b發生翹曲之機率。其中，所述之中間位置係為該封裝件3b之形心處或重心處。
請參閱第4圖，係為本發明之封裝件之第三實施例之剖面示意圖。本實施例與封裝件之上述實施例大致相同，主要差異在於第一電路結構上設有封裝結構，故以下詳述相異處，而不再贅述相同處。
如第4圖所示，本發明之封裝件4a係包括：一封裝基板4、以及分別設於該封裝基板4上、下側上之第一封裝結構43與第二封裝結構44，且該封裝基板4具有第一電路結構41與第二電路結構42。
於本實施例中，該封裝基板4係為無核心層(coreless)態樣，故該第一電路結構41係與該第二電路結構42相鄰接。
所述之第一電路結構41係包含至少一第一介電層410、形成於該第一介電層410上之第一線路層411、及形 成於該第一介電層410與該第一線路層411上之第一絕緣保護層412。
於本實施例中，該第一絕緣保護層412係外露該第一線路層411，以供外露之該第一線路層411電性結合該第一封裝結構43。
所述之第二電路結構42係包含至少一第二介電層420、形成於該第二介電層420上之第二線路層421、及形成於該第二介電層420與該第二線路層421上之第二絕緣保護層422。
於本實施例中，該第二絕緣保護層422係外露該第二線路層421，以供外露之該第二線路層421電性結合該第二封裝結構44。
所述之第一封裝結構43係設於該第一電路結構41上。於本實施例中，該第一封裝結構43係包含至少一電子元件430及包覆該電子元件430之封裝層431，且該電子元件430係設於該第一電路結構41上並電性連接該第一線路層410。有關電子元件430之型式可參考上述。
所述之第二封裝結構44係設於該第二電路結構42上。於本實施例中，該第二封裝結構44係包含至少一電子元件440及包覆該電子元件440之封裝層441，且該電子元件440係設於該第二電路結構42上並電性連接該第二線路層420。有關電子元件440之型式可參考上述。
再者，該第一電路結構41與該第一封裝結構43之重量總和等於該第二封裝結構44與該第二電路結構42之重 量總和。或者，該第一封裝結構43之重量等於該第一電路結構41、該第二封裝結構44與該第二電路結構42之重量總和。
因此，藉由該第一電路結構41與該第一封裝結構43之重量總和等於該第二封裝結構44與該第二電路結構42之重量總和(或藉由該第一封裝結構43之重量等於該第一電路結構41、該第二封裝結構44與該第二電路結構42之重量總和)，以令中性軸位於該封裝件4a之中間位置，藉此降低該封裝件4a發生翹曲之機率。其中，所述之中間位置係為該封裝件4a之形心處或重心處。
另外，如第4’圖所示，該封裝基板4’亦可為具芯板(core)之態樣，故該封裝基板4’復包含一核心層40，係夾設於該第一電路結構41與該第二電路結構42之間，並可選擇性形成至少一導電盲孔400於該核心層40中，以電性連接該第一與第二線路層411,421，且該第一電路結構41與該第一封裝結構43之重量總和等於該核心層40、該第二封裝結構44與該第二電路結構42之重量總和。
因此，藉由該第一電路結構41與該第一封裝結構43之重量總和等於該核心層40、該第二封裝結構44與該第二電路結構42之重量總和，以令中性軸位於該封裝件4a’之中間位置，藉此降低該封裝件4a’發生翹曲之機率。其中，所述之中間位置係為該封裝件4a’之形心處或重心處。
綜上所述，本發明之封裝件及其封裝基板，係藉由將整體結構分成兩部分，且其中一部分之重量等於另一部分 之重量，使中性軸位於該封裝基板(或封裝件)之形心處或重心處，以減少該封裝基板(或封裝件)翹曲之形變量。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝基板
200‧‧‧導電盲孔
21‧‧‧第一電路結構
210‧‧‧第一介電層
211‧‧‧第一線路層
22‧‧‧第二電路結構
220‧‧‧第二介電層
221‧‧‧第二線路層
t,d‧‧‧厚度

Claims (21)

  1. 一種封裝基板，係包括：第一電路結構，係包含至少一第一介電層及形成於該第一介電層上之第一線路層；以及第二電路結構，係包含至少一第二介電層及形成於該第二介電層上之第二線路層，且該第一電路結構之重量等於該第二電路結構之重量。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該第一電路結構與該第二電路結構相鄰接。
  3. 一種封裝基板，係包括：核心層，係具有相對之第一表面與第二表面；第一電路結構，係設於該核心層之第一表面上並包含至少一第一介電層及形成於該第一介電層上之第一線路層；以及第二電路結構，係設於該核心層之第二表面上並包含至少一第二介電層及形成於該第二介電層上之第二線路層，且該第二電路結構之重量等於該核心層與該第一電路結構之重量總和。
  4. 如申請專利範圍第1或3項所述之封裝基板，其中，該第一電路結構復包含形成於該第一介電層與該第一線路層上之絕緣保護層。
  5. 如申請專利範圍第1或3項所述之封裝基板，其中，該第二電路結構復包含形成於該第二介電層與該第二線路層上之絕緣保護層。
  6. 一種封裝件，係包括：第一電路結構，係包含至少一第一介電層及形成於該第一介電層上之第一線路層；第二電路結構，係包含至少一第二介電層及形成於該第二介電層上之第二線路層；以及封裝結構，係設於該第二電路結構上，且該第一電路結構之重量等於該封裝結構與該第二電路結構之重量總和。
  7. 如申請專利範圍第6項所述之封裝件，其中，該第一電路結構與該第二電路結構相鄰接。
  8. 一種封裝件，係包括：核心層，係具有相對之第一表面與第二表面；第一電路結構，係設於該核心層之第一表面上並包含至少一第一介電層及形成於該第一介電層上之第一線路層；第二電路結構，係設於該核心層之第二表面上並包含至少一第二介電層及形成於該第二介電層上之第二線路層；以及封裝結構，係設於該第二電路結構上，其中，該第一電路結構之重量等於該核心層、該封裝結構與該第二電路結構之重量總和、或者該第一電路結構與該核心層之重量總和等於該封裝結構與該第二電路結構之重量總和。
  9. 如申請專利範圍第6或8項所述之封裝件，其中，該 第一電路結構復包含形成於該第一介電層與該第一線路層上之絕緣保護層。
  10. 如申請專利範圍第6或8項所述之封裝件，其中，該第二電路結構復包含形成於該第二介電層與該第二線路層上之絕緣保護層。
  11. 如申請專利範圍第6或8項所述之封裝件，其中，該封裝結構係包含至少一電子元件，係設於該第二電路結構上並電性連接該第二線路層。
  12. 如申請專利範圍第11項所述之封裝件，其中，該封裝結構復包含包覆該電子元件之封裝層。
  13. 一種封裝件，係包括：第一電路結構，係包含至少一第一介電層及形成於該第一介電層上之第一線路層；第一封裝結構，係設於該第一電路結構上；第二電路結構，係包含至少一第二介電層及形成於該第二介電層上之第二線路層；以及第二封裝結構，係設於該第二電路結構上，且該第一電路結構與該第一封裝結構之重量總和等於該第二封裝結構與該第二電路結構之重量總和、或者該第一封裝結構之重量等於該第一電路結構、該第二封裝結構與該第二電路結構之重量總和。
  14. 如申請專利範圍第13項所述之封裝件，其中，該第一電路結構與該第二電路結構相鄰接。
  15. 一種封裝件，係包括： 核心層，係具有相對之第一表面與第二表面；第一電路結構，係設於該核心層之第一表面上並包含至少一第一介電層及形成於該第一介電層上之第一線路層；第一封裝結構，係設於該第一電路結構上；第二電路結構，係設於該核心層之第二表面上並包含至少一第二介電層及形成於該第二介電層上之第二線路層；以及第二封裝結構，係設於該第二電路結構上，其中，該第一電路結構與該第一封裝結構之重量總和等於該核心層、該第二封裝結構與該第二電路結構之重量總和。
  16. 如申請專利範圍第13或15項所述之封裝件，其中，該第一電路結構復包含形成於該第一介電層與該第一線路層上之絕緣保護層。
  17. 如申請專利範圍第13或15項所述之封裝件，其中，該第二電路結構復包含形成於該第二介電層與該第二線路層上之絕緣保護層。
  18. 如申請專利範圍第13或15項所述之封裝件，其中，該第一封裝結構係包含至少一電子元件，係設於該第一電路結構上並電性連接該第一線路層。
  19. 如申請專利範圍第18項所述之封裝件，其中，該第一封裝結構復包含包覆該電子元件之封裝層。
  20. 如申請專利範圍第13或15項所述之封裝件，其中，該 第二封裝結構係包含至少一電子元件，係設於該第二電路結構上並電性連接該第二線路層。
  21. 如申請專利範圍第20項所述之封裝件，其中，該第二封裝結構復包含包覆該電子元件之封裝層。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110459521A (zh) * 2018-05-07 2019-11-15 恒劲科技股份有限公司 覆晶封装基板和电子封装件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100378993C (zh) * 2004-08-26 2008-04-02 财团法人工业技术研究院 一种立体堆栈式封装结构
CN102044528A (zh) * 2009-10-13 2011-05-04 三星半导体(中国)研究开发有限公司 层叠封装件及其制造方法
JP5896200B2 (ja) * 2010-09-29 2016-03-30 日立化成株式会社 半導体素子搭載用パッケージ基板の製造方法
TWI496254B (zh) * 2010-11-01 2015-08-11 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法
TWI463925B (zh) * 2011-07-08 2014-12-01 Unimicron Technology Corp 封裝基板及其製法
KR20150047879A (ko) * 2013-10-25 2015-05-06 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN104066281B (zh) * 2014-07-04 2017-10-27 华进半导体封装先导技术研发中心有限公司 奇数层基板的制造方法和奇数层基板
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110459521A (zh) * 2018-05-07 2019-11-15 恒劲科技股份有限公司 覆晶封装基板和电子封装件

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