TW201639080A - 半導體積體電路裝置之製造方法 - Google Patents

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Abstract

本發明提供一種半導體積體電路裝置之製造方法，由於藉由使邏輯閘極形成層(25)原狀殘存於記憶體閘極(10)之周邊，而相應地在對邏輯閘極形成層(25)進行乾式蝕刻時容易產生因乾式蝕刻而產生之反應氣體，故利用將反應氣體之變化作為基準來判定蝕刻量之自動終點檢測法而能夠去除邏輯閘極形成層(25)，並可更正確地去除記憶體電路區域(ER1)之邏輯閘極形成層(25)，如此，在去除記憶體電路區域(ER1)之邏輯閘極形成層(25)時可抑制對記憶體電路區域絕緣層(6a)之過蝕刻，又，由於在形成邏輯閘極(15、18(圖6))時記憶體電路區域(ER1)之邏輯閘極形成層(25)已被去除，故在形成邏輯閘極(15、18)時能夠防止邏輯閘極形成層(25)殘存於記憶體電路區域(ER1)。

Description

半導體積體電路裝置之製造方法
本發明係關於一種半導體積體電路裝置之製造方法。
一般而言，在半導體積體電路裝置中，除配置為行列狀之複數個記憶體電晶體之外，亦可設置例如CPU(中央處理器)、ASIC(特殊應用積體電路)、感測放大器、行解碼器、列解碼器、及輸入輸出電路等之各種周邊電路。此處，作為此種之半導體積體電路裝置之製造方法，已知悉如專利文獻1所示之製造方法。實際上，在該專利文獻1所示之先前之製造方法中，可首先形成記憶體電晶體之記憶體閘極，其後，再製造周邊電路之邏輯閘極。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-227585號公報
此處，圖8係在先前之製造方法中在依次形成記憶體閘極105及邏輯閘極110、111時，供說明其後之必要製造步驟之概略圖。此一情況下，在半導體基板S上設置有：形成有記憶體電晶體之記憶體電路區域ER1、及形成有周邊電路之周邊電路區域ER2，在該記憶體電路 區域ER1與周邊電路區域ER2之邊界形成有元件分離層IL1，在周邊電路區域ER2亦形成有元件分離層IL2。
又，在記憶體電路區域ER1中，在半導體基板S上形成有記憶體井MW，在該製造步驟之階段中，已在該記憶體井MW之表面上隔著記憶體閘極絕緣層102，依次積層形成有電荷蓄積層EC、上部絕緣層104、及記憶體閘極105。進而，在該製造步驟之階段中，記憶體閘極絕緣層102、電荷蓄積層EC、上部絕緣層104、及記憶體閘極105依次在記憶體井MW上積層形成，在位於除該形成區域以外的區域處之記憶體井MW上，形成有由絕緣構件構成之記憶體電路區域絕緣層102a。此外，在記憶體閘極105上，在其周邊形成有絕緣膜107。
另外，在先前之製造方法中，在形成如以上之記憶體閘極105後，可在周邊電路區域ER2之邏輯閘極絕緣層101、103上分別形成邏輯閘極110、111。在形成邏輯閘極110、111時，首先，在自形成有記憶體閘極105之記憶體電路區域ER1遍及周邊電路區域ER2之邏輯閘極絕緣層101、103上之層狀的邏輯閘極形成層(未圖示)形成後，藉由利用抗蝕劑(未圖示)使該邏輯閘極形成層圖案化，而在周邊電路區域ER2之邏輯閘極絕緣層101、103上形成如圖8所示的邏輯閘極110、111。
此時，在記憶體電路區域ER1中，沿記憶體閘極105周邊之絕緣膜107與電荷蓄積層EC之側壁會殘存邊牆狀的邏輯閘極形成層109。因此，如圖8所示，在先前之製造方法中，以覆蓋形成於周邊電路區域ER2之邏輯閘極110、111之方式形成抗蝕劑115，並藉由乾式蝕刻去除殘存於記憶體電路區域ER1之邊牆狀的邏輯閘極形成層109。
然而，在如以上之先前之製造方法中，由於邏輯閘極形成層109呈邊牆狀附著於記憶體閘極周邊之絕緣膜107與電荷蓄積層EC之側壁，故殘存之邏輯閘極形成層109之量極少，在藉由乾式蝕刻去除殘 存之邏輯閘極形成層109時，例如邏輯閘極形成層109之由於蝕刻而產生之電漿發光強度的變化亦小，因而難以利用基於該電漿發光強度之變化來判斷蝕刻結束的自動終點檢測法。此外，由於邏輯閘極110、111之圖案化一般而言係藉由各向異性蝕刻進行，故有蝕刻相對於半導體基板S僅在垂直方向上進行，而使邏輯閘極形成層109以與記憶體閘極105之高度相同程度地大量殘存此一問題。
因此會有以下問題：在藉由乾式蝕刻去除呈邊牆狀殘存之微小量的邏輯閘極形成層109時，不得不對成為基底之記憶體電路區域絕緣層102a進行某一程度之過蝕刻；及例如在記憶體電路區域絕緣層102a之膜厚薄之情形下，甚至連該記憶體電路區域絕緣層102a亦被去除而矽基板被削蝕之虞。
又，在先前之製造方法中，在使記憶體閘極105形成於記憶體電路區域ER1後，在使邏輯閘極110、111形成於周邊電路區域ER2時，如對與圖8之對應部分賦予相同符號而顯示之圖9A般，在形成自形成有記憶體閘極105之記憶體電路區域ER1的記憶體電路區域絕緣層102a遍及周邊電路區域之邏輯閘極絕緣層101、103之層狀的邏輯閘極形成層160後，藉由塗佈法而在該邏輯閘極形成層160之表面上形成層狀的抗反射膜(底部抗反射塗層：BARC)161。
其次，在先前之製造方法中，於在形成為層狀之邏輯閘極形成層160上形成之抗反射膜161上形成層狀的抗蝕劑(未圖示)，並使用光罩使該抗蝕劑圖案化。此處，在使用光罩使抗蝕劑圖案化時，藉由形成於邏輯閘極形成層160上之抗反射膜161，而使得在圖案化抗蝕劑時所使用之光不會在邏輯閘極形成層160漫反射，從而可高精度地形成對應於光罩之圖案化之形狀的抗蝕劑。
藉此，如圖9A所示，在周邊電路區域ER2中，可僅在邏輯閘極之形成預定位置殘存抗蝕劑163、164。其次，用相當於形成於周邊電路 區域ER2之邏輯閘極形成層160上之抗反射膜161的膜厚之程度的蝕刻量去除抗反射膜161。藉此，如對與圖9A之對應部分賦予相同符號而顯示之圖9B般，在周邊電路區域ER中，可僅在抗蝕劑163、164所覆蓋之區域殘存抗反射膜161。
此處，在記憶體電路區域ER1中，由於配合記憶體閘極105之突出形狀，邏輯閘極形成層160隆起而形成階差，故在邏輯閘極形成層160上形成抗反射膜161時，抗反射膜161容易積存於邏輯閘極形成層160之階差部分之周邊。因此，如圖9B所示，即便能夠去除在周邊電路區域ER2中露出至外部之抗反射膜161，但在記憶體電路區域ER1中，亦有在邏輯閘極形成層160之階差部分會殘存抗反射膜161之情形。
在如此情形下，如對與圖9B之對應部分賦予相同符號而顯示之圖9C般，在藉由被圖案化之抗蝕劑163、164而去除邏輯閘極形成層160時，雖可在周邊電路區域ER2形成對應於抗蝕劑163、164之形狀的邏輯閘極110、111，但由於殘存於記憶體電路區域ER1之抗反射膜161而會殘存邏輯閘極形成層171。如此，在先前之製造方法中，有在形成邏輯閘極163、164時，亦在記憶體電路區域ER1會殘存邏輯閘極形成層171此一問題。
因此，本發明係鑒於以上之問題點而完成者，其目的在於提供一種半導體積體電路裝置之製造方法，其可防止記憶體電路區域之邏輯閘極形成層的殘存，且在對記憶體電路區域之邏輯閘極形成層進行蝕刻時，可抑制對記憶體電路區域絕緣層的過蝕刻。
為解決相關問題，本發明之半導體積體電路裝置之製造方法，其特徵在於：該半導體積體電路裝置具備：記憶體電路區域，其係在記憶體井上形成有以記憶體閘極絕緣層、電荷蓄積層、上部絕緣層、 及記憶體閘極之順序積層而成之記憶體閘極構造體者；及周邊電路區域，其係在邏輯井上隔著邏輯閘極絕緣層而形成有邏輯閘極者；且該方法具備：邏輯閘極形成層形成步驟，其形成層狀的邏輯閘極形成層，該形成層係遍及在除前述記憶體閘極構造體之形成區域以外的前述記憶體井上形成有記憶體電路區域絕緣層的前述記憶體電路區域、及在前述邏輯井上形成有前述邏輯閘極絕緣層之前述周邊電路區域者；邏輯閘極形成層去除步驟，其藉由利用記憶體電路區域加工抗蝕劑覆蓋前述周邊電路區域之前述邏輯閘極形成層，並去除露出於外部之前述記憶體電路區域的前述邏輯閘極形成層，來去除前述記憶體電路區域絕緣層上及前述記憶體閘極構造體周邊的前述邏輯閘極形成層；邏輯閘極形成步驟，其形成利用曝光而圖案化之周邊電路區域加工抗蝕劑，且藉由利用前述周邊電路區域加工抗蝕劑覆蓋前述記憶體電路區域之前述記憶體閘極構造體與前述記憶體電路區域絕緣層、及前述周邊電路區域之邏輯閘極形成預定位置，並去除前述邏輯閘極形成層，而使前述邏輯閘極形成層殘存於前述周邊電路區域之前述邏輯閘極形成預定位置，從而形成前述邏輯閘極；及去除步驟，其去除前述周邊電路區域加工抗蝕劑。
根據本發明，由於藉由使邏輯閘極形成層原狀殘存於記憶體閘極之周邊，而相應地在對邏輯閘極形成層進行蝕刻(去除)時容易產生因蝕刻而產生之反應氣體，故利用將反應氣體之變化作為基準來判定蝕刻量的自動終點檢測法而能夠去除邏輯閘極形成層，並可更正確地去除記憶體電路區域之邏輯閘極形成層。如此，在去除記憶體電路區域之邏輯閘極形成層時，可抑制對記憶體電路區域絕緣層的過蝕刻。
又，根據本發明，由於在形成邏輯閘極時，記憶體電路區域之邏輯閘極形成層已被去除，故能夠防止在形成該邏輯閘極時，邏輯閘 極形成層殘存於記憶體電路區域。
1‧‧‧半導體積體電路裝置
2‧‧‧記憶體電晶體
2a‧‧‧記憶體閘極構造體
3‧‧‧周邊電路
3a‧‧‧邏輯閘極構造體
4‧‧‧周邊電路
4a‧‧‧邏輯閘極構造體
6‧‧‧記憶體閘極絕緣層
6a‧‧‧記憶體電路區域絕緣層
7‧‧‧邏輯閘極絕緣層
9‧‧‧上部絕緣層
10‧‧‧記憶體閘極
12‧‧‧絕緣膜
15‧‧‧邏輯閘極
17‧‧‧邏輯閘極絕緣層
18‧‧‧邏輯閘極
21‧‧‧犧牲氧化膜
22‧‧‧絕緣層
23‧‧‧記憶體閘極形成層
25‧‧‧邏輯閘極形成層
30‧‧‧抗反射膜
30a‧‧‧抗反射膜
101‧‧‧邏輯閘極絕緣層
102‧‧‧記憶體閘極絕緣層
102a‧‧‧記憶體電路區域絕緣層
103‧‧‧邏輯閘極絕緣層
104‧‧‧上部絕緣層
105‧‧‧記憶體閘極
107‧‧‧絕緣膜
109‧‧‧邏輯閘極形成層
110‧‧‧邏輯閘極
111‧‧‧邏輯閘極
115‧‧‧抗蝕劑
160‧‧‧邏輯閘極形成層
161‧‧‧抗反射膜
163‧‧‧抗蝕劑、邏輯閘極
164‧‧‧抗蝕劑、邏輯閘極
171‧‧‧邏輯閘極形成層
D1‧‧‧源極、汲極區域
D1a‧‧‧延伸區域
D2‧‧‧源極、汲極區域
D2a‧‧‧延伸區域
D3‧‧‧源極、汲極區域
D3a‧‧‧延伸區域
D4‧‧‧源極、汲極區域
D4a‧‧‧延伸區域
D5‧‧‧源極、汲極區域
D5a‧‧‧延伸區域
D6‧‧‧源極、汲極區域
D6a‧‧‧延伸區域
EC‧‧‧電荷蓄積層
ER1‧‧‧記憶體電路區域
ER2‧‧‧周邊電路區域
ER3‧‧‧低耐壓周邊電路區域
ER4‧‧‧高耐壓周邊電路區域
IL1‧‧‧元件分離層
IL2‧‧‧元件分離層
LP1‧‧‧周邊電路區域加工抗蝕劑
LP2‧‧‧周邊電路區域加工抗蝕劑
LP3‧‧‧周邊電路區域加工抗蝕劑
LW1‧‧‧邏輯井
LW2‧‧‧邏輯井
P1‧‧‧抗蝕劑
P2‧‧‧抗蝕劑
P3‧‧‧記憶體電路區域加工抗蝕劑
P4‧‧‧抗蝕劑
MW‧‧‧記憶體井
S‧‧‧半導體基板
SW‧‧‧邊牆
圖1係顯示藉由本發明之製造方法所製造之半導體積體電路裝置的剖面構成的概略圖。
圖2A係顯示半導體積體電路裝置之製造步驟(1)的概略圖；圖2B係顯示半導體積體電路裝置之製造步驟(2)的概略圖；圖2C係顯示半導體積體電路裝置之製造步驟(3)的概略圖。
圖3A係顯示半導體積體電路裝置之製造步驟(4)的概略圖；圖3B係顯示半導體積體電路裝置之製造步驟(5)的概略圖；圖3C係顯示半導體積體電路裝置之製造步驟(6)的概略圖。
圖4A係顯示半導體積體電路裝置之製造步驟(7)的概略圖；圖4B係顯示半導體積體電路裝置之製造步驟(8)的概略圖；圖4C係顯示半導體積體電路裝置之製造步驟(9)的概略圖。
圖5A係顯示半導體積體電路裝置之製造步驟(10)的概略圖；圖5B係顯示半導體積體電路裝置之製造步驟(11)的概略圖；圖5C係顯示半導體積體電路裝置之製造步驟(12)的概略圖。
圖6A係顯示半導體積體電路裝置之製造步驟(13)的概略圖；圖6B係顯示半導體積體電路裝置之製造步驟(14)的概略圖；圖6C係顯示半導體積體電路裝置之製造步驟(15)的概略圖。
圖7A係顯示半導體積體電路裝置之製造步驟(16)的概略圖；圖7B係顯示半導體積體電路裝置之製造步驟(17)的概略圖。
圖8係供說明在先前之製造方法中殘存於記憶體電路區域之邏輯閘極形成層的概略圖。
圖9A係顯示在先前之製造方法中形成於邏輯閘極形成層上之抗反射膜之狀態的概略圖；圖9B係顯示在先前之製造方法中使抗反射膜圖案化時之狀態的概略圖；圖9C係顯示在先前之製造方法中殘存 於記憶體電路區域之抗反射膜及邏輯閘極形成層之狀態的概略圖。
以下，說明用於實施本發明之形態。又，說明係按照以下所示之順序進行。
1.藉由本發明之製造方法所製造之半導體積體電路裝置之構成
2.半導體積體電路裝置之製造方法
3.作用及效果
4.其他之實施形態
(1)藉由本發明之製造方法所製造之半導體積體電路裝置之構成
在圖1中，1係顯示藉由本發明之製造方法所製造之半導體積體電路裝置，其具有：形成有記憶體電晶體2的記憶體電路區域ER1；及形成有例如CPU、ASIC、感測放大器、行解碼器、列解碼器、及輸入輸出電路等之各種周邊電路3、4的周邊電路區域ER2。
此一情形下，在半導體積體電路裝置1中，設置有半導體基板S，並可在記憶體電路區域ER1之半導體基板S上形成記憶體井MW。另一方面，在周邊電路區域ER2中，形成有例如低耐壓周邊電路區域ER3與高耐壓周邊電路區域ER4，在位於低耐壓周邊電路區域ER3處之半導體基板S上形成有一邏輯井LW1，在位於高耐壓周邊電路區域ER4處之半導體基板S上形成有另一邏輯井LW2。此處，在記憶體井MW之表面上，隔以特定距離形成有一源極、汲極區域D1與另一源極、汲極區域D2，可分別朝各源極、汲極區域D1、D2施加特定的電壓。
又，在記憶體井MW中，設置有雜質濃度較源極、汲極區域D1、D2更低之延伸區域D1a、D2a，在接於一源極、汲極區域D1之延伸區域D1a與接於另一源極、汲極區域D2之延伸區域D2a之間之記憶體井MW上設置有記憶體閘極構造體2a。
在記憶體井MW之表面上，形成有由膜厚為4[nm]以下(例如1~4[nm])之SiO2等之絕緣構件構成之記憶體閘極絕緣層6，並設置有記憶體閘極構造體2a，其係在記憶體閘極絕緣層6上依次積層以下構件而形成者：由例如氮化矽(Si3N4)、氮氧化矽(SiON)、及氧化鋁(Al2O3)等構成之電荷蓄積層EC、相同地由絕緣構件構成之上部絕緣層9、及由多晶矽等構成之記憶體閘極10。
藉此，記憶體閘極構造體2a由於記憶體閘極絕緣層6及上部絕緣層9，而具有電荷蓄積層EC與記憶體井MW及記憶體閘極10絕緣之構成。又，在記憶體閘極構造體2a中，在記憶體閘極10周邊形成有絕緣膜12，沿該絕緣膜12及電荷蓄積層EC之側壁形成有由絕緣構件構成之邊牆SW。又，在記憶體電路區域ER1中，在除形成有記憶體閘極構造體2a之形成區域以外的記憶體井MW之表面，形成有由SiO2等之絕緣構件構成，且膜厚為4[nm]以下(例如1~4[nm])的記憶體電路區域絕緣層6a。
形成於記憶體電路區域ER1之記憶體井MW與形成於周邊電路區域ER2之一邏輯井LW1係由一元件分離層IL1電性地分離，再者，形成於周邊電路區域ER2之一邏輯井LW1與另一邏輯井LW2亦藉由另一元件分離層IL2電性地分離。此處，在該實施形態之情形下，在一邏輯井LW1上，形成有由例如低耐壓之MOS電晶體構成之周邊電路3，在另一邏輯井LW2上，形成有由高耐壓之MOS電晶體構成之周邊電路4。
實際上，在位於低耐壓周邊電路區域ER3處之一邏輯井LW1上，在形成於表面之一對源極、汲極區域D3、D4之間，隔著例如膜厚為4[nm]以下之邏輯閘極絕緣層7而設置有形成有邏輯閘極15之邏輯閘極構造體3a。又，在邏輯閘極構造體3a之側壁形成有邊牆SW，在各邊牆SW下部之邏輯井LW1之表面上形成有一對延伸區域D3a、D4a。
又，位於高耐壓周邊電路區域ER4處之另一邏輯井LW2，與一邏輯井LW1相同地，在形成於表面之一對源極、汲極區域D5、D6之間，具有隔著邏輯閘極絕緣層17而形成邏輯閘極18之邏輯閘極構造體4a。又，在邏輯閘極構造體4a之側壁形成有邊牆SW，在各邊牆SW下部之邏輯井LW2之表面上形成有一對延伸區域D6a、D7a。
於此情形，設置於另一邏輯井LW2之邏輯閘極構造體4a係具有膜厚較設置於一邏輯井LW1之邏輯閘極構造體3a之邏輯閘極絕緣層7之膜厚更厚的邏輯閘極絕緣層17(例如，較邏輯閘極絕緣層7之膜厚更厚，且為13[nm]以下之膜厚)，與一邏輯閘極構造體3a相比耐壓性獲得提高。如此，在周邊電路區域ER2中，不僅設置有在低電壓下進行接通斷開動作之低耐壓電晶體構造之周邊電路3，還設置有在高電壓下進行接通斷開動作之高耐壓電晶體構造之周邊電路4。
具有如以上之構成的半導體積體電路裝置1，藉由記憶體井MW及記憶體閘極10之電壓差，而例如可朝記憶體電晶體2之電荷蓄積層EC注入電荷，能夠將資料寫入該記憶體電晶體2，且藉由利用記憶體井MW及記憶體閘極10之電壓差，從該電荷蓄積層EC抽除電荷，而可從該記憶體電晶體2消除資料。
(2)半導體積體電路裝置之製造方法
具有如以上之構成的半導體積體電路裝置1能夠經由下述之製造步驟製造。於此情形，在本發明之製造方法中，首先，如圖2A所示，在準備半導體基板S後，藉由STI(淺溝渠隔離)法等，使由絕緣構件組成之元件分離層IL1、IL2在記憶體電路區域ER1與周邊電路區域ER2之邊界、及低耐壓周邊電路區域ER3與高耐壓周邊電路區域ER4之邊界形成。其次，為進行雜質之注入，藉由熱氧化法等在半導體基板S之表面上形成犧牲氧化膜21。
其次，如對與圖2A之對應部分賦予相同符號而顯示之圖2B般， 藉由抗蝕劑P1而將例如硼等P型雜質僅注入記憶體電路區域ER1從而形成記憶體井MW(第1光罩步驟)，該抗蝕劑P1係藉由使用記憶體電路區域ER1之加工專用之第1光罩(未圖示)的光微影技術而圖案化。又，在該記憶體電路區域ER1之記憶體井MW之表面上，可進一步注入砷等N型雜質而形成通道形成區域(未圖示)。其次，原狀使用該抗蝕劑P1，並藉由氫氟酸等去除記憶體電路區域ER1之犧牲氧化膜21。
其次，在藉由例如灰化等去除抗蝕劑P1後，如對與圖2B之對應部分賦予相同符號而顯示之圖2C般，在記憶體電路區域ER1形成膜厚為4[nm]以下(例如1~4[nm])之層狀的記憶體閘極絕緣層6，進而，在記憶體電路區域ER1及周邊電路區域ER2之全面上，分別形成使層狀的電荷蓄積層EC及上部絕緣層9依次積層之ONO膜。另外，藉由隨後之加工而在記憶體電路區域ER1及周邊電路區域ER2的上部絕緣層9上形成成為記憶體閘極10(圖1)之記憶體閘極形成層23。
其次，藉由使用記憶體電路區域ER1之加工專用之第2光罩(未圖示)之光微影技術而使抗蝕劑圖案化，且如對與圖2C之對應部分賦予相同符號而顯示之圖3A般，將被圖案化之抗蝕劑P2配置於記憶體閘極形成層23(圖2C)上，藉由使用該抗蝕劑P2使記憶體閘極形成層23圖案化，從而形成記憶體閘極10(第2光罩步驟)。
其次，在藉由例如灰化等去除抗蝕劑P2後，如對與圖3A之對應部分賦予相同符號而顯示之圖3B般，在將在除記憶體閘極10之形成位置以外之位置露出至外部之上部絕緣層9去除後，如對與圖3B之對應部分賦予相同符號而顯示之圖3C般，藉由熱氧化法等在記憶體閘極10之周邊形成由絕緣構件構成之絕緣膜12。
其次，如對與圖3C之對應部分賦予相同符號而顯示之圖4A般，將在除記憶體閘極10之形成位置以外之位置露出至外部之電荷蓄積層EC去除，而在被圖案化之記憶體閘極10之下部，形成被相同地圖案 化之上部絕緣層9及電荷蓄積層EC。藉此，在記憶體電路區域ER1形成以記憶體閘極絕緣層6、電荷蓄積層EC、上部絕緣層9、及記憶體閘極10之順序積層而成之記憶體閘極構造體2a。
其次，利用光微影技術及離子注入法將例如硼等之P型雜質注入周邊電路區域ER2中之高耐壓周邊電路區域ER4，如對與圖4A之對應部分賦予相同符號而顯示之圖4B般，僅在高耐壓周邊電路區域ER4之半導體基板S形成由P型構成之邏輯井LW2。又，在高耐壓周邊電路區域ER4之邏輯井LW2形成通道形成區域(未圖示)。高耐壓周邊電路區域ER4之通道形成區域係藉由注入例如硼等之P型雜質而形成。
其次，在低耐壓周邊電路區域ER3之半導體基板S，藉由光微影技術及離子注入法形成P型之邏輯井LW1。邏輯井LW1被注入例如硼等之P型雜質，而成為配合低耐壓電晶體之特性的雜質濃度。又，該低耐壓周邊電路區域ER3之邏輯井LW1之表面亦進一步被注入例如硼等之P型雜質，而形成通道形成區域(未圖示)。
其次，在將在記憶體電路區域ER1中在除記憶體閘極構造體2a之形成區域以外之區域露出至外部之記憶體閘極絕緣層6、及殘存於周邊電路區域ER2之犧牲氧化膜21去除後，使用例如熱氧化法於在記憶體電路區域ER1露出至外部之記憶體井MW之表面、及在周邊電路區域ER2露出至外部之邏輯井LW1、LW2之表面上形成由SiO2等構成之特定膜厚的絕緣層22。其次，藉由使用光罩(未圖示)之光微影技術使抗蝕劑圖案化，且在該絕緣層22上形成僅覆蓋位於高耐壓周邊電路區域ER4處之絕緣層22的抗蝕劑P4。
其次，在藉由氫氟酸等去除在記憶體電路區域ER1及低耐壓周邊電路區域ER3露出至外部之絕緣層22後，亦去除配置於高耐壓周邊電路區域ER4之抗蝕劑P4。藉此，在記憶體電路區域ER中，記憶體井MW之表面露出至除記憶體閘極構造體2a之形成區域以外的區域；在 低耐壓周邊電路區域ER3中，邏輯井LW1之表面露出；在高耐壓周邊電路區域ER4中，特定膜厚之絕緣層22成為殘存於邏輯井LW2之表面的狀態。
其次，藉由例如熱氧化法等在記憶體電路區域ER1及周邊電路區域ER2之全面上形成絕緣層。藉此，如對與圖4B之對應部分賦予相同符號而顯示之圖4C般，在低耐壓周邊電路區域ER3中，在邏輯井LW1之表面上形成膜厚薄之低耐壓用邏輯閘極絕緣層7，且在高耐壓周邊電路區域ER4中，可形成膜厚較邏輯閘極絕緣層7厚相當於絕緣層22之膜厚程度的高耐壓用邏輯閘極絕緣層17。又，此時，在記憶體電路區域ER1中，與膜厚薄之低耐壓用邏輯閘極絕緣層7相同膜厚之記憶體電路區域絕緣層6a可在記憶體井MW之表面上形成。
其次，藉由隨後之加工，在記憶體電路區域ER1及周邊電路區域ER2之全面上形成成為邏輯閘極15、18(圖1)之層狀的邏輯閘極形成層25。此時，在記憶體電路區域ER1中，由於以覆蓋記憶體閘極構造體2a之整體之方式形成由特定膜厚構成之邏輯閘極形成層25，故可形成配合記憶體閘極構造體2a之凸形狀而凸起之邏輯閘極形成層25。
其次，藉由使用記憶體電路區域ER1之加工專用之第3光罩之光微影技術而使記憶體電路區域加工抗蝕劑圖案化，如對與圖4B之對應部分賦予相同符號而顯示之圖5A般，在邏輯閘極形成層25上形成僅覆蓋周邊電路區域ER2之邏輯閘極形成層25，且使記憶體電路區域ER1之邏輯閘極形成層25露出至外部的記憶體電路區域加工抗蝕劑P3。
其次，藉由乾式蝕刻去除露出至外部之記憶體電路區域ER1之邏輯閘極形成層25，如對與圖5A之對應部分賦予相同符號而顯示之圖5B般，去除記憶體電路區域ER1之記憶體閘極構造體2a周邊的邏輯閘極形成層25而使記憶體閘極構造體2a露出至外部，從而使邏輯閘極形 成層25僅殘存於周邊電路區域ER2(第3光罩步驟)。
此處，在本發明之製造方法中，在藉由乾式蝕刻去除記憶體電路區域ER1之邏輯閘極形成層25之前，由於以覆蓋記憶體閘極構造體2a之整體的方式在記憶體電路區域絕緣層6a上形成有由特定之膜厚構成之層狀的邏輯閘極形成層25，故在藉由乾式蝕刻去除記憶體閘極構造體2a周邊之邏輯閘極形成層25時，藉由乾式蝕刻所去除之邏輯閘極形成層25之量變多。
如此，在本發明之製造方法中，如圖5A所示，在藉由乾式蝕刻去除記憶體電路區域ER1之邏輯閘極形成層25時，由於形成於周邊電路區域ER2之與邏輯閘極形成層25為相同層狀的邏輯閘極形成層25以未加工之狀態殘存，故記憶體電路區域ER1之邏輯閘極形成層25的蝕刻量亦變多，在對邏輯閘極形成層25進行乾式蝕刻時產生之反應氣體的產生量的變化亦變大。其結果為，檢測進行乾式蝕刻時產生之反應氣體的產生量之變化的電漿發光強度的變化亦變大，藉由自動終點檢測法能夠檢測電漿發光強度之變化。藉此，在本發明之製造方法中，利用基於進行乾式蝕刻時之電漿發光強度之變化來判斷邏輯閘極形成層25是否被蝕刻的自動終點檢測法，可決定邏輯閘極形成層25之蝕刻量。
實際上，在本發明之製造方法中，在使用自動終點檢測法之情形下，在進行邏輯閘極形成層25之乾式蝕刻時開始計測電漿發光強度，若檢測到顯示殘存有一定量的邏輯閘極形成層25之電漿發光強度的變化，則以預先特定之蝕刻時間對記憶體電路區域ER1之邏輯閘極形成層25進行乾式蝕刻，並可完全去除記憶體電路區域ER1之邏輯閘極形成層25。
如此，在本發明之製造方法中，首先藉由檢測電漿發光強度之變化，從而在邏輯閘極形成層25之形成時，即便假定在該邏輯閘極形 成層25之膜厚存在誤差之情形下，亦可在藉由乾式蝕刻逐漸去除邏輯閘極形成層25之過程中，將電漿發光強度之變化作為基準，而特定出在記憶體電路區域ER1中邏輯閘極形成層25成為預先決定之一定量此一事實。
另外，此時，可預先藉由乾式蝕刻完全去除殘存之一定量的邏輯閘極形成層25，且預先特定不會對記憶體電路區域絕緣層6a造成過蝕刻的蝕刻時間。又，此時，由於周邊電路區域ER2被記憶體電路區域加工抗蝕劑P3覆蓋而不會被蝕刻，故可使用各向同性蝕刻作為該蝕刻而實施。在使用各向同性蝕刻去除記憶體電路區域ER1之邏輯閘極形成層25之情形下，在蝕刻途中由於可能呈邊牆狀殘存於記憶體閘極構造體2a之側壁下部之邏輯閘極形成層25(此時為多晶矽)之量變少，故用於去除其之過蝕刻量亦可得以抑制，從而可抑制基板之削蝕(記憶體電路區域絕緣層6a之削蝕)。
藉此，即便記憶體電路區域ER1之邏輯閘極形成層25成為電漿發光強度之變化小之極少量的邏輯閘極形成層25，藉由基於預先設定之蝕刻時間而進行乾式蝕刻亦可抑制記憶體電路區域絕緣層6a之過蝕刻，且可確實地去除記憶體電路區域ER1之全部的邏輯閘極形成層25。又，在進一步藉由蝕刻去除在記憶體電路區域ER1中殘存之微小的邏輯閘極形成層25時，較佳者係進行更高選擇比之蝕刻，例如可在各向同性蝕刻之後進行各向異性蝕刻。
如此，在本發明之製造方法中，如對與圖5A之對應部分賦予相同符號而顯示之圖5B般，可抑制記憶體電路區域絕緣層6a之過蝕刻，且可完全去除記憶體電路區域ER1之邏輯閘極形成層25，並成為在周邊電路區域ER2殘存有邏輯閘極形成層25之狀態。
其次，將在周邊電路區域ER2形成之記憶體電路區域加工抗蝕劑P3作為遮罩，藉由離子注入法等將低濃度之N型雜質注入記憶體電路 區域ER1，在記憶體閘極構造體2a之兩側下之記憶體井MW之表面上形成N型之延伸區域D1a、D2a。其次，如對與圖5B之對應部分賦予相同符號而顯示之圖5C般，藉由例如灰化等去除記憶體電路區域加工抗蝕劑P3。
其次，如對與圖5C之對應部分賦予相同符號而顯示之圖6A般，藉由例如塗佈法在記憶體電路區域ER1及周邊電路區域ER2形成抗反射膜30，並用抗反射膜30覆蓋記憶體電路區域ER1之記憶體閘極構造體2a、及周邊電路區域ER2之邏輯閘極形成層25。其次，藉由使用光罩之光微影技術使周邊電路區域加工抗蝕劑圖案化，且在抗反射膜30上形成被圖案化之周邊電路區域加工抗蝕劑LP1、LP2、LP3。
此時，在記憶體電路區域ER1上，可形成覆蓋抗反射膜30之周邊電路區域加工抗蝕劑LP1。又，在周邊電路區域ER2中，在形成於低耐壓周邊電路區域ER3之邏輯閘極15(圖1)的形成預定位置形成周邊電路區域加工抗蝕劑LP2，在形成於高耐壓周邊電路區域ER4之邏輯閘極18(圖1)的形成預定位置形成周邊電路區域加工抗蝕劑LP3。
另外，在使用光罩形成如以上之周邊電路區域加工抗蝕劑LP1、LP2、LP3時，由於在邏輯閘極形成層25上形成有抗反射膜30，故使得在圖案化周邊電路區域加工抗蝕劑LP1、LP2、LP3時所使用之光不會因邏輯閘極形成層25漫反射，從而可高精度地形成對應於光罩之圖案化之形狀的周邊電路區域加工抗蝕劑LP1、LP2、LP3。
其次，在周邊電路區域ER2中，去除未被周邊電路區域加工抗蝕劑LP2、LP3覆蓋而露出至外部的抗反射膜30。藉此，在周邊電路區域ER2中，除周邊電路區域加工抗蝕劑LP2、LP3之形成位置以外的抗反射膜30被去除，從而可成為邏輯閘極形成層25從該抗反射膜30被去除之區域露出的狀態。
其次，同樣地去除未被周邊電路區域加工抗蝕劑LP1、LP2、LP3 覆蓋而由於去除抗反射膜30以致露出至外部之邏輯閘極形成層25，如對與圖6A之對應部分賦予相同符號而顯示之圖6B般，使邏輯閘極形成層25殘存於周邊電路區域ER2之邏輯閘極形成預定位置而形成邏輯閘極15、18。
又，如此，在依次逐漸去除抗反射膜30與周邊電路區域ER2之邏輯閘極形成層25時，由於抗反射膜30在被去除前不僅在邏輯閘極形成層25上形成，亦以沿該邏輯閘極形成層25之側壁之方式形成(圖6A)，故藉由去除僅相當於邏輯閘極形成層25上之抗反射膜30之膜厚程度的抗反射膜30，而形成沿邏輯閘極形成層25之側壁之邊牆狀的抗反射膜30a(圖6B)。
然而，在本發明之製造方法中，呈邊牆狀豎立設置之抗反射膜30a雖可殘存，但該抗反射膜30a不會妨礙邏輯閘極形成層25之蝕刻，而使邏輯閘極形成層25僅殘存於周邊電路區域加工抗蝕劑LP2、LP3之形成位置，而能夠形成邏輯閘極15、18。
其次，在藉由例如灰化等去除周邊電路區域加工抗蝕劑LP1、LP2、LP3後，亦去除殘存之抗反射膜30、30a，如對與圖6B之對應部分賦予相同符號而顯示之圖6C般，使配置於記憶體電路區域ER1之記憶體井MW的記憶體閘極構造體2a露出至外部，且使配置於周邊電路區域ER2之邏輯井LW1、LW2的邏輯閘極15、18露出至外部。
其次，使用供N型用或P型用之被圖案化之抗蝕劑(未圖示)，並藉由離子注入法等將低濃度之N型雜質或P型雜質注入周邊電路區域ER2，如對與圖6C之對應部分賦予相同符號而顯示之圖7A般，在露出至外部之一邏輯井LW1之表面上形成延伸區域D3a、D4a，且在相同地在露出至外部之另一之邏輯井LW2之表面上形成延伸區域D5a、D6a。
其次，在去除供N型用或P型用之被圖案化之抗蝕劑後，如對與 圖7A之對應部分賦予相同符號而顯示之圖7B般，在記憶體閘極構造體2a之側壁、及邏輯閘極構造體3a、4a之側壁形成邊牆SW。其後，經由藉由例如離子注入法等將高濃度之N型雜質或P型雜質注入必要部位而形成源極、汲極區域D1、D2；D3、D4；D5、D6之步驟等，能夠製造具有如圖1所示之構成的半導體積體電路裝置1。
(3)作用及效果
在如以上之半導體積體電路裝置1之製造方法中，形成層狀的邏輯閘極形成層25，其係遍及在記憶體井MW上形成有記憶體閘極構造體2a之記憶體電路區域ER1、及在邏輯井LW1、LW2上形成有邏輯閘極絕緣層7、17之周邊電路區域ER2者(圖4B之邏輯閘極形成層形成步驟)。
又，在該半導體積體電路裝置1之製造方法中，藉由利用記憶體電路區域加工抗蝕劑P3覆蓋周邊電路區域ER2之邏輯閘極形成層25、並去除露出至外部之記憶體電路區域ER1之邏輯閘極形成層25，而可完全去除記憶體井MW上及記憶體閘極構造體2a周邊之邏輯閘極形成層25(圖5B之邏輯閘極形成層去除步驟)。
藉此，在該半導體積體電路裝置1之製造方法中，在藉由乾式蝕刻去除記憶體電路區域ER1之邏輯閘極形成層25時，由於形成於周邊電路區域ER2之層狀的輯閘極形成層25亦原狀殘存於記憶體電路區域ER1，而與此相應記憶體電路區域ER1之邏輯閘極形成層25的蝕刻量變多，伴隨邏輯閘極形成層25之蝕刻而產生之反應氣體的產生量亦變多。
因此，在該製造方法中，以在進行記憶體電路區域ER1之邏輯閘極形成層25之乾式蝕刻時產生之反應氣體的產生量增多的份額，相應於反應氣體而變化之電漿發光強度之變化亦變大，故能夠基於進行乾式蝕刻時之電漿發光強度的變化而判斷邏輯閘極形成層25是否被蝕 刻。如此，在該製造方法中，利用基於進行乾式蝕刻時之電漿發光強度的變化來判斷蝕刻對象是否結束蝕刻的自動終點檢測法，能夠更加正確地決定邏輯閘極形成層25之蝕刻量，並在去除記憶體電路區域ER1之邏輯閘極形成層25時可抑制對記憶體電路區域絕緣層6a的過蝕刻。
又，在該製造方法中，在去除記憶體電路區域加工抗蝕劑P3後，形成遍及記憶體電路區域ER1及周邊電路區域ER2的抗反射膜30(圖6A之抗反射膜形成步驟)。另外，在該製造方法中，在抗反射膜30上形成藉由曝光而被圖案化之周邊電路區域加工抗蝕劑LP1、LP2、LP3，將覆蓋記憶體電路區域ER1之記憶體閘極構造體2a及記憶體井MW的抗反射膜30、及位於周邊電路區域ER2之邏輯閘極形成預定位置處之抗反射膜30以周邊電路區域加工抗蝕劑LP1、LP2、LP3覆蓋，並依次去除在周邊電路區域ER2露出至外部之特定區域的抗反射膜30及邏輯閘極形成層25(圖6C之邏輯閘極形成步驟)。
藉此，根據該製造方法，能夠使邏輯閘極形成層25殘存於周邊電路區域ER2之邏輯閘極形成預定位置而形成邏輯閘極15、18。如此，根據本發明之製造方法，由於在形成抗反射膜30時記憶體電路區域ER1之邏輯閘極形成層25已被去除，故即便藉由抗反射膜30之圖案化而在記憶體電路區域ER1會殘存一部分的抗反射膜30a，亦能夠防止抗反射膜30a成為遮罩而在記憶體電路區域ER1會殘存邏輯閘極形成層25。如此，根據該製造方法，能夠防止在形成邏輯閘極15、18時，邏輯閘極形成層25殘存於記憶體電路區域ER1。
此外，根據該製造方法，在邏輯閘極形成層去除步驟之後，將記憶體電路區域加工抗蝕劑P3原狀用作遮罩，而在記憶體電路區域ER1之記憶體井MW形成延伸區域D1a、D2a(圖5C之延伸區域形成步驟)。藉此，根據本發明之製造方法，無需在記憶體電路區域ER1之記 憶體井形成延伸區域D1a、D2a之專用的抗蝕劑的形成步驟，而可相應地實現製造步驟之簡略化。
又，在該半導體積體電路裝置1之製造方法中，若著眼於藉由記憶體電路區域ER1之加工專用所使用之專用的光罩而使抗蝕劑圖案化之專用光罩步驟，則能夠限制於以下總計3個步驟：(i)第1光罩步驟(圖2B)，其藉由使用記憶體電路區域ER1之加工專用的第1光罩而被圖案化之抗蝕劑P1，而將雜質注入記憶體電路區域ER1之半導體基板S，從而形成記憶體井MW；(ii)第2光罩加工步驟(圖3A)，其在形成記憶體閘極絕緣層6、電荷蓄積層EC、上部絕緣層9、及記憶體閘極形成層23後(圖2C)，藉由使用記憶體電路區域ER1之加工專用的第2光罩而圖案化之另一抗蝕劑P2而使記憶體閘極形成層23圖案化，藉此形成記憶體閘極10；及(iii)第3光罩加工步驟，其藉由使用記憶體電路區域ER1之加工專用的第3光罩之圖案化，而形成記憶體電路區域加工抗蝕劑P3。
如此，在半導體積體電路裝置1之製造方法中，對於一般的周邊電路的製造工序，僅追加3片光罩之製造工序，即能夠抑制對記憶體電路區域絕緣層6a之過蝕刻，且能夠形成邏輯閘極形成層25在記憶體電路區域ER1被不殘存地完全去除的記憶體電路區域ER1，如此，因限制於3片光罩之製造工序，故能夠追求成本之降低。
(4)其他之實施形態
又，本發明並不限定於本實施形態，可在本發明之要旨的範圍內進行各種變化實施，例如，記憶體電晶體之數目、及周邊電路之數目等可為各種數目，又，記憶體井MW及邏輯井LW1、LW2之導電型亦可為N型或P型之任一者。
又，在上述之實施形態中，闡述了形成周邊電路區域ER2之情形，該周邊電路區域ER2具有：高耐壓周邊電路區域ER4，其係在邏 輯井LW2之表面上形成有由特定之膜厚構成之邏輯閘極絕緣層17者；及低耐壓周邊電路區域ER3，其係在邏輯井LW1之表面上形成有膜厚較高耐壓周邊電路區域ER4之邏輯閘極絕緣層17之膜厚更薄之邏輯閘極絕緣層7者。但本發明並不限定於此，可形成僅具有高耐壓周邊電路區域ER4或低耐壓周邊電路區域ER3之任一者的周邊電路區域ER2。
此外，作為上述之實施形態之周邊電路3、4，除在與記憶體電晶體2相同之區域形成之感測放大器、行解碼器、及列解碼器等其他各種周邊電路(直接周邊電路)之外，亦可適用在與記憶體電晶體不同之區域形成之CPU、ASIC、及輸入輸出電路等其他各種周邊電路。
又，在上述之實施形態中，如圖4A及圖4B所示，闡述了在形成記憶體閘極10之後形成邏輯井LW1、LW2之情形，但本發明並不限定於此，如圖2A及圖2B所示，亦可在與形成記憶體閘極10之前之形成記憶體井MW之步驟相同的步驟中形成邏輯井LW1、LW2，其後，可如圖2C所示般轉移至ONO膜之形成步驟。
又，在上述之實施形態中，闡述了作為計測對邏輯閘極形成層進行蝕刻時產生之反應氣體的變化而將該反應氣體之變化作為基準來判定邏輯閘極形成層之蝕刻量的自動終點檢測法，應用計測對記憶體電路區域ER1之邏輯閘極形成層25進行蝕刻時產生之電漿發光強度的變化而將該電漿發光強度之變化作為基準來判定邏輯閘極形成層25之蝕刻量的自動終點檢測法之情形，但本發明並不限定於此，亦可應用計測對記憶體電路區域ER1之邏輯閘極形成層25進行蝕刻時產生之反應氣體的成分變化而將該反應氣體之成分變化作為基準來判定邏輯閘極形成層25之蝕刻量的自動終點檢測法等之其他各種自動終點檢測法。
又，在上述之實施形態中，闡述了藉由在對記憶體電路區域ER1 之邏輯閘極形成層25進行使用自動終點檢測法之乾式蝕刻後，進一步基於預先設定之蝕刻時間進行乾式蝕刻，從而可抑制記憶體電路區域絕緣層6a之過蝕刻，且可確實地去除記憶體電路區域ER1之全部的邏輯閘極形成層25之情形，但本發明並不限定於此，若可抑制記憶體電路區域絕緣層6a之過蝕刻，且可確實地去除記憶體電路區域ER1之全部的邏輯閘極形成層25，則可對記憶體電路區域ER1之邏輯閘極形成層25僅進行使用自動終點檢測法之乾式蝕刻。
2a‧‧‧記憶體閘極構造體
6‧‧‧記憶體閘極絕緣層
6a‧‧‧記憶體電路區域絕緣層
7‧‧‧邏輯閘極絕緣層
9‧‧‧上部絕緣層
10‧‧‧記憶體閘極
12‧‧‧絕緣膜
17‧‧‧邏輯閘極絕緣層
25‧‧‧邏輯閘極形成層
D1a‧‧‧延伸區域
D2a‧‧‧延伸區域
EC‧‧‧電荷蓄積層
ER1‧‧‧記憶體電路區域
ER2‧‧‧周邊電路區域
IL1‧‧‧元件分離層
IL2‧‧‧元件分離層
LW1‧‧‧邏輯井
LW2‧‧‧邏輯井
P3‧‧‧記憶體電路區域加工抗蝕劑
MW‧‧‧記憶體井
S‧‧‧半導體基板

Claims (6)

  1. 一種半導體積體電路裝置之製造方法，其特徵在於：該半導體積體電路裝置包含：記憶體電路區域，其係在記憶體井上形成有以記憶體閘極絕緣層、電荷蓄積層、上部絕緣層、及記憶體閘極之順序積層而成之記憶體閘極構造體者；及周邊電路區域，其係在邏輯井上隔著邏輯閘極絕緣層而形成有邏輯閘極者；且該方法包含：邏輯閘極形成層形成步驟，其形成層狀的邏輯閘極形成層，該形成層係遍及在除前述記憶體閘極構造體之形成區域以外的前述記憶體井上形成有記憶體電路區域絕緣層的前述記憶體電路區域、及在前述邏輯井上形成有前述邏輯閘極絕緣層之前述周邊電路區域者；邏輯閘極形成層去除步驟，其藉由利用記憶體電路區域加工抗蝕劑覆蓋前述周邊電路區域之前述邏輯閘極形成層，並去除露出於外部之前述記憶體電路區域的前述邏輯閘極形成層，來去除前述記憶體電路區域絕緣層上及前述記憶體閘極構造體周邊的前述邏輯閘極形成層；邏輯閘極形成步驟，其形成利用曝光而圖案化之周邊電路區域加工抗蝕劑，且藉由利用前述周邊電路區域加工抗蝕劑覆蓋前述記憶體電路區域之前述記憶體閘極構造體與前述記憶體電路區域絕緣層、及前述周邊電路區域之邏輯閘極形成預定位置，並去除前述邏輯閘極形成層，而使前述邏輯閘極形成層殘存於前述周邊電路區域之前述邏輯閘極形成預定位置，從而形成前述邏輯閘極；及去除步驟，其去除前述周邊電路區域加工抗蝕劑。
  2. 如請求項1之半導體積體電路裝置之製造方法，其中在前述邏輯閘極形成層形成步驟之前，包含：第1光罩加工步驟，其藉由使用前述記憶體電路區域之加工專用的第1光罩而圖案化之抗蝕劑，將雜質注入前述記憶體電路區域之半導體基板，從而形成記憶體井；及第2光罩加工步驟，其在形成前述記憶體閘極絕緣層、前述電荷蓄積層、前述上部絕緣層、及記憶體閘極形成層之後，藉由使用前述記憶體電路區域之加工專用的第2光罩而圖案化之另一抗蝕劑使前述記憶體閘極形成層圖案化，而形成前述記憶體閘極；且在前述邏輯閘極形成層去除步驟中，包含第3光罩加工步驟，其係藉由使用前述記憶體電路區域之加工專用的第3光罩之圖案化，而形成前述記憶體電路區域加工抗蝕劑；為使前述邏輯閘極形成層在前述記憶體電路區域中不殘存地形成前述記憶體閘極，而使用專用之光罩的專用光罩步驟係總計3個步驟：前述第1光罩加工步驟、前述第2光罩加工步驟、及前述第3光罩加工步驟。
  3. 如請求項1或2之半導體積體電路裝置之製造方法，其中在前述邏輯閘極形成層去除步驟之後，包含延伸區域形成步驟，其將前述記憶體電路區域加工抗蝕劑用作遮罩，而在前述記憶體電路區域之前述記憶體井形成延伸區域。
  4. 如請求項1或2之半導體積體電路裝置之製造方法，其中在前述邏輯閘極形成層形成步驟中，形成有前述邏輯閘極形成層之前述記憶體電路區域絕緣層之膜厚為4[nm]以下。
  5. 如請求項1或2之半導體積體電路裝置之製造方法，其中在前述邏輯閘極形成層去除步驟中， 使用計測對前述邏輯閘極形成層進行乾式蝕刻時產生之反應氣體之變化，並將該反應氣體之變化作為基準來判定前述邏輯閘極形成層之蝕刻量的自動終點檢測方法，來去除前述邏輯閘極形成層。
  6. 如請求項1或2之半導體積體電路裝置之製造方法，其中在前述邏輯閘極形成層去除步驟中，藉由進行包含各向同性蝕刻之蝕刻，去除前述記憶體電路區域之前述邏輯閘極形成層。
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