TW201639013A - 半導體結構及形成半導體結構之方法 - Google Patents

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Abstract

提出一種半導體結構及其製造方法。半導體結構包括：基板；由基板延伸之鰭結構，所述鰭結構沿著第一方向延伸；隔離構件，設於鰭結構之兩側；閘極結構，於鰭結構上並於隔離構件上沿著和第一方向垂直的第二方向而延伸；以及閘極結構，其包括第一區段與第二區段，第二區段於第一區段上且其在第一方向中的尺寸大於第一區段在第一方向中的尺寸。

Description

半導體結構及形成半導體結構之方法
本揭露一般係關於半導體結構，且更明確地說，是關於一種三維電晶體。
對積體電路製造業者而言，數種用以改善積體電路之集成程度與降低其生產成本的數種策略其中之一是採用多閘極元件(如，多閘極場效應電晶體，其在但一電晶體中引入了超過一種閘極)。由於要減少傳統平面MOSFET的物理尺寸日益困難，提出了多閘極元件，譬如一鰭場效應電晶體(鰭式FET)，來取代傳統的平面MOSFET。
然而，根據傳統的製造技術，由於IC的尺寸越來越小，鰭式FET的閘極結構很有可能會彼此接觸。因此，本領域需要提出一種能夠避免相鄰之金屬閘極發生短路的鰭式FET結構。
本揭露之一實施方式提出一半導體結構，其包括：一基板；由基板突起之鰭結構，且所述鰭結構沿著第一方向延伸；設於鰭結構之兩側上的隔離構件構件；閘極結構，於鰭結構上並在隔離構件上沿著第二方向延伸，其中第二方向和第一方向垂直；且其中閘極結構包括第一區段與第二區段，第二區段於第一區段上且在第一方向 中的尺寸大於第一區段在第一方向中的尺寸。
本揭露之一實施方式提出一半導體結構，其包括：一半導體基板；一閘極結構，延伸於半導體基板上，其中閘極結構包括第一區段與第二區段，第二區段於該第一區段上，且其在與閘極結構延伸之方向垂直之一方向中的尺寸大於第一區段在同一方向中之尺寸。
本揭露之一實施方式提出一種形成半導體結構的方法，其包括：於一半導體基板上形成沿著一第一方向之一鰭結構；沈積一第一層於該半導體基板與該鰭結構上；沈積一第二層於該第一層上，其中沈積第一層包括長成經第III族或第V族元素原位摻雜之一矽層。
100、400A、400B‧‧‧半導體結構
101‧‧‧基板
101a‧‧‧BOX層
101b‧‧‧襯底基底層
102‧‧‧鰭結構
103‧‧‧閘極結構
103a‧‧‧第一區段
103b‧‧‧第二區段
104‧‧‧高介電常數介電層
105a、105b‧‧‧介電側壁
105a’‧‧‧第一矽層
105b’‧‧‧第二矽層
106‧‧‧層間介電(ILD)層
107‧‧‧隔離構件
H103a、H103b‧‧‧高度
W103a、W103b‧‧‧寬度
Wdiff‧‧‧寬度差
X、Y、Z‧‧‧方向
在閱讀下文實施方式以及附隨圖式時，能夠最佳地理解本揭露的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種構件並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小某些構件的尺寸。
圖1的示意圖繪示了根據本揭露一實施方式之半導體結構。
圖2的剖面圖繪示了根據圖1之一半導體結構。
圖3的剖面圖繪示了根據圖1之一半導體結構。
圖4A的示意圖繪示了根據本揭露一實施方式之半導體結構。
圖4B的示意圖繪示了根據本揭露一實施方式之半導體結構。
圖5A-5J概要地說明了根據本揭露一實施方式用以形 成半導體結構之方法。
以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之元件與配置的具體例子係用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。舉例來說，在下文的描述中，將一第一構件形成於一第二構件上或之上，可能包含某些實施例其中所述的第一與第二構件彼此直接接觸；且也可能包含某些實施例其中還有而外的元件形成於上述第一與第二構件之間，而使得第一與第二構件可能沒有直接接觸。此外，本揭示內容可能會在多個實施例中重複使用元件符號和/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例和/或組態之間的關係。
再者，在此處使用空間上相對的詞彙，譬如「之下」、「下方」、「低於」、「之上」、「上方」及與其相似者，可能是為了方便說明圖中所繪示的一元件或構件相對於另一或多個元件或構件之間的關係。這些空間上相對的詞彙其本意除了圖中所繪示的方位之外，還涵蓋了裝置在使用或操作中所處的多種不同方位。可能將所述設備放置於其他方位(如，旋轉90度或處於其他方位)，而這些空間上相對的描述詞彙就應該做相應的解釋。
下文詳細說明了本揭露之實施方式的製造與使用方式。然而，當可想見，這些實施方式提供了許多可實現的發明性概念，並可實作於廣泛的特定脈絡中。應理解到，下以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之元件與配置的具體例子係用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。
根據用於製造MOSFET、鰭式FET或其他類型的場效 應電晶體的既有金屬閘極製造技術，無法輕易得到金屬閘極結構(如，具有垂直側壁而非向外傾斜之側壁的金屬閘極結構)之均勻的底切(undercut)剖面外型，這是因為不易均勻地蝕刻多晶矽閘極結構。因此，金屬閘極立足處(footing)通常存有一問題，這會導致相鄰的金屬閘極短路。此外，對於鰭式FET元件，習知的金屬閘極製造技術通常會導致因某些蝕刻製程所造成的不理想的鰭上方損傷。因此，需要能夠避免相鄰的金屬閘極短路且亦可避免不理想的鰭上方損傷之鰭式FET結構。
為了解決上述問題，本揭露提出一種半導體結構(及其製造方法)其在和基板/鰭相接的介面有具有內凹的閘極區段(如，在介面處出現均勻的底切)，以便防止相鄰的金屬閘極短路。更有甚者，根據本揭示內容，亦可藉由具有相對較高導電性之一額外層來解決不理想之鰭上方損傷問題。
參照圖式，圖1的示意圖繪示了根據本揭露一實施方式之半導體結構100。半導體結構100可以是一種多閘極非平面場效應電晶體(如，鰭式FET(FinFET))。如圖1所示，半導體結構100包括：基板101、鰭結構102、閘極結構103、高介電常數介電層104、介電側壁105a及105b、層間介電(inter-layer dielectric，ILD)層106與隔離構件107。
基板101是一下方底層，其可作為半導體結構100的支撐。基板101可以是矽塊材基板、磊晶矽基板、矽鍺基板、碳化矽基板、矽鍺基板或其他III-V族複合基板。
所形成的鰭結構102是一種薄而且由基板101突起的平面結構，並沿著第一方向(圖1之x方向)延伸，且由和基板101是相同之材料所形成。鰭結構102可包括源極區域、汲極區域與通道區域(圖中未繪示)。源極區域及汲極區域由通道區域所間隔，其由閘極 結構103所圍繞。閘極結構103之寬度(在圖1中之x方向所測量)決定了半導體結構100之有效通道長度。環繞的閘極結構103提供了較佳的電性控制，且因而有助於降低漏電流與克服其他短通道效應。
隔離構件107設於鰭結構102的兩側上，其可以是淺渠道隔離(shallow trench isolation，STI)構件，用以防止相鄰鰭結構102(或相鄰半導體結構100)之間的漏電流。可利用以下步驟來形成隔離構件107：在基板101中蝕刻一渠道之圖樣，沈積一或多介電材料(譬如二氧化矽)以填充所述渠道，以及移除多餘的介電材料，進而使鰭結構102的上方裸露。可利用濕式或乾式熱氧化、物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(atomic layer deposition，ALD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、其他適當方法和/或其組合來形成隔離構件107。於一實施方式中，隔離構件107可由二氧化矽製成。隔離構件107可具有多層結構，譬如其上形成有氧化矽或氮化矽之熱氧化襯墊層。
將閘極結構(閘極電極)103設置於隔離構件107上以跨設鰭結構102，並在第二方向(圖1之y方向)上延伸，所述第二方向和鰭結構102所延伸之第一方向(圖1之x方向)實質上互相垂直。閘極結構103可由任何適當閘極電極材料所形成。於一例示的實施方式中，閘極結構103可以是金屬閘極電極，其係由，譬如，但不限於下列材料所形成：銅、釕、鈀、鉑、鈷、鎳、氧化釕、鎢、鋁、鈦、鉭、氮化鈦、氮化鉭、鉿、鋯、金屬碳化物或導電金屬氧化物。亦可想見，閘極結構103不一定是由單一材料所製成，也可能包括多個薄膜之複合堆疊。
將高介電常數介電層104設於鰭結構102與閘極結構103之間，並設於隔離構件107與閘極結構103之間。高介電常數介電層104可由任何閘極介電質材料所製成。於一實施方式中，高介電常 數介電層104包括二氧化矽、氮氧化矽或氮化矽介電層。高介電常數介電層104之高度通常在約5埃(Å)至約20Å之間。高介電常數介電層104的k值可大於約7.0，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合之氧化物或矽化物。例示性質的高介電常數介電層104之材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz及與其相似者，其中X、Y與Z值介於0到1之間。可利用分子束沈積(Molecular-Beam deposition，MBD)、原子層沈積(ALD)、物理氣相沈積(PVD)及與其相似者來形成高介電常數介電層104。
利用ILD層106進行電性分離，並引入低介電常數k以將電容耦合最小化。可利用化學氣相沈積(CVD)、高密度電漿CVD(HDP-CVD)、旋塗沈積、物理氣相沈積(PVD或濺鍍)、或其他適當方法來形成ILD層106。ILD層106可包括氧化矽、氮氧化矽、低k材料和/或其他適當介電質。ILD層106可形成於閘極結構103與鰭結構102上並圍繞閘極結構103與鰭結構102。
根據本揭露一實施方式，閘極結構103包括第一區段103a與第二區段103b。第二區段103b於第一區段103a上，並以第一區段103a和下方鰭結構102及隔離構件107相間隔。可利用相同材料或製程來製造閘極結構103之第一區段103a與第二區段103b。於一實施方式中，第一區段103a夾設於介電側壁105a之間，而第二區段103b夾設於介電側壁105b之間。於一實施方式中，介電側壁105a可以是經第III族或第V族元素摻雜之氧化矽側壁(第V族元素/摻雜物可包括砷(As)、磷(P)或銻(Sb)，而第III族摻雜物可包括硼(B))。介電側壁105a中第III族或第V族元素的濃度介於約1E19至約1E22個原子/立方公分。於一實施方式中，介電側壁105b可以是經碳或氮摻雜氧化矽側壁，其摻雜濃度在約5E18至約1E21個原子/立方公分之間。
根據本揭露一實施方式，第一區段103a與第二區段 103b經設置使得第二區段103b在第一方向(圖1之x方向)之寬度大於第一區段103a在第一方向(圖1之x方向)之寬度，或，換句話說，第一區段103a之寬度小於第二區段103b之寬度。此一組態/配置能夠有效地避免閘極立足處之，該外型會使得相鄰的閘極結構(如，跨設相同鰭結構之相鄰閘極)出現短路。閘極立足處是金屬閘極製程中常見的瑕疵。
圖2繪示了圖1之半導體結構100自線段A-A所取之平面的剖面圖，其進一步顯示了第一區段103a與第二區段103b的幾何組態。在圖2中，符號W103a表示第一區段103a之寬度而符號W103b表示第二區段103b之寬度。由於符號W103b經選擇大於符號W103a、在第一區段103a兩側上都會出現底切區域(圖中未繪示)。如上文所述，底切區域可以防止相鄰閘極結構之間發生短路。於一實施方式中，符號W103a與W103b經選擇而使得W103b比W103a多了約2nm至約6nm。於一實施方式中，符號W103a與W103b經選擇而使得W103b比W103a多了約3nm至約5nm。於一實施方式中，符號W103a與W103b經選擇而使得W103b比W103a多了約約4nm。符號Wdiff表示在第一區段103a的一側上，第一區段103a與第二區段103b的寬度差(亦即，底切區域之寬度)。於一實施方式中，符號Wdiff的範圍在約1nm至約3nm之間。於一實施方式中，符號Wdiff為約2nm。此外，符號H103a表示第一區段103a之高度而符號H103b表示第二區段103b之高度。於一實施方式中，符號H103a的範圍在約5nm至約50nm之間。於一實施方式中，符號H103a的範圍在約5nm至約20nm之間。於一實施方式中，符號H103a的範圍在約5nm至約10nm之間。於一實施方式中，H103b和H103a的比值介於約2到約6之間。於一實施方式中，H103b和H103a的比值介於約3到約5之間。於一實施方式中，H103b和H103a的比值是約4。
圖3的繪示了圖1之半導體結構100自線段B-B所取之 平面的剖面圖(應注意到圖1中B-B經過右方介電側壁105b正上方的區域)。圖3顯示介電側壁105a實質上覆蓋鰭結構102。
圖4A的示意圖繪示了根據本揭露一實施方式之一半導體結構400A。半導體結構400A包括：基板101、鰭結構102、閘極結構103、高介電常數介電層104、介電側壁105a與105b以及ILD層106。
基板101可以是一種絕緣層上半導體(semiconductor-on-insulator，SOI)基板，其至少包括一埋入式氧化物(buried oxide BOX)層101a以及襯底基底(base substrate)層101b。BOX層101a的材料可以是SiO2。BOX層101a的厚度可大於100nm。襯底基底層101b可由矽、鍺或III-V族化合物(如，碳化矽、鎵、銦砷或磷化銦)所形成。
的鰭結構102是形成在基板101之BOX層101a上的一種薄的平面結構，並沿著第一方向(圖4之x方向)設置。閘極結構103形成於基板101之BOX層101a上，且經排列以跨設鰭結構102。閘極結構103設置於第二方向(圖4之y方向)中。高介電常數介電層104設於鰭結構102與閘極結構103之間以及BOX層101a與閘極結構103之間。閘極結構103包括第一區段103a與於第一區段103a上之第二區段103b。第一區段103a夾設於介電側壁105a之間，且第二區段103b夾設於介電側壁105b之間。於一實施方式中，介電側壁105a可以是經第III族或第V族元素摻雜之矽側壁，而介電側壁105b可以是經碳或氮摻雜之矽側壁。半導體結構400A之ILD層106可形成於閘極結構103與鰭結構102上，並圍繞該些結構。
半導體結構400A之鰭結構102和半導體結構100之鰭結構102的主要差異在於前者是形成在於半導體結構400A之基板101上的BOX層101a之上，而後者則穿透隔離結構107並與半導體結構100 之基板101連接。
對於半導體結構400A，第一區段103a之寬度經選擇而小於第二區段103b之寬度，以防止相鄰閘極結構之間發生短路。由於半導體結構400A的剖面結構實質上和半導體結構100的剖面結構相同，此處參照圖2(亦即，圖1之半導體結構100沿線段A-A所得切面之剖面圖)所示的尺寸符號來討論半導體結構400A的尺寸符號。對於半導體結構400A而言，第二區段W103b比第一區段103a之寬度多了約2nm至約6nm。於一實施方式中，W103b比W103a多了約3nm至約5nm。於一實施方式中，W103b比W103a多了約4nm。於一實施方式中，在第一區段103a之一側上，第一區段103a與第二區段103b之間寬度差(Wdiff)介於約1nm至約3nm之間。於一實施方式中，符號Wdiff約為2nm。於一實施方式中，第一區段103a之高度H103a的範圍在約5nm至約50nm之間。於一實施方式中，H103a的範圍在約5nm至約20nm之間。於一實施方式中，H103b(第二區段103b之高度)和H103a的比值介於約2至約6之間。於一實施方式中，H103b和H103a的比值介於約3至約5之間。於一實施方式中，H103b和H103a的比值是約4。
圖4B的示意圖繪示了根據本揭露一實施方式之半導體結構400B。半導體結構400B包括：基板101、閘極結構103、高介電常數介電層104、介電側壁105a與105b以及ILD層106。於一實施方式中，半導體結構400B是平面MOSFET，其中源極區域、汲極區域與通道區域(圖中未繪示)係形成於基板101內。
對於半導體結構400B，第一區段103a之寬度經選擇小於第二區段103b之寬度，以防止相鄰閘極結構之間發生短路。相似地，由於半導體結構400B的剖面圖式實質上和半導體結構100相同，半導體結構400B之尺寸符號實質上也和圖2所示者相同。
圖5A-5J概要地繪示了根據本揭露一實施方式，形成 半導體結構(如，鰭式FET)之方法。在圖5A(操作5A)中，提供基板101。基板101可以是SOI基板，其至少包括BOX層與襯底基底層(圖中未繪示)。BOX層之材料可以是SiO2，而襯底基底層可由矽、鍺或III-V族化合物所形成。在其他實施方式中，基板101可以是矽基板。
在圖5B(操作5B)中，於基板101的表面上形成薄的平面鰭結構102。鰭結構102係沿著第一方向(x方向)而形成於基板101上。於一實施方式中，基板101是SOI基板，其包括上方矽層、BOX層與襯底基底層(圖中未繪示)，其中在基板101上形成鰭結構102包括蝕去上方矽層的一部分以在BOX層上定義出鰭結構102(亦即，上方矽層的殘留部分)。於一實施方式中，基板101為矽塊材基板，且於基板101上形成鰭結構102包括蝕去基板101之一部分，以在基板101形成平行的渠道，以便在基板101上定義鰭結構102。
在圖5C(操作5C)中，在鰭結構102上形成第一矽層105a’。於一實施方式中，在形成第一矽層105a’之前，於鰭結構102上形成閘極氧化層(圖中未繪示)。亦即，先在鰭結構102上形成閘極氧化層，之後在閘極氧化層上形成第一矽層105a’。於一實施方式中，第一矽層105a’在約攝氏450度至約攝氏650度的溫度下形成，譬如約攝氏480度至約攝氏620度。於一實施方式中，第一矽層105a’是在約0.2torr至約5.0torr的壓力下所形成。於一實施方式中，形成第一矽層105a’包括長成經第III族或第V族元素原位摻雜之矽層，其中原位摻雜操作包括長成矽層時，同時引入摻雜氣體。於一實施方式中，摻雜氣體包括第III族或第V族元素。舉例來說，在用於原位形成第一矽層105a’的CVD製程中，長成氣體包括矽烷(SiH4)、二硼烷(B2H6)以及氫氣(H2)，其中矽烷係用於長成第一矽層，而二硼烷則供作第一矽層之摻雜物。於一實施方式中，第一矽層105a’中第III族或第V族元 素之濃度介於約1E18至約5E22個原子/立方公分之間。於一實施方式中，第一矽層105a’中第III族或第V族元素之濃度介於約1E19至約5E22個原子/立方公分之間。於一實施方式中，第一矽層105a’中第III族或第V族元素之濃度介於約1E19至約1E22個原子/立方公分之間。當第一矽層105a’中之第III族或第V族元素介於約1E19至約1E22個原子/立方公分之間時，第一矽層105a’比起未經引入摻雜物的矽層相對更為導電。
於一實施方式中，於鰭結構102形成第一矽層105a’包括形成經異位摻雜第III族或第V族元素之第一矽層105a’，亦即，在摻雜第III族或第V族元素之前先形成第一矽層105a’。
在圖5D(操作5D)中，於第一矽層105a’上形成第二矽層105b’。在某些實施方式中，第二矽層105b’是一種經摻雜矽層，但並非利用一般常用的第III族和/或第V族摻雜物。舉例來說，第二矽層105b’可包括碳或氮。在其他實施方式中，第二矽層105b’是利用常用的第III族和/或第V族摻雜物所得到之摻雜矽層，但第二矽層105b’中摻雜物的濃度明顯低於第一矽層105a’中的摻雜務農度。於一實施方式中，用以沈積第一矽層105a’與第二矽層105b’之溫度與壓力實質上相同。於一實施方式中，第二矽層105b’在約攝氏450度至約攝氏650度的溫度下形成，譬如約攝氏480度至約攝氏620度。於一實施方式中，第二矽層105b’是在約0.2torr至約5.0torr的壓力下所形成。在形成第二矽層105b’的過程中，亦會引入包括SiH4、C2H4和/或H2之氣體。於一實施方式中，形成第二矽層105b’包括長成經原位(或異位，亦即，在形成矽層後才進行碳和/或氮之佈植操作)摻雜碳或氮之矽層。於一實施方式中，第二矽層105b’中碳和/或氮的濃度介於約1E18至約5E22個原子/立方公分之間。於一實施方式中，第二矽層105b’中碳和/或氮的濃度介於約1E19至約5E22個原子/立方公分之 間。於一實施方式中，第二矽層105b’中碳和/或氮的濃度介於約5E18至約1E21個原子/立方公分之間。第一矽層105a’及與第二矽層105b’經形成而使得第一矽層105a’之氧化速率實質上大於第二矽層105b’之氧化速率。
在圖5E(操作5E)中，將第一矽層105a’與第二矽層105b’圖樣化以在鰭結構102上形成一虛設閘極堆疊(圖5E中之105a’/105b’堆疊)，且其沿著和鰭結構102所延伸之第一方向垂直的第二方向所延伸。圖樣化第一矽層105a’與第二矽層105b’包括蝕去第一矽層105a’與第二矽層105b’的一部分，而使得留存在鰭結構102上的部分形成虛設閘極堆疊(圖5E之105a’/105b’堆疊)。蝕刻製程可包括濕式蝕刻與乾式蝕刻。對於濕式蝕刻製程，當將其浸沒至液態(濕式)蝕刻物浴中時，欲蝕刻之一層的裸露表面會溶解，上述蝕刻物浴需經過攪動，以達到良好的製程控制，其中濕式蝕刻物通常是等向性的。對於乾式蝕刻製程，利用離子來轟擊基板之裸露表面，上述離子通常是反應性氣體之電漿，譬如氟碳氣體、氧氣、氯氣、三氯化硼；有時會添加氮氣、氬氣、氦氣與其他氣體。不像濕式蝕刻中所使用的諸多濕式化學蝕刻物，乾式蝕刻製程通常會以方向性(directionally)或非等向性(anisotropically)的方式進行蝕刻。乾式蝕刻製程包括離子束蝕刻(濺鍍蝕刻)、反應性離子蝕刻(reactive-ion etching，RIE)、深反應性離子蝕刻(deep reactive-ion etching，DRIE)等等。在某些實施方式中，在乾式蝕刻操作後會進行濕式蝕刻操作，以清除圖樣間之底部角落。
在圖5F(操作5F)中，進一步氧化虛設閘極堆疊(105a’/105b’堆疊)。於一實施方式中，虛設閘極堆疊(105a’/105b’堆疊)在約攝氏400度至約攝氏1000度的一溫度下被氧化，較佳為約攝氏500度至攝氏約950度。於一實施方式中，虛設閘極堆疊 (105a’/105b’堆疊)是在約1torr至約120torr的一壓力下被氧化，較佳為約2torr至約100torr。進行氧化製程時可引入H2/O2其中H2的百分比在約0.4%至約40%之間，較佳為約0.5%至約33%之間。由於第一矽層105a’之氧化速率實質上大於第二矽層105b’的氧化速率，第一矽層105a’之氧化部分(亦即，對應於圖1之介電側壁105a的氧化部分105a)會比第二矽層105b’(亦即，對應於圖1之介電側壁105b的氧化部分105b)之氧化部分來得厚/寬(於x方向中測量)。換句話說，第一矽層105a’的未氧化部分(對應於圖1與2之第一區段103a)會比第二矽層105b’(對應於圖1與2之第二區段103b)來得窄。由於圖5F的組態配置實質上和圖2相同，參照圖2所述之尺寸符號來討論下文所述之圖5F之尺寸符號。在圖5F，第二矽層105b’之未氧化部分(對應於圖2之第二區段103b)的寬度比第一矽層105a’之未氧化部分(對應於圖2之第一區段103a)的寬度多了約2nm至約6nm。於一實施方式中，第二矽層105b’之未氧化部分的寬度比第一矽層105a’之未氧化部分的寬度多了約3nm至約5nm。於一實施方式中，第二矽層105b’之未氧化部分的寬度比第一矽層105a’之未氧化部分的寬度多了約4nm。於一實施方式中，在(第一矽層105a’之未氧化部分的)一側上，第一矽層105a’之未氧化部分和第二矽層105b’之未氧化部分之間的寬度差在約1nm至約3nm之間，較佳的寬度差為約2nm。於一實施方式中，第一矽層105a’之高度介於約5nm至約50nm之間。於一實施方式中，第一矽層105a’之高度介於約5nm至約20nm之間。於一實施方式中，第二矽層105b’之高度和第一矽層105a’之高度的比值介於約2至約6之間。於一實施方式中，第二矽層105b’之高度和第一矽層105a’之高度的比值介於約3至約5之間。於一實施方式中第二矽層105b’之高度和第一矽層105a’之高度的比值是約4。
在圖5G(操作5G)中，在鰭結構102上形成ILD層並 使其圍繞虛設閘極堆疊(105a’/105b’堆疊)。ILD層106用來電性隔離並引入低介電常數k，以使電容耦合最小化。ILD層106可包括氧化矽、氮氧化矽、低k材料，和/或其他適當介電質。於一實施方式中，沈積ILD層進一步包括利用CMP製程以使虛設閘極堆疊(105a’/105b’堆疊)裸露。
在圖5H(操作5H)中，蝕去第一矽層105a’之未氧化部分以及第二矽層105b’之未氧化部分，以定義一開孔。應注意到，由於蝕刻製程的選擇性，氧化部分105a與氧化部分105b仍保持實質上完整，亦即，僅有未氧化部分或多晶矽會被蝕刻移除。由於可在本操作中移除原始的閘極氧化，鰭上部會直接暴露於乾式/濕式蝕刻物。然而，由於第一矽層105a’是導電層，可以保護下方鰭結構102免於乾式蝕刻製程(電漿蝕刻)或在濕式蝕刻過程中之旋轉製程(如，靜電荷累積所造成的損傷)所造成的損傷。
在圖5I(操作5I)中，將薄的高介電常數介電層104設於開孔中且於鰭結構10上2。可由任何閘極介電質材料來形成高介電常數介電層104。於一實施方式中，高介電常數介電層104包括二氧化矽、氮氧化矽或氮化矽介電層。高介電常數介電層104之厚度可介於約5Å至約20Å之間。高介電常數介電層104可的k值大於約7.0。
在圖5J(操作5J)中，將金屬沈積於開孔內，以形成一閘極結構103。可利用金屬沈積製程，譬如CVD、PVD、ALD、濺鍍、電鍍或無電電鍍，來沈積閘極結構103。閘極結構103可以是金屬閘極電極，譬如，但不限於，銅、釕、鈀、鉑、鈷、鎳、釕氧化物、鎢、鋁、鈦、鉭、氮化鈦、氮化鉭、鉿、鋯、金屬碳化物或導電金屬氧化物。亦可想見，閘極結構103不必然為單一材料，且可包括多層薄膜之複合堆疊。於一實施方式中，將金屬沈積於開孔內進一步包括利用一CMP製程以使所沈積之金屬平坦化。
有鑒於此，根據圖5A-5J所繪示之方法所製造之半導體結構可有利地具有金屬閘極結構103，其在和基板/鰭結構(如，在介面之一均勻底切)相接之介面處有內凹閘極區段。因此，可以有效避免相鄰之金屬閘極間發生短路。相反地，在習知的製程中，金屬閘極結構會因為對多晶矽閘極結構之不均勻蝕刻而具有向外傾斜的側壁(立足處外型)。
本揭露之一實施方式提出一半導體結構，其包括：一基板；由基板突起之鰭結構，且所述鰭結構沿著第一方向延伸；設於鰭結構之兩側上的隔離構件構件；閘極結構，於鰭結構上並在隔離構件上沿著第二方向延伸，其中第二方向和第一方向垂直；且其中閘極結構包括第一區段與第二區段，第二區段於第一區段上且在第一方向中的尺寸大於第一區段在第一方向中的尺寸。
於一實施方式中，第一區段與第二區段之尺寸的一差異介於約2nm至約6nm之間。
於一實施方式中，半導體結構進一步包括一高介電常數介電層，於該鰭結構與該閘極結構之該第一區段之間。
於一實施方式中，閘極結構包括一金屬閘極。
於一實施方式中，第一區段之一高度介於約5nm至約50nm之間。
於一實施方式中，第二區段之高度和第一區段之高度的比值介於約2至約6之間。
於一實施方式中，第一區段第一區段係夾設於經第III族或第V族元素摻雜之介電側壁之間。
本揭露之一實施方式提出一半導體結構，其包括：一半導體基板；一閘極結構，延伸於半導體基板上，其中閘極結構包括第一區段與第二區段，第二區段於該第一區段上，且其在與閘極結構 延伸之方向垂直之一方向中的尺寸大於第一區段在同一方向中之尺寸。
於一實施方式中，第一區段與第二區段之間在一側上的差異在約1nm至約3nm之間。
於一實施方式中，第二區段之高度和第一區段之高度的比值介於約2至約6之間。
本揭露之一實施方式提出一種形成半導體結構的方法，其包括：於一半導體基板上形成沿著一第一方向之一鰭結構；沈積一第一層於該半導體基板與該鰭結構上；沈積一第二層於該第一層上，其中沈積第一層包括長成經第III族或第V族元素原位摻雜之一矽層。
於一實施方式中，第III族元素包括硼。
於一實施方式中，第一矽層中之第III族或第V族元素的濃度介於約1E19至約1E22個原子/立方公分之間。
於一實施方式中，沈積第二層包括長成經碳或氮摻雜之一矽層。
於一實施方式中，用以沈積該第一層與該第二層之溫度與壓力實質上相同。
於一實施方式中，所述方法進一步包括圖樣化第一層與第二層，以形成一虛設閘極堆疊，所述的虛設閘極堆疊覆設鰭結構上並沿著與第一方向垂直之第二方向延伸。
於一實施方式中，所述方法進一步包括氧化虛設閘極堆疊的第一層與第二層。
於一實施方式中，在約2至約100torr之壓力下進行上述氧化。
於一實施方式中，第一層之氧化速率大於第二層之氧 化速率。
於一實施方式中，所述方法進一步包括移除虛設閘極堆疊之未氧化部分。
上文的實施例與敘述中已充分地揭露了本揭示之方法與特徵。當可理解，在不悖離本揭露之精神的前提下，可對其進行任何修飾或變更，且仍為本揭露之保護範圍所涵蓋。
更有甚者，本申請之範圍不應限於本說明書中所之製程、機器、製造物、物質組成、手段、方法與步驟的特定實施方式。本發明所述技術領域中具有通常知識者由本揭露之內容可以輕易推知既有的或未來發展出來的各種製程、機器、製造物、物質組成、手段、方法與步驟，其能夠實現和此處所述之實施方式實質上相同的功能或達成實質上相同的結果，而本揭示內容亦可運用之。因此，負隨的申請專利範圍其範圍應涵蓋，譬如上述製程、機器、製造物、物質組成、手段、方法與步驟/操作。此外，每一請求項構成一獨立的實施方式，且不同請求項與實施方式之間的組合也屬於本揭露之範圍。
100‧‧‧半導體結構
101‧‧‧基板
102‧‧‧鰭結構
103‧‧‧閘極結構
103a‧‧‧第一區段
103b‧‧‧第二區段
104‧‧‧高介電常數介電層
105a、105b‧‧‧介電側壁
106‧‧‧層間介電(ILD)層
107‧‧‧隔離構件
X、Y、Z‧‧‧方向

Claims (10)

  1. 一種半導體結構，其包括：一基板；一鰭結構，自該基板突起，該鰭結構沿著一第一方向延伸；隔離構件，設於該鰭結構之二側；一閘極結構，於該鰭結構上並在該隔離構件上沿著垂直於該第一方向之一第二方向延伸；以及其中，該閘極結構包括一第一區段與一第二區段，該第二區段於該第一區段上且其在該第一方向中之尺寸大於該第一區段之尺寸。
  2. 如請求項1所述之半導體結構，其中該第一區段與該第二區段之尺寸的一差異介於約2奈米(nm)至約6nm之間。
  3. 如請求項1所述之半導體結構，進一步包括一高介電常數介電層，於該鰭結構與該閘極結構之該第一區段之間。
  4. 如請求項1所述之半導體結構，其中該閘極結構包括一金屬閘極。
  5. 如請求項1所述之半導體結構，其中該第一區段之一高度介於約5nm至約50nm之間。
  6. 如請求項1所述之半導體結構，其中該第二區段之一高度和該第 一區段之一高度的比值介於約2至約6之間。
  7. 如請求項1所述之半導體結構，其中該第一區段係夾設於經第III族或第V族元素摻雜之介電側壁之間。
  8. 一種半導體結構，其包括：一半導體基板；一閘極結構，延伸於該半導體基板上方，其中，該閘極結構包括一第一區段與一第二區段，該第二區段於該第一區段上，且其在與該閘極結構延伸之方向垂直之一方向中的尺寸大於該第一區段之尺寸。
  9. 如請求項8所述之半導體結構，其中該第一區段與該第二區段之該尺寸在一側上的一差異在約1nm至約3nm之間。
  10. 一種用以形成一半導體結構之方法，其包括：於一半導體基板上形成沿著一第一方向之一鰭結構；沈積一第一層於該半導體基板與該鰭結構上；以及沈積一第二層於該第一層上，其中沈積該第一層包括長成經第III族或第V族元素原位摻雜之一矽層。
TW104139369A 2015-04-17 2015-11-26 半導體結構及形成半導體結構之方法 TWI625772B (zh)

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