TW201630073A - 在鰭式電晶體裝置上形成取代閘極結構之方法及其裝置 - Google Patents

在鰭式電晶體裝置上形成取代閘極結構之方法及其裝置 Download PDF

Info

Publication number
TW201630073A
TW201630073A TW104131391A TW104131391A TW201630073A TW 201630073 A TW201630073 A TW 201630073A TW 104131391 A TW104131391 A TW 104131391A TW 104131391 A TW104131391 A TW 104131391A TW 201630073 A TW201630073 A TW 201630073A
Authority
TW
Taiwan
Prior art keywords
layer
fin
forming
insulating material
sacrificial gate
Prior art date
Application number
TW104131391A
Other languages
English (en)
Other versions
TWI618146B (zh
Inventor
瑞龍 謝
秀雨 蔡
Original Assignee
格羅方德半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格羅方德半導體公司 filed Critical 格羅方德半導體公司
Publication of TW201630073A publication Critical patent/TW201630073A/zh
Application granted granted Critical
Publication of TWI618146B publication Critical patent/TWI618146B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明涉及一種在FINFET裝置上形成取代閘極結構的方法及其得到的裝置。其中，本發明揭露一種方法包括但不限於，形成具有上表面及多個側表面的鰭部，形成包括具有密度小於1.8克/立方釐米的低密度氧化材料且與該鰭部的該上表面及該側表面相接觸，以及位於該低密度氧化材料的該上表面上並與其相接觸的犧牲閘極材料的犧牲閘極結構，並且形成側壁間隔件相鄰於該犧牲閘極結構。該方法更包括去除該犧牲閘極材料，以便從而暴露出該低密度氧化材料以定義取代閘極孔，並且在該取代閘極孔中形成取代閘極結構。

Description

在鰭式電晶體裝置上形成取代閘極結構之方法及其裝置
一般來說，本發明是涉及半導體裝置的製造，尤指涉及在鰭式場效電晶體裝置上形成取代閘極結構的各種新穎方法及其所得到的裝置。
現代積體電路，像是微處理器、儲存裝置等等，大量的電路裝置，特別是電晶體，被設置在受限的晶片面積上。電晶體具有各種形狀及形式，例如，平面電晶體、鰭式場效電晶體、奈米線裝置等等。這些電晶體通常是NMOS(N型場效電晶體)或是PMOS(P型場效電晶體)型裝置，其中“N”和“P”的指定是依據用於創造該裝置的該源極/汲極的摻雜類型。所謂的CMOS(互補金屬氧化物半導體)技術或產品指的是用NMOS和PMOS電晶體裝置製造的積體電路產品。不論該電晶體裝置的物理配置，各裝置包括汲極和源極區，以及位在該源極/汲極區上方及之間的閘極電極結構。在施加適當的控制電壓至閘極電極，會在該汲極區和該源極區之間形成導通通道區。
第1A圖顯示出一現有技術，在半導體基板12上方形成的鰭式場效電晶體半導體裝置10的透視圖，其將被引用以方便說明，在一非常高水準下，傳統鰭式場效電晶體裝置的一些基本特徵。在這個例子中，鰭式場效電晶體裝置10包括三個示例性鰭部14、閘極結構16、側壁間隔件18和閘極蓋20。閘極結構16通常包括絕緣材料層(未單獨示出)，例如高k絕緣材料層或二氧化矽層，以及一或多個導電材料層(例如，金屬和/或多晶矽)其作為裝置10的閘極電極。鰭部14具有三維配置：高度14H、寬度14W和軸向長度14L。軸向長度14L對應電流行進的方向，例如，裝置10的閘極長度(GL)，當它是可操作的。鰭部14被閘極結構16覆蓋的部分是鰭式場效電晶體裝置10的通道區。在常規處理流程中，鰭部14位於間隔件18週邊的部分，即是在裝置10的該源極/汲極區，通過執行一或多個磊晶生長製程以生長額外的半導體材料於裝置10的該源極/汲極區中的該鰭部上，以增大或甚至合併在一起(這種情況在第1A圖中未示出)。
第1B圖示出包括三個示例性鰭部14的傳統鰭式場效電晶體裝置的簡化平面圖。裝置10的剖面圖由第1C圖示出的閘極結構16中得到。參照第1C圖，裝置10包括位於鰭部14之間的絕緣材料層22，位於閘極蓋層20上方的另一絕緣材料層24，以及電耦接到閘極結構16的閘極接觸結構28。第1C圖中示出的裝置10是三閘(或三閘極)鰭式場效電晶體裝置。也就是說，在操作過程中， 會建構一個非常淺的導電區26(僅在第1C圖中的中間鰭部示出)，用於提供電流路徑或通道，以從該源極流到該汲極。導電區26形成向內的側表面14S且位在鰭部14的頂表面14T下方。如圖所示，鰭式場效電晶體裝置10的整體閘極長度(GL)和鰭式場效電晶體裝置10的整體寬度(GW)全部取向於基本上平行於基板10的水平面12A。
對許多早期的裝置技術世代，大多數電晶體元件的閘極電極結構是包括多個矽基材料，像是二氧化矽和/或氮氧化矽閘絕緣層，結合多晶矽閘極電極。然而，隨著積極地縮小電晶體元件，通道長度已逐漸變得越來越小，許多較新世代的裝置採用包括替代材料的閘極電極堆疊，以努力避免短通道效應，其與傳統矽基材料用於通道長度變小的電晶體息息相關。舉例來說，在一些積極縮小的電晶體元件中，其可具有的通道長度等級約在14到32奈米，閘極結構包括高k閘極絕緣層(k值為10或更大)和一或多個金屬層，所謂的高k介電/金屬閘極(HK/MG)配置，已經比迄今更常用二氧化矽/多晶矽(SiO/poly)配置顯示出可提供顯著增強的運作性能。
一個已被用於形成具有高k/金屬閘極結構的電晶體的已知處理方法為所謂的"後閘極"或"取代閘極"技術。在取代閘極技術中，所謂的"虛擬"或犧牲閘極結構最初會形成並在執行許多製程運作以形成該裝置時適當地維持，例如，摻雜源極/汲極區的形成，執行退火製程以修復由離子植入製程讓該基板造成的損傷，以及啟動該植入 的摻雜材料。在該製程中的某些時候，會去除該犧牲閘極結構，以在該裝置的最終HK/MG閘極結構形成的地方定義出閘極孔。
在鰭式場效電晶體裝置上形成的閘極電極結構顯現出幾個獨特的挑戰。通常鰭部14是通過執行蝕刻製程通過圖案化硬遮罩層以在基板中定義出多個溝槽而形成。基板12被該圖案化硬遮罩層覆蓋的部分為鰭部14。典型的硬遮罩層包括形成於基板12上的熱生長的二氧化矽層(氧化墊)以及形成於該襯墊氧化層上的氮化矽層(氮化墊)。接著該氮化墊和氧化墊使用微影和蝕刻技術來圖案化，從而定義出該圖案化硬遮罩層。現今的先進世代技術，鰭式場效電晶體裝置的鰭部14相當薄，因此若該圖案化硬遮罩不夠厚的話容易損壞。另外，若該硬遮罩層的該氧化墊部分太厚，則很難確保能夠完全去除該氧化墊的部分，因此會難以形成三閘(三閘極)鰭式場效電晶體裝置。一般來說，該製程步驟，即執行該蝕刻製程模組或步驟以蝕刻基板12來定義鰭部14，是不容易轉換的，當鰭部14的結構有所變化時。也就是說，若一個參數，像是鰭部高度、鰭部寬度或硬遮罩厚度有所改變，則整個蝕刻製程模組便需要再加工，即該舊的蝕刻製程模組不能輕易地用於具有不同物理參數的鰭部14上。這會導致消耗甚多的研發的時間和資源以製造出新的蝕刻製程模組，新的蝕刻製程模組可在製造設備中採用來形成新設計的鰭部。這些問題，當涉及到鰭式場效電晶體裝置的取代閘極結構形成時，甚至 可能會更不確定。
採用傳統製造技術來製造鰭式場效電晶體裝置會遇到的另一個問題是涉及到表面形貌控制(topography control)。通常，在該溝槽形成而定義該鰭部14時，絕緣材料凹層22在該溝槽中的鰭部14間形成。此後，犧牲閘絕緣層熱生長於鰭部14在絕緣材料凹層22上方暴露出的部分。接著，犧牲閘極的材料，例如非晶矽，是覆蓋式沉積於基板12，以便過度填充該溝槽。給出鰭部14和該溝槽的地形，該沉積的犧牲閘極材料的該上表面是不平均且必須平面化(通過CMP)，於該閘極蓋材料，例如氮化矽形成之前。該平面化製程是時控製程(timed process)，即該拋光製程不會停在另一材料層。因此，該犧牲閘極材料在鰭部14的該上表面上方的厚度是由該拋光製程的持續時間控制。拋光速率和/或拋光製程的持續時間的任何變化導致該犧牲閘極材料的厚度產生不希望的變化。這樣的厚度變化能從晶圓的單片到單片和/或一批到一批發生，且產生更多製造問題。
本發明是關於形成鰭式場效電晶體裝置上的取代閘極結構的方法及其所得到的裝置，可解決或減少一或更多上述提到的問題。
下文給出本發明的簡化概要，以提供對本發明在一些方面的基本理解。此概要並非本發明的詳盡概述。它並不旨在標識本發明的關鍵或重要元件，或是描繪 本發明的範圍。其唯一目的在於以簡化形式呈現一些概念，作為前奏對稍後論述的更詳細描述。
一般來說，本發明涉及到在鰭式場效電晶體裝置上形成取代閘極結構的各種新穎方法及其所得到的裝置。於此揭露的一種說明性方法包括但不限於，在半導體基板中形成多個溝槽，以便定義具有上表面及多個側表面的鰭部，形成犧牲閘極結構包括具有密度小於1.8克/立方釐米的低密度氧化材料，位於該多個溝槽中，並與該鰭部的該上表面和該側表面接觸，該低密度氧化材料具有基本上是平坦的上表面，且其所在高度要高於該鰭部的該上表面的高度，以及犧牲閘極材料位於該低密度氧化材料的該上表面上並與其相接觸，以及形成側壁間隔件，相鄰於包括該犧牲閘極材料及該低密度氧化材料的該犧牲閘極結構。在本實施例中，該方法還包括執行第一蝕刻製程以去除該犧牲閘極材料，以便由此暴露該低密度氧化材料，該低密度氧化材料於整個該第一蝕刻製程中維持在該鰭部的該上表面和該側表面上的位置，去除該暴露出的低密度氧化材料以便定義取代閘極孔，且從而暴露出於該取代閘極孔內的該鰭部的該上表面和該側表面，以及在該取代閘極孔中該鰭部的暴露出的該上表面和該側表面周圍形成取代閘極結構。
10‧‧‧鰭式場效電晶體裝置、裝置
12‧‧‧半導體基板、基板
12A‧‧‧水平面
14‧‧‧鰭部
14H‧‧‧高度
14L‧‧‧軸向長度
14S‧‧‧側表面
14T‧‧‧頂表面
14W‧‧‧寬度
16‧‧‧閘極結構
18‧‧‧側壁間隔件、間隔件
20‧‧‧閘極蓋、閘極蓋層
22、108‧‧‧絕緣材料層、絕緣材料凹層
24‧‧‧絕緣材料層
26‧‧‧導電區
28‧‧‧閘極接觸結構
100‧‧‧積體電路裝置、鰭式場效電晶體裝置、裝置
102‧‧‧半導體基板、基板
104‧‧‧圖案化蝕刻遮罩、圖案化硬遮罩層、硬遮罩層
105‧‧‧溝槽
106‧‧‧鰭部、鰭部結構
106S、108S、114S‧‧‧上表面
106X‧‧‧側表面
106Y‧‧‧虛線、側表面
107‧‧‧二氧化矽、附加氧化層、附加薄氧化材料層、絕緣材料層
110‧‧‧蝕刻停止層、材料
112‧‧‧材料層、低密度氧化材料層、OPL層、低密度可流動氧化材料層、低密度氧化材料
114‧‧‧低密度氧化材料層、低密度氧化材料、低密度氧化層
114T‧‧‧厚度
116‧‧‧犧牲閘極材料、犧牲材料層
118‧‧‧閘極蓋層
120‧‧‧側壁間隔件、間隔件
121‧‧‧絕緣保護層
122‧‧‧磊晶半導體材料、磊晶材料
123、124‧‧‧絕緣材料、絕緣材料層
125‧‧‧孔穴
127‧‧‧取代閘極孔、閘極孔
130‧‧‧取代閘極結構、閘極結構
132‧‧‧閘極蓋層
本發明可以通過參考下文與結合附圖來理解，其中相同的元件符號標識相似的元件，其中： 第1A圖到第1C圖顯示現有技術的鰭式場效電晶體裝置。
第2A圖到第2T圖顯示本發明所揭露的在鰭式場效電晶體裝置上形成取代閘極結構的各種示例性新穎方法及其所得到的新型裝置。
儘管本發明所公開的主題可以接受有各種修改和替換形式，其特定實施例已經通過在附圖中示例的方式示出並在本文中詳細描述。然而，應當理解，此處的特定實施例描述不是意在限制本發明於所公開的特定形式，而是相反，其意圖是涵蓋落入由所附申請專利範圍限定的本發明的精神與範圍內的所有修改、等同物及替代物。
本發明的各種說明性的實施例描述如下。為清楚起見，並非實際實施的所有特徵皆在本說明書中描述。當然應當理解，在任何這種實際實施例的發展下，必須作出許多實施方式特定的決定以實現開發者的特定目標，例如符合與系統相關和商業相關的限制，這將從一個實施形態變化到另一個實施形態。此外，可以理解，這樣的開發努力可能是複雜和費時的，但是對於在本領域中受益於本發明的普通技術人員，仍然是例行任務。
本主題現在將參照附圖描述。各種結構，系統和裝置會示意性地描繪在附圖中，僅為了解釋的目的之用，以便不會因為那些本領域中的技術人士所熟知的細節而模糊本發明。儘管如此，附圖被包括以描述和解釋本 發明的說明性實例。本文所用的詞語和短語，其含義應該被理解和解釋為與那些相關領域技術人員所理解的含義一致。這裏的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。就該術語或短語具有特殊含義來說，即，異於本領域技術人員所理解的意思，這樣的特殊定義將被明確規定，在說明書中以定義方式直接且明確地提供了該術語或短語的特殊定義。對那些本領域技術人員在完整閱讀本說明書下將顯而易見的是，本發明公開的方法可以用於製造各種不同的裝置，包括，但不限於，邏輯設備、儲存裝置等，並且該設備可以是NMOS或PMOS裝置。
如將被那些閱讀完本說明書之後的本領域技術人士所理解的，各種摻雜區域，例如，源/汲極區、鹵素植入區、阱區等等，在附圖中未示出。當然，本文所公開的發明不應該被認為是限制在本文所示出和描述的說明性示例。本文所公開的積體電路裝置100的各種元件和結構可以使用各種不同的材料來形成，並通過執行各種已知的技術，例如，化學氣相沉積(CVD)製程、原子層沉積的(ALD)製程、熱生長製程、旋塗製程等等。這些各種材料層的厚度也可以變化，這取決於特定的應用。參照附圖，本文所公開的方法和裝置的各種說明性的實施例現在將更加詳細地描述。
第2A圖到第2T圖示出一使用本發明所揭露方法而形成的鰭式場效電晶體裝置100的說明性實施例 的各種視圖。這些附圖也包括裝置100的簡化平面圖(在右上角)，其顯示在以下附圖中所描述的各種剖面視圖將採取的位置。更具體而言，視角"X-X"是取自通過裝置100的該源極/汲極區，橫切該鰭部的長軸方向的剖面圖(即是說，基本上平行裝置100的閘極寬度方向)；視角"Y-Y"是取自通過該鰭部間的空隙，基本上平行裝置100的閘極長度方向的剖面圖(即是說，電流傳導方向)；而視角"Z-Z"是取自通過鰭部的長軸，橫切該閘極結構的長軸的剖面圖(即是說，於該裝置的電流傳導方向中)。
在本文所描述的例子中，鰭式場效電晶體裝置100將會在半導體基板102之中及上方形成。基板102可具有各種結構配置，像是絕緣體上覆矽(SOI)或是包括塊狀半導體層、埋入絕緣層和主動層的絕緣體上矽鍺(SOGI)。或是，該基板可具有簡單的大量配置。基板102可由矽製成或由矽以外的材料製成。因此，術語"基板"或"半導體基板”應被理解為涵蓋所有的半導體材料以及所有材料的所有形態。
第2A圖顯示在一個製造節點上的裝置100，其已執行幾道製程運作。首先，圖案化蝕刻遮罩104，例如二氧化矽層(例如氧化墊-未單獨示出)和氮化矽層(例如氮化墊-未單獨示出)的組合，是形成在基板102上。在一些例子中，若需要該襯墊氧化物可以省略。此後，執行一或多道蝕刻製程通過圖案化蝕刻遮罩104以便在基板102中定義多個溝槽105。這導致多個鰭部106的形成。本 發明所揭露的說明性鰭式場效電晶體裝置100描述為具有兩個示例性鰭部106。然而，如本領域的技術人士閱讀完本說明書之後所理解，本發明所揭露的方法和裝置可在製造具有任何數目的鰭部的鰭式場效電晶體裝置採用。鰭部106在裝置100的電流傳導方向橫向延伸進出該繪圖頁，以及進入將變成裝置100的源極/汲極區之處。
繼續參閱第2A圖，溝槽105和鰭部106的整體尺寸、形狀和構造可依據特定實施例而變化。溝槽105的深度及寬度可依據特定實施例而變化。在一說明性實施例中，根據當前技術，溝槽105的整體深度(相對於基板102的該上表面)可在約20到50奈米的範圍。在該附圖中所示出的說明性實施例，溝槽105和鰭部106將簡單顯示為具有大致的矩形部分和斷面。實際上的真實世界的裝置中，溝槽105的側壁可以稍微向內漸縮，雖然這個配置未在附圖中示出。因此，溝槽105和鰭部106的尺寸和配置，以及它們形成的方式，不應被認為是限制本發明。為了便於公開，僅具有大致矩形的剖面結構的基本上矩形的溝槽105和鰭部106將在附圖中示出。
第2B圖顯示在鰭部結構106之間的溝槽105中形成絕緣材料凹層108(例如二氧化矽)之後的鰭式場效電晶體裝置100。絕緣材料凹層108的形成可通過用絕緣材料過度填充溝槽105，在該絕緣材料層上執行CMP製程而停在圖案化硬遮罩層104的上表面，以及在絕緣材料層108上執行凹蝕刻製程，以便凹陷絕緣材料層108的上 表面108S到在溝槽105內所需要的高度。
第2C圖顯示在執行氣體團離子束(GCIB)製程以在溝槽105底部與圖案化硬遮罩層104上方形成蝕刻停止層110之後的鰭式場效電晶體裝置100。為了便於說明，蝕刻停止層110相對於圖案化硬遮罩104有不同的交叉影線(cross-hatching)。實際上，蝕刻停止層110和圖案化硬遮罩層104可以由相同材料組成，例如氮化矽，或者它們可以由表現出類似蝕刻特性的材料製成，因此它們都可在共同的蝕刻製程中被去除。一般情況下，可執行GCIB製程以便導致材料110是形成在基本上水準取向的平面上，像是在硬遮罩層104上方，不會在垂直取向的平面上形成具有明顯數量的材料110。蝕刻停止層110的厚度可依據特定實施例而變化，例如約2到10奈米。
第2D圖顯示在蝕刻停止層110上方鰭部106之間形成材料層112的鰭式場效電晶體裝置100。在一個示例性的例子中，材料層112可以是低密度的可流動氧化材料或OPL材料。材料層112可以具有犧牲特性，或者它可以是該完成品裝置的一部分，取決於要形成裝置100所選擇的製造流程以及材料層112所選擇的材料。在一個特定例子中，材料層112可以是具有密度小於1.8克/立方釐米的低密度氧化材料，像是可流動氧化材料。低密度氧化材料層112可沉積到所需要的厚度，通過使用相對新的諾發(Novellus)可流動氧化製程，其中該上述的諾發製程的至少一些方面被認為在美國專利第7,915,139號中揭露，在 此通過引用其整體來併入本文。一般來說，該諾發製程是相對低溫的製程，由此該製程中使用的前驅材料流入該結構中的最低層，在此情況下，是指蝕刻停止層110上方鰭部106之間的溝槽105中的區域。該低密度的氧化沉積製程的參數，像是該沉積製程的長度，決定低密度氧化材料層112的最終厚度，這可能取決於特定應用而變化。在其他實施例中，低密度氧化材料層112最初可以形成厚度大於它需要的最終厚度，並且可執行凹陷蝕刻製程以減少它的厚度至它最終需要的厚度。無論是採用哪個製程技術，低密度氧化材料層112的最終厚度可依據特定應用而變化，例如5到10奈米。如上所述，在一特定實施例中，在本說明書中討論到的低密度氧化材料可以具有小於1.8克/立方釐米的密度。這樣的低密度氧化材料比起其他較高品質的氧化材料，可被認為是相對較低品質的氧化材料，例如，熱生長的氧化材料(密度約等於2.27克/立方釐米)、PECVD沉積氧化材料(密度約等於2.1克/立方釐米)、HARP氧化材料(密度約等於2.0克/立方釐米)、HDP氧化材料(密度約等於2.16克/立方釐米)等等。在材料層112是OPL材料的情況下，OPL層112可以通過以OPL過度填充該溝槽來形成，然後凹陷該OPL材料到溝槽105內所需的高度水準，即是說，直到位於鰭部106上方的蝕刻停止層110和硬遮罩層104的部分暴露出來。
第2E圖顯示一實施例，其中材料層112是低密度可流動氧化材料層112。示出在執行一或多道的蝕 刻製程以去除蝕刻停止層110和硬遮罩層104未被低密度氧化材料層112覆蓋的部分之後的鰭式場效電晶體裝置100。這個製程運作清除鰭部106的上表面106S以及這樣材料的鰭部的側表面106X。如果材料層112是OPL材料凹層，該製程運作將是相同的。下文將更充分地討論，在材料層112是低密度氧化材料的情況下，它可以或可以不維持在執行該蝕刻製程之後的位置。在材料層112是由OPL材料製成的情況下，OPL材料通常會在執行該蝕刻製程之後剝離，以便從而暴露出蝕刻停止層110。
第2F圖顯示在執行第二低密度氧化沉積製程以在蝕刻停止層110上方及鰭部106之間形成低密度氧化材料層114之後的鰭式場效電晶體裝置100。如圖所示，在一實施例中，低密度氧化材料層114形成至一厚度，使得它的上表面處在高於鰭部106的上表面106S的位置。如上所述，在一示例性例子中，低密度氧化材料層112可先於低密度氧化材料層114的形成被去除。在其他實施例中，低密度氧化材料層114可簡單地形成於低密度氧化材料層112的頂端(第2F圖包含反映後者技術的虛線)。像以前一樣，低密度氧化材料層114可沉積至它所需要的厚度，通過使用上述該相對新的諾發可流動氧化製程，或者它可以通過執行沉積與回蝕製程來形成，一樣如同上述。無論採用哪種製程技術，在一示例性實施例中，低密度氧化材料層114的最終厚度是這樣的厚度114T，在鰭部106的上表面106S上方，可約為2到10奈米。
在另一實施例中，如第2G圖所示，可在低密度氧化材料層114上執行CMP製程，而停在且暴露出鰭部106的上表面106S。此後，一層薄薄的二氧化矽107，例如3到5奈米，可沉積在暴露出的上表面106S和低密度氧化材料層114的平坦化上表面。為便於公開，其餘附圖將顯示該製造流程，其中附加氧化層107不會如在本段所述地形成。
本發明將在通過執行取代閘極製程以形成鰭式場效電晶體裝置搬100的閘極結構的上下文中揭露。因此，第2H圖顯示出在使用傳統遮罩及蝕刻技術來沉積與圖案化犧牲閘極材料116和閘極蓋層118於低密度氧化材料層114上方之後的裝置100。一般來說，犧牲閘極材料116包括多晶矽或非晶矽的材料，而閘極蓋層118包括像是氮化矽的材料。這些材料的厚度可依據特定應用而變化。需注意，不同於現有製造技術，圖案化犧牲閘極材料116是在低密度氧化材料114上形成，即是說，它並沒有在先前於鰭部106上形成的熱氧化層上形成，包括鰭部106的上表面106S，如同在至少一些現有製造技術上的做法。另外，使用本發明所公開的方法，犧牲閘極材料116基本上是平面結構，在低密度氧化層114的大致平坦的上表面上或其上方形成，從而消除或減少在本說明書的背景技術部分所描述的不均勻形貌問題，其中該犧牲閘極電極材料是在該鰭部之間的溝槽中形成。在形成上述的附加氧化層107的情況下，圖案化犧牲閘極材料116將會在附加薄氧 化材料層107的大致平坦的上表面上形成。通過使用這些製程技術，犧牲閘極材料層116可以形成，使得它在整個基板上具有大致均勻的厚度。
第2I圖顯示在通過執行非等向性蝕刻製程去除相對於蝕刻停止層110和鰭部106的該低密度氧化材料，以去除低密度氧化材料層114(和112，如果存在的話)的暴露部分之後的鰭式場效電晶體裝置100。需注意低密度氧化材料層114(和112，如果存在的話)的暴露部分依然位元在圖案化犧牲閘極材料116下。在上述的附加氧化層107形成的情況下，僅有附加薄氧化材料層107的部分將位元在鰭部106的上表面106S上方圖案化犧牲閘極材料116下。在第2I圖的視角Y-Y，附加氧化層107(未示出)將位元在圖案化低密度氧化材料層114和圖案化犧牲閘極材料116之間。
第2J圖顯示在簡單地描繪側壁間隔件120相鄰於圖案化犧牲閘極材料116、圖案化閘極蓋層118和位於這些結構下的低密度氧化材料114(和112，如果存在的話)的圖案化部分形成之後的鰭式場效電晶體裝置100。整體而言，犧牲閘極材料116和低密度氧化材料114(112)的圖案化部分可被認為是犧牲閘極結構。側壁間隔件120通過沉積一層間隔件材料(例如，氮化矽)且此後執行非等向性蝕刻製程而形成。間隔件120可以具任何所需要的厚度。
第2K圖顯示在執行幾道製程運作之後的鰭 式場效電晶體裝置100。首先，執行可選擇性的鰭部合併製程，其中示例性地示出磊晶半導體材料122生長於位在裝置100的源極/汲極區中的鰭部106的部分上。虛線106Y顯示初始鰭部結構106的輪廓。當然，這樣的磊晶材料122在裝置100的源極/汲極區中的形成對實現本發明是不需要。此後，另一絕緣材料層124，像是二氧化矽，是覆蓋式沉積於裝置100上方。然後，執行一或多道的化學機械拋光(CMP)製程以平坦化絕緣材料124的上表面與閘極蓋層118的上表面。
第2L圖顯示在執行時控凹蝕刻製程以去除閘極蓋層118和選擇性相對於周圍結構的部分間隔件120之後的鰭式場效電晶體裝置100。從第2L圖的視角Y-Y取得的特殊剖視圖(A-A)。視角A-A是從裝置100的閘極長度方向取得(僅單一鰭部106在視角A-A中示出)。如在視角A-A中最佳示出的，低密度氧化材料114(112)，整體被認為是，如果有的話，位在蝕刻停止層110上並與其相接觸，並且該低密度氧化材料是在鰭部106的上表面106S及側表面106Y上形成並與其相接觸。即是說，低密度氧化材料114(112)封裝鰭部106的上表面及側表面。另外，如上所述，該低密度氧化材料定義一基本上平坦的上表面114S，其上方形成犧牲閘極材料116。注意到，使用本發明公開的方法所形成的圖案化犧牲閘極材料116基本上是平面結構，且在整個基板具有大致均勻的厚度，當由該裝置的閘極寬度方向，從該閘極取得的剖面視角中得知。這樣基本 上的平坦層用於鰭式場效電晶體裝置的該犧牲閘極結構與使用現有製造技術在鰭式場效電晶體裝置上形成犧牲閘極結構的多晶矽或非晶矽部分的“臺階輪廓”形成鮮明地對照，其中熱氧化物於形成該多晶矽或非晶矽材料用於在該鰭部間的該溝槽內的該犧牲閘極結構之前，先形成在該鰭部上。在絕緣材料層107形成的情況下(見第2G圖)，基本上平坦的材料層116，其用於鰭式場效電晶體裝置100的該犧牲閘極結構，將會在絕緣材料層107上形成且與其相接觸。
第2M圖顯示在絕緣材料層124上執行一或多道平面化製程(例如，CMP製程)的鰭式場效電晶體裝置100，而該平面化製程停止在犧牲材料層116。
第2N圖顯示在執行時控凹蝕刻製程以凹陷絕緣材料層124相對該周圍材料的該上表面之後的鰭式場效電晶體裝置100。凹陷量可以依據特定應用而變化，例如約15奈米。需注意，在所示的例子中，絕緣材料層124的該凹陷上表面是位在低於間隔件120及犧牲材料層116兩者的上表面的高度水準。
第2O圖顯示通過執行保形沉積製程以在裝置100上方形成薄絕緣保護層121之後的鰭式場效電晶體裝置100。在一說明性實施例中，絕緣保護層121可以包括與側壁間隔件120相同的材料，例如氮化矽。下文將更充分討論，絕緣保護層121的目的是為了保護絕緣材料層124的消耗，當從間隔件120之間去除該低密度氧化材料 時。此外，雖然本文顯示的實施例示出低密度氧化材料114形成於由間隔件120定義的空間，由於絕緣保護層121的存在，高品質且更緻密的氧化材料不同於低密度氧化材料，像是熱生長氧化物、HARP氧化物或HDP氧化物，可以在間隔件120之間的該空間內形成。這樣的更高品質且緻密的氧化材料可能比本發明所顯示的該低密度氧化材料更難以去除，但是，在這樣的情況下，絕緣保護層121用於防止該絕緣材料層124的不希望的消耗，當從間隔件120之間的空間去除這樣的其他較高品質的氧化材料時。
第2P圖顯示在裝置100上方沉積另一層絕緣材料123之後以及執行CMP製程而停止在絕緣保護層121之後的裝置100。絕緣材料123可以包括像是二氧化矽的材料。
第2Q圖顯示在執行時控凹蝕刻製程以去除絕緣保護層121選擇性相對該周圍結構的暴露部分之後的鰭式場效電晶體裝置100。該製程運作暴露出要去除的犧牲閘極材料116。
第2R圖顯示在執行一或多道蝕刻製程以去除犧牲閘極材料116相對該周圍材料且特別是位於犧牲閘極材料116下方的低密度氧化材料114(112)之後的鰭式場效電晶體裝置100。該製程運作導致形成孔穴125且暴露出位在間隔件120之間的低密度氧化材料114(112)。
第2S圖顯示出執行另一道蝕刻製程通過孔穴125以去除選擇性相對該周圍結構的暴露出的低密度氧 化材料114(112)之後的鰭式場效電晶體裝置100。該蝕刻製程停止在該裝置的通道區中的蝕刻停止層110和鰭部106。該製程運作導致取代閘極孔127在間隔件120之間且裝置100的最終取代閘極結構將形成之處形成。需注意，如上所述，在這蝕刻製程期間，當去除閘極孔127內的低密度氧化材料114時，也將去除絕緣材料層123，但絕緣保護層121會做為蝕刻停止層，以防止從裝置100的該源極/汲極區上方去除絕緣材料124。
重要的是，在第2S圖所示出的該蝕刻製程期間，可以採用非常快的清洗製程(例如，HF清洗)來快速地去除該低密度氧化材料。在一些情況下，這取決於蝕刻劑的使用，去除該低密度氧化材料的速率可以比去除傳統熱生長的二氧化矽材料的速率快約100倍，其中該傳統熱生長的二氧化矽材料是在作為犧牲閘極材料116的材料形成之前，在鰭部106的該上表面與該側表面上形成。因此，使用本發明公開的方法，鰭部106的該表面不太可能被攻擊和消耗，當它是即將被去除的低密度氧化材料而不是熱生長氧化材料。此外，如上所述，蝕刻停止層110在該閘極區中的絕緣材料108上方(視角Y-Y)的存在使其在該蝕刻製程期間有效地建立"硬性停止"，讓鰭部106暴露出的垂直高度有更精確地控制，而且還會成為裝置100的該通道區的一部分。
第2T圖顯示了在取代閘極孔127中形成取代閘極結構130和閘極蓋層132(例如，氮化矽)的鰭式場效 電晶體裝置100。本文示出的取代閘極結構130是意在代表實際上在製造積體電路產品可以用任何形式的取代閘極結構。通常，在形成將要變成取代閘極結構130的一部分的各種材料層之前，將會執行預清洗製程以意圖從取代閘極孔127內去除所有外來材料。此後，最終的閘極結構130可通過依次沉積該閘極結構的材料到取代閘極孔127內以及絕緣材料層124上方來形成，接著執行CMP製程以去除絕緣材料層124上方的過量材料，包括絕緣保護層121。接著，執行凹蝕刻製程以凹陷閘極孔127中的材料，製造出空間而形成閘極蓋層132。然後，在該凹陷閘極材料上方且取代閘極孔中形成閘極蓋層132。閘極蓋層132可以包括各種材料，例如氮化矽，並且其可以通過以該閘極蓋材料過度填充取代閘極孔127的剩餘部分來形成，此後執行CMP製程以去除停止在絕緣材料層124上的過量材料。如先前所述，閘極結構130可以包括高k絕緣材料層(k值等於或大於10)以及一或多層金屬層。
上述公開的特定實施例僅是說明性的，因為本發明明顯對於那些受益於本發明所教示的本領域技術人士可以不同但等效的方式被修改和實現。例如，可以用不同的順序來執行上述的處理步驟。此外，沒有意圖要限制在本說明書所示出的結構或設計的細節，除了所附的申請專利範圍所描述的以外。因此，很明顯上述公開的特定實施例可以被改變或修改，並且所有這些變化都被認為是在本發明的範圍和精神內。請注意，所使用的術語，諸如" 第一"、"第二"、"第三"或"第四"來描述在本說明書和在所附申請專利範圍中的各種製程或結構的僅是對這些步驟/結構作為一個參考用簡稱，且未必暗示這些步驟/結構是在有所定的順序中被執行/形成。當然，這取決於確切的申請專利範圍的語言，可以或可以不要求這樣的製程順序。因此，本發明所尋求的保護是如所附的申請專利範圍所列。
100‧‧‧積體電路裝置、鰭式場效電晶體裝置、裝置
102‧‧‧半導體基板、基板
105‧‧‧溝槽
106‧‧‧鰭部、鰭部結構
106S‧‧‧上表面
108‧‧‧絕緣材料層、絕緣材料凹層
110‧‧‧蝕刻停止層、材料
120‧‧‧側壁間隔件、間隔件
122‧‧‧磊晶半導體材料、磊晶材料
124‧‧‧絕緣材料、絕緣材料層
127‧‧‧取代閘極孔、閘極孔
130‧‧‧取代閘極結構、閘極結構
132‧‧‧閘極蓋層

Claims (21)

  1. 一種在鰭式場效電晶體裝置形成取代閘極結構的方法，包括：在半導體基板中形成複數個溝槽，以便定義具有上表面及複數個側表面的鰭部；形成犧牲閘極結構，該犧牲閘極結構包括：低密度氧化材料，其具有密度小於1.8克/立方釐米，位於該複數個溝槽中，在該鰭部的該上表面和該側表面上並與該鰭部的該上表面和該側表面接觸，該低密度氧化材料具有實質上平面的上表面，且其所在高度高於該鰭部的該上表面的高度；以及犧牲閘極材料，其位於該低密度氧化材料的該上表面上並與其相接觸；形成側壁間隔件，其相鄰於包括該犧牲閘極材料及該低密度氧化材料的該犧牲閘極結構；執行第一蝕刻製程以去除該犧牲閘極材料，以便藉此暴露該低密度氧化材料，該低密度氧化材料於整個該第一蝕刻製程中維持在該鰭部的該上表面和該側表面上的位置；去除暴露出的該低密度氧化材料以便定義取代閘極孔，且從而暴露出於該取代閘極孔內的該鰭部的該上表面和該側表面；以及在該鰭部的暴露出的該上表面和該側表面周圍形成取代閘極結構。
  2. 如申請專利範圍第1項所述的方法，其中，在形成該犧牲閘極結構之前，該方法更包括：在該複數個溝槽中形成絕緣材料層，使得該絕緣材料層的上表面的高度低於該鰭部的該上表面的高度；以及在該絕緣材料層的該上表面上以及該鰭部的該上表面上方形成蝕刻停止層。
  3. 如申請專利範圍第2項所述的方法，其中，在形成該犧牲閘極結構之前，該方法更包括：在位於該絕緣材料層上的該蝕刻停止層上方形成材料層，該材料層具有上表面，其所在位置使得位於該鰭部的該上表面上方的該蝕刻停止層暴露出來；以及去除位在該鰭部的該上表面上方的暴露出的該蝕刻停止層。
  4. 如申請專利範圍第2項所述的方法，其中，該材料層是OPL材料或可流動氧化材料的其中一個。
  5. 如申請專利範圍第1項所述的方法，其中，該犧牲閘極材料包括多晶矽或非晶矽的其中一個。
  6. 如申請專利範圍第1項所述的方法，其中，該取代閘極結構包括高k閘極絕緣層以及至少一金屬層。
  7. 如申請專利範圍第1項所述的方法，其中，該低密度氧化材料是可流動氧化材料，其藉由執行至少二道可流動氧化沉積製程來形成。
  8. 如申請專利範圍第1項所述的方法，其中，該低密度氧 化材料是可流動氧化材料，其藉由執行單一道可流動氧化沉積製程來形成。
  9. 如申請專利範圍第1項所述的方法，其中，該低密度氧化材料是可流動氧化材料，其藉由去除先前形成的可流動氧化材料層，並接著執行單一道可流動氧化沉積製程來形成。
  10. 如申請專利範圍第1項所述的方法，其中，當從該裝置的閘極寬度方向得到的剖面觀察時，該犧牲閘極材料是具有實質上平均厚度的實質平面結構。
  11. 如申請專利範圍第1項所述的方法，其中，在形成該側壁間隔件之後，該方法更包括：在該複數個溝槽中於該間隔件的側向外部形成絕緣材料凹層，使得該絕緣材料凹層的凹陷上表面是處在低於該間隔件的上表面的高度以及低於該犧牲閘極材料的上表面的高度；在該絕緣材料凹層的該凹陷上表面、該間隔件的該上表面以及該犧牲閘極材料的該上表面上形成絕緣保護層；去除該絕緣保護層位在該間隔件上方及該犧牲閘極材料上方的部分；以及在該絕緣保護層的剩餘部分位於該絕緣材料凹層上方的情況下，執行該第一蝕刻製程，其中，該絕緣保護層的該剩餘部分在該第一蝕刻製程的執行過程中保護該絕緣材料凹層。
  12. 一種在鰭式場效電晶體裝置形成取代閘極結構的方法，包括：在半導體基板中形成複數個溝槽，以便定義具有上表面及複數個側表面的鰭部；在該複數個溝槽中形成第一絕緣材料層，使得該第一絕緣材料層的凹陷上表面所在高度低於該鰭部的該上表面的高度；執行至少一道製程操作以在該第一絕緣材料層的該凹陷上表面上形成蝕刻停止層，同時使該蝕刻停止層上方的該鰭部的該上表面及該側表面沒有蝕刻停止層；在該複數個溝槽中形成第二絕緣材料層，並且在該鰭部的該上表面及該側表面以及該蝕刻停止層的上表面上形成該第二絕緣材料層並與其相接觸，該第二絕緣材料層的形成使得該第二絕緣材料層的上表面實質上是平面的，且其所在高度是高於該鰭部的該上表面的高度；在該第二絕緣材料層的該上表面上形成犧牲閘極材料；圖案化該犧牲閘極材料和該第二絕緣材料層，以定義犧牲閘極結構；形成側壁間隔件相鄰於包括該犧牲閘極材料和該第二絕緣材料層的該犧牲閘極結構；執行第一蝕刻製程以去除在該間隔件之間的該犧牲閘極材料，以便藉此暴露出該第二絕緣材料層，該第 二絕緣材料層於整個該第一蝕刻製程中維持在該鰭部的該上表面及該側表面上的位置；執行第二蝕刻製程，其停在該蝕刻停止層上，並且去除暴露出的該第二絕緣材料層的至少一部分，以便定義取代閘極孔及從而暴露出在該取代閘極孔內的該鰭部的該上表面及該側表面；以及在該取代閘極孔中於該鰭部的暴露出的該上表面及該側表面周圍形成取代閘極結構。
  13. 如申請專利範圍第12項所述的方法，其中，在該複數個溝槽中形成該第二絕緣材料層包括形成可流動氧化材料、CVD沉積氧化材料、HARP氧化材料或HDP氧化材料的至少其中一個。
  14. 如申請專利範圍第12項所述的方法，其中，形成於該複數個溝槽中的該第二絕緣材料層是可流動氧化材料。
  15. 如申請專利範圍第12項所述的方法，其中，當從該裝置的閘極寬度方向得到的剖面觀察時，該犧牲閘極材料是具有實質上平均厚度的實質平面結構。
  16. 如申請專利範圍第12項所述的方法，其中，在該複數個溝槽中形成的該第二絕緣材料層是具有密度小於1.8克/立方釐米的二氧化矽材料。
  17. 如申請專利範圍第12項所述的方法，其中，在形成該側壁間隔件之後，該方法更包括：在該複數個溝槽中於該間隔件的側向週邊形成絕緣材料凹層，使得該絕緣材料凹層的凹陷上表面是處在 低於該間隔件的上表面的高度，以及低於該犧牲閘極材料的上表面的高度；在該絕緣材料凹層的該凹陷上表面、該間隔件的該上表面以及該犧牲閘極材料的該上表面上形成絕緣保護層；去除該絕緣保護層位在該間隔件上方及該犧牲閘極材料上方的部分；以及在該絕緣保護層的剩餘部分位於該絕緣材料凹層上方的情況下，執行該第一蝕刻製程，其中，該絕緣保護層的該剩餘部分在該第一蝕刻製程的執行過程中保護該絕緣材料凹層。
  18. 一種在鰭式場效電晶體裝置形成取代閘極結構的方法，包括：在半導體基板中形成複數個溝槽，以便定義具有上表面及複數個側表面的鰭部；在該複數個溝槽中形成第一絕緣材料層，使得該第一絕緣材料層的上表面所在高度低於該鰭部的該上表面的高度；在該第一絕緣材料層的該上表面上以及該鰭部的該上表面上方形成蝕刻停止層；在該複數個溝槽中形成密度小於1.8克/立方釐米的第一氧化材料層，並與該蝕刻停止層的上表面以及該鰭部的該側表面接觸，該第一氧化材料層的形成使得該第一氧化材料層的上表面實質上是平面的，並且所在高 度是低於該鰭部的該上表面的高度；從該鰭部的該上表面上方去除至少該蝕刻停止層，其中位於該第一氧化材料層的該上表面上方的該鰭部的該上表面和該鰭部的該側表面沒有該蝕刻停止層；在該複數個溝槽中形成密度小於1.8克/立方釐米的第二氧化材料層，並在該第一氧化材料層的該上表面以及該鰭部的該上表面及該側表面上形成該第二氧化材料層並與其接觸，該第二氧化材料層的形成使得該第二氧化材料層的上表面實質上是平面的，並且所在高度是高於該鰭部的該上表面的高度；在該第二氧化材料層的該上表面上形成犧牲閘極材料；圖案化該犧牲閘極材料以及該第一和第二氧化材料層，以定義包括該犧牲閘極材料與該第一及第二氧化材料層的犧牲閘極結構；形成側壁間隔件相鄰於該犧牲閘極結構；執行第一蝕刻製程以去除該間隔件之間的該犧牲閘極材料，以便藉此暴露出該第二氧化材料層，該第一及第二氧化材料層於整個該第一蝕刻製程中整體地覆蓋該鰭部的該上表面及該側表面；執行第二蝕刻製程以去除位在該間隔件之間的該第一及第二氧化材料層的至少一部分，以便藉此定義取代閘極孔以及暴露出在該取代閘極孔內的該鰭部的該上表面及該側表面；以及 在該取代閘極孔中於該鰭部的暴露出的該上表面及該側表面的周圍形成取代閘極結構。
  19. 如申請專利範圍第18項所述的方法，其中，當從該裝置的閘極寬度方向得到的剖面觀察時，該犧牲閘極材料是具有實質上平均厚度的實質平面結構。
  20. 如申請專利範圍第18項所述的方法，其中，該第一和第二氧化材料層是由可流動氧化材料製成。
  21. 如申請專利範圍第18項所述的方法，其中，在形成該側壁間隔件之後，該方法更包括：在該複數個溝槽中於該間隔件的側向外部及該第二氧化層上方形成絕緣材料凹層，使得該絕緣材料凹層的凹陷上表面是處在低於該間隔件的上表面的高度以及低於該犧牲閘極材料的上表面的高度；在該絕緣材料凹層的該凹陷上表面、該間隔件的該上表面以及該犧牲閘極材料的該上表面上形成絕緣保護層；去除該絕緣保護層位在該間隔件上方及該犧牲閘極材料上方的部分；以及在該絕緣保護層的剩餘部分位於該絕緣材料凹層上方的情況下，執行該第二蝕刻製程，其中，該絕緣保護層的該剩餘部分在該第二蝕刻製程的執行過程中保護該絕緣材料凹層。
TW104131391A 2014-11-07 2015-09-23 在鰭式電晶體裝置上形成取代閘極結構之方法及其裝置 TWI618146B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/535,852 2014-11-07
US14/535,852 US9478634B2 (en) 2014-11-07 2014-11-07 Methods of forming replacement gate structures on finFET devices and the resulting devices

Publications (2)

Publication Number Publication Date
TW201630073A true TW201630073A (zh) 2016-08-16
TWI618146B TWI618146B (zh) 2018-03-11

Family

ID=55912904

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104131391A TWI618146B (zh) 2014-11-07 2015-09-23 在鰭式電晶體裝置上形成取代閘極結構之方法及其裝置

Country Status (3)

Country Link
US (1) US9478634B2 (zh)
CN (1) CN105590865A (zh)
TW (1) TWI618146B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677922B (zh) * 2017-10-24 2019-11-21 美商格芯（美國）集成電路科技有限公司 形成用於電晶體裝置之閘極接觸結構及交叉耦合接觸結構的方法
US10490455B2 (en) 2017-10-24 2019-11-26 Globalfoundries Inc. Gate contact structures and cross-coupled contact structures for transistor devices

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9640636B1 (en) * 2016-06-02 2017-05-02 Globalfoundries Inc. Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device
US9876077B1 (en) * 2016-06-30 2018-01-23 Globalfoundries Inc. Methods of forming a protection layer on an isolation region of IC products comprising FinFET devices
US9941278B2 (en) * 2016-07-06 2018-04-10 Globalfoundries Inc. Method and apparatus for placing a gate contact inside an active region of a semiconductor
US9824921B1 (en) * 2016-07-06 2017-11-21 Globalfoundries Inc. Method and apparatus for placing a gate contact inside a semiconductor active region having high-k dielectric gate caps
US11309220B2 (en) * 2017-08-14 2022-04-19 Globalfoundries Inc. Methods, apparatus, and manufacturing system for self-aligned patterning of a vertical transistor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100552058B1 (ko) * 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US7582555B1 (en) 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US8084346B1 (en) * 2010-10-20 2011-12-27 International Business Machines Corporation Replacement metal gate method
US9318637B2 (en) 2011-06-15 2016-04-19 3M Innovative Properties Company Solar cell with improved conversion efficiency
US9147765B2 (en) * 2012-01-19 2015-09-29 Globalfoundries Inc. FinFET semiconductor devices with improved source/drain resistance and methods of making same
US8846477B2 (en) 2012-09-27 2014-09-30 Globalfoundries Inc. Methods of forming 3-D semiconductor devices using a replacement gate technique and a novel 3-D device
US8883623B2 (en) 2012-10-18 2014-11-11 Globalfoundries Inc. Facilitating gate height uniformity and inter-layer dielectric protection
US9349837B2 (en) * 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9318367B2 (en) 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677922B (zh) * 2017-10-24 2019-11-21 美商格芯（美國）集成電路科技有限公司 形成用於電晶體裝置之閘極接觸結構及交叉耦合接觸結構的方法
US10490455B2 (en) 2017-10-24 2019-11-26 Globalfoundries Inc. Gate contact structures and cross-coupled contact structures for transistor devices
US10651284B2 (en) 2017-10-24 2020-05-12 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US11469309B2 (en) 2017-10-24 2022-10-11 Globalfoundries U.S. Inc. Gate contact structures and cross-coupled contact structures for transistor devices
US12002869B2 (en) 2017-10-24 2024-06-04 Globalfoundries U.S. Inc. Gate contact structures and cross-coupled contact structures for transistor devices

Also Published As

Publication number Publication date
CN105590865A (zh) 2016-05-18
TWI618146B (zh) 2018-03-11
US20160133719A1 (en) 2016-05-12
US9478634B2 (en) 2016-10-25

Similar Documents

Publication Publication Date Title
TWI618146B (zh) 在鰭式電晶體裝置上形成取代閘極結構之方法及其裝置
TWI588879B (zh) 鰭式場效電晶體元件的製備方法與控制鰭狀結構高度的製程
TWI610444B (zh) 具有摻雜次鰭區的ω鰭的非平面半導體裝置及其製造方法
TWI662702B (zh) 半導體元件、鰭式場效電晶體元件及半導體元件的製造方法
TWI714853B (zh) 在電晶體裝置上形成取代閘極結構之方法
TWI598946B (zh) 半導體裝置與其製造方法
US8936986B2 (en) Methods of forming finfet devices with a shared gate structure
TWI597846B (zh) 半導體裝置及其製造方法
TWI511292B (zh) 形成具有替代通道材料之鰭式場效電晶體設備的方法
US9653579B2 (en) Method for making semiconductor device with filled gate line end recesses
TW201812912A (zh) 在包括ｆｉｎｆｅｔ裝置的ｉｃ產品的隔離區上形成保護層的方法
TW201438239A (zh) 形成鰭式場效電晶體半導體設備之低缺陷取代鰭部的方法及其所產生之設備
US8932936B2 (en) Method of forming a FinFET device
TW201618307A (zh) 半導體元件及其製造方法
TWI581426B (zh) 半導體裝置結構及其形成方法
TWI576898B (zh) 形成具有閘極環繞通道組構的奈米線裝置的方法及該奈米線裝置
JP2009158813A (ja) 半導体装置の製造方法、及び半導体装置
US20080023753A1 (en) Semiconductor device and method for fabricating the same
US9099570B2 (en) Method for the formation of dielectric isolated fin structures for use, for example, in FinFET devices
TWI703732B (zh) 一種製作半導體元件的方法
US9799728B2 (en) Three-dimensional transistor and fabrication method thereof
JP2008171863A (ja) トレンチゲートの形成方法
US10651092B2 (en) Semiconductor device and fabrication method thereof
CN110858608B (zh) 半导体器件及其形成方法
KR100732269B1 (ko) 반도체 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees