TW201624782A - 電阻式隨機存取記憶體及其製造方法 - Google Patents
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Abstract
一種電阻式隨機存取記憶體，包括基底、介電層與至少一記憶胞串。介電層設置於基底上。記憶胞串包括多個記憶胞與至少一第一內連線結構。記憶胞垂直相鄰地設置於介電層中，且各記憶胞包括第一導線、第二導線與可變電阻結構。第二導線設置於第一導線的一側，且第二導線的上表面高於第一導線的上表面。可變電阻結構設置於第一導線與第二導線之間。在垂直相鄰的記憶胞中的可變電阻結構彼此隔離。第一內連線結構連接垂直相鄰的第一導線。
Description
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種電阻式隨機存取記憶體及其製造方法。
由於，非揮發性記憶體具有資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。目前，業界積極發展的一種非揮發性記憶體元件是電阻式隨機存取記憶體(resistive random access memory，RRAM)，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，因此在未來將可成為個人電腦和電子設備所廣泛採用的非揮發性記憶體元件之一。
為了提升記憶體的密度，目前業界提出一種高密度垂直排列的三維電阻式隨機存取記憶體(3D resistive random access
memory，3D RRAM)。然而，目前的三維電阻式隨機存取記憶體通常需要進行深蝕刻製程與深填孔製程，因此無法直接與先進邏輯製程進行整合。
本發明提供一種電阻式隨機存取記憶體及其製造方法，其可直接與先進邏輯製程進行整合。
本發明提出一種電阻式隨機存取記憶體，包括基底、介電層與至少一記憶胞串。介電層設置於基底上。記憶胞串包括多個記憶胞與至少一第一內連線結構。記憶胞垂直相鄰地設置於介電層中，且各記憶胞包括第一導線、第二導線與可變電阻結構。第二導線設置於第一導線的一側，且第二導線的上表面高於第一導線的上表面。可變電阻結構設置於第一導線與第二導線之間。在垂直相鄰的記憶胞中的可變電阻結構彼此隔離。第一內連線結構連接垂直相鄰的第一導線。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，內連線結構包括第一連接部與第二連接部。第一連接部電性連接於垂直相鄰的兩條第一導線中位於下方的一者。第二連接部電性連接於第一連接部以及垂直相鄰的兩條第一導線中位於上方的一者。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，第一連接部的形狀例如是矩形或T形。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，第一導線與其下方的第二連接部例如是一體成型或是各自獨立的構件。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，可變電阻結構可延伸至第二導線與介電層之間。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，當記憶胞串為多串時，位於水平相鄰的兩條第二導線之間的兩個記憶胞可共用位於其間的第一導線。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，當記憶胞串為多串時，位於水平相鄰的兩條第一導線之間的兩個記憶胞可共用位於其間的第二導線。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，更包括至少一電晶體，設置於基底上。電晶體的端子藉由至少一第二內連線結構電性連接於第一導線。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，當電晶體為多個時，更包括至少一隔離結構。隔離結構設置於基底中，且電晶體藉由隔離結構而彼此隔離。
本發明提出一種電阻式隨機存取記憶體的製造方法，包括下列步驟。在基底上形成介電層。在介電層中形成至少一記憶胞串。記憶胞串包括多個記憶胞與至少一第一內連線結構。記憶胞垂直相鄰地設置於介電層中，且各記憶胞包括第一導線、第二導線與可變電阻結構。第二導線設置於第一導線的一側，且第二
導線的上表面高於第一導線的上表面。可變電阻結構設置於第一導線與第二導線之間。在垂直相鄰的記憶胞中的可變電阻結構彼此隔離。第一內連線結構連接垂直相鄰的第一導線。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，介電層的形成方法例如是化學氣相沉積法。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，第一導線的形成方法例如是藉由金屬鑲嵌法而形成或組合使用微影製程、蝕刻製程與沉積製程而形成。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，內連線結構包括第一連接部與第二連接部。第一連接部電性連接於垂直相鄰的兩條第一導線中位於下方的一者。第二連接部電性連接於第一連接部以及垂直相鄰的兩條第一導線中位於上方的一者。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，可變電阻結構、第二導線與第一連接部的形成方法包括下列步驟。於介電層中形成第一開口與第二開口。第一開口的一部分露出第一導線的側壁，且第二開口暴露出第一導線的一部分。共形地於第一開口中形成可變電阻材料層。對可變電阻材料層進行回蝕刻製程。形成填滿第一開口與第二開口的導線材料層。移除第一開口與第二開口以外的導線材料層。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，第一連接部的形狀例如是矩形或T形。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，當第一連接部的形狀為矩形時，第一連接部的形成方法例如是單金屬鑲嵌法。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，當第一連接部的形狀為T形時，第一連接部的形成方法例如是雙金屬鑲嵌法。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，第一導線與其下方的第二連接部例如是以一體成型的方式形成或是分別獨立形成。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，更包括於形成介電層之前，在基底上形成至少一電晶體。電晶體的端子藉由至少一第二內連線結構電性連接於第一導線。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，當電晶體為多個時，更包括在基底中形成至少一隔離結構，且電晶體藉由隔離結構而彼此隔離。
基於上述，在本發明所提出的電阻式隨機存取記憶體及其製造方法中，由於在垂直相鄰的記憶胞中的可變電阻結構彼此隔離，垂直相鄰的第一導線藉由第一內連線結構進行連接，且第二導線的上表面高於第一導線的上表面，因此在電阻式隨機存取記憶體的製造過程中不需進行深蝕刻製程與深填孔製程，因此可直接與先進邏輯製程(如，互補式金氧半導體(CMOS)邏輯製程)進
行整合。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、10a‧‧‧電阻式隨機存取記憶體
100‧‧‧基底
101‧‧‧隔離結構
102‧‧‧電晶體
104‧‧‧閘極
106‧‧‧閘介電層
108、110‧‧‧摻雜區
112‧‧‧間隙壁
114‧‧‧摻雜延伸區
116、124、132、136、144、166‧‧‧介電層
118、120、122、126、128、130、134‧‧‧導體層
138‧‧‧源極線
140、158、158a‧‧‧連接部
142、156‧‧‧導線
143、164‧‧‧內連線結構
146、148‧‧‧開口
150‧‧‧可變電阻材料層
152‧‧‧可變電阻結構
154‧‧‧導線材料層
160‧‧‧記憶胞
162‧‧‧記憶胞串
圖1所繪示為本發明的一實施例的電阻式隨機存取記憶體的立體圖。
圖2A至圖2F所繪示為圖1的電阻式隨機存取記憶體的製造流程上視圖。
圖3A至圖3F所繪示為沿圖1與圖2中的I-I’剖面線的電阻式隨機存取記憶體的製造流程剖面圖。
圖4為本發明的另一實施例的電阻式隨機存取記憶體的剖面圖。
圖1所繪示為本發明的一實施例的電阻式隨機存取記憶體的立體圖。在圖1中，為了清楚地進行說明，未繪示出介電層以及連接部側壁上的可變電阻結構。圖2A至圖2F所繪示為圖1的電阻式隨機存取記憶體的製造流程上視圖。圖3A至圖3F所繪示為沿圖1與圖2中的I-I’剖面線的電阻式隨機存取記憶體的製造流程剖面圖。
首先，請同時參照圖1、圖2A與圖3A，可選擇性地在基底100上形成至少一電晶體102。電晶體102例如是金氧半場效電晶體(MOSFET)或雙極接面電晶體(BJT)。在此實施例中，以圖2A為例，是以形成三個電晶體102為例進行說明，但本發明並不以此為限。
在此實施例中，電晶體102是以金氧半場效電晶體為例進行說明，但本發明並不以此為限。電晶體102包括閘極104、閘介電層106、摻雜區108、摻雜區110、間隙壁112及摻雜延伸區114。閘介電層106位於閘極104與基底100之間。摻雜區108、110分別位於閘極104兩側的基底100中。在此實施例中，摻雜區108與摻雜區110分別可作為電晶體102的端子。舉例來說，摻雜區108可作為源極使用，且摻雜區110可作為汲極使用。間隙壁112位於閘極104兩側的基底100上。摻雜延伸區114位於間隙壁112下方的基底100中，且可作為輕摻雜汲極(LDD)使用。電晶體102中各構件的材料與製造方法為本領域技術人員所周知，故於此不再贅述。
此外，在形成電晶體102之前，更可在基底100中形成至少一隔離結構101。電晶體102藉由隔離結構101而彼此隔離。隔離結構101例如是淺溝渠隔離(shallow trench isolation，STI)結構。隔離結構101的材料例如是氧化矽。隔離結構101的製造方法為本領域技術人員所周知，故於此不再贅述。
接著，在基底100上形成介電層116及位於介電層116
中的導體層118、120、122。在介電層116上形成介電層124及位於介電層124中的導體層126、128、130。在介電層124上形成介電層132及位於介電層132中的導體層134。在介電層132上形成介電層136。介電層116、124、132、136的材料例如是氧化矽等介電材料。介電層116、124、132、136的形成方法例如是化學氣相沉積法。導體層118、120、122、126、128、130、134的材料例如是鎢、銅或鋁等導體材料。導體層118、120、122、126、128、130、134的形成方法可組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成。
其中，導體層126可作為字元線使用且可藉由導體層118而電性連接至閘極104。導體層128可連接至源極線138(圖1)且可藉由導體層120而電性連接至摻雜區108。
接著，在介電層136中形成連接部140與導線142。導線142與其下方的連接部140相互連接。此外，相鄰的兩條導條142分離設置。連接部140與導線142的材料例如是銅、鎢或鋁。導線142與其下方的連接部140例如是以一體成型的方式形成或是分別獨立形成。亦即，導線142與其下方的連接部140可為一體成型或為各自獨立的構件。當導線142與其下方的連接部140是以一體成型的方式形成時，導線142與連接部140的形成方法例如藉由雙金屬鑲嵌法而同時形成。當導線142與其下方的連接部140是分別獨立形成時，導線142與連接部140的形成方法例如是藉由單金屬鑲嵌法而形成或組合使用微影製程、蝕刻製程與沉積
製程而形成。在此實施例中，導線142與其下方的連接部140是以一體成型為例進行說明。
此外，導體層122、130、134、140可形成連接至摻雜區110的內連線結構143。此外，導線142可藉由內連線結構143電性連接至電晶體102的摻雜區110(端子)。
然後，請同時參照圖1、圖2B與圖3B，在介電層136上形成介電層144。介電層144的材料例如是氧化矽等介電材料。介電層144的形成方法例如是化學氣相沉積法。
接下來，於介電層144中形成開口146與開口148。開口146的一部分露出導線142的側壁，且開口148暴露出導線142的一部分。開口146的底部可略低於導線142的下表面。如圖2B所示，開口146的形狀例如是指狀，但本發明並不以此為限。在另一實施例中，開口146的形狀亦可為條狀。如圖3B所示，開口148的形狀例如是矩形，但本發明並不以此為限。在另一實施例中，開口148的形狀亦可為T形。開口146與開口148例如是對介電層144與介電層136進行圖案化製程而形成。此外，開口146的深度可藉由蝕刻製程來進行控制。
之後，共形地於開口146中形成可變電阻材料層150。此時，可變電阻材料層150亦會共形地形成於開口148中與介電層144上。可變電阻材料層150的材料例如是金屬氧化物，如氧化鉿、氧化鎂、氧化鎳、氧化鈮、氧化鈦、氧化鋁、氧化釩、氧化鎢、氧化鋅或氧化鈷。可變電阻材料層150的形成方法例如是化
學氣相沉積法。
再者，請同時參照圖1、圖2C與圖3C，對可變電阻材料層150進行回蝕刻製程，而於開口146的側壁上形成可變電阻結構152。在此實施例中，可變電阻結構152例如是可變電阻層。在此步驟中，亦會在開口148的側壁上形成可變電阻結構152。此外，可變電阻結構152中更可選擇性地包括絕緣層(未繪示)，藉此可使得可變電阻結構152具有二極體的效果，而能夠有效地阻擋漏電流(sneak current)，進而防止誤動作產生。可變電阻結構152中的絕緣層可藉由在可變電阻材料層150形成之前或之後形成絕緣材料層，再對絕緣材料層進行回蝕刻製程而形成。
繼之，請同時參照圖1、圖2D與圖3D，形成填滿開口146與開口148的導線材料層154。導線材料層154的材料例如是銅、鎢或鋁。導線材料層154的形成方法例如是的形成方法例如是電鍍法或物理氣相沉積法。
隨後，請同時參照圖1、圖2E與圖3E，移除開口146與開口148以外的導線材料層154，而在開口146中形成導線156，且在開口148中形成連接部158。開口146與開口148以外的導線材料層154的移除方法例如是化學機械研磨法。導線156與連接部158例如是由上述單金屬鑲嵌法所形成，但本發明並不以此為限。此外，如圖2E所示，導線156的形狀例如是指狀，但本發明並不以此為限。在另一實施例中，導線156的形狀亦可為條狀。如圖3E所示，連接部158的形狀例如是矩形，但本發明並不以此
為限。在另一實施例中，連接部158的形狀亦可為T形(請參照圖4)。
此外，由導線142、導線156與可變電阻結構152可形成記憶胞160。導線156設置於導線142的一側，且導線156的上表面高於導線142的上表面。可變電阻結構152設置於導線142與導線156之間。可變電阻結構更可延伸至導線156與介電層144之間。
接著，請同時參照圖1、圖2F與圖3F，可重複進行形成記憶胞160與連接部158的步驟，而形成記憶胞串162。記憶胞串162包括多個記憶胞160與至少一內連線結構164。內連線結構164包括連接部158與連接部140。連接部158電性連接於垂直相鄰的兩條導線142中位於下方的一者。連接部140電性連接於連接部158以及垂直相鄰的兩條導線142中位於上方的一者。在垂直相鄰的記憶胞160中的可變電阻結構152彼此隔離，相鄰的可變電阻結構152例如是藉由介電層136進行隔離。內連線結構164連接垂直相鄰的導線142。當記憶胞串162為多串時，位於水平相鄰的兩條導線156之間的兩個記憶胞160可共用位於其間的導線142。位於水平相鄰的兩條導線142之間的兩個記憶胞160可共用位於其間的導線156。此外，重複形成的介電層136、144堆疊形成介電層166。所屬技術領域具有通常知識者可依照產品設計需求來調整記憶胞160與連接部158的形成步驟的重複次數。在此實施例中，是以標示出多串記憶胞串162為例進行說明，但本發明並不
以此為限，只要形成至少一串記憶胞串162即屬於本發明所保護的範圍。
藉由上述製造方法已完成單一電晶體驅動N個電阻式記憶胞(1 Transistor driving n Resistive memory cells，1T-NR)的電阻式隨機存取記憶體10。上述實施例的電阻式隨機存取記憶體10為可具有高密度排列的三維電阻式隨機存取記憶體。此外，由於上述製造方法不需進行深蝕刻製程與深填孔製程，因此可直接與先進邏輯製程(如，互補式金氧半導體(CMOS)邏輯製程)進行整合。另外，上述製造方法可藉由將記憶胞串162之間的距離縮到最近，以減少繞線距離，進而將寄生電容值降到最低。另一方面，每一層的記憶胞160的製造方式簡單，因此可藉由簡單重複的製作流程而完成電阻式隨機存取記憶體10的製作。
以下，藉由圖1、圖2F與圖3F來說明本實施例的電阻式隨機存取記憶體10的結構。
請同時參照圖1、圖2F與圖3F，電阻式隨機存取記憶體10，包括基底100、介電層166與至少一記憶胞串162。介電層166設置於基底100上。介電層166包括介電層136、144，且介電層144設置於介電層136上。記憶胞串162包括多個記憶胞160與至少一內連線結構164。記憶胞160垂直相鄰地設置於介電層166中，且各記憶胞160包括導線142、導線156與可變電阻結構152。導線156設置於導線142的一側，且導線156的上表面高於導線142的上表面。可變電阻結構152設置於導線142與導線156之
間。在垂直相鄰的記憶胞160中的可變電阻結構152彼此隔離。此外，可變電阻結構152亦可垂直延伸至導線156與介電層144之間以及導線156與介電層136之間。內連線結構164連接垂直相鄰的導線142。內連線結構164包括連接部158與連接部140。連接部158電性連接於垂直相鄰的兩條導線142中位於下方的一者。連接部140電性連接於連接部158以及垂直相鄰的兩條導線142中位於上方的一者。當記憶胞串162為多串時，位於水平相鄰的兩條導線156之間的兩個記憶胞160可共用位於其間的導線142。位於水平相鄰的兩條導線142之間的兩個記憶胞160可共用位於其間的導線156。
電阻式隨機存取記憶體10更可包括至少一電晶體102。電晶體102設置於基底100上。電晶體102的摻雜區110(端子)可藉由至少一內連線結構143電性連接於導線142，但電晶體102與導線142的電性連接方式並不以此為限。在此實施例中，雖然電晶體102是以平面式的電晶體為例進行說明，但本發明並不以此為限。在其他實施例中，電晶體102亦可採用垂直式的電晶體，以更進一步地減少電晶體102所佔用的晶圓面積，進而提升空間利用率。此外，當電晶體102為多個時，電阻式隨機存取記憶體10更可包括至少一隔離結構101。隔離結構101設置於基底100中，且電晶體102藉由隔離結構101而彼此隔離。
此外，電阻式隨機存取記憶體10更可選擇性地包括源極線138(圖1)。源極線138的材料例如是銅、鎢或鋁。源極線138
的形成方法可組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成。源極線138可藉由導體層128與導體層120而電性連接至摻雜區108。
此外，電阻式隨機存取記憶體10中各構件的材料、設置方式、形成方法與功效已於上述圖3A至圖3F的製造方法中進行詳盡地說明，故於此不再贅述。
圖4為本發明的另一實施例的電阻式隨機存取記憶體的剖面圖。
請同時參照圖3F與圖4，圖4的實施例與圖3F的實施例的差異如下。圖4的電阻式隨機存取記憶體10a中的連接部158a為T形，而圖3的電阻式隨機存取記憶體10中的連接部158為矩形。由於連接部158a呈上寬下窄的T形，因此可使得後續的連接部140較容易與連接部158a進行對準。連接部158a的形成方法例如是雙金屬鑲嵌法，如介層窗先定義式雙金屬鑲嵌法(via-first dual damascene method)、溝渠先定義式雙金屬鑲嵌法(trench first dual damascene method)或自對準式雙金屬鑲嵌法(self-aligned dual damascene method)。此外，圖4的電阻式隨機存取記憶體10a中的其他構件使用與圖3的相同的符號並省略其說明。
綜上所述，上述實施例的電阻式隨機存取記憶體10、10a的至少具有以下特點。由於在垂直相鄰的記憶胞160中的可變電阻結構152彼此隔離，垂直相鄰的導線142藉由內連線結構164進行連接，且導線156的上表面高於導線142的上表面，因此在
電阻式隨機存取記憶體10、10a的製造過程中不需進行深蝕刻製程與深填孔製程，因此可直接與先進邏輯製程(如，互補式金氧半導體(CMOS)邏輯製程)進行整合。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧電阻式隨機存取記憶體
100‧‧‧基底
101‧‧‧隔離結構
102‧‧‧電晶體
104‧‧‧閘極
106‧‧‧閘介電層
108、110‧‧‧摻雜區
112‧‧‧間隙壁
114‧‧‧摻雜延伸區
116、124、132、136、144、166‧‧‧介電層
118、120、122、126、128、130、134‧‧‧導體層
140、158‧‧‧連接部
142、156‧‧‧導線
143、164‧‧‧內連線結構
152‧‧‧可變電阻結構
160‧‧‧記憶胞
162‧‧‧記憶胞串
Claims (20)
- 一種電阻式隨機存取記憶體，包括：一基底；一介電層，設置於該基底上；以及至少一記憶胞串，包括：多個記憶胞，其中該些記憶胞垂直相鄰地設置於該介電層中，且各該記憶胞包括：一第一導線；一第二導線，設置於該第一導線的一側，且該第二導線的上表面高於該第一導線的上表面；以及一可變電阻結構，設置於該第一導線與該第二導線之間，其中在垂直相鄰的該些記憶胞中的該些可變電阻結構彼此隔離；以及至少一第一內連線結構，連接垂直相鄰的該些第一導線。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中該至少一內連線結構包括：一第一連接部，電性連接於垂直相鄰的兩條第一導線中位於下方的一者；以及一第二連接部，電性連接於該第一連接部以及垂直相鄰的兩條第一導線中位於上方的一者。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中該第一連接部的形狀包括矩形或T形。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中各該第一導線與其下方的該第二連接部為一體成型或為各自獨立的構件。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中各該可變電阻結構延伸至各該第二導線與該介電層之間。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中當該至少一記憶胞串為多串時，位於水平相鄰的兩條第二導線之間的兩個記憶胞共用位於其間的該第一導線。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中當該至少一記憶胞串為多串時，位於水平相鄰的兩條第一導線之間的兩個記憶胞共用位於其間的該第二導線。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體，更包括至少一電晶體，設置於該基底上，且該至少一電晶體的一端子藉由至少一第二內連線結構電性連接於該些第一導線。
- 如申請專利範圍第8項所述的電阻式隨機存取記憶體，其中當該至少一電晶體為多個時，更包括至少一隔離結構，設置於該基底中，且該些電晶體藉由該至少一隔離結構而彼此隔離。
- 一種電阻式隨機存取記憶體的製造方法，包括：在一基底上形成一介電層；以及在該介電層中形成至少一記憶胞串，該至少一記憶胞串包括： 多個記憶胞，其中該些記憶胞垂直相鄰地設置於該介電層中，且各該記憶胞包括：一第一導線；一第二導線，設置於該第一導線的一側，且該第二導線的上表面高於該第一導線的上表面；以及一可變電阻結構，設置於該第一導線與該第二導線之間，其中在垂直相鄰的該些記憶胞中的該些可變電阻結構彼此隔離；以及至少一內連線結構，連接垂直相鄰的該些第一導線。
- 如申請專利範圍第10項所述的電阻式隨機存取記憶體的製造方法，其中該介電層的形成方法包括化學氣相沉積法。
- 如申請專利範圍第10項所述的電阻式隨機存取記憶體的製造方法，其中該些第一導線的形成方法包括藉由金屬鑲嵌法而形成或組合使用微影製程、蝕刻製程與沉積製程而形成。
- 如申請專利範圍第10項所述的電阻式隨機存取記憶體的製造方法，其中該至少一內連線結構包括：一第一連接部，電性連接於垂直相鄰的兩條第一導線中位於下方的一者；以及一第二連接部，電性連接於該第一連接部以及垂直相鄰的兩條第一導線中位於上方的一者。
- 如申請專利範圍第13項所述的電阻式隨機存取記憶體的 製造方法，其中各該可變電阻結構、各該第二導線與該第一連接部的形成方法包括：於該介電層中形成一第一開口與一第二開口，其中該第一開口的一部分露出各該第一導線的側壁，且該第二開口暴露出各該第一導線的一部分；共形地於該第一開口中形成一可變電阻材料層；對該可變電阻材料層進行一回蝕刻製程；形成填滿該第一開口與該第二開口的一導線材料層；以及移除該第一開口與該第二開口以外的該導線材料層。
- 如申請專利範圍第13項所述的電阻式隨機存取記憶體的製造方法，其中該第一連接部的形狀包括一矩形或一T形。
- 如申請專利範圍第15項所述的電阻式隨機存取記憶體的製造方法，其中當該第一連接部的形狀為該矩形時，該第一連接部的形成方法包括單金屬鑲嵌法。
- 如申請專利範圍第15項所述的電阻式隨機存取記憶體的製造方法，其中當該第一連接部的形狀為該T形時，該第一連接部的形成方法包括雙金屬鑲嵌法。
- 如申請專利範圍第13項所述的電阻式隨機存取記憶體的製造方法，其中各該第一導線與其下方的該第二連接部是以一體成型的方式形成或是分別獨立形成。
- 如申請專利範圍第10項所述的電阻式隨機存取記憶體的製造方法，更包括於形成該介電層之前，在該基底上形成至少一 電晶體，且該至少一電晶體的一端子藉由至少一第二內連線結構電性連接於該些第一導線。
- 如申請專利範圍第19項所述的電阻式隨機存取記憶體的製造方法，其中當該至少一電晶體為多個時，更包括在該基底中形成至少一隔離結構，且該些電晶體藉由該至少一隔離結構而彼此隔離。
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