TW201618311A - 解耦合電容器及配置 - Google Patents

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拉尼 艾爾沙
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Abstract

電晶體組合件、積體電路裝置、及相關的方法之各種實施例在此予以揭示。在某些實施例中，電晶體組合件可包括基底層，電晶體被配置於此基底層中；第一金屬層；以及第二金屬層，被配置於此基底層與此第一金屬層之間。此電晶體組合件還可包括電容器，此電容器包括含有通道於其中的導電材料薄片，此電容器被配置於此基底層或此第二金屬層中，且被耦接至此電晶體的供電線。其他實施例可予以揭示及/或主張。

Description

解耦合電容器及配置
本揭示一般有關於積體電路裝置的領域，且更特別是有關於將電容器及配置解耦合。
某些習知的積體電路(IC)裝置可包括將電容器解耦合，以在切換事件之後，或回應於供應電壓中的群組而將快速充電提供給電氣負載。然而，習知的電容器結構及配置不會快到或強到防止效能減低。習知的方法對較新的電晶體結構會特別不適當的。
100‧‧‧積體電路裝置
102‧‧‧電晶體組合件
104‧‧‧電晶體
106‧‧‧供電線
108‧‧‧電容器
110‧‧‧電壓供應器
112‧‧‧負載
114‧‧‧地
116‧‧‧基底層
118‧‧‧金屬層M_1
120‧‧‧金屬層M_2
122‧‧‧金屬層M_N-1
124‧‧‧金屬層M_N
126‧‧‧IC組件
130‧‧‧導電部
140‧‧‧半導體基板
200‧‧‧圖形
202‧‧‧電壓
204‧‧‧電壓
206‧‧‧電壓
400‧‧‧剖面
402‧‧‧第一導電部
404‧‧‧第二導電部
408‧‧‧指狀物
410‧‧‧通道
500‧‧‧組合件
502‧‧‧層
600‧‧‧組合件
602‧‧‧導電薄板
700‧‧‧組合件
702‧‧‧未曝光的光阻材料
800‧‧‧組合件
802‧‧‧曝光的光阻層
804‧‧‧曝光的光阻材料
900‧‧‧組合件
902‧‧‧圖案化的光阻層
1000‧‧‧組合件
1002‧‧‧圖案化的導電薄板
1004‧‧‧通道
1100‧‧‧組合件
1200‧‧‧組合件
1202‧‧‧第一部分
1300‧‧‧組合件
1302‧‧‧第二部分
1400‧‧‧組合件
1402‧‧‧第三部分
1500‧‧‧方法
1502‧‧‧操作
1504‧‧‧操作
1506‧‧‧操作
1508‧‧‧操作
1600‧‧‧計算裝置
1602‧‧‧主板
1604‧‧‧處理器
1606‧‧‧通訊晶片
實施例將藉由下面之結合附圖的詳細說明而立即瞭解。為了促進此說明，相似的參考標號表示相似結構的元件。在附圖的圖式中，實施例被繪示作為範例，而非作為限制。
圖1係依據各種實施例之具有電晶體組合件及電壓供應器的積體電路(IC)裝置之部分的示意圖。
圖2係繪示依據各種實施例之各種解耦合電容器的效應之圖形。
圖3係依據各種實施例之電晶體組合件的側剖面圖。
圖4繪示依據各種實施例之用於電晶體組合件中的電容器之實質上平面的組態範例之上視圖。
圖5-11繪示依據各種實施例之在電晶體組合件中的電容器之製造中的操作之後的各種組合件之側剖面圖。
圖12-14繪示依據各種實施例之在使用電子束直接寫入技術來形成曝光的光阻層中之各種階段之後的各種組合件之上視圖。
圖15係依據各種實施例之形成電晶體組合件的方法之流程圖。
圖16概略地繪示依據各種實施例之可包括如在此所揭示的一或多個電晶體組合件的計算裝置。
【發明內容及實施方式】
電晶體組合件、積體電路(IC)裝置、及相關的方法之各種實施例在此予以揭示。在某些實施例中，電晶體組合件可包括基底層，電晶體被配置於此基底層中；第一金屬層；以及第二金屬層，被配置於此基底層與此第一金屬層之間。此電晶體組合件還可包括電容器，被配置於此基底層或此第二金屬層中，且被耦接至此電晶體的供電線。
在此揭示的實施例之某些實施例可比習知方法提供更快及/或更強的電荷重新分佈給負載。特別而言，在此揭 示的實施例之某些實施例可提供每單位面積具有高儲存的電荷，且具有短路徑(儲存的電荷可透過此短路徑而被傳送至負載)之電容器結構及配置。在此揭示的實施例之某些實施例可提供有效地阻隔雜訊到達電晶體的供電線，且有效率地轉移電容器與負載之間的功率之電容器結構及配置。
在此揭示的實施例之各種實施例可以不可藉由習知方法完成的方式而使包括具有三閘極結構的電晶體之負載能夠有效的解耦合。解耦合效能可為解耦合電容器的電容(「解耦合電容」)對負載電晶體(其係要自供應器解耦合)的總閘極電容之比率的函數。電晶體的閘極電容可為此電晶體的閘極與此電晶體中的其他點之間的淨電容。例如，閘極電容的第一級貢獻者可為閘極至通道的電容，而第二級貢獻者可為閘極至源極的電容及閘極至汲極的電容。解耦合電容與閘極電容之間之更高值的比率可符合改善的效能。
相對於習知的電晶體結構，三閘極電晶體可具有顯著更高的閘極電容(由於例如用作為電容器板的「垂直壁」之表面積)。在某些方案中，三閘極電晶體的閘極電容可約為習知的平面電晶體之閘極電容的兩倍高。因此，相對於適用於習知的平面電晶體之解耦合電容器，具有顯著更高的電容之解耦合電容器會需要將三閘極電晶體有效的解耦合。某些習知的電容器結構(諸如，藉由將汲極與源極耦合而形成一個端點且將閘極使用為另一個端點而將習知 以擴散為基礎的電晶體利用為電容器之那些電容器結構)可提供用作為有效的解耦合器之電荷儲存太少(例如，按照數量級)。
在沒有適當的解耦合電容器之下，供應電壓中的減弱(droop)(例如，有時因為切換事件所致使之不正常的瞬間下降)會到達供電線。此減弱愈大，效能減低的風險愈大。效能減低的例子可包括較慢的邏輯響應，及/或IC裝置的操作中之損壞。某些先前的方法已僅增加IC裝置的操作電壓(例如，藉由電壓供應器所提供的DC(直流)電壓)，以使此減弱將下降到有效裝置效能的最小臨限值之下的可能性降低。然而，此類方法導致不必要的功耗，且不會充分有效率的。
在此揭示的實施例之各種實施例可提供能夠以高密度(因此具有高電容)來儲存電荷之電容器，以便達成足夠的解耦合電容對閘極電容之比率。各種實施例還包括緊接此等電晶體(此等電容器被耦接至此等電晶體)的此類電容器之配置，使電荷能夠快速的傳送，因此使減弱及其伴隨的效能減低最小。在不必提昇此裝置的操作電壓而導致過多的電費之下，可達成這些優點。
在下面的詳細說明中，會參考附圖(附圖構成此詳細說明的部分)，其中，相似的標號表示全部的相似部件，且其中，參考係藉由可實施的例示實施例來予以顯示。要瞭解的是，在不脫離本揭示的範圍之下，可利用其他的實施例，且可實施結構或邏輯的改變。因此，不要以限制的 意義來理解下面的詳細說明，而是實施例的範圍係藉由後附的申請專利範圍及其等效來予以界定。
各種操作可以最有助於瞭解所主張的標的之方式而被說明為依序之多個分離的動作或操作。然而，說明的順序不應該被解釋為意含這些操作必然是順序相關的。特別而言，這些操作可不以呈現的順序來予以實施。所述的操作可以與所述的實施例之不同的順序來予以實施。在另外的實施例中，各種另外的操作可予以實施，及/或所述的操作可予以省略。
為了本揭示的目的，詞句「A及/或B」意謂(A)、(B)、或(A及B)。為了本揭示的目的，詞句「A、B、及/或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B、及C)。
此說明使用詞句「在實施例中」或「在多個實施例中」，其的各者可參照相同或不同的實施例之一或多者。再者，如關於本揭示的實施例所使用之術語「包含」、「包括」、「具有」、等等為同義的。
圖1為依據各種實施例之具有電晶體組合件102及電壓供應器110的積體電路(IC)裝置100之部分的示意圖。電晶體組合件102可包括具有供電線106的電晶體104，及耦接至電晶體104的供電線106之電容器108。在某些實施例中，電晶體104可為驅動電晶體，且負載112可被耦接於驅動電晶體104與地114之間。在各種實施例中，負載112可包括一或多個「接收」電晶體及/或 其他裝置。特別而言，在某些實施例中，電晶體104可被耦接於供電線106與負載112中之電晶體的閘極之間。
電容器108還可被耦接至電壓供應器110。特別而言，電容器108可被耦接至電晶體104的供電線106及電壓供應器110，以便用作為電壓供應器110與電晶體104之間的電荷庫。雖然僅單一電容器108被顯示於圖1中，但是這僅是為了例圖的簡化起見。在各種實施例中，IC裝置100可包括多個電容器，如同在此所討論的，此多個電容器被組構成用作解耦合電容器的電容器108。除了在此所提供的電晶體組合件教導之外，圖1的IC裝置100之組件的配置可為習知的。另外，雖然僅單一電晶體104被顯示於圖1中，但是這僅是為了例圖的簡化起見。在各種實施例中，IC裝置100可包括多個電晶體，如在此所討論的，此多個電晶體被組構成電晶體104(例如，用作各種負載的驅動電晶體)。在某些實施例中，電晶體104及/或負載112可包括三閘極電晶體，其具有實質上「垂直的結構」。
圖2為繪示依據各種實施例之可存在於解耦合電壓供應器110及供電線106中的電容器108之效應的圖形200。圖形200繪示藉由電壓供應器110所提供的電壓202會擾動之方案。如所顯示，電壓202會下降至臨限電壓Vmin之下，其可表示若將此電壓提供給電晶體104的供電線106，則IC裝置100的操作會故障或損害之電壓。包括一或多個電容器108(其提供第一總解耦合電容 器)可使供電線106與電壓202中的變化隔離，使得供電線106具有電壓204。增加總解耦合電容(例如，藉由增加個別電容器108的電容，及/或藉由將另外的電容器108加入IC裝置100)可改善解耦合效能，使得供電線106具有電壓206。電容器108的效應可使供電線106處所見到的電壓將下降至臨限電壓Vmin之下的可能性降低，因此改善IC裝置100的效能及可靠度。
在於此揭示的各種實施例中，電晶體組合件102可包括基底層，電晶體104被配置於此基底層中；第一金屬層；以及第二金屬層，被配置於此基底層與此第一金屬層之間。電晶體組合件102的電容器108可包括導電材料薄片(其中具有一或多個通道)，被配置於此基底層或此第二金屬層中，且被耦接至電晶體104的供電線106。
此種電晶體組合件102的範例被繪示於圖3中。特別而言，圖3為依據各種實施例之電晶體組合件102的側剖面圖。如所顯示，電晶體組合件102可形成IC晶粒的部分。
電晶體組合件102可包括基底層116，一或多個電晶體104被配置於基底層116中。如所顯示，基底層116可包括一或多個電容器108，其被耦接至基底層116中的一或多個電晶體104。在某些實施例中，基底層116中所包括的電容器108可被設置於設計(但未使用)於電晶體的區域中。例如，在某些實施例中，基底層116可包括未被電晶體佔據的一或多個電晶體位置。此類位置可為典型上 使用高百分比的可用基底層位置，但不完全利用所有可用位置的設計結構之結果。習知上，此類未佔據位置可用額外單元(bonus cell)來回填(為了以後有機會設計修改)，或為用以提供各種層的平滑結構之「虛擬電路填入(dummy-filled)」。未佔據位置中所包括的結構可在設計階段予以界定(在將此設計傳送至製造設施之前)，且可被包括於設計資料庫中，作為設計多邊形(polygon)。對於基底層而言，如是習知的，此基底層可被形成於半導體基板140(例如，矽晶圓)上。
金屬層M_1 118可被配置於基底層116上，且可包括一或多個導電部130，其被配置成使基底層116與電晶體組合件102中的其他層之間的電氣訊號相耦接。金屬層M_1 118可為最靠近基底層116的金屬層。如所顯示，金屬層M_1 118可包括一或多個電容器108，其被耦接至基底層116中的電晶體104之一或多者。金屬層M_2 120可被配置於金屬層M_1 118上，且可包括一或多個導電部130，其被配置成使電晶體組合件102的各種層之間的電氣訊號相耦接。如所顯示，金屬層M_2 120可包括一或多個電容器108，其被耦接至基底層116中的電晶體104之一或多個電容。
任何想要的數量之金屬層可被包括於電晶體組合件102中。數量N的金屬層被繪示於圖3(其包括金屬層M_N-1 122及金屬層M_N 124)中。金屬層M_N 124可為包括電晶體組合件102的晶粒之最外層金屬層。電晶體 組合件102還可包括配置於金屬層M_N 124上的各種IC組件126。IC組件126可包括太大而不能被配置於堆疊中的「愈下方(farther down)」之組件。例如，金屬-絕緣體-金屬(MIM)電容器可被配置於金屬層M_N 124上，且典型上大數個數量級而實際上不能被設置於堆疊中的「愈下方」(其中，晶片面積(real estate)為高價的，而不能容納大的結構)。IC組件126可包括封裝的組件，諸如，封裝的電容器。
雖然圖3繪示配置於基底層116、金屬層M_1 118、及金屬層M_2 120中的電容器108，但是在此揭示的電晶體組合件之各種實施例可包括在這些層中的某些層、所有層、或皆未在這些層中的電容器108。例如，在某些實施例中，一或多個電容器108可被包括於基底層116中，且可或可不被包括於任何其他的層中。在某些實施例中，一或多個電容器108可被包括於金屬層M_1 118中，且可或可不被包括於任何其他的層中。在某些實施例中，一或多個電容器108可被包括於金屬層M_2 120中，且可或可不被包括於任何其他的層中。在某些實施例中，一或多個電容器108可被包括於介於金屬層M_2 120與金屬層M_N 124之間的其他層中。
在某些實施例中，將電容器108設置成盡可能地靠近電晶體104(電容器108被耦接至電晶體104)會是有助益的。因此，包括盡可能地位於堆疊的「最下」層中之電容器108會是有助益的。在某些實施例中，相對於電容器 108靠近金屬層M_N 124，電容器108更靠近基底層116。相對於可藉由使用在積體之非常高的層處所加入之組件的電容器(諸如，封裝電容器或MIM電容器)所達成的，這可使電容器108能夠更快地將電荷供應給電晶體104。在某些實施例中，藉由配置於基底層116中的電容器108所供應之電荷可比可藉由配置於金屬層M_N 124上之封裝或MIM的電容器所供應之電荷約快10倍。
如以上所提及的，電容器108的某些實施例可提供小型化的高密度電荷儲存，其適用於裝置堆疊中的較下層處之包含物。圖4繪示依據各種實施例之用於電容器108之實質上平面的組態範例之上視圖。如所顯示，電容器108可包括被通道410隔開的第一導電部402及第二導電部404。如在此所使用的，導電材料中的「通道」可指導電材料中的間隙或其他開口，其使導電材料分成兩個或更多個部分，而讓各個部分能夠保持不同的電位，因此使電場能夠被形成於此等部分之間。第一導電部402可被通道410隔開成遠離第二導電部404，以當部分402與404經歷電壓差時，使電場能夠形成於部分402與404之間。在某些實施例中，通道410可以介電質或習知上於電容器的板之間所使用的其他材料予以填充。部分402及404的各者可包括複數個指狀物408，且第一導電部402的指狀物408可與第二導電部404的指狀物408交錯。指狀物408的數量、部分402和404的相對尺寸、及通道410的寬度和形狀僅為例示，且可依據電容器108的可用佔用空間 (footprint)、電容器108的可用厚度、電容器108之想要的電容、及任何其他習知的設計參數和限制來予以選擇。例如，電容器108的各種實施例可具有約1微米與約10微米之間的厚度。在某些實施例中，電容器108的佔用空間可在約1微米乘以1微米與約10微米乘以10微米之間。在某些實施例中，類似圖4的電容器108之多個電容器可藉由以提供相鄰電容器之間的間隙之通道來圍繞各個電容器而自導電材料薄板形成。
圖5-11繪示依據各種實施例之在電晶體組合件102中的電容器108之製造中的操作之後的各種組合件之側剖面圖。特別而言，圖5-11繪示圖4中的上視圖中所繪示之電容器108的實施例之製造中的各種組合件。圖5-11的剖面圖為沿著圖4的電容器108之剖面400所取得。繪示各種製造操作之圖4的特別組態之使用僅為例示，且參考圖5-11之以下所討論的製造操作可被使用來形成電容器108之任何想要的組態。
圖5繪示在提供層502(電容器108係要被配置於層502上)之後的組合件500。在某些實施例中，層502可為半導體基板(例如，可形成基底層116於其上的基板)、基底層116、或設置在適當地靠近基底層116而提供有助益的解耦合效能之任何金屬層。
圖6繪示在沉積導電薄板602於組合件500的層502上之後的組合件600。對於導電材料沉積，可使用任何適當的技術(諸如，物理氣相沉積、原子層沉積、電子束沉 積)來形成導電薄板602。導電薄板602所使用的導電材料可為適當的導電材料。例如，導電薄板602可為金屬薄板。在某些此類的實施例中，此金屬可例如為與習知使用來形成電晶體閘極相同的金屬。
圖7繪示在沉積未曝光的光阻材料702於組合件600的導電薄板602上之後的組合件700。任何適當的光阻(諸如，聚甲基丙烯酸甲酯(PMMA)或任何其他習知的光阻(例如，使用於電子束微影、極紫外光微影、或光學微影的那些光阻))可被使用來提供未曝光的光阻材料702。
圖8繪示在使組合件700之未曝光的光阻材料702選擇性地曝光之後的組合件800。曝光的光阻層802可包括未曝光的光阻材料702及曝光的光阻材料804。在某些實施例中，習知的微影可被使用來形成曝光的光阻層802。在某些實施例中，電子束直接寫入技術可被使用來形成曝光的光阻層802。特別而言，電子束直接寫入技術可被使用來形成交錯的非接觸式導電結構，以形成如在此進一步所討論之精確的緊密間距電容器。在某些實施例中，標準微影技術(例如，可施加掩罩、接著是雷射光、再接著是移除此掩罩)可被使用來形成曝光的光阻層802。
圖9繪示在自組合件800移除曝光的光阻材料804而形成圖案化的光阻層902之後的組合件900。
圖10繪示在依據圖案化的光阻層902之圖案而將組合件900的導電薄板602圖案化而形成圖案化的導電薄板 1002之後的組合件1000。導電薄板602的圖案化可形成導電薄板602中的通道1004。圖案化的導電薄板1002可採用電容器108的形式，因此可以適用於形成電容器108之想要的組態之任何方式來予以圖案化。特別而言，通道1004可具有任何適當的形狀或寬度，且可為用以提供一或多個電容器之形成於導電薄板602內之多個通道的其中一者。
圖11繪示在自組合件1000移除圖案化的光阻層902之後的組合件1100。如同以上所討論的，圖案化的導電薄板1002可採用電容器108的形式。
如同以上所提及的，在某些實施例中，電子束直接寫入技術可被使用來將配置於導電薄板上之未曝光的光阻材料圖案化，以便最終將此導電薄板本身圖案化。可不需要掩罩；取而代之的是，此圖案可直接被形成於光阻材料中。電子束直接寫入技術還可使藉由小於22奈米而隔開的線之圖案化成為可能(不容易藉由標準微影技術達成的效能)。降低電容器結構中之導電部的分隔使電容器「板」之間的距離最小化，藉此增加電容。習知電容器設計中所達成的板分隔對於使高電容電晶體(諸如，三閘極電晶體)自電壓供應器有效的解耦合會是非常不適當的。因此，使小板分隔成為可能的利用技術對於達成有效的解耦合所需之高電容會是重要的。
圖12-14繪示依據各種實施例之在使用電子束直接寫入技術來形成曝光的光阻中之各種階段之後的各種組合件 之上視圖。圖12繪示在使未曝光的光阻材料(例如，圖7的組合件700之未曝光的光阻材料702)之第一部分1202曝光而形成曝光的光阻材料804之後的組合件1200。圖13繪示在使組合件1200之未曝光的光阻材料之第二部分1302曝光而形成曝光的光阻材料804之後的組合件1300。圖14繪示在使組合件1300之未曝光的光阻材料之第三部分1402曝光而形成曝光的光阻材料804之後的組合件1400。部分1202、1302、及1402的各者可對應於形成電容器108的導電薄板602中之通道的位置。藉由圖12-14所繪示的操作可按照想要的予以重複、重新安排、及調整，以形成圖案化的光阻層，其可被使用來將具有通道的金屬層圖案化而形成電容器108。
圖15為依據各種實施例之形成電晶體組合件的方法1500之流程圖。方法1500的操作可參考電晶體組合件102而於以下予以討論，但這僅是為了圖示的簡化起見，且可施加方法1500，以便形成任何適合的電晶體組合件。在某些實施例中，可實施方法1500，以製造參考圖16而於以下討論的計算裝置1600中所包括的IC裝置。方法1500的各種操作可適當地予以重複、重新安排、或省略。
在1502，電晶體可被形成於基板上的基底層中。此電晶體可具有供電線。例如，電晶體104可被形成於基板140上的基底層116中，且可具有供電線106。在某些實施例中，1502的電晶體可為三閘極電晶體。
在1504，電容器可被形成於此基底層或金屬層中。此金屬層可為不是最外層金屬層的金屬層。例如，電容器108可被形成於基底層116、金屬層M_1 118、金屬層M_2 120、或自最外層金屬層M_N 124之堆疊中的「愈下方」之任何其他適合的層中。在某些實施例中，形成1504的電容器可包括將導電薄板中的通道圖案化(例如，參考圖5-11之以上所討論的)。在某些實施例中，將導電薄板中的通道圖案化可包括使用電子束直接寫入技術(例如，參考圖12-14之以上所討論的)。在某些實施例中，在1504，可形成複數個電容器。此複數個電容器可被設置在此基底層，及/或不是最外層金屬層之任何其他的金屬層中。
在1506，1504的電容器可被耦接至1502的電晶體之供電線。例如，電容器108可被耦接至電晶體104的供電線106。
在1508，可形成另一金屬層，使得1504的電容器可被配置於1502的基板與此另一金屬層之間。在某些實施例中，此另一金屬層可為最外層金屬層(例如，金屬層M_N 124)。在某些實施例中，此另一金屬層可為「中間」金屬層(例如，金屬層M_1 118至M_N-1 122的任一者)。在某些實施例中，可在形成1508的此另一金屬層之前，形成1504的電容器。
圖16概略地繪示依據各種實施例之可包括如在此所揭示的電晶體組合件102之一者或多者的計算裝置 1600。特別而言，包括計算裝置1600的組件之任何適合的組件之各種晶粒可包括電晶體組合件(例如，如在此所揭示的電晶體組合件102)。
計算裝置1600可將板(諸如，主板1602)安裝於其中。主板1602可包括一些組件，其包括，但不受限於處理器1604及至少一個通訊晶片1606。處理器1604可被實體且電氣地連接至主板1602。在某些實施中，至少一個通訊晶片1606還可被實體且電氣地耦接至主板1602。在另外的實施中，通訊晶片1606可為處理器1604的部分。「處理器」的術語可指處理來自暫存器及/或記憶體的電子資料，以將此電子資料轉換成可被儲存於暫存器及/或記憶體中的其他電子資料之任何裝置或裝置的部分。
依據其應用，計算裝置1600可包括可或可不被實體且電氣地耦接至主板1602之其他的組件。這些其他的組件可包括，但不受限於揮發性記憶體(例如，動態隨機存取記憶體)、非揮發性記憶體(例如，唯讀記憶體)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、指南針、蓋革計數器(Geiger counter)、加速度計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如，硬碟機、光碟(CD)、數位影音光碟(DVD)等等)。
通訊晶片1606可使用於往返計算裝置1600的資料之 轉移的無線通訊成為可能。「無線」的術語及其衍生語可被使用來描述可經由透過非實體媒體的調變電磁輻射之使用來通訊資料的電路、裝置、系統、方法、技術、通訊通道等。此術語不意謂關聯的裝置不包含任何有線，然而在某些實施例中，其可不包含有線。通訊晶片1606可實施一些無線標準或協定(其包括，但不受限於電氣暨電子工程師學會(IEEE)標準(其包括Wi-Fi(IEEE 802.11家族))、IEEE 802.16標準(例如，IEEE 802.16-2005修正案)、伴隨任何的修正案、更新、及/或修訂版的長期演進(LTE)計劃(例如，升級版的LTE計劃、超行動寬頻(UMB)計劃(也稱為3GPP2)等)的任一者。IEEE 802.16相容的寬頻無線存取(BWA)網路一般也被稱為WiMAX網路(代表全球互通微波存取的首字母縮寫)，其為通過IEEE 802.16標準的合格及互通之證明標記。通訊晶片1606可依據全球移動通訊系統(GSM)、整體封包無線電服務(GPRS)、通用移動電信系統(UMTS)、高速封包存取(HSPA)、演進式HSPA(E-HSPA)、或LTE網路而操作。通訊晶片1606可依據GSM增強資料演進(EDGE)、GSM EDGE無線存取網路(GERAN)、通用地面無線存取網路(UTRAN)、或演進式UTRAN(E-UTRAN)而操作。通訊晶片1606可依據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、其衍生物、以及被表示為3G、4G、5G、及再往後之任何其他的無線 協定)而操作。通訊晶片1606可依據其他實施例中的其他無線協定而操作。
計算裝置1600可包括複數個通訊晶片1606。例如，第一通訊晶片1606可專用於較短範圍無線通訊(諸如，Wi-Fi及藍牙)，而第二通訊晶片1606可專用於較長範圍無線通訊(諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、及其他)。
通訊晶片1606還可包括IC封裝組合件，其可包括如在此所述的電晶體組合件(例如，電晶體組合件102)。在另外的實施中，安裝於計算裝置1600內的另一組件(例如，記憶體裝置、處理器、或其他的積體電路裝置)可包含如在此所述的電晶體組合件(例如，電晶體組合件102)。
在各種實施中，計算裝置1600可為膝上型電腦、上網機(netbook)、筆記型電腦、超極緻筆電(ultrabook)、智慧型電話、平板電腦、個人數位助理器(PDA)、超行動PC(個人電腦)、行動電話、桌上型電腦、伺服器、列印機、掃描器、監測器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施中，計算裝置1600可為處理資料之任何其他的電子裝置。在某些實施例中，在此所述的技術被實施於高效能計算裝置中。在某些實施例中，在此所述的技術被實施於手持式計算裝置中。在某些實施例中，在此所述的技術可被實施於可穿戴式計算裝置中。
下面的段落提供在此所揭示的實施例之一些範例。範例1為一種電晶體組合件，包括：基底層，電晶體被配置於此基底層中，其中，此電晶體具有供電線；第一金屬層；第二金屬層，被配置於此基底層與此第一金屬層之間；以及電容器(包括導電材料薄片(其中具有通道))，被配置於此基底層或此第二金屬層中，且被耦接至此電晶體的此供電線。
範例2可包括範例1的標的，且可進一步指定此第一金屬層為晶粒的最外層金屬層；以及相對於此電容器靠近此第一金屬層，此電容器更靠近此基底層。
範例3可包括範例1-2的任一者之標的，且可進一步指定此電容器被耦接至積體電路(IC)組合件的電壓供應器。
範例4可包括範例1-3的任一者之標的，且可進一步指定此電容器被配置於此基底層中。
範例5可包括範例1-4的任一者之標的，且可進一步指定此電晶體為三閘極電晶體。
範例6可包括範例1-5的任一者之標的，且可進一步指定此第二金屬層為最靠近此基底層的金屬層。
範例7可包括範例1-6的任一者之標的，且可進一步指定此電容器實質上為平面的，且具有交錯指狀物。
範例8可包括範例1-7的任一者之標的，且可進一步指定此導電材料為金屬。
範例9為一種積體電路(IC)裝置，包括電晶體組合 件以及電壓供應器。此電晶體組合件包括基底層，電晶體被配置於此基底層中，其中，此電晶體具有供電線；第一金屬層；第二金屬層，被配置於此基底層與此第一金屬層之間；及電容器(包括導電材料薄片(其中具有通道))，被配置於此基底層或此第二金屬層中。此電容器被耦接至此電壓供應器及此電晶體的供電線。
範例10可包括範例9的標的，且可進一步指定此電容器被配置於此基底層中。
範例11可包括範例9-10的任一者之標的，且可進一步指定此電晶體為三閘極電晶體。
範例12可包括範例9-11的任一者之標的，且可進一步指定此電容器實質上為平面的，且具有交錯指狀物。
範例13可包括範例9-12的任一者之標的，且可進一步指定此電晶體為驅動電晶體，且其中，此基底層另包含耦接至此驅動電晶體的複數個負載電晶體。
範例14為一種電晶體組合件之形成方法，包括：形成電晶體於基板上的基底層中，其中，此電晶體具有供電線；藉由將導電材料薄片選擇性地圖案化而形成電容器於此基底層或第二金屬層中；使此電容器耦接至此電晶體供電線；以及形成第一金屬層，使得此電容器被配置於此基板與此第一金屬層之間。
範例15可包括範例14的標的，且可進一步指定此導電材料為金屬。
範例16可包括範例14-15的任一者之標的，且可進 一步指定此導電薄片之選擇性地圖案化包含使用電子束直接寫入技術。
範例17可包括範例14-15的任一者之標的，且可進一步指定此導電薄片之選擇性地圖案化包含使用極紫外線微影技術。
範例18可包括範例14-17的任一者之標的，且可進一步指定形成此電容器於此基底層或此第二金屬層中係在形成此第一金屬層之前被實施。
範例19可包括範例14-18的任一者之標的，且可進一步指定形成此電晶體包含形成三閘極電晶體。
範例20可包括範例14-19的任一者之標的，且可進一步指定形成此電容器於此基底層或此第二金屬層中包含形成複數個電容器於此基底層或此第二金屬層中。
100‧‧‧積體電路裝置
102‧‧‧電晶體組合件
104‧‧‧電晶體
106‧‧‧供電線
108‧‧‧電容器
110‧‧‧電壓供應器
112‧‧‧負載
114‧‧‧地

Claims (20)

  1. 一種電晶體組合件，包含：基底層，電晶體被配置於該基底層中，其中，該電晶體具有供電線；第一金屬層；第二金屬層，被配置於該基底層與該第一金屬層之間；以及電容器，藉由將導電材料薄片選擇性地圖案化而形成，該電容器被配置於該基底層或該第二金屬層中，且被耦接至該電晶體的該供電線。
  2. 如申請專利範圍第1項之電晶體組合件，其中：該第一金屬層為晶粒的最外層金屬層；以及比起該電容器靠近該第一金屬層的程度，該電容器更靠近該基底層。
  3. 如申請專利範圍第1項之電晶體組合件，其中，該電容器被耦接至積體電路(IC)組合件的電壓供應器。
  4. 如申請專利範圍第1項之電晶體組合件，其中，該電容器被配置於該基底層中。
  5. 如申請專利範圍第1項之電晶體組合件，其中，該電晶體為三閘極電晶體。
  6. 如申請專利範圍第1項之電晶體組合件，其中，該第二金屬層為最靠近該基底層的金屬層。
  7. 如申請專利範圍第1項之電晶體組合件，其中，該電容器實質上為平面的，且具有交錯指狀物。
  8. 如申請專利範圍第1項之電晶體組合件，其中，該導電材料為金屬。
  9. 一種積體電路(IC)裝置，包含：電晶體組合件，包含：基底層，電晶體被配置於該基底層中，其中，該電晶體具有供電線；第一金屬層；第二金屬層，被配置於該基底層與該第一金屬層之間；及電容器，藉由將導電材料薄片選擇性地圖案化而形成，該電容器被配置於該基底層或該第二金屬層中；以及電壓供應器；其中，該電容器被耦接至該電壓供應器及該電晶體的供電線。
  10. 如申請專利範圍第9項之IC裝置，其中，該電容器被配置於該基底層中。
  11. 如申請專利範圍第9項之IC裝置，其中，該電晶體為三閘極電晶體。
  12. 如申請專利範圍第9項之IC裝置，其中，該電容器實質上為平面的，且具有交錯指狀物。
  13. 如申請專利範圍第9項之IC裝置，其中，該電晶體為驅動電晶體，且其中，該基底層另包含耦接至該驅動電晶體的複數個負載電晶體。
  14. 一種電晶體組合件之形成方法，包含：形成電晶體於基板上的基底層中，其中，該電晶體具有供電線；藉由將導電材料薄片選擇性地圖案化而形成電容器於該基底層或第二金屬層中；使該電容器耦接至該電晶體供電線；以及形成第一金屬層，使得該電容器被配置於該基板與該第一金屬層之間。
  15. 如申請專利範圍第14項之方法，其中，該導電材料為金屬。
  16. 如申請專利範圍第14項之方法，其中，該導電薄片之選擇性地圖案化包含使用電子束直接寫入技術。
  17. 如申請專利範圍第14項之方法，其中，該導電薄片之選擇性地圖案化包含使用極紫外線微影技術。
  18. 如申請專利範圍第14項之方法，其中，形成該電容器於該基底層或該第二金屬層中係在形成該第一金屬層之前被實施。
  19. 如申請專利範圍第14項之方法，其中，形成該電晶體包含形成三閘極電晶體。
  20. 如申請專利範圍第14項之方法，其中，形成該電容器於該基底層或該第二金屬層中包含形成複數個電容器於該基底層或該第二金屬層中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021070319A1 (ja) * 2019-10-10 2021-04-15 日本電信電話株式会社 光ファイバ試験方法および光ファイバ試験装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7183658B2 (en) * 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
US6492244B1 (en) * 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
CN100336226C (zh) * 2001-12-14 2007-09-05 株式会社日立制作所 半导体器件
JP2004119709A (ja) 2002-09-26 2004-04-15 Nec Corp 半導体集積回路
US7741670B2 (en) 2005-09-30 2010-06-22 Broadcom Corporation Semiconductor decoupling capacitor
US7728362B2 (en) * 2006-01-20 2010-06-01 International Business Machines Corporation Creating integrated circuit capacitance from gate array structures
KR100876839B1 (ko) * 2006-04-21 2009-01-09 주식회사 하이닉스반도체 집적회로 및 그 형성 방법
US20070269749A1 (en) * 2006-05-18 2007-11-22 Richard Elliot Schenker Methods to reduce the minimum pitch in a pattern
US7473979B2 (en) * 2006-05-30 2009-01-06 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer back-side capacitors
JP2008040220A (ja) * 2006-08-08 2008-02-21 Matsushita Electric Ind Co Ltd 光変調器の製造方法
CN1996595B (zh) * 2006-12-21 2010-05-19 威盛电子股份有限公司 用于集成电路的电容结构
JP5700907B2 (ja) * 2008-06-26 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
JP2009033194A (ja) * 2008-09-29 2009-02-12 Panasonic Corp 半導体集積回路装置、半導体集積回路装置用パターンの生成方法、半導体集積回路装置の製造方法、および半導体集積回路装置用パターン生成装置
KR101444381B1 (ko) * 2008-09-30 2014-11-03 삼성전자주식회사 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및그것의 제조 방법
US8120086B2 (en) * 2008-09-30 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd Low leakage capacitors including portions in inter-layer dielectrics
JP2011003768A (ja) * 2009-06-19 2011-01-06 Renesas Electronics Corp 半導体装置
EP2494586A2 (en) 2009-10-26 2012-09-05 Sandisk 3D LLC Apparatus and methods of forming memory lines and structures using double sidewall patterning for four times half pitch relief patterning
FR2955419B1 (fr) * 2010-01-21 2012-07-13 St Microelectronics Crolles 2 Dispositif integre de memoire du type dram
JP5685457B2 (ja) * 2010-04-02 2015-03-18 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8552486B2 (en) * 2011-01-17 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming metal-insulator-metal capacitors over a top metal layer
WO2012157167A1 (ja) * 2011-05-17 2012-11-22 パナソニック株式会社 三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法
US8587077B2 (en) * 2012-01-02 2013-11-19 Windtop Technology Corp. Integrated compact MEMS device with deep trench contacts
US8692306B2 (en) * 2012-01-05 2014-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and method of making same
US8847320B2 (en) * 2012-01-31 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and layout for the capacitor
US9666262B2 (en) * 2012-03-13 2017-05-30 Samsung Electronics Co., Ltd. Semiconductor memory device including power decoupling capacitor
KR20130111782A (ko) * 2012-04-02 2013-10-11 삼성전자주식회사 셀형 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및 셀형 파워 디커플링 커패시터 배치 방법
KR101896664B1 (ko) * 2012-05-09 2018-09-07 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 반도체 메모리 장치
US8716808B2 (en) * 2012-06-05 2014-05-06 Texas Instruments Incorporated Static random-access memory cell array with deep well regions
US8896096B2 (en) * 2012-07-19 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same
US9112133B2 (en) * 2012-12-14 2015-08-18 Marvell World Trade Ltd. Resistive random access memory and method for controlling manufacturing of corresponding sub-resolution features of conductive and resistive elements
US9064725B2 (en) 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same

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