KR20230008240A - 디커플링 커패시터들 및 배열들을 포함하는 집적 회로 구조체 - Google Patents
디커플링 커패시터들 및 배열들을 포함하는 집적 회로 구조체 Download PDFInfo
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Abstract
트랜지스터 어셈블리들, 집적 회로 디바이스들, 및 관련 방법들의 다양한 실시예들이 본원에 개시된다. 일부 실시예들에서, 트랜지스터 어셈블리는 트랜지스터가 배치되는 베이스 층, 제1 금속 층, 및 베이스 층과 제1 금속 층 사이에 배치되는 제2 금속 층을 포함할 수 있다. 트랜지스터 어셈블리는 그 안에 채널을 갖는 전도성 재료의 시트를 포함하고, 베이스 층 또는 제2 금속 층에 배치되며, 트랜지스터의 공급 라인에 결합되는 커패시터를 또한 포함할 수 있다. 다른 실시예들이 개시되고 그리고/또는 청구될 수 있다.
Description
본 개시내용은 일반적으로 집적 회로 디바이스들의 분야에 관한 것이고, 더 구체적으로, 디커플링 커패시터들 및 배열들에 관한 것이다.
일부 종래의 집적 회로(IC) 디바이스들은 스위칭 이벤트 시에 또는 서플라이 전압에서의 그룹에 응답하여 전기 부하에 신속하게 전하를 제공하기 위한 디커플링 커패시터들을 포함할 수 있다. 그러나, 종래의 커패시터 구조체들 및 배열들은 성능 저하를 방지하기에 충분히 빠르거나 충분히 강하지 않을 수 있다. 종래의 방식들은 더 새로운 트랜지스터 구조체들에는 특히 부적합할 수 있다.
실시예들은 첨부 도면들과 함께 후속하는 상세한 기재에 의해 용이하게 이해될 것이다. 이러한 기재를 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 엘리먼트들을 표기한다. 실시예들은, 제한에 의해서가 아니라 예시에 의해, 첨부 도면들의 도해들에 예시된다.
도 1은 다양한 실시예들에 따른, 트랜지스터 어셈블리 및 전압 서플라이를 가지는 집적 회로(IC) 디바이스의 일부분의 개략적 예시이다.
도 2는 다양한 실시예들에 따른, 다양한 디커플링 커패시터들의 효과를 도시하는 그래프이다.
도 3은 다양한 실시예들에 따른, 트랜지스터 어셈블리의 측면 단면뷰이다.
도 4는 다양한 실시예들에 따른, 트랜지스터 어셈블리 내의 커패시터에 대한 예시적인 실질적으로 평면 구성의 최상부 뷰를 도시한다.
도 5-11은 다양한 실시예들에 따른, 트랜지스터 어셈블리 내의 커패시터의 제조에서의 동작들에 후속하는 다양한 어셈블리들의 측면 단면도들을 도시한다.
도 12-14는 다양한 실시예들에 따른, 전자 빔 직접 기록 기법을 사용하는 노출된 포토레지스트 층의 형성에서의 다양한 스테이지들에 후속하는 다양한 어셈블리들의 최상부 뷰들을 도시한다.
도 15는 다양한 실시예들에 따른, 트랜지스터 어셈블리를 형성하는 방법의 흐름도이다.
도 16은 다양한 실시예들에 따라, 본원에 개시된 바와 같은 하나 이상의 트랜지스터 어셈블리들을 포함할 수 있는 컴퓨팅 디바이스를 개략적으로 예시한다.
도 1은 다양한 실시예들에 따른, 트랜지스터 어셈블리 및 전압 서플라이를 가지는 집적 회로(IC) 디바이스의 일부분의 개략적 예시이다.
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도 15는 다양한 실시예들에 따른, 트랜지스터 어셈블리를 형성하는 방법의 흐름도이다.
도 16은 다양한 실시예들에 따라, 본원에 개시된 바와 같은 하나 이상의 트랜지스터 어셈블리들을 포함할 수 있는 컴퓨팅 디바이스를 개략적으로 예시한다.
트랜지스터 어셈블리들, 집적 회로(IC) 디바이스들, 및 관련 방법들에 대한 다양한 실시예들이 본 명세서에 개시된다. 일부 실시예들에서, 트랜지스터 어셈블리는 트랜지스터가 개시되는 베이스 층, 제1 금속 층, 및 베이스 층과 제1 금속 층 사이에 배치되는 제2 금속 층을 포함할 수 있다. 트랜지스터 어셈블리는 베이스 층 또는 제2 금속 층에 배치되며 트랜지스터의 공급 라인에 결합되는 커패시터를 또한 포함할 수 있다.
본 명세서에 개시된 실시예들 중 일부는 종래 방식들보다 더 빠른 그리고/또는 더 강력한 전하 재분배를 IC 디바이스 내의 부하들에 제공할 수 있다. 특히, 본 명세서에 개시된 실시예들 중 일부는 커패시터 구조체들 및 배열들에 단위 면적 당 높은 저장 밀도 및 저장된 전하가 부하에 전달될 수 있는 짧은 경로를 제공할 수 있다. 본 명세서에 개시된 실시예들 중 일부는 잡음이 트랜지스터의 공급 라인에 도달하는 것을 효과적으로 차단하고, 커패시터와 부하 사이에 전력을 효율적으로 전달하는 커패시터 구조체들 및 배열들을 제공할 수 있다.
본 명세서에 개시된 실시예들 중 여러 실시예들은, 종래의 방식들에 의해 달성가능하지 않은 방식으로, 트라이-게이트 구조들을 가지는 트랜지스터들을 포함하는 부하들의 효과적인 디커플링을 가능하게 할 수 있다. 디커플링 성능은 디커플링 커패시터의 커패시턴스("디커플링 커패시턴스") 대 서플라이로부터 디커플링될 부하 트랜지스터들의 전체 게이트 커패시턴스의 비의 함수일 수 있다. 트랜지스터의 게이트 커패시턴스는 트랜지스터의 게이트와 트랜지스터 내의 다른 포인트들 사이의 총 커패시턴스일 수 있다. 예를 들어, 게이트 커패시턴스에 대한 1차 기여자는 게이트 대 채널 커패시턴스일 수 있는 반면, 2차 기여자들은 게이트 대 소스 커패시턴스 및 게이트 대 드레인 커패시턴스일 수 있다. 디커플링 커패시턴스와 게이트 커패시턴스 사이의 비의 더 높은 값들은 개선된 성능에 대응할 수 있다.
종래의 트랜지스터 구조들에 비해, 트라이-게이트 트랜지스터들은 (예를 들어, 커패시터 플레이트들로서 작용하는 "수직 벽들"의 표면적들로 인해) 상당히 더 높은 게이트 커패시턴스를 가질 수 있다. 일부 시나리오들에서, 트라이-게이트 트랜지스터의 게이트 커패시턴스는 종래의 평면 트랜지스터의 게이트 커패시턴스의 대략 2배만큼 높을 수 있다. 따라서, 상당히 더 높은 커패시턴스들을 가지는 디커플링 커패시터들은, 종래의 평면 트랜지스터들에 적절한 디커플링 커패시터들에 비해, 트라이-게이트 트랜지스터들을 효과적으로 디커플링시키도록 요구될 수 있다. 드레인 및 소스를 결합시켜 하나의 단자를 형성하고 게이트를 다른 단자로서 사용함으로써 종래의 확산-기반 트랜지스터를 커패시터로서 이용하는 것과 같은, 일부 종래의 커패시터 구조체들은 (예를 들어, 한 자릿수만큼) 효과적인 디커플러로서 작용하기에는 너무 작은 전하 저장소를 제공할 수 있다.
적절한 디커플링 커패시터들 없이, 서플라이 전압에서의 드룹(droop)(예를 들어, 때때로 스위칭 이벤트들에 의해 야기되는 비정상적 순시적 강하들)은 공급 라인에 도달할 수 있다. 드룹이 더 클수록, 성능 저하의 위험성이 더 커진다. 성능 저하의 예들은 더 느린 로직 응답 및/또는 IC 디바이스의 동작에서의 오류(corruption)를 포함할 수 있다. 일부 이전 방식들은 단순히 IC 디바이스의 동작 전압(예를 들어, 전압 서플라이에 의해 제공되는 DC 전압)을 증가시켜서 드룹이 효과적인 디바이스 성능을 위한 최소 임계 미만으로 떨어질 공산을 감소시킨다. 그러나, 이러한 방식들은 불필요한 전력 소모를 초래하며, 적합하게 효율적이지 않을 수 있다.
본 명세서에 개시된 실시예들 중 여러 실시예들은 충분한 디커플링 커패시턴스 대 게이트 커패시턴스 비를 달성하기 위해 높은 밀도로 전하를 저장할 수 있는(그리고 이에 의해 높은 커패시턴스를 가지는) 커패시터들을 제공할 수 있다. 다양한 실시예들은 커패시터들이 결합되어, 전하의 신속한 전달을 가능하게 하고, 이에 의해 드룹 및 그것의 수반되는 성능 저하를 최소화시키는, 트랜지스터들에 근접한 이러한 커패시터들의 배열들을 또한 포함한다. 이러한 이점들은 디바이스의 동작 전압을 높이고 과도한 전력 비용을 발생시킬 필요 없이 달성될 수 있다.
후속하는 상세한 설명에서, 그의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지고, 동일한 참조 번호들이 전반에 걸쳐 동일한 부분들을 지정하고, 실시될 수 있는 실시예들이 예시적으로 도시된다. 다른 실시예들이 이용될 수 있으며, 구조적 또는 논리적 변경들이 본 개시내용의 범위로부터의 이탈 없이 이루어질 수 있다는 것이 이해되어야 한다. 따라서, 후속하는 상세한 기재는 제한적 의미로서 취해지지 않아야 하며, 실시예들의 범위는 첨부되는 청구항들 및 그 등가물들에 의해 정의된다.
다양한 동작들이 청구되는 발명 대상의 이해에 있어 가장 유용한 방식으로, 차례로 다수의 이산 작용들 또는 동작들로서 기술될 수 있다. 그러나, 기재 순서는 이러한 동작들이 반드시 순서 종속적임을 내포하는 것으로서 해석되지 않아야 한다. 특히, 이러한 동작들은 제시 순서로 수행되지 않을 수 있다. 기술된 동작들은 기술된 실시예와는 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고 그리고/또는 기술된 동작들은 추가적인 실시예들에서 생략될 수 있다.
본 개시내용의 목적을 위해, 구문 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, 구문 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.
기재는 구문들 "실시예에서" 또는 "실시예들에서"를 사용하는데, 이는 각각 동일한 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 또한, 용어들 "포함하는(comprising, including)", "가지는" 등은, 본 개시내용의 실시예들에 관해 사용되는 바와 같이, 유의어이다.
다양한 실시예들의 따르면, 도 1은 트랜지스터 어셈블리(102) 및 전압 서플라이(110)를 가지는 IC 디바이스(100)의 일부분의 개략적 예시이다. 트랜지스터 어셈블리(102)는 공급 라인(106)을 가지는 트랜지스터(104), 및 트랜지스터(104)의 공급 라인(106)에 결합되는 커패시터(108)를 포함할 수 있다. 일부 실시예들에서, 트랜지스터(104)는 드라이버 트랜지스터일 수 있고, 부하(112)는 드라이버 트랜지스터(104)와 접지(114) 사이에 결합될 수 있다. 다양한 실시예들에서, 부하(112)는 하나 이상의 "수신" 트랜지스터들 및/또는 다른 디바이스들을 포함할 수 있다. 특히, 일부 실시예들에서, 트랜지스터(104)는 공급 라인(106)과 부하(112) 내의 트랜지스터들의 게이트들 사이에 결합될 수 있다.
커패시터(108)는 또한 전압 서플라이(110)에 결합될 수 있다. 특히, 커패시터(108)는 전압 서플라이(110)와 트랜지스터(104) 사이에 전하 저장소로서 작용하기 위해 트랜지스터(104)의 공급 라인(106)과 전압 서플라이(110) 모두에 결합될 수 있다. 오직 단일 커패시터(108)가 도 1에 도시되지만, 이것은 단지 예시의 용이함을 위함이다. 다양한 실시예들에서, IC 디바이스(100)는 커패시터(108)가 디커플링 커패시터들로서의 역할을 하도록 본 명세서에서 논의된 바와 같이 구성되는 다수의 커패시터들을 포함할 수 있다. 본원에 제공되는 트랜지스터 어셈블리 교시들에 대한 것을 제외하고, 도 1의 IC 디바이스(100)의 컴포넌트들의 배열은 통상적일 수 있다. 추가로, 단일 트랜지스터(104)만이 도 1에 도시되지만, 이는 단순히 예시의 용이함을 위한 것이다. 다양한 실시예들에서, IC 디바이스(100)는 (예를 들어, 다양한 부하들에 대한 드라이버 트랜지스터들로서의 역할을 하기 위해) 트랜지스터(104)에 대해 본 명세서에서 논의된 바와 같이 구성되는 다수의 트랜지스터들을 포함할 수 있다. 일부 실시예들에서, 트랜지스터(104) 및/또는 부하(112)는 실질적으로 "수직" 구성을 가지는 트라이-게이트 트랜지스터를 포함할 수 있다.
다양한 실시예들에 따르면, 도 2는 커패시터(108)가, 전압 서플라이(110) 및 공급 라인(106)을 디커플링할 시에 가질 수 있는 효과를 도시하는 그래프(200)이다. 그래프(200)는 전압 서플라이(110)에 의해 제공되는 전압(202)이 진동(fluctuate)할 수 있는 시나리오를 예시한다. 도시된 바와 같이, 전압(202)은 임계 전압 Vmin 아래로 떨어질 수 있는데, 이는 IC 디바이스(100)의 동작이 실패하거나 또는 그 전압이 트랜지스터(104)의 공급 라인(106)에 제공되는 경우 양보될 수 있는 전압을 나타낼 수 있다. 하나 이상의 커패시터들(108)을 포함하여, 제1 전체 디커플링 커패시턴스를 제공하는 것은 공급 라인(106)을 전압(202)의 변동들로부터 보호(insulate)할 수 있고, 따라서 공급 라인(106)에는 전압(204)이 제공된다. (예를 들어, 개별 커패시터들(108)의 커패시턴스를 증가시킴으로써 그리고/또는 추가적인 커패시터들(108)을 IC 디바이스(100)에 추가함으로써) 전체 디커플링 커패시턴스를 증가시키는 것은 디커플링 성능을 개선할 수 있고, 따라서 공급 라인(106)에는 전압(206)이 제공된다. 커패시터(108)의 영향은 공급 라인(106)에서 보여지는 전압이 임계 전압(Vmin) 미만으로 떨어질 공산을 감소시키고, 따라서 IC 디바이스(100)의 성능 및 신뢰성을 개선하는 것일 수 있다.
본원에 개시된 다양한 실시예들에서, 트랜지스터 어셈블리(102)는 트랜지스터(104)가 배치되는 베이스 층, 제1 금속 층, 및 베이스 층과 제1 금속 층 사이에 배치되는 제2 금속 층을 포함할 수 있다. 트랜지스터 어셈블리(102)의 커패시터(108)는 그 안에 하나 이상의 채널들을 갖는 전도성 재료의 시트를 포함하고, 베이스 층 또는 제2 금속 층에 배치되며, 트랜지스터(104)의 공급 라인(106)에 결합될 수 있다.
이러한 트랜지스터 어셈블리(102)의 예는 도 3에 예시된다. 다양한 실시예들에 따르면, 특히, 도 3은 트랜지스터 어셈블리(102)의 측면 단면 뷰이다. 도시된 바와 같이, 트랜지스터 어셈블리(102)는 IC 다이의 일부분을 형성할 수 있다.
트랜지스터 어셈블리(102)는 하나 이상의 트랜지스터들(104)이 배치되는 베이스 층(116)을 포함할 수 있다. 도시된 바와 같이, 베이스 층(116)은 베이스 층(116) 내의 트랜지스터들(104) 중 하나 이상에 결합된 하나 이상의 커패시터들(108)을 포함할 수 있다. 일부 실시예들에서, 베이스 층(116)에 포함된 커패시터(108)는 트랜지스터들에 대해 설계된, 그러나 사용되지 않는, 영역들 내에 위치될 수 있다. 예를 들어, 일부 실시예들에서, 베이스 층(116)은 트랜지스터들에 의해 점유되지 않은 하나 이상의 트랜지스터 사이트들을 포함할 수 있다. 이러한 사이트들은 이용가능한 베이스-층 사이트들의 높은 비율을 통상적으로 사용하지만, 모든 이용가능한 사이트들을 전체적으로 이용하지는 않는 설계 구성의 결과일 수 있다. 종래에는, 이러한 점유되지 않은 사이트들은 (추후의 기회론적 설계 수정들을 위해) 보너스 셀들로 역-충진(back-filled)될 수 있거나, 또는 "더미-충진(dummy-filled)"되어 다양한 층들에서 매끄러운 구조체들을 제공한다. 점유되지 않은 사이트들에 포함되는 구조체들은 (제조 설비에 설계를 전달하기 이전에) 제시 스테이지에서 정의되고, 설계 다각형(design polygon)으로서 설계 데이터베이스에 포함될 수 있다. 베이스 층들에 대해 통상적인 바와 같이, 베이스 층은 반도체 기판(140)(예를 들어, 실리콘 웨이퍼) 상에 형성될 수 있다.
금속 층 M_1(118)은 베이스 층(116) 상에 배치될 수 있고, 베이스 층(116)과 트랜지스터 어셈블리(102) 내의 다른 층들 사이에서 전기 신호들을 결합시키도록 배열되는 하나 이상의 전도성 부분들(130)을 포함할 수 있다. 금속 층 M_1(118)은 베이스 층(116)에 가장 가까운 금속 층일 수 있다. 도시된 바와 같이, 금속 층 M_1(118)은 베이스 층(116) 내의 트랜지스터들(104) 중 하나 이상에 결합되는 하나 이상의 커패시터들(108)을 포함할 수 있다. 금속 층 M_2(120)은 금속 층 M_1(118) 상에 배치될 수 있고, 트랜지스터 어셈블리(102)의 다양한 층들 사이에서 전기 신호들을 결합시키도록 배열되는 하나 이상의 전도성 부분들(130)을 포함할 수 있다. 도시된 바와 같이, 금속 층 M_2(120)은 베이스 층(116) 내의 트랜지스터들(104) 중 하나 이상에 결합된 하나 이상의 커패시터들(108)을 포함할 수 있다.
임의의 원하는 개수의 금속 층들이 트랜지스터 어셈블리(102)에 포함될 수 있다. 금속 층 M_N-1(122) 및 금속 층 M_N(124)을 포함하는, 다수(N)의 금속 층들이 도 3에 예시된다. 금속 층 M_N(124)은 트랜지스터 어셈블리(102)를 포함하는 다이의 최외곽 금속 층일 수 있다. 트랜지스터 어셈블리(102)는 금속 층 M_N(124)에 배치된 다양한 IC 컴포넌트들(126)을 또한 포함할 수 있다. IC 컴포넌트들(126)은 스택에서 "더 멀리 아래로" 배치되기에는 너무 큰 컴포넌트들을 포함할 수 있다. 예를 들어, 금속-절연체-금속(MIM) 커패시터들이 금속 층 M_N(124) 상에 배치될 수 있고, 스택에서 실제로 더 멀리 아래에 위치되기에는 몇 자릿수만큼 통상적으로 너무 크다(여기서, "면적(real estate)"은 품귀 상태이고(at a premium) 큰 구조체들은 수용될 수 없다). IC 컴포넌트들(126)은 패키지화된 커패시터들과 같은 패키지화된 컴포넌트들을 포함할 수 있다.
도 3은 베이스 층(116)에 배치되는 커패시터들(108), 금속 층 M_1(118) 및 금속 층 M_2(120)을 예시하지만, 본원에 개시되는 트랜지스터 어셈블리들의 다양한 실시예들은 이러한 층들의 일부 또는 전부 내에 커패시터들(108)을 포함할 수 있거나 또는 이러한 층들 어디에도 커패시터들(108)을 포함하지 않을 수 있다. 예를 들어, 일부 실시예들에서, 하나 이상의 커패시터들(108)은 베이스 층(116) 내에 포함될 수 있고, 임의의 다른 층들에 포함될 수 있거나 포함되지 않을 수 있다. 일부 실시예들에서, 하나 이상의 커패시터들(108)은 금속 층 M_1(118)에 포함될 수 있고, 임의의 다른 층들에 포함될 수 있거나 포함되지 않을 수도 있다. 일부 실시예들에서, 하나 이상의 커패시터들(108)은 금속 층 M_2(120)에 포함될 수 있고, 임의의 다른 층들에 포함될 수 있거나 포함되지 않을 수도 있다. 일부 실시예들에서, 하나 이상의 커패시터들(108)은 금속 층 M_2(120)과 금속 층 M_N(124) 사이의 다른 층들에 포함될 수 있다.
일부 실시예들에서, 그것이 결합되는 트랜지스터(104)에 실행가능할만큼 가깝게 커패시터(108)를 위치시키는 것이 유리할 수 있다. 따라서, 스택의 가능한 "가장 낮은" 레벨들 내에 커패시터(108)를 포함시키는 것이 유리할 수 있다. 일부 실시예들에서, 커패시터(108)는 금속 층 M_N(124)보다 베이스 층(116)에 더 가까울 수 있다. 이는 커패시터(108)가 패키지 커패시터들 또는 MIM 커패시터들과 같은, 훨씬 더 높은 집적 레벨들로 추가되는 컴포넌트들을 사용하는 커패시터에 의해 달성될 수 있는 것보다 훨씬 더 신속하게 트랜지스터(104)에 전하를 공급할 수 있도록 할 수 있다. 일부 실시예들에서, 전하는 금속 층 M_N(124) 상에 배치되는 패키지화된 커패시터 또는 MIM 커패시터들에 의해 공급될 수 있는 것보다, 베이스 층(116)에 배치되는 커패시터(108)에 의해 대략 10배 더 빨리 공급될 수 있다.
위에서 주지된 바와 같이, 커패시터(108)의 일부 실시예들은 디바이스 스택에 더 낮은 레벨로 포함시키기에 적절한 작은 폼 팩터를 높은 밀도의 전하 저장소에 제공할 수 있다. 다양한 실시예들에 따르면, 도 4는 커패시터(108)의 예시적인 실질적으로 평면 구성의 최상부 뷰를 도시한다. 도시된 바와 같이, 커패시터(108)는 채널(410)에 의해 이격되는 제1 전도성 부분(402) 및 제2 전도성 부분(404)을 포함할 수 있다. 본원에서 사용되는 바와 같이, 전도성 재료 내의 "채널"은 전도성 재료를 2개 이상의 부분들로 분리시켜, 각각의 부분이 상이한 전기 전위를 유지하게 하고 따라서 전기장이 부분들 사이에 형성될 수 있게 하는, 전도성 재료 내의 갭 또는 다른 개구를 지칭할 수 있다. 제1 전도성 부분(402)은 채널(410)에 의해 제2 전도성 부분(404)으로부터 이격되어, 부분들(402 및 404)이 전압 차를 겪을 때 부분들(402 및 404) 사이의 전기장의 형성을 가능하게 할 수 있다. 일부 실시예들에서, 채널(410)은 커패시터의 플레이트들 사이에서 통상적으로 사용되는 유전체 또는 다른 재료로 채워질 수 있다. 부분들(402 및 404) 각각은 복수의 핑거들(408)을 포함할 수 있고, 제1 전도성 부분(402)의 핑거들(408)은 제2 전도성 부분(404)의 핑거들(408)로 인터리빙될 수 있다. 핑거들(408)의 수, 부분들(402 및 404)의 상대적 디멘젼들, 채널(410)의 폭 및 형상은 단순히 예시적이며, 커패시터(108)에 대해 이용가능한 풋프린트, 커패시터(108)에 대해 이용가능한 두께, 커패시터(108)의 요구되는 커패시턴스, 및 임의의 다른 종래의 설계 파라미터 또는 제약에 따라 선택될 수 있다. 예를 들어, 커패시터(108)의 다양한 실시예들은 대략 1 마이크론과 대략 10 마이크론 사이의 두께를 가질 수 있다. 일부 실시예들에서, 커패시터(108)의 풋프린트는 대략 1 마이크론 x 1 마이크론과 대략 10 마이크론 x 10 마이크론 사이일 수 있다. 일부 실시예들에서, 도 4의 커패시터(108)와 같은 다수의 커패시터들은 인접한 커패시터들 사이에 갭을 제공하는 채널로 각각의 커패시터를 둘러쌈으로써 전도성 재료의 시트로부터 형성될 수 있다.
다양한 실시예들에 따르면, 도 5-11은 트랜지스터 어셈블리(102) 내의 커패시터(108)의 제조 시의 동작들에 후속하는 다양한 어셈블리들의 측면 단면도들을 도시한다. 특히, 도 5-11은 도 4의 최상부 뷰에 예시되는 커패시터(108)의 실시예의 제조 시의 다양한 어셈블리들을 예시한다. 도 5-11의 단면 뷰들은 도 4의 커패시터(108)의 섹션(400)을 따라 취해진다. 다양한 제조 동작들을 예시하기 위한 도 4의 특정 구성의 사용은 단지 예시적이며, 도 5-11에 관련하여 하기에 논의되는 제조 동작들이 사용되어 커패시터(108)의 임의의 원하는 구성을 형성할 수 있다.
도 5는 커패시터(108)가 배치될 층(502)을 제공하는 것에 후속하는 어셈블리(500)를 도시한다. 일부 실시예들에서, 층(502)은 반도체 기판(예를 들어, 베이스 층(116)이 형성될 수 있는 기판), 베이스 층(116), 또는 유리한 디커플링 성능을 제공하기 위해 베이스 층(116)에 적절하게 가깝게 위치되는 임의의 금속 층일 수 있다.
도 6은 어셈블리(500)의 층(502) 상에 전도성 시트(602)를 퇴적시키는 것에 후속하는 어셈블리(600)를 도시한다. 임의의 적절한 기법은 물리적 기상 증착, 원자층 증착, 전자 빔 증착과 같이, 전도성 시트(602)를 형성하기 위한 전도성 재료 퇴적을 위해 사용될 수 있다. 전도성 시트(602)에 대해 사용되는 전도성 재료는 임의의 적절한 전도성 재료일 수 있다. 예를 들어, 전도성 시트(602)는 금속 시트일 수 있다. 일부 이러한 실시예들에서, 예를 들어, 금속은 트랜지스터 게이트들을 형성하기 위해 통상적으로 사용되는 것과 동일한 금속일 수 있다.
도 7은 어셈블리(600)의 전도성 시트(602) 상에 노출되지 않은 포토레지스트 재료(702)를 퇴적시키는 것에 후속하는 어셈블리(700)를 도시한다. 임의의 적절한 포토레지스트가 사용되어, 폴리메틸 메타크릴레이트(PMMA) 또는 임의의 다른 종래의 포토레지스트(예를 들어, 전자 빔 리소그래피, 극 자외선 리소그래피, 또는 광학 리소그래피에 대해 사용되는 것)와 같은 노출되지 않은 포토레지스트 재료(702)를 제공할 수 있다.
도 8은 어셈블리(700)의 노출되지 않은 포토레지스트 재료(702)를 선택적으로 노출시키는 것에 후속하는 어셈블리(800)를 도시한다. 노출된 포토레지스트 층(802)은 노출되지 않은 포토레지스트 재료(702) 및 노출된 포토레지스트 재료(804)를 포함할 수 있다. 일부 실시예들에서, 종래의 리소그래피가 사용되어 노출된 포토레지스트 층(802)을 형성할 수 있다. 일부 실시예들에서, 전자 빔 직접 기록 기법이 사용되어 노출된 포토레지스트 층(802)을 형성할 수 있다. 특히, 본 명세서에서 더 논의되는 바와 같이, 전자 빔 직접 기록 기법을 사용하여, 인터리빙된 비-터칭 전도성 구조체들(interleaved non-touching conductive structures)을 형성해서, 정확한 타이트-피치된 커패시터들(tight-pitched capacitors)을 형성할 수 있다. 일부 실시예들에서, 표준 리소그래피 기법을 사용하여, 노출된 포토레지스트 층(802)을 형성할 수 있다(예를 들어, 마스크가 도포되고, 그 다음에 레이저 광이 뒤따르고, 마스크의 제거가 뒤따를 수 있다).
도 9는 어셈블리(800)로부터 노출된 포토레지스트 재료(804)를 제거하여 패터닝된 포토레지스트 층(902)을 형성하는 것에 후속하는 어셈블리(900)를 도시한다.
도 10은 어셈블리(900)의 전도성 시트(602)를 패터닝하여, 패터닝된 포토레지스트 층(902)의 패턴에 따라, 패터닝된 전도성 시트(1002)를 형성하는 것에 후속하는 어셈블리(1000)를 도시한다. 전도성 시트(602)의 패터닝은 전도성 시트(602) 내에 채널(1004)을 형성할 수 있다. 패터닝된 전도성 시트(1002)은 커패시터(108)의 형태를 취할 수 있고, 따라서, 커패시터(108)의 원하는 구성을 형성하기에 적절한 방식으로 패터닝될 수 있다. 특히, 채널(1004)은 임의의 적절한 형상 또는 폭을 가질 수 있고, 하나 이상의 커패시터들을 제공하기 위해 전도성 시트(602) 내에 형성되는 다수의 채널들 중 하나일 수 있다.
도 11은 어셈블리(1000)로부터 패터닝된 포토레지스트 층(902)을 제거하는 것에 후속하는 어셈블리(1100)를 도시한다. 위에서 논의된 바와 같이, 패터닝된 전도성 시트(1002)는 커패시터(108)의 형태를 취할 수 있다.
위에서 주지된 바와 같이, 일부 실시예들에서, 전도성 시트 자체에 궁극적으로 패터닝하기 위해 전자 빔 직접 기록 기법이 사용되어 전도성 시트 상에 배치된 노출되지 않은 포토레지스트 재료를 패터닝할 수 있다. 마스크가 요구되지 않을 수 있으며, 대신, 패턴은 포토레지스트 재료 내에 직접 형성될 수 있다. 전자 빔 직접 기록 기법들은 또한, 표준 리소그래피 기법들에 의해 용이하게 달성가능하지 않은 성능인, 22 나노미터 미만에 의해 분리되는 라인들의 패터닝을 가능하게 할 수 있다. 커패시터 구조체 내의 전도성 부분들이 분리를 감소시키는 것은 커패시터 "플레이트들" 사이의 거리를 최소화시키며, 이에 의해 커패시턴스를 증가시킨다. 종래의 커패시터 설계들에서 달성되는 플레이트 분리는 전압 서플라이로부터 높은 크패시턴스 트랜지스터들(예컨대, 트라이-게이트 트랜지스터들)을 효과적으로 디커플링시키기에는 극도로 부적합할 수 있다. 따라서, 작은 플레이트 분리를 가능하게 하는 기법들을 이용하는 것이 효과적인 디커플링을 위해 요구되는 높은 커패시턴스들을 달성하는데 중요할 수 있다.
다양한 실시예들에 따르면, 도 12-14는 전자 빔 직접 기록 기법을 사용하여 노출된 포토레지스트 층의 형성 시의 다양한 스테이지들에 후속하는 다양한 어셈블리들의 최상부 뷰들을 도시한다. 도 12는 노출되지 않은 포토레지스트 재료(예를 들어, 도 7의 어셈블리(700)의 노출되지 않은 포토레지스트 재료(702))의 제1 부분(1202)을 노출시켜 노출된 포토레지스트 재료(804)를 형성하는 것에 후속하는 어셈블리(1200)를 도시한다. 도 13은 어셈블리(1200)의 노출되지 않은 포토레지스트 재료의 제2 부분(1302)을 노출시켜 노출된 포토레지스트 재료(804)를 형성하는 것에 후속하는 어셈블리(1300)를 도시한다. 도 14는 어셈블리(1300)의 노출되지 않은 포토레지스트 재료의 제3 부분(1402)을 노출시켜 노출된 포토레지스트 재료(804)를 형성하는 것에 후속하는 어셈블리(1400)를 도시한다. 부분들(1202, 1302 및 1402) 각각은 커패시터(108)를 형성하는, 전도성 시트(602) 내의 채널의 위치에 대응할 수 있다. 도 12-14에 의해 예시되는 동작들은 원하는 경우 반복되고, 재배열되고, 조정되어, 채널들을 이용하여 금속 층을 패터닝하기 위해 사용될 수 있는 패터닝된 포토레지스트 층을 형성하여 커패시터(108)를 형성할 수 있다.
다양한 실시예들에 따르면, 도 15는 트랜지스터 어셈블리를 형성하는 방법(1500)의 흐름도이다. 방법(1500)의 동작들은 트랜지스터 어셈블리(102)에 관해 하기에 논의될 수 있지만, 이는 단순히 예시의 용이함을 위한 것이며, 방법(1500)은 임의의 적절한 트랜지스터 어셈블리를 형성하기 위해 적용될 수 있다. 일부 실시예들에서, 방법(1500)은 도 16에 관해 하기에 논의되는 컴퓨팅 디바이스(1600)에 포함되는 IC 디바이스의 제조에 대해 수행될 수 있다. 방법(1500)의 다양한 동작들은 적절한 경우 반복되고, 재배열되거나, 생략될 수 있다.
1502에서, 트랜지스터는 기판 상의 베이스 층 내에 형성될 수 있다. 트랜지스터는 공급 라인을 가질 수 있다. 예를 들어, 트랜지스터(104)는 기판(140) 상의 베이스 층(116)에 형성될 수 있고, 공급 라인(106)을 가질 수 있다. 일부 실시예들에서, 1502의 트랜지스터는 트라이-게이트 트랜지스터일 수 있다.
1504에서, 커패시터는 베이스 층에 또는 금속 층에 형성될 수 있다. 금속 층은 최외곽 금속 층이 아닌 금속 층일 수 있다. 예를 들어, 커패시터(108)는 베이스 층(116), 금속 층 M_1(118), 금속 층 M_2(120), 또는 최외곽 금속 층 M_N(124)으로부터 스택 내에 "더 멀리 아래에" 있는 임의의 적절한 층에 형성될 수 있다. 일부 실시예들에서, 1504에서의 커패시터를 형성하는 것은 (예를 들어, 도 5-11에 대해 위에서 논의된 바와 같이) 전도성 시트에 채널들을 패터닝하는 것을 포함할 수 있다. 일부 실시예들에서, 전도성 시트에 채널들을 패터닝하는 것은 (예를 들어, 도 12-14에 관해 위에서 논의된 바와 같이) 전자 빔 직접 기록 기법을 사용하는 것을 포함할 수 있다. 일부 실시예들에서, 1504에서 복수의 커패시터들이 형성될 수 있다. 복수의 커패시터들이 베이스 층 및/또는 최외곽 금속 층이 아닌 임의의 다른 금속 층에 위치될 수 있다.
1506에서, 1504의 커패시터는 1502의 트랜지스터의 공급 라인에 결합될 수 있다. 예를 들어, 커패시터(108)는 트랜지스터(104)의 공급 라인(106)에 결합될 수 있다.
1508에서, 또다른 금속 층은, 1504의 커패시터가 1502에서의 기판과 또다른 금속 층 사이에 배치될 수 있도록 형성될 수 있다. 일부 실시예들에서, 또다른 금속 층은 최외곽 금속 층(예를 들어, 금속 층 M_N(124))일 수 있다. 일부 실시예들에서, 또다른 금속 층은 "중간" 금속 층(예를 들어, 금속 층 M_1(118) 내지 M_N-1(122) 중 임의의 것)일 수 있다. 일부 실시예들에서, 1504의 커패시터는 1508의 또다른 금속 층이 형성되기 전에 형성될 수 있다.
다양한 실시예들에 따르면, 도 16은 본원에 개시된 트랜지스터 어셈블리들(102) 중 하나 이상을 포함할 수 있는 컴퓨팅 디바이스(1600)를 개략적으로 예시한다. 특히, 컴퓨팅 디바이스(1600)의 컴포넌트들 중 임의의 적절한 것들을 포함하는 다양한 다이들은 본원에 개시된 바와 같은 트랜지스터 어셈블리(예를 들어, 트랜지스터 어셈블리(102))를 포함할 수 있다.
컴퓨팅 디바이스(1600)는 마더보드(1602)와 같은 보드를 하우징할 수 있다. 마더보드(1602)는 프로세서(1604) 및 적어도 하나의 통신 칩(1606)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1604)는 마더보드(1602)에 물리적으로 그리고 전기적으로 결합될 수 있다. 일부 구현예들에서, 적어도 하나의 통신 칩(1606)이 또한 마더보드(1602)에 물리적으로 그리고 전기적으로 결합될 수 있다. 추가적인 구현예들에서, 통신 칩(1606)은 프로세서(1604)의 일부분일 수 있다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
그것의 응용예들에 따라, 컴퓨팅 디바이스(1600)는 마더보드(1602)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, 동적 랜덤 액세스 메모리), 비휘발성 메모리(예를 들어, 판독-전용 메모리), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가이거(Geiger) 카운터, 가속계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디스크 다목적 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지 않는다.
통신 칩(1606)은 컴퓨팅 디바이스(1600)로의 그리고 컴퓨팅 디바이스(1600)로부터의 데이터의 전달을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서 이들은 그렇지 않을 수도 있다. 통신 칩(1606)은 Wi-Fi (IEEE 802.11 계열), IEEE 802.16(예를 들어, IEEE 802.16-2005 보정안), 임의의 보정안들, 업데이트들 및/또는 개정안들(예를 들어, 어드밴스드 LTE 프로젝트, 울트라 모바일 브로드밴드(UMB) 프로젝트(또한 3GPP2라고 지칭됨) 등)을 수반하는 롱텀 에볼루션(LTE) 프로젝트를 포함하는 전기 전자 기술자 협회(IEEE) 표준들을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환가능 브로드밴드 무선 액세스(BWA) 네트워크들은, Worldwide Interoperability for Microwave Access를 나타내는 축약어인 WiMAX 네트워크들을 일반적으로 지칭하며, 이는 IEEE 802.16 표준에 대한 순응성 및 상호운용가능성 테스트들을 통과한 제품들에 대한 인증 마크이다. 통신 칩(1606)은 모바일 통신용 글로벌 시스템(Global System for Mobile Communication)(GSM), 범용 패킷 라디오 서비스(General Packet Radio Service)(GPRS), 유니버설 모바일 통신 시스템(Universal Mobile Telecommunications System)(UMTS), 고속 패킷 액세스(High Speed Packet Access)(HSPA), 이벌브드 HSPA(E-HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1606)은 GSM용 인핸스드 데이터 에볼루션(Enhanced Data for GSM Evolution)(EDGE), GSM EDGE 라디오 액세스 네트워크(GSM EDGE Radio Access Network)(GERAN), 유니버설 지상 라디오 액세스 네트워크(Universal Terrestrial Radio Access Network)(UTRAN), 또는 이벌브드 UTRAN(E-UTRAN)에 따라 동작할 수 있다. 통신 칩(1606)은 코드 분할 다중 액세스(Code Division Multiple Access)(CDMA), 시분할 다중 액세스(Time Division Multiple Access)(TDMA), 디지털 인핸스드 코드리스 통신(Digital Enhanced Cordless Telecommunications)(DECT), 에볼루션-데이터 옵티마이즈드(Evolution-Data Optimized)(EV-DO), 이들의 파생물들, 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(1606)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(1600)는 복수의 통신 칩들(1606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1606)은 Wi-Fi 및 블루투스와 같은 더 단거리의 무선 통신에 전용일 수 있고, 제2 통신 칩(1606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 더 장거리의 무선 통신에 전용일 수 있다.
통신 칩(1606)은 본원에 기술된 바와 같은 트랜지스터 어셈블리(예를 들어, 트랜지스터 어셈블리(102))를 포함할 수 있는 IC 패키지 어셈블리를 또한 포함할 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(1600) 내에 하우징되는 또다른 컴포넌트(예를 들어, 메모리 디바이스, 프로세서, 또는 다른 집적 회로 디바이스)는 본원에 기술된 바와 같은 트랜지스터 어셈블리(예를 들어, 트랜지스터 어셈블리(102))를 포함할 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(1600)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인용 디지털 보조단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스트톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(1600)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다. 일부 실시예들에서, 본원에 기술된 기법들은 고성능 컴퓨팅 디바이스에서 구현된다. 일부 실시예들에서, 본원에 기술된 기법들은 핸드헬드 컴퓨팅 디바이스들에서 구현된다. 일부 실시예들에서, 본원에 기술된 기법들은 웨어러블 컴퓨팅 디바이스에서 구현될 수 있다.
후속하는 단락들은 본 명세서에 개시된 실시예들에 대한 다수의 예를 제공한다. 예 1은 트랜지스터가 배치되는 베이스 층 ― 트랜지스터는 공급 라인을 가짐 ―; 제1 금속 층; 베이스 층과 제1 금속 층 사이에 배치되는 제2 금속 층; 및 그 안에 채널을 갖는 전도성 재료의 시트를 포함하고, 베이스 층 또는 제2 금속 층에 배치되며, 트랜지스터의 공급 라인에 결합되는 커패시터를 포함하는, 트랜지스터 어셈블리이다.
예 2는 예 1의 발명 대상을 포함할 수 있고, 제1 금속 층이 다이의 최외곽 금속 층이고; 커패시터가 제1 금속 층보다는 베이스 층에 더 가까운 것을 추가로 특정할 수 있다.
예 3은 예 1-3 중 임의의 것의 발명 대상을 포함할 수 있고, 커패시터가 IC 어셈블리의 전압 서플라이에 결합되는 것을 추가로 특정할 수 있다.
예 4는 예 1-3 중 임의의 것의 발명 대상을 포함할 수 있고, 커패시터가 베이스 층에 배치되는 것을 추가로 특정할 수 있다.
예 5는 예 1-4 중 임의의 것의 발명 대상을 포함할 수 있고, 트랜지스터가 트라이-게이트 트랜지스터인 것을 추가로 특정할 수 있다.
예 6은 예 1-5 중 임의의 것의 발명 대상을 포함할 수 있고, 제2 금속 층이 베이스 층에 가장 가까운 금속 층인 것을 추가로 특정할 수 있다.
예 7은 예 1-6 중 임의의 것의 발명 대상을 포함할 수 있고, 커패시터가 실질적으로 평면이며 인터리빙된 핑거들을 갖는 것을 추가로 특정할 수 있다.
예 8은 예 1-7 중 임의의 것의 발명 대상을 포함할 수 있고, 전도성 재료가 금속인 것을 추가로 특정할 수 있다.
예 9는 트랜지스터 어셈블리 및 전압 서플라이를 포함하는 IC 디바이스이다. 트랜지스터 어셈블리는 트랜지스터가 배치되는 베이스 층 ― 트랜지스터는 공급 라인을 가짐 ―, 제1 금속 층, 베이스 층과 제1 금속 층 사이에 배치되는 제2 금속 층, 및 그 안에 채널을 갖는 전도성 재료의 시트를 포함하고, 베이스 층 또는 제2 층에 배치되는 커패시터를 포함한다. 커패시터는 전압 서플라이에 그리고 트랜지스터 공급 라인에 결합된다.
예 10은 예 9의 발명 대상을 포함할 수 있고, 커패시터가 베이스 층에 배치되는 것을 추가로 특정할 수 있다.
예 11은 예 9-10 중 임의의 것의 발명 대상을 포함할 수 있고, 트랜지스터가 트라이-게이트 트랜지스터인 것을 추가로 특정할 수 있다.
예 12는 예 9-11 중 임의의 것의 발명 대상을 포함할 수 있고, 커패시터가 실질적으로 평면이며 인터리빙된 핑거들을 갖는 것을 추가로 특정할 수 있다.
예 13은 예 9-12 중 임의의 것의 발명 대상을 포함할 수 있고, 트랜지스터가 드라이버 트랜지스터이며, 베이스 층이 드라이버 트랜지스터에 결합된 복수의 부하 트랜지스터들을 더 포함하는 것을 추가로 특정할 수 있다.
예 14는 트랜지스터 어셈블리를 형성하는 방법이고, 이 방법은 기판 상의 베이스 층에 트랜지스터를 형성하는 단계 ― 트랜지스터는 공급 라인을 가짐 ―; 전도성 재료의 시트를 선택적으로 패터닝함으로써 베이스 층 또는 제2 금속 층에 커패시터를 형성하는 단계; 트랜지스터 공급 라인에 커패시터를 결합하는 단계; 및 커패시터가 기판과 제1 금속 층 사이에 배치되도록 제1 금속 층을 형성하는 단계를 포함한다.
예 15는 예 14의 발명 대상을 포함할 수 있고, 전도성 재료가 금속인 것을 추가로 특정할 수 있다.
예 16은 예 14-15 중 임의의 것의 발명 대상을 포함할 수 있고, 전도성 시트를 선택적으로 패터닝하는 것은 전자 빔 직접 기록 기법을 사용하는 것을 포함하는 것을 추가로 특정할 수 있다.
예 17은 예 14-15 중 임의의 것의 발명 대상을 포함할 수 있고, 전도성 시트를 선택적으로 패터닝하는 것은 극 자외선 리소그래피 기법을 사용하는 것을 포함하는 것을 추가로 특정할 수 있다.
예 18은 예 14-17 중 임의의 것의 발명 대상을 포함할 수 있고, 베이스 층 또는 제2 금속 층에 커패시터를 형성하는 단계가 제1 금속 층을 형성하기 이전에 수행되는 것을 추가로 특정할 수 있다.
예 19는 예 14-18 중 임의의 것의 발명 대상을 포함할 수 있고, 트랜지스터를 형성하는 단계가 트라이-게이트 트랜지스터를 형성하는 단계를 포함하는 것을 추가로 특정할 수 있다.
예 20은 예 14-19 중 임의의 것의 발명 대상을 포함할 수 있고, 베이스 층 또는 제2 금속 층에 커패시터를 형성하는 단계가 베이스 층 또는 제2 금속 층에 복수의 커패시터들을 형성하는 단계를 포함하는 것을 추가로 특정할 수 있다.
Claims (20)
- 집적 회로 구조체로서,
트랜지스터를 포함하는 베이스 층;
상기 베이스 층 위의 제1 금속 층 - 상기 제1 금속 층은 커패시터 구조체를 포함하고, 상기 커패시터 구조체는 도전성 핑거들의 제1 세트 및 도전성 핑거들의 제2 세트를 포함하고, 상기 도전성 핑거들의 제2 세트는 상기 도전성 핑거들의 제1 세트와 인터리빙되어있음 -; 및
상기 제1 금속 층 위의 제2 금속 층
을 포함하고, 상기 제1 금속 층은 상기 제2 금속 층보다 상기 베이스 층에 더 가까운, 집적 회로 구조체. - 제1항에 있어서,
상기 트랜지스터는 트라이-게이트 트랜지스터인, 집적 회로 구조체. - 제1항에 있어서,
상기 트랜지스터는 수직 구성을 갖는, 집적 회로 구조체. - 제1항에 있어서,
상기 커패시터 구조체는 상기 트랜지스터 위에 수직으로 있는, 집적 회로 구조체. - 제1항에 있어서,
상기 트랜지스터는 공급 라인을 갖고, 상기 커패시터 구조체는 상기 트랜지스터의 상기 공급 라인에 결합되는, 집적 회로 구조체. - 제1항에 있어서,
상기 커패시터는 1 마이크론 x 1 마이크론과 10 마이크론 x 10 마이크론 사이의 풋프린트를 갖는, 집적 회로 구조체. - 제1항에 있어서,
상기 제2 금속 층은 커패시터 구조체를 포함하지 않는, 집적 회로 구조체. - 제1항에 있어서,
상기 제2 금속 층은 제2 커패시터 구조체를 포함하는, 집적 회로 구조체. - 제1항에 있어서,
상기 제1 금속 층과 상기 베이스 층 사이에 하나 이상의 추가적인 금속 층들을 더 포함하는, 집적 회로 구조체. - 제1항에 있어서,
상기 제1 금속 층과 상기 제2 금속 층 사이에 하나 이상의 추가적인 금속 층들을 더 포함하는, 집적 회로 구조체. - 집적 회로 구조체로서,
트랜지스터가 배치되는 층;
상기 트랜지스터가 배치되는 층 위의 하나 이상의 제1 금속 층들;
상기 하나 이상의 제1 금속 층들 위의 제2 금속 층 - 상기 제2 금속 층은 커패시터 구조체를 포함하고, 상기 커패시터 구조체는 도전성 핑거들의 제1 세트 및 도전성 핑거들의 제2 세트를 포함하고, 상기 도전성 핑거들의 제2 세트는 상기 도전성 핑거들의 제1 세트와 인터리빙되어있고, 상기 제2 금속 층은 상기 트랜지스터가 배치되는 층으로부터 제1 수직 거리만큼 이격됨 -;
상기 제2 금속 층 위의 하나 이상의 제3 금속 층들; 및
상기 하나 이상의 제3 금속 층들 위의 제4 금속 층
을 포함하고, 상기 제4 금속 층은 상기 제2 금속 층으로부터 제2 수직 거리만큼 이격되고, 상기 제2 수직 거리는 상기 제1 수직 거리보다 큰, 집적 회로 구조체. - 제11항에 있어서,
상기 하나 이상의 제1 금속 층들은 커패시터 구조체를 포함하지 않는, 집적 회로 구조체. - 제11항에 있어서,
상기 하나 이상의 제3 금속 층들은 커패시터 구조체를 포함하지 않는, 집적 회로 구조체. - 제11항에 있어서,
상기 제4 금속 층은 커패시터 구조체를 포함하지 않는, 집적 회로 구조체. - 제11항에 있어서,
상기 하나 이상의 제1 금속 층들은 커패시터 구조체를 포함하지 않고, 상기 하나 이상의 제3 금속 층들은 커패시터 구조체를 포함하지 않고, 상기 제4 금속 층은 커패시터 구조체를 포함하지 않는, 집적 회로 구조체. - 제11항에 있어서,
상기 트랜지스터는 트라이-게이트 트랜지스터인, 집적 회로 구조체. - 제11항에 있어서,
상기 트랜지스터는 수직 구조를 갖는, 집적 회로 구조체. - 제11항에 있어서,
상기 커패시터 구조체는 상기 트랜지스터 위에 수직으로 있는, 집적 회로 구조체. - 제11항에 있어서,
상기 트랜지스터는 공급 라인을 갖고, 상기 커패시터 구조체는 상기 트랜지스터의 상기 공급 라인에 결합되는, 집적 회로 구조체. - 제11항에 있어서,
상기 커패시터는 1 마이크론 x 1 마이크론과 10 마이크론 x 10 마이크론 사이의 풋프린트를 갖는, 집적 회로 구조체.
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|---|---|---|---|---|
| US11719599B2 (en) * | 2019-10-10 | 2023-08-08 | Nippon Telegraph And Telephone Corporation | Optical fiber test method and optical fiber test device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009534870A (ja) * | 2006-05-18 | 2009-09-24 | インテル コーポレイション | パターン内の最小ピッチを短縮させる方法 |
| US20100078695A1 (en) * | 2008-09-30 | 2010-04-01 | Law Oscar M K | Low Leakage Capacitors Including Portions in Inter-Layer Dielectrics |
| US20130320458A1 (en) * | 2012-06-05 | 2013-12-05 | Texas Instruments Incorporated | Static Random-Access Memory Cell Array with Deep Well Regions |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183658B2 (en) * | 2001-09-05 | 2007-02-27 | Intel Corporation | Low cost microelectronic circuit package |
| US6492244B1 (en) * | 2001-11-21 | 2002-12-10 | International Business Machines Corporation | Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices |
| JPWO2003052829A1 (ja) * | 2001-12-14 | 2005-04-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2004119709A (ja) | 2002-09-26 | 2004-04-15 | Nec Corp | 半導体集積回路 |
| US7741670B2 (en) * | 2005-09-30 | 2010-06-22 | Broadcom Corporation | Semiconductor decoupling capacitor |
| US7728362B2 (en) * | 2006-01-20 | 2010-06-01 | International Business Machines Corporation | Creating integrated circuit capacitance from gate array structures |
| KR100876839B1 (ko) * | 2006-04-21 | 2009-01-09 | 주식회사 하이닉스반도체 | 집적회로 및 그 형성 방법 |
| US7473979B2 (en) * | 2006-05-30 | 2009-01-06 | International Business Machines Corporation | Semiconductor integrated circuit devices having high-Q wafer back-side capacitors |
| JP2008040220A (ja) * | 2006-08-08 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 光変調器の製造方法 |
| CN1996595B (zh) * | 2006-12-21 | 2010-05-19 | 威盛电子股份有限公司 | 用于集成电路的电容结构 |
| JP5700907B2 (ja) * | 2008-06-26 | 2015-04-15 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| JP2009033194A (ja) * | 2008-09-29 | 2009-02-12 | Panasonic Corp | 半導体集積回路装置、半導体集積回路装置用パターンの生成方法、半導体集積回路装置の製造方法、および半導体集積回路装置用パターン生成装置 |
| KR101444381B1 (ko) * | 2008-09-30 | 2014-11-03 | 삼성전자주식회사 | 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및그것의 제조 방법 |
| JP2011003768A (ja) * | 2009-06-19 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
| WO2011056534A2 (en) | 2009-10-26 | 2011-05-12 | Sandisk 3D, Llc | Methods of forming pillars for memory cells using sequential sidewall patterning |
| FR2955419B1 (fr) * | 2010-01-21 | 2012-07-13 | St Microelectronics Crolles 2 | Dispositif integre de memoire du type dram |
| JP5685457B2 (ja) * | 2010-04-02 | 2015-03-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US8552486B2 (en) * | 2011-01-17 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming metal-insulator-metal capacitors over a top metal layer |
| US8846449B2 (en) * | 2011-05-17 | 2014-09-30 | Panasonic Corporation | Three-dimensional integrated circuit, processor, semiconductor chip, and manufacturing method of three-dimensional integrated circuit |
| US8587077B2 (en) * | 2012-01-02 | 2013-11-19 | Windtop Technology Corp. | Integrated compact MEMS device with deep trench contacts |
| US8692306B2 (en) * | 2012-01-05 | 2014-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Decoupling capacitor and method of making same |
| US8847320B2 (en) * | 2012-01-31 | 2014-09-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Decoupling capacitor and layout for the capacitor |
| US9666262B2 (en) * | 2012-03-13 | 2017-05-30 | Samsung Electronics Co., Ltd. | Semiconductor memory device including power decoupling capacitor |
| KR20130111782A (ko) * | 2012-04-02 | 2013-10-11 | 삼성전자주식회사 | 셀형 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및 셀형 파워 디커플링 커패시터 배치 방법 |
| KR101896664B1 (ko) * | 2012-05-09 | 2018-09-07 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 장치 및 반도체 메모리 장치 |
| US8896096B2 (en) * | 2012-07-19 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process-compatible decoupling capacitor and method for making the same |
| US9064725B2 (en) * | 2012-12-14 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with embedded MOS varactor and method of making same |
| US9112133B2 (en) * | 2012-12-14 | 2015-08-18 | Marvell World Trade Ltd. | Resistive random access memory and method for controlling manufacturing of corresponding sub-resolution features of conductive and resistive elements |
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Patent Citations (3)
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|---|---|---|---|---|
| JP2009534870A (ja) * | 2006-05-18 | 2009-09-24 | インテル コーポレイション | パターン内の最小ピッチを短縮させる方法 |
| US20100078695A1 (en) * | 2008-09-30 | 2010-04-01 | Law Oscar M K | Low Leakage Capacitors Including Portions in Inter-Layer Dielectrics |
| US20130320458A1 (en) * | 2012-06-05 | 2013-12-05 | Texas Instruments Incorporated | Static Random-Access Memory Cell Array with Deep Well Regions |
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