TW201607002A - 陣列基板結構及接觸結構 - Google Patents

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Abstract

一種接觸結構，包括：一基板；一主動層，位於該基板上；一絕緣層，位於該主動層上；一層間介電層，位於該絕緣層上；一接觸物開口，穿透該層間介電層與該絕緣層之一部，露出該主動層之一部，其中該接觸物開口包括一第一凹口部，而該第一凹口部係由該層間介電層之一底面、該絕緣層之一側壁以及該主動層之一頂面所定義而成；以及一導電層，填入該接觸開口，並與該主動層電性連接。

Description

陣列基板結構及接觸結構
本發明關於顯示裝置，且特別是關於用於顯示裝置之一種陣列基板結構及接觸結構。
為了實現高速影像處理以及高品質顯示影像，近年來如彩色液晶顯示裝置之平面顯示器已廣泛地使用。於液晶顯示裝置中，通常包括兩個上、下基板，以黏合或是封合材料接合在一起。而液晶材料被填入兩個基板之間，為了保持兩板之間固定的距離，具有一定粒徑的顆粒被散佈於上述兩板之間。
通常，下基板表面形成有用來當作開關元件的薄膜電晶體，此薄膜電晶體具有連接於掃描線(scanning line)的閘極電極(gate electrode)、連接於訊號線(signal line)的汲極電極(drain electrode)、與連接於像素電極(pixel electrode)的源極電極(source electrode)。而上基板係置於下基板上方，此上基板表面形成有一濾光片與複數個遮光材料(如由樹脂黑矩陣(Resin BM)構成)。此兩基板的週邊具有封合材料黏合固定住，而兩基板之間具有液晶材料。下基板亦稱之為陣列基板(array substrate)，而形成於其上之如薄膜電晶體、接觸物等數個元件則通常藉由數道微影製程所製作而成。
然而，隨著顯示裝置的影像的解析度的提升趨勢， 便需要於下基板上形成如薄膜電晶體、接觸物等尺寸更為縮減之數個元件時，提供可維持或提升顯示裝置的電性表現之如基板結構與接觸物結構等元件結構。
依據一實施例，本發明提供了一種接觸結構，包括：一基板；一主動層，位於該基板上；一絕緣層，位於該主動層上；一層間介電層，位於該絕緣層上；一接觸物開口，穿透該層間介電層與該絕緣層之一部，露出該主動層之一部，其中該接觸物開口包括一第一凹口部，而該第一凹口部係由該層間介電層之一底面、該絕緣層之一側壁以及該主動層之一頂面所定義而成；以及一導電層，填入該接觸開口，並與該主動層電性連接。
依據另一實施例，本發明提供了一種接觸結構，包括：一基板；一絕緣層，位於該基板上；一主動層，位於該絕緣層之一部上；一第一層間介電層，位於該主動層上；一第二層間介電層，位於該第一層間介電層與該絕緣層上；一接觸開口，穿透該第二層間介電層與該第一層間介電層之一部，露出該主動層之一部，其中該接觸開口包括一第一凹口部，而該第一凹口部係由該層間介電層之一底面、該絕緣層之一側壁以及該主動層之一頂面所定義而成；以及一導電層，填入該接觸開口，並與該主動層電性連接。
依據又一實施例，本發明提供了一種陣列基板結構，包括：一基板；一主動層，位於該基板之一部上；一絕緣層，位於該主動層與該緩衝層上；一第一導電層，位於該絕緣層上且位於該主動層之一部上；一層間介電層，設置於該第一導電層與 該絕緣層上；一接觸開口，穿透該層間介電層與該絕緣層之一部，露出該主動層之一部，其中該接觸開口包括一第一凹口部，而該第一凹口部係由該層間介電層之一底面、該絕緣層之一側壁以及該主動層之一頂面所定義而成；以及一第二導電層，填入該接觸開口，並與該主動層電性連接。
依據另一實施例，本發明提供了一種陣列基板結構，包括：一基板；一第一導電層，位於該基板之一部上；一絕緣層，位於該第一導電層上；一主動層，位於該絕緣層之一部上並位於該第一導電層之上；一第一層間介電層，設置於該主動層上；一第二層間介電層，設置於該第一層間介電層與該絕緣層上；一接觸開口，穿透第二該層間介電層與該第一層間介電層之一部，露出該主動層之一部，其中該接觸開口包括一主體部與一第一凹口部，而該第一凹口部係由該第二層間介電層之一底面、該第一層間介電層之一側壁以及該主動層之一頂面所定義而成；以及一第二導電層，填入該接觸開口，並與該主動層電性連接。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧基板
102‧‧‧緩衝層
104‧‧‧主動層
104A‧‧‧源極/汲極區
104B‧‧‧通道區
106‧‧‧絕緣層
108‧‧‧第一導電層
110‧‧‧層間介電層
112‧‧‧接觸開口
114‧‧‧第二導電層
200、300‧‧‧基板
202、302‧‧‧緩衝層
204、308‧‧‧主動層
204A、308A‧‧‧源極/汲極區
204B、308B‧‧‧通道區
206、306‧‧‧絕緣層
208、304‧‧‧導電層
210、310、312‧‧‧層間介電層
212、314‧‧‧開口
212’、314’‧‧‧開口
214、316‧‧‧蝕刻製程
216、318‧‧‧凹口
217、330‧‧‧凹口
218、218’、320、320’‧‧‧接觸開口
220、322‧‧‧導電層
A、B、C、D、E‧‧‧陣列基板結構
X1、X3‧‧‧第一距離
X2、X4‧‧‧第二距離
第1圖為一剖面示意圖，顯示了依據本發明之一實施例之一種陣列基板結構。
第2A-2D圖為一系列剖面示意圖，顯示了依據本發明之一實施例之一種陣列基板結構之製造方法。
第3A-3C圖為一系列剖面示意圖，顯示了依據本發明之另一實施例之一種陣列基板結構之製造方法。
第4A-4D圖為一系列剖面示意圖，顯示了依據本發明之又一實施例之一種陣列基板結構之製造方法。
第5A-5C圖為一系列剖面示意圖，顯示了依據本發明之另一實施例之一種陣列基板結構之製造方法。
請參照第1圖，顯示了依據本發明之一實施例之陣列基板結構A之剖面圖，其適用於如彩色液晶顯示裝置之平面型顯示裝置的應用。在此，第1圖所示之陣列基板結構A為本案發明人所知悉之一種陣列基板結構，並藉由其說明隨著形成於陣列基板結構上之如薄膜電晶體、接觸物等元件的尺寸縮減趨勢時，發明人所發現之如接觸電阻值增加之不期望的電性表現的產生情形。
請參照第1圖，陣列基板結構A主要包括：一基板100；一緩衝層102，設置於基板100上；一主動層104，設置於緩衝層102之一部上；一絕緣層106，設置於主動層104與緩衝層102上；一導電層108，設置於絕緣層106上且位於主動層104之一部上；一層間介電層110，設置於第一導電層108與絕緣層106上；一接觸開口112，穿透層間介電層110與絕緣層106之一部，露出主動層104之一部；以及另一導電層114，順應地設置於層間介電層110之一部上以及為接觸開口112所露出之層間介電層110、絕緣層102與主動層104之上。於本實施例中，導電層108、絕緣層106與主動層104形成了一薄膜電晶體(thin film transistor，TFT)，而主動層104可包括如非晶矽、多晶矽或金屬氧化物之半導體材料，且其內包括了摻雜有適當摻質之一對源極/汲極區104A以及設置於其間之未經摻雜之一通道區104B。
如第1圖所示，接觸開口112係藉由如乾蝕刻之一蝕刻製程所形成，而形成於接觸開口112內之導電層114則作為電性連結此薄膜電晶體元件內之一源極/汲極區104A與後續形成之一導電元件(未顯示)之一導電接觸物(conductive contact)之用。
然而，隨著形成於此陣列基板結構A上之薄膜電晶體及導電接觸物等元件的尺寸的縮減趨勢，作為導電接觸物之導電層114與薄膜電晶體之一源極/汲極區104A之間的接觸面積也將隨之縮小。如此，便會增加了導電層114與源極/汲極區104A之間的接觸電阻(contact resistance)，進而影響了陣列基板結構A的電性表現。
有鑑於此，本發明提供了數個陣列基板結構與接觸結構之實施情形，以於隨著陣列基板結構上之薄膜電晶體及導電接觸物等元件之尺寸縮減時，可維持或更為降低此些導電接觸物與薄膜電晶體內之源極/汲極區之間的接觸電阻，進而維持或更改善陣列基板結構之相關電性表現。
第2A-2D圖為一系列剖面示意圖，顯示了依據本發明之一實施例之一種陣列基板結構B之製造方法。
請參照第2A圖，首先提供如透明基板之一基板200。接著於此基板200上形成如氮化矽、氧化矽或其組合之介電材料之一緩衝層(buffer layer)202。接著，藉由依序沉積與圖案化非晶矽、多晶矽或金屬氧化物之半導體材料，以於緩衝層202之 一部上形成一主動層(active layer)204。接著於基板200上形成如氧化矽、氮化矽、氮氧化矽、或氮氧化鉿(hafnium oxynitride)之介電材料之一絕緣層206，其順應地覆蓋了緩衝層202及主動層204。接著，可藉由依序沉積與圖案化形成於基板200上之如鉬或鋁之導電材料之一膜層，以形成圖案化之一導電層208，而導電層208係位於主動層204之一部上。接著，對基板200施行一離子佈植程序(未圖示)，以摻雜適當摻質於部分之主動層204內，並利用導電層208作為離子佈植罩幕。因此，於主動層204內形成摻雜有適當摻質之一對源極/汲極區204A以及設置於其間之未經摻雜之一通道區204B。導電層208係作為一薄膜電晶體之閘極電極。
請參照第2B圖，接著於基板200上形成如氧化矽、氮化矽、或氮氧化矽之介電材料之一層間介電層210，並接著藉由如乾蝕刻之一蝕刻製程以及適當之圖案化罩幕的使用以圖案化此層間介電層210，並於其內形成數個開口212。請參照第2B圖，此些開口212分別穿透層間介電層210以及絕緣層206之一部，進而露出了此些源極/汲極區204A之一部分的頂面。
請參照第2C圖，接著施行一蝕刻製程214，例如為等向性之一濕蝕刻製程，以選擇性地凹蝕(recess)為開口212所露出之絕緣層206之一部，進而於鄰近於開口212之絕緣層206之一部內形成一凹口216。此凹口216係由位於開口212內之層間介電層210之底面之一部、絕緣層206之一側壁以及主動層204內之此些源極/汲極區204A之一之一部的頂面所定義形成。如此，開口212與凹口216的結合形成了一接觸開口218，而開口 212係為接觸開口218之一主體部(main portion)，而凹口216為接觸開口218之一凹口部(recess portion)。於一實施例中，絕緣層206之材料為氧化矽，而層間介電層210之材料為氮化矽，氧化矽與氮化矽之間具有介於2：1~8：1之蝕刻選擇比，以於形成凹口216時避免過度蝕刻層間介電層210而改變其輪廓。
請參照第2D圖，接著於第2C圖上形成一層導電材料並經過圖案化以於層間介電層210之一部的頂面上以及為接觸開口218所露出之層間介電層210、絕緣層206及主動區204之表面上形成一導電層220。此導電層220亦可順應地填入於凹口216內並覆蓋凹口216內所露出之層間介電層210、絕緣層206以及源極/汲極區204A之露出表面，以作為電性連結一源極/汲極區204A以及後續形成之一電性元件(未顯示)之一導電接觸物之用。此導電層220可為一單一導電層或如一鉬-鋁-鉬(Mo-Al-Mo)三重膜層之一多膜層導電層。於其他實施例中，導電層220亦可包含相同於下方之導電層208材料之材料。
如第2D圖所示，製程至此，便大體完成了陣列基板結構B的製作。於一實施例中，為凹口216所露出之絕緣層206之側壁相距開口212所露出層間介電層210之側壁一第一距離X1，其約為0.05~0.5微米。藉由於接觸開口218內之額外的數個凹口216的設置情形，從而允許了於此些凹口216內之導電層220的額外設置。如此，設置於此些凹口216內之導電層220的部分可增加了導電層220與主動層204內之源極/汲極區204A之間的實體接觸區域，因此當隨著形成於此陣列基板結構B上之薄膜電晶體及導電接觸物(即導電層220)等元件的尺寸縮減時，便可維持 或更為降低導電接觸物(即導電層220)與薄膜電晶體內源極/汲極區204A之間的接觸電阻，並維持或更為提升此陣列基板結構B之相關電性表現。
另外，第3A-3C圖為一系列剖面示意圖，顯示了依據本發明之另一實施例之一種陣列基板結構B之製造方法。第3A-3C圖之製造方法係由修改如第2A-2D所示之製造方法所得到。因此，基於簡化之目的，於下文中僅描述此兩實施例之間的差異情形，且於第3A-3C圖中相同標號係代表相同構件。
請參照第3A圖，首先提供如第2B圖所示結構，而不同於第2B圖所示製程，在此於形成穿透層間介電層210與絕緣層206之如乾蝕刻之一蝕刻製程時，將更蝕刻穿透主動層204內之源極/汲極區204A之一部與其下方之緩衝層202之一部並停止於基板200上，進而形成了如第3A圖所示之由上而下穿透了層間介電層210、絕緣層206、源極/汲極區204A及緩衝層202之一部之一開口212’。
請參照第3B圖，接著施行相同於第2C圖內所示之蝕刻製程214，例如為等向性之一濕蝕刻製程，以選擇性地凹蝕(recess)為開口212’所露出之絕緣層206與緩衝層202之一部，進而於鄰近於開口212’之絕緣層206之一部內形成一凹口216，以及於鄰近於開口212’之緩衝層202之一部內形成一另一凹口217。在此，凹口216係由位於開口212’內之層間介電層210之底面之一部、絕緣層206之一側壁以及主動層204內之此些源極/汲極區204A之一之一部的頂面所定義形成，而凹口217係由位於開口212’內之主動層204之底面之一部、緩衝層202之一側壁 以及基板200的頂面所定義形成。如此，開口212’、凹口216及凹口217的結合形成了一接觸開口218’，而開口212’係為接觸開口218’之一主體部(main portion)，而凹口216與凹口217分別為接觸開口218’之一凹口部(recess portion)。於一實施例中，緩衝層202與絕緣層206之材料為氧化矽，而層間介電層210之材料為氮化矽，此三膜層材料之間具有介於2：2：1~8：8：1(緩衝層202：絕緣層206：層間介電層210)之蝕刻選擇比，以於形成凹口216與凹口217時避免過度蝕刻層間介電層210而改變其輪廓。
請參照第3C圖，接著於第3B圖上形成一層導電材料並經過圖案化以於層間介電層210之一部的頂面上以及為接觸開口218’所露出之層間介電層210、絕緣層206、主動層204、緩衝層202及基板200之表面上形成一導電層220。此導電層220亦可順應地填入於凹口216與凹口217內並覆蓋凹口216內所露出之層間介電層210、絕緣層206以及源極/汲極區204A之露出表面及凹口217內所露出之源極/汲極區204A、緩衝層202以及基板200之露出表面，以作為電性連結一源極/汲極區204A以及後續形成之一電性元件(未顯示)之一導電接觸物之用。此導電層220可為一單一導電層或如一鉬-鋁-鉬(Mo-Al-Mo)三重膜層之一多膜層導電層。於其他實施例中，導電層220亦可包含相同於下方之導電層208材料之材料。
如第3C圖所示，製程至此，便大體完成了陣列基板結構C的製作。於一實施例中，為凹口216所露出之絕緣層206之側壁相距開口212’所露出層間介電層210之側壁一第一距離X1，其約為0.05~0.5微米，而為凹口217所露出之緩衝層202之 側壁則相距開口212’所露出層間介電層210之一側壁一第二距離X2，其約為0.01~0.5微米，且此第一距離X1係大於此第二距離X2。藉由於接觸開口218’內額外之數個凹口216與217的設置，從而允許了於此些凹口216與217內之導電層220的額外設置情形。如此，設置於此些凹口216與217內之導電層220部分便可增加導電層220與主動層204內之一源極/汲極區204A之間的實體接觸區域，因此當隨著形成於此陣列基板結構C上之薄膜電晶體及導電接觸物(即導電層220)等元件的尺寸縮減時，便可維持或更為降低導電接觸物與薄膜電晶體內源極/汲極區204A之間的接觸電阻，並維持或更為提升此陣列基板結構C之相關電性表現。
於第2D圖所示之陣列基板結構B以及第3C圖所示之陣列基板結構C之中，所採用之薄膜電晶體係顯示為具有頂閘極(top-gate)型態之薄膜電晶體實施情形。然而，如第2D圖所示之陣列基板結構B與第3C圖所示之陣列基板結構C中所示之接觸開口之設置情形亦適用於採用具有底閘極(bottom-gate)型態之薄膜電晶體之一陣列基板結構的應用，而非以第2D圖與第3C圖所示之陣列基板結構內之頂閘極型態之實施情形加以限制本發明之範疇。
第4A-4D圖之一系列剖面示意圖，顯示了依據本發明之又一實施例之一種陣列基板結構D之製造方法。
請參照第4A圖，首先提供如透明基板之一基板300。接著於基板300上形成如氮化矽、氧化矽或其組合之介電材料之一緩衝層(buffer layer)302。接著，可藉由依序沉積與圖案化形成於緩衝層302上之如鉬或鋁之導電材料之膜層以形成圖案化 之一導電層304。接著於基板300上形成如氧化矽、氮化矽、氮氧化矽、或氮氧化鉿(hafnium oxynitride)之介電材料之一絕緣層306，其順應地覆蓋了緩衝層302及導電層304。接著依序沉積與圖案化非晶矽、多晶矽或金屬氧化物之一層半導體材料以及一層介電材料，以於絕緣層306之一部上依序形成一主動層308與一層間介電層310，而此主動層308與層間介電層310位於導電層304之上。層間介電層310之材質例如為氧化矽、氮化矽、或氮氧化矽之介電材料。接著，藉由適當遮罩(未顯示)的使用，針對基板300施行一離子佈植程序(未圖示)，以摻雜適當摻質於部分之主動層308內，進而於主動層308內形成摻雜有適當摻質之一對源極/汲極區308A以及設置於其間之未經摻雜之一通道區308。在此，導電層304係作為一薄膜電晶體之閘極電極，而製程至此便大體完成了薄膜電晶體的製作。
請參照第4B圖，接著於基板300上形成如氧化矽、氮化矽、或氮氧化矽之介電材料之一層間介電層312，並接著藉由如乾蝕刻之一蝕刻製程以及適當之圖案化罩幕的使用以圖案化之並形成數個開口314。請參照第4B圖，此些開口314分別穿透了層間介電層312以及層間介電層310之一部，進而分別露出了此些源極/汲極區308A之一之一部分的頂面。
請參照第4C圖，接著施行一蝕刻製程316，例如為等向性之一濕蝕刻製程，以選擇性地凹蝕(recess)為開口314所露出之層間介電層310之一部，進而於鄰近開口314之層間介電層310之一部內形成一凹口318。此凹口318係由位於開口314內之層間介電層312之底面之一部、層間介電層310之一側壁以及主 動層308內之此些源極/汲極區308A之一之一部的頂面所定義形成。如此，開口314與凹口318的結合形成了一接觸開口320，而開口314係為接觸開口320之一主體部(main portion)，而凹口318為接觸開口320之一凹口部(recess portion)。於一實施例中，層間介電層310之材料為氧化矽，而層間介電層312之材料為氮化矽，氧化矽與氮化矽之間具有介於2：1~8：1之蝕刻選擇比，以於形成凹口318時避免過度蝕刻層間介電層312而改變其輪廓。
請參照第4D圖，接著於第4C圖上形成一層導電材料並經過圖案化以於層間介電層312之一部的頂面以及為接觸開口320所露出之層間介電層312、層間介電層310及主動層308之表面上形成一導電層322。此導電層322亦可順應地填入於凹口318內並覆蓋凹口318內所露出之層間介電層312、層間介電層310以及源極/汲極區308A之露出表面，以作為電性連結源極/汲極區308A以及後續形成之一電性元件(未顯示)之一導電接觸物之用。此導電層322可為一單一導電層或如一鉬-鋁-鉬(Mo-Al-Mo)三重膜層之一多膜層導電層。於其他實施例中，導電層322亦可包含相同於下方之導電層304材料之材料。
如第4D圖所示，製程至此，便大體完成了依據本實施例之陣列基板結構D的製作。於一實施例中，為凹口318所露出之層間介電層310之側壁相距開口314所露出層間介電層312之一側壁一第一距離X3，其約為0.05~0.5微米。藉由於接觸物開口320內額外之數個凹口318的設置，從而允許了於此些凹口318內之導電層322的額外設置。如此，設置於此些凹口318內之導電層322部分可增加了導電層322與主動層308內之源極/ 汲極區308A之間的實體接觸區域，因此隨著形成於此陣列基板結構D上之薄膜電晶體及導電接觸物(即導電層322)等元件的尺寸縮減時，便可維持或更為降低導電接觸物與薄膜電晶體內源極/汲極區308A之間的接觸電阻，並維持或更為提升此陣列基板結構D之相關電性表現。
另外，請參照第5A-5C圖為一系列剖面示意圖，顯示了依據本發明之另一實施例之一種陣列基板結構E之製造方法。第5A-5C圖之製造方法係由修改如第4A-4D所示之製造方法所得到。因此，基於簡化目的，於下文中僅描述其間之差異，且於第5A-5C圖中相同標號係代表相同構件。
請參照第5A圖，首先提供如第4B圖所示結構，不同於第4B圖所示製程，此處於形成穿透層間介電層312與層間介電層310之如乾蝕刻之一蝕刻製程(未顯示)時，將更蝕刻穿透主動層308內之源極/汲極區308A之一部與其下方之絕緣層306與緩衝層302之一部並停止於基板300上，進而形成了如第3A圖所示之由上而下穿透了層間介電層312、層間介電層310、主動層308內之源極/汲極區308A、絕緣層306及緩衝層302之一開口314’。
請參照第5B圖，接著施行相同於第4C圖內所示之蝕刻製程316，例如為等向性之一濕蝕刻製程，以選擇性凹蝕(recess)為開口314’所露出之層間介電層310及絕緣層306之一部，進而於鄰近開口314’之層間介電層310之一部內形成一凹口318，以及於鄰近開口314’之絕緣層306之此部內形成另一凹口330。在此，凹口318係由位於開口314’之內之層間介電層312 之底面之一部、層間介電層310之一側壁以及主動層308內之此些源極/汲極區308A之一之一部的頂面所定義形成，而凹口330係由位於開口314’內之主動層308之底面之一部、絕緣層306之一側壁以及緩衝層302的頂面所定義形成。如此，開口314’、凹口318及凹口330的結合形成了一接觸開口320’，而開口314’係為接觸開口320’之一主體部，而凹口318為接觸開口320’之一第一凹口部，以及凹口330為接觸開口320’之一第二凹口部。於一實施例中，層間介電層310與絕緣層306的材料為氧化矽，而層間介電層312之材料為氮化矽，此三膜層材料之間具有介於2：2：1~8：8：1(層間介電層310：絕緣層306：層間介電層312)之蝕刻選擇比，以於形成凹口318與凹口330時避免過度蝕刻層間介電層312而改變其輪廓。
請參照第5C圖，接著於第5B圖上形成一層導電材料並經過圖案化以於層間介電層312之一部的頂面以及為接觸開口320’所露出之層間介電層312、層間介電層310、主動層308、絕緣層306、緩衝層302及基板300之表面上形成一導電層332。此導電層332亦可順應地填入於凹口318與330內並覆蓋凹口318內所露出之層間介電層312、層間介電層310以及源極/汲極區308A之露出表面及凹口330內所露出之源極/汲極區308A、絕緣層306、緩衝層302以及基板300之露出表面，以作為電性連結一源極/汲極區308A以及後續形成之一電性元件(未顯示)之一導電接觸物之用。此導電層332可為一單一導電層或如一鉬-鋁-鉬(Mo-Al-Mo)三重膜層之一多膜層導電層。於其他實施例中，導電層332亦可包含相同於下方之導電層304材料之材料。
如第3C圖所示，製程至此，便大體完成了陣列基板結構E的製作。於一實施例中，為凹口318所露出之層間介電層310之側壁相距開口314’所露出層間介電層312之側壁一第一距離X3，其約為0.05~0.5微米，而為凹口330所露出之絕緣層306之側壁則相距開口314’所露出層間介電層312之一側壁一第二距離X4，其約為0.01~0.5微米，且此第一距離X3係大於此第二距離X4。藉由於接觸開口320’內額外之數個凹口318與330的設置，從而允許了於此些凹口318與330內之導電層332的額外設置情形。如此，設置於此些凹口318內之導電層332部分便可增加導電層332與主動層308內之一源極/汲極區308A之間的實體接觸區域，因此當隨著形成於此陣列基板結構E上之薄膜電晶體及導電接觸物(即導電層332)等元件的尺寸縮減時，便可維持或更為降低導電接觸物與薄膜電晶體內源極/汲極區308A之間的接觸電阻，並維持或更為提升此陣列基板結構E之相關電性表現。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧基板
202‧‧‧緩衝層
204‧‧‧主動層
204A‧‧‧源極/汲極區
204B‧‧‧通道區
206‧‧‧絕緣層
208‧‧‧導電層
210‧‧‧層間介電層
212‧‧‧開口
216‧‧‧凹口
218‧‧‧接觸開口
220‧‧‧導電層
B‧‧‧陣列基板結構
X1‧‧‧第一距離

Claims (20)

  1. 一種接觸結構，包括：一基板；一主動層，位於該基板上；一絕緣層，位於該主動層上；一層間介電層，位於該絕緣層上；一接觸開口，穿透該層間介電層與該絕緣層之一部，露出該主動層之一部，其中該接觸開口包括一第一凹口部，而該第一凹口部係由該層間介電層之一底面、該絕緣層之一側壁以及該主動層之一頂面所定義而成；以及一導電層，填入該接觸開口，並與該主動層電性連接。
  2. 如申請專利範圍第1項所述之接觸結構，更包括有一緩衝層，位於該基板與該主動層之間，其中該接觸開口更穿透該主動層與該緩衝層之一部，以更露出該主動層、該緩衝層與該基板之一部，其中該接觸開口更包括一第二凹口部，而該第二凹口部係由該主動層之一底面、該緩衝層之一側壁以及該基板之一頂面所定義而成，而該導電層亦順應地設置於為該接觸開口所露出之該緩衝層與該基板之上。
  3. 如申請專利範圍第2項所述之接觸結構，其中該絕緣層之該側壁相距該接觸開口所露出之該主動層之一側壁一第一距離，而該緩衝層之該側壁相距該接觸開口所露出之該主動層之該側壁一第二距離，而該第一距離大於該第二距離。
  4. 如申請專利範圍第3項所述之接觸結構，其中該第一距離介於0.05~0.5微米，及該第二距離介於0.01~0.5微米。
  5. 如申請專利範圍第1項所述之接觸結構，其中該主動層包括半導體材料。
  6. 一種接觸結構，包括：一基板；一絕緣層，位於該基板上；一主動層，位於該絕緣層之一部上；一第一層間介電層，位於該主動層上；一第二層間介電層，位於該第一層間介電層與該絕緣層上；一接觸開口，穿透該第二層間介電層與該第一層間介電層之一部，露出該主動層之一部，其中該接觸開口包括一第一凹口部，而該第一凹口部係由該第二層間介電層之一底面、該第一層間介電層之一側壁以及該主動層之一頂面所定義而成；以及一導電層，填入該接觸開口，並與該主動層電性連接。
  7. 如申請專利範圍第6項所述之接觸結構，更包括一緩衝層，位於該基板與該絕緣層之間，其中該接觸開口更穿透該主動層、該絕緣層與該緩衝層之一部，以露出該主動層、該絕緣層、該緩衝層與該基板之一部，其中該接觸開口更包括一第二凹口部，而該第二凹口部係由該主動層之一底面、該絕緣層之一側壁以及該緩衝層之一頂面所定義而成。
  8. 如申請專利範圍第7項所述之接觸結構，其中該第一層間介電 層之該側壁距為該接觸開口所露出之該主動層之一側壁一第一距離，而該絕緣層之該側壁距為該接觸開口所露出之該主動層之該側壁一第二距離，且該第一距離大於該第二距離。
  9. 如申請專利範圍第8項所述之接觸結構，其中該第一距離介於0.05~0.5微米，及該第二距離介於0.01~0.5微米。
  10. 如申請專利範圍第6項所述之接觸結構，其中該主動層包括半導體材料。
  11. 一種陣列基板結構，包括：一基板；一主動層，位於該基板之一部上；一絕緣層，位於該主動層與該緩衝層上；一第一導電層，位於該絕緣層上且位於該主動層之一部上；一層間介電層，設置於該第一導電層與該絕緣層上；一接觸開口，穿透該層間介電層與該絕緣層之一部，露出該主動層之一部，其中該接觸開口包括一第一凹口部，而該第一凹口部係由該層間介電層之一底面、該絕緣層之一側壁以及該主動層之一頂面所定義而成；以及一第二導電層，填入該接觸開口，並與該主動層電性連接。
  12. 如申請專利範圍第11項所述之陣列基板結構，更包括一緩衝層，位於該基板與該主動層之間，其中該接觸開口更穿透該主動層與該緩衝層之一部，以露出該主動層、該緩衝層與該基板之一部，其中該接觸開口更包括一第二凹口部，而該第二凹口 部係由該主動層之一底面、該緩衝層之一側壁以及該基板之一頂面所定義而成，而該導電層亦順應地設置於為該接觸開口所露出之該緩衝層與該基板之上。
  13. 如申請專利範圍第12項所述之陣列基板結構，其中該絕緣層之該側壁相距該接觸開口所露出之該主動層之一側壁一第一距離，而該緩衝層之該側壁相距該接觸開口所露出之該主動層之該側壁一第二距離，而該第一距離大於該第二距離。
  14. 如申請專利範圍第13項所述之陣列基板結構，其中該第一距離介於0.05~0.5微米，及該第二距離介於0.01~0.5微米。
  15. 如申請專利範圍第11項所述之陣列基板結構，其中該主動層包括半導體材料。
  16. 一種陣列基板結構，包括：一基板；一第一導電層，位於該基板之一部上；一絕緣層，位於該第一導電層上；一主動層，位於該絕緣層之一部上並位於該第一導電層之上；一第一層間介電層，設置於該主動層上；一第二層間介電層，設置於該第一層間介電層與該絕緣層上；一接觸開口，穿透第二該層間介電層與該第一層間介電層之一部，露出該主動層之一部，其中該接觸開口包括一主體部與一第一凹口部，而該第一凹口部係由該第二層間介電層之一底面、該第一層間介電層之一側壁以及該主動層之一頂面所定義 而成；以及一第二導電層，填入該接觸開口，並與該主動層電性連接。
  17. 如申請專利範圍第16項所述之陣列基板結構，其中更包括有一位於該基板與該絕緣層之間的緩衝層，該接觸開口更穿透該主動層、該絕緣層與該緩衝層之一部，以露出該主動層、該絕緣層、該緩衝層與該基板之一部，其中該接觸開口更包括一第二凹口部，而該第二凹口部係由該主動層之一底面、該絕緣層之一側壁以及該緩衝層之一頂面所定義而成。
  18. 如申請專利範圍第17項所述之陣列基板結構，其中該第一層間介電層之該側壁相距該接觸開口所露出之該主動層之一側壁一第一距離，而該絕緣層之該側壁相距該接觸開口所露出之該主動層之該側壁一第二距離，且該第一距離大於該第二距離。
  19. 如申請專利範圍第18項所述之陣列基板結構，其中該第一距離介於0.05~0.5微米，及該第二距離介於0.01~0.5微米。
  20. 如申請專利範圍第16項所述之陣列基板結構，其中該主動層包括半導體材料。
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