KR20160021049A - 어레이 기판 구조물 및 접촉 구조물 - Google Patents

어레이 기판 구조물 및 접촉 구조물 Download PDF

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Abstract

기판, 활성층, 층간 유전체(ILD)층, 접촉 개구, 및 도전층을 포함하는 접촉 구조물이 제공된다. 활성층은 기판 위에 배치되며, 절연층은 활성층 위에 배치되며, 층간 유전체(ILD)층은 절연층 위에 있다. 접촉 개구는 ILD층과 절연층의 일부분을 관통하여 활성층의 일부분을 노출시키고, 접촉 개구는 제1 리세스부를 포함하며, 제1 리세스부는 ILD층의 바닥면, 절연층의 측벽, 및 활성층의 최상면에 의해 정의된다. 도전층은 활성층에 전기적으로 연결되도록 접촉 개구 내에 있다.

Description

어레이 기판 구조물 및 접촉 구조물{ARRAY SUBSTRATE STRUCTURE AND CONTACT STRUCTURE}
본 출원은 2014년 8월 15일에 출원된 대만 특허 출원 제103128044호의 우선권을 청구하며, 이 대만 특허 출원은 본 명세서에서 그 전체 내용이 참조로서 병합된다.
본 발명은 디스플레이 디바이스에 관한 것이며, 특히 디스플레이 디바이스를 위한 어레이 기판 구조물 및 접촉 구조물에 관한 것이다.
고속 이미지 처리 및 고품질 이미지 디스플레이의 요건들을 충족시키기 위해, 칼라 액정 디스플레이(liquid-crystal display; LCD)와 같은 평면 패널 디스플레이가 대중화되어 가고 있다. LCD는 일반적으로 상부 기판과 하부 기판을 가지며, 이 기판 상에는 전극들이 있다. 이러한 기판들은 접착 물질로 밀봉되며, 이러한 두 개의 기판들 사이에는 액정 물질이 밀봉된다. 액정 주입 이전에, 기판들 간에 일정한 거리를 유지하기 위해 기판들 사이에 스페이서들이 스프레이된다.
일반적으로, 박막 트랜지스터(thin film transistor; TFT)는 스위칭 디바이스로서 하위 기판 위에 형성된다. 각각의 TFT는 스캐닝 라인에 연결된 게이트 전극, 신호 라인과 연결된 드레인 전극, 및 픽셀 전극에 연결된 소스 전극을 갖는다. 상위 기판은 하위 기판 위에 배치되며, 칼라 필터와 복수의 차광 물질들(예컨대, 수지 블랙 매트릭스)을 포함한다. 하위 기판과 상위 기판의 가장자리들은 접착 물질로 밀봉되며, 하위 기판과 상위 기판 사이에는 액정 물질이 제공된다. 하위 기판을 어레이 기판이라고도 부르며, 이것 위에는, 여러가지 포토리소그래피 단계들을 수행함으로써 일반적으로 정의되는 TFT와 전기적 접촉물과 같은 엘리먼트들이 형성된다.
하지만, 디스플레이 디바이스의 이미지 해상도에서의 향상이 이루어짐에 따라, 특히, 하위 기판 위에 형성된 TFT 및 접촉물과 같은 엘리먼트들의 크기가 더욱 더 감소함에 따라, 디스플레이 디바이스의 전기적 성능을 유지하거나 향상시키기 위한 기판 구조물 및 접촉 구조물과 같은 엘리먼트 구조물들이 필요하다.
예시적인 접촉 구조물은 기판, 활성층, 절연층, 층간 유전체(inter-layer dielectric; ILD)층, 접촉 개구, 및 도전층을 포함한다. 일 실시예에서, 활성층은 기판 위에 배치되며, 절연층은 활성층 위에 배치된다. 층간 유전체(ILD)층은 절연층 위에 배치되고, 접촉 개구는 ILD층과 절연층의 일부분을 관통하여 활성층의 일부분을 노출시키고, 접촉 개구는 제1 리세스부를 포함하며, 제1 리세스부는 ILD층의 바닥면, 절연층의 측벽, 및 활성층의 최상면에 의해 정의된다. 도전층은 활성층과 전기적으로 연결되도록, 접촉 개구 내에 있다.
다른 예시적인 접촉 구조물은 기판, 절연층, 활성층, 제1 층간 유전체(ILD)층, 제2 층간 유전체(ILD)층, 접촉 개구, 및 도전층을 포함한다. 일 실시예에서, 절연층은 기판 위에 배치되며, 활성층은 절연층의 일부분 위에 배치된다. 제1 ILD층은 활성층 위에 배치되며, 제2 층간 유전체(ILD)층은 제1 ILD층과 절연층 위에 배치된다. 접촉 개구는 제2 ILD층과 제1 ILD층의 일부분을 관통하여 활성층의 일부분을 노출시키고, 접촉 개구는 제1 리세스부를 포함하며, 제1 리세스부는 제2 ILD층의 바닥면, 제1 ILD층의 측벽, 및 활성층의 최상면에 의해 정의된다. 도전층은 활성층과 전기적으로 연결되도록, 접촉 개구 내에 배치된다.
예시적인 어레이 기판 구조물은 기판, 절연층, 활성층, 제1 도전층, 층간 유전체층, 접촉 개구, 및 제2 도전층을 포함한다. 일 실시예에서, 활성층은 기판의 일부분 위에 배치되며, 절연층은 활성층 위에 배치된다. 제1 도전층은 절연층 위에 배치되고 활성층의 일부분 위에 배치되며, 제2 층간 유전체(ILD)층은 제1 도전층과 절연층 위에 배치된다. 접촉 개구는 ILD층과 절연층의 일부분을 관통하여 활성층의 일부분을 노출시키고, 접촉 개구는 제1 리세스부를 포함하며, 제1 리세스부는 ILD층의 바닥면, 절연층의 측벽, 및 활성층의 최상면에 의해 정의된다. 제2 도전층은 활성층과 전기적으로 연결되도록, 접촉 개구 내에 배치된다.
다른 예시적인 어레이 기판 구조물은 기판, 제1 도전층, 절연층, 활성층, 제1 층간 유전체(ILD)층, 제2 층간 유전체(ILD)층, 접촉 개구, 및 제2 도전층을 포함한다. 일 실시예에서, 제1 도전층은 기판의 일부분 위에 배치되며, 절연층은 제1 도전층 위에 배치된다. 활성층은 절연층과 제1 도전층의 일부분 위에 배치되며, 제1 층간 유전체(ILD)층은 활성층 위에 배치된다. 제2 층간 유전체(ILD)층은 제1 ILD층과 절연층 위에 배치되고, 접촉 개구는 제2 ILD층과 제1 ILD층의 일부분을 관통하여 활성층의 일부분을 노출시키고, 접촉 개구는 제1 리세스부를 포함하며, 제1 리세스부는 제2 ILD층의 바닥면, 제1 ILD층의 측벽, 및 활성층의 최상면에 의해 정의된다. 제2 도전층은 활성층과 전기적으로 연결되도록, 접촉 개구 내에 배치된다.
아래의 실시예들에서는 첨부 도면들을 참조하여 상세한 설명이 주어진다.
어레이 기판 구조물 위에 형성된 TFT 및 도전성 접촉물과 같은 엘리먼트들의 크기 감소의 경향이 계속되어도 TFT의 소스/드레인 영역들과 도전성 접촉물간의 접촉 저항은 유지되거나 또는 훨씬 더 감소될 수 있고, 이로써 어레이 기판 구조물의 관련된 전기적 성능을 유지하거나 또는 훨씬 더 향상시킬 수 있다.
본 발명은 첨부된 도면들을 참조하면서 후속하는 상세한 설명과 예시들을 판독함으로써 보다 완전하게 이해될 수 있다.
도 1은 본 발명의 실시예에 따른 어레이 기판 구조물을 보여주는 개략적인 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 어레이 기판 구조물을 제조하기 위한 방법을 보여주는 개략적인 단면도들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 어레이 기판 구조물을 제조하기 위한 방법을 보여주는 개략적인 단면도들이다.
도 4a 내지 도 4d는 본 발명의 또다른 실시예에 따른 어레이 기판 구조물을 제조하기 위한 방법을 보여주는 개략적인 단면도들이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 어레이 기판을 제조하기 위한 방법을 보여주는 개략적인 단면도들이다.
이하의 설명은 본 발명을 수행하기 위한 최상의 구상 모드에 관한 것이다. 본 설명은 본 발명의 일반적인 원리들을 설명할 목적으로 기술된 것이며, 본 발명의 범위를 한정하는 의미로 받아들여서는 안된다. 본 발명의 범위는 첨부된 청구항들에 대한 참조에 의해 최상으로 결정된다.
도 1은 칼라 액정 디스플레이(LCD)와 같은, 평면 패널 디스플레이에서의 응용에 적절한 예시적인 어레이 기판 구조물(A)을 보여주는 개략적인 단면도이다. 여기서, 어레이 기판 구조물(A)은 어레이 기판 위에 형성된 엘리먼트들, 예컨대 TFT 및 도전성 접촉물의 크기 감소의 경향이 계속됨에 따라 본 발명자들에 의해 발견된 접촉 저항의 증가들과 같은 바람직하지 않은 전기적 성능을 기술하기 위해 본 발명자에 의해 알려진 어레이 기판 구조물이다.
도 1에서 도시된 바와 같이, 어레이 기판 구조물(A)은 기판(100), 기판(100) 위에 배치된 버퍼층(102), 버퍼층(102)의 일부분 위에 배치된 활성층(104), 활성층(104)과 버퍼층(102) 위에 배치된 절연층(106), 절연층(106) 위와 활성층(104)의 일부분 위에 배치된 도전층(108), 도전층(108)과 절연층(106) 위에 배치된 층간 유전체(ILD)층(110), ILD층(110)과 절연층(106)의 일부분을 관통하여 활성층(104)의 일부분을 노출시키는 접촉 개구(112), 및 ILD층(110)의 일부분 위와, 접촉 개구(112)에 의해 노출된 ILD층(110), 절연층(106) 및 활성층(104)의 일부분들 위에 컨포멀하게(conformably) 배치된 또다른 도전층(114)을 주로 포함한다. 이 실시예에서, 도전층(108), 절연층(106) 및 활성층(104)은 박막 트랜지스터(TFT)를 형성한다. 활성층(104)은 비정질 실리콘, 폴리실리콘 또는 금속 산화물과 같은 반도체 물질들을 포함할 수 있다. 활성층(104)은 적절한 도펀트들로 도핑된 소스/드레인 영역들의 쌍(104A)과 소스/드레인 영역들(104A) 사이에 형성된 무도핑 채널 영역(104B)을 포함한다.
도 1에서 도시된 바와 같이, 접촉 개구(112)는 건식 에칭(dry etching)과 같은 에칭 프로세스에 의해 형성되며, 접촉 개구(112)에 형성된 도전층(114)은 소스/드레인 영역들(104A) 중 하나를 나중에 형성되는 도전성 엘리먼트(미도시됨)와 전기적으로 연결시키기 위한 도전성 접촉물로서 기능을 할 수 있다.
하지만, 어레이 기판 구조물(A) 위에 형성된 엘리먼트들, 예컨대 TFT와 도전성 접촉물의 크기 감소의 경향이 계속됨에 따라, 도전성 접촉물로서의 도전층(114)과 TFT의 소스/드레인 영역(104A) 간의 접촉 면적은 이에 따라 감소될 것이다. 그러므로, 도전층(114)과 소스/드레인 영역(104A) 간의 접촉 저항은 이에 따라 증가할 것이며, 이로써 어레이 기판 구조물(A)의 전기적 성능에 영향을 미칠 것이다.
따라서, 어레이 기판 구조물 위에 형성된 엘리먼트들, 예컨대 TFT와 접촉 구조물의 크기 감소의 경향이 계속됨에 따라 도전성 접촉물과 TFT의 소스/드레인 영역 간의 접촉 저항을 유지하거나 또는 더욱 감소시켜서, 어레이 기판 구조물의 관련된 전기적 성능을 유지하거나 또는 훨씬 더 향상시키기 위해 복수의 어레이 기판 구조물들 및 접촉 구조물들이 제공된다.
도 2a 내지 도 2d는 예시적인 어레이 기판 구조물(B)을 제조하기 위한 방법을 보여주는 개략적인 단면도들이다.
도 2a에서, 기판(200), 예컨대, 투명 기판이 제공된다. 그런 후, 실리콘 질화물, 실리콘 산화물 또는 이들의 조합과 같은 유전체 물질들의 버퍼층(202)이 기판(200) 위에 형성된다. 다음으로, 비정질 실리콘, 폴리실리콘, 또는 금속 산화물들과 같은 반도체 물질들의 순차적인 퇴적 및 패터닝에 의해 버퍼층(202)의 일부분 위에 활성층(204)이 형성된다. 그런 후, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 또는 하프늄 산화질화물과 같은 유전체 물질들의 절연층(206)이 기판(200) 위에 형성되어 그 아래에 있는 버퍼층(202)과 활성층(204)을 컨포멀하게 덮는다. 다음으로, 기판(200) 위에서 몰리브덴(Mo) 또는 알루미늄(Al)과 같은 도전성 물질의 층을 순차적으로 퇴적하고 패터닝함으로써 패터닝된 도전층(208)이 형성된다. 패터닝된 도전층(208)은 활성층(204)의 일부분 위에 배치된다. 다음으로, 주입 마스크로서 도전층(208)을 이용하여, 활성층(204)의 일부분들 내에 적절한 도펀트들을 주입시키기 위해 기판(200)에 대해 이온 주입(미도시됨)이 수행된다. 따라서, 활성층(204)에서는, 적절한 도펀트들로 도핑된 소스/드레인 영역들의 쌍(204A)과 소스/드레인 영역들(204A) 사이에 형성된 무도핑 채널 영역(204B)이 형성된다. 도전층(208)은 박막 트랜지스터의 게이트 전극으로서 기능을 한다.
그런 후, 도 2b에서, 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물과 같은 유전체 물질들의 층간 유전체(ILD)층(210)이 기판(200) 위에 형성되고, 적절한 패터닝 마스크의 이용과 함께 건식 에칭과 같은 에칭 프로세스에 의해 복수의 개구들(212)을 형성하도록 패터닝된다. 도 2b에서 도시된 바와 같이, 개구들(212)은 각각 ILD층(210)과 절연층(206)의 일부분을 관통하여 소스/드레인 영역들(204A)의 최상면의 일부분을 노출시킨다.
그런 후, 도 2c에서, 개구(212)에 의해 노출된 절연층(206)의 일부분을 선택적으로 리세싱하여, 개구(212)에 인접해 있는 절연층(206)의 일부분에서 리세스(216)를 형성하기 위해 등방성 습식 에칭(isotropical wet etching)과 같은 에칭 프로세스(214)가 수행된다. 리세스(216)는 개구(212) 내 ILD층(210)의 바닥면의 일부분, 절연층(206)의 측벽, 및 활성층(204)의 소스/드레인 영역(204A)의 최상면의 일부분에 의해 정의된다. 그러므로, 개구(212)와 리세스(216)의 조합은 접촉 개구(218)를 형성하고, 개구(212)는 접촉 개구(218)의 주요부이며, 리세스(216)는 접촉 개구(218)의 리세스부이다. 일 실시예에서, 절연층(206)은 실리콘 산화물을 포함하고, ILD층(210)은 실리콘 질화물을 포함하며, 실리콘 산화물과 실리콘 질화물은 이들간에 대략 2:1~8:1의 에칭 선택도를 가질 수 있으며, 이에 따라 ILD층(210)의 프로파일을 변경시킬 수 있는 오버 에칭(over-etching)이 리세스(216)의 형성 동안 방지될 수 있다.
도 2d에서, 도전성 물질층이 도 2c에서 도시된 구조물 위에 형성되고, 그런 후, ILD층(210)의 최상면의 일부분과, 접촉 개구(218)에 의해 노출된 ILD층(210), 절연층(206), 및 활성층(204)의 표면들 위에 도전층(220)을 형성하도록 패터닝된다. 도전층(220)은 또한 리세스(216) 내에 컨포멀하게 형성되고 리세스(216)에 의해 노출된 ILD층(210), 절연층(206), 및 소스/드레인 영역(204A)의 표면들을 덮어서, 나중에 형성되는 전기적 엘리먼트(미도시됨)를 위한 도전성 접촉물로서 기능을 한다. 도전층(220)은 단일 도전층 또는 Mo-Al-Mo 3층과 같은 다중 도전층일 수 있다. 다른 실시예들에서, 도전층(220)은 아래에 있는 도전층(208)의 물질과 동일한 물질을 포함할 수 있다.
도 2d에서 도시된 바와 같이, 어레이 기판 구조물(B)의 제조는 실질적으로 완료된다. 일 실시예에서, 리세스(216)에 의해 노출된 절연층(206)의 측벽과 개구(212)에 의해 노출된 ILD층(210)의 측벽간의 제1 거리(X1)는 대략 0.05~0.5㎛이다. 이로써 접촉 개구(218)에 추가적으로 형성된 복수의 리세스들(216)은 이러한 리세스들(216) 내에서의 도전층(220)의 추가적인 형성을 가능하게 해준다. 그러므로, 리세스들(216) 내에 형성된 도전층(220)의 부분들은 활성층(204)의 소스/드레인 영역들(204A)과 도전층(220) 간의 물리적으로 접촉하는 영역들을 증가시킨다. 따라서, 어레이 기판 구조물(B) 위에 형성된 TFT 및 도전성 접촉물(예컨대, 도전층(220))과 같은 엘리먼트들의 크기 감소의 경향이 계속되어도 TFT의 소스/드레인 영역들(204A)과 도전성 접촉물(즉, 도전층(220))간의 접촉 저항은 유지되거나 또는 훨씬 더 감소될 수 있고, 이로써 어레이 기판 구조물(B)의 관련된 전기적 성능을 유지하거나 또는 훨씬 더 향상시킬 수 있다.
또한, 도 3a 내지 도 3c는 어레이 기판 구조물(C)을 제조하기 위한 또다른 예시적인 방법을 보여주는 개략적인 단면도들이다. 도 3a 내지 도 3c에서 도시된 제조 방법은 도 2a 내지 도 2d에서 도시된 제조 방법으로부터 수정된 것이다. 따라서, 간략화를 목적으로, 이들 방법들간의 차이점들만을 아래에서 설명하며, 도 3a 내지 도 3c에서의 동일한 참조 번호들은 동일한 컴포넌트들을 나타낸다.
도 3a에서, 도 2b에서 도시된 구조물이 제일 먼저 제공되며, 도 2b에서 도시된 프로세스와는 달리, ILD층(210)과 절연층(206)을 관통시키기 위한 건식 에칭과 같은 에칭 프로세스 동안에, 활성 영역(204)에서의 소스/드레인 영역(204A)의 일부분과 아래에 있는 버퍼층(202)의 일부분이 더욱 더 에칭되고 관통되며, 에칭 프로세스는 기판(200) 상에서 중단되며, 이로써 도 3a에서 도시된 바와 같이, ILD층(210), 절연층(206), 소스/드레인 영역(204a) 및 버퍼층(202)의 일부분을 최상단에서 바닥까지 관통하는 개구(212')가 형성된다.
그런 후, 도 3b에서, 개구(212')에 의해 노출된 절연층(206)과 버퍼층(202)의 일부분을 선택적으로 리세싱하여, 개구(212')에 인접해 있는 절연층(206)의 일부분에서 리세스(216)를 형성하고 개구(212')에 인접해 있는 버퍼층(202)의 일부분에서 또다른 리세스(217)를 형성하기 위해 도 2c에서 도시된 것과 동일한 등방성 습식 에칭과 같은 에칭 프로세스(214)가 수행된다. 여기서, 리세스(216)는 개구(212') 내 ILD층(210)의 바닥면의 일부분, 절연층(206)의 측벽, 및 활성층(204)의 소스/드레인 영역(204A)의 최상면의 일부분에 의해 정의되며, 리세스(217)는 개구(212') 내 활성층(204)의 바닥면의 일부분, 버퍼층(202)의 측벽, 및 기판의 최상면의 일부분에 의해 정의된다. 그러므로, 개구(212')와 리세스들(216, 217)의 조합은 접촉 개구(218')를 형성하고, 개구(212')는 접촉 개구(218')의 주요부이며, 리세스들(216, 217)은 접촉 개구(218')의 리세스부들이다. 일 실시예에서, 버퍼층(202)과 절연층(206)은 실리콘 산화물을 포함하고, ILD층(210)은 실리콘 질화물을 포함하며, 이 세 개의 층들은 이들간에 대략 2:2:1~8:8:1(버퍼층(202):절연층(206):ILD층(210))의 에칭 선택도를 가질 수 있으며, 이에 따라 ILD층(210)의 프로파일을 변경시킬 수 있는 오버 에칭이 리세스들(216, 217)의 형성 동안 방지될 수 있다.
도 3c에서, 도전성 물질층이 도 3b에서 도시된 구조물 위에 형성되고, 그런 후, ILD층(210)의 최상면의 일부분과, 접촉 개구(218')에 의해 노출된 ILD층(210), 절연층(206), 활성층(204), 버퍼층(202) 및 기판(200)의 표면들 위에 도전층(220)을 형성하도록 패터닝된다. 도전층(220)은 또한 리세스들(216, 217) 내에 컨포멀하게 형성되고, 리세스(216)에 의해 노출된 ILD층(210), 절연층(206), 및 소스/드레인 영역(204A)의 표면들과 리세스(217)에 의해 노출된 소스/드레인 영역(204A), 버퍼층(202), 및 기판(200)의 표면들을 덮어서, 나중에 형성되는 전기적 엘리먼트(미도시됨)를 위한 도전성 접촉물로서 기능을 한다. 도전층(220)은 단일 도전층 또는 Mo-Al-Mo 3층과 같은 다중 도전층일 수 있다. 다른 실시예들에서, 도전층(220)은 아래에 있는 도전층(208)의 물질과 동일한 물질을 포함할 수 있다.
도 3c에서 도시된 바와 같이, 어레이 기판 구조물(C)의 제조는 실질적으로 완료된다. 일 실시예에서, 리세스(216)에 의해 노출된 절연층(206)의 측벽과 개구(212')에 의해 노출된 ILD층(210)의 측벽간의 제1 거리(X1)는 대략 0.05~0.5㎛이며, 리세스(217)에 의해 노출된 버퍼층(202)의 측벽과 개구(212')에 의해 노출된 ILD층(210)의 측벽간의 제2 거리(X2)는 대략 0.01~0.5㎛이며, 제1 거리(X1)는 제2 거리(X2)보다 크다. 접촉 개구(218') 내에 추가적으로 형성된 복수의 리세스들(216, 217)로 인해, 이러한 리세스들(216, 217) 내에서 도전층(220)이 추가적으로 형성된다. 그러므로, 리세스들(216, 217) 내에 형성된 도전층(220)의 부분들은 활성층(204)의 소스/드레인 영역들(204A)과 도전층(220) 간의 물리적으로 접촉하는 영역들을 증가시킨다. 따라서, 어레이 기판 구조물(C) 위에 형성된 TFT 및 도전성 접촉물(예컨대, 도전층(220))과 같은 엘리먼트들의 크기 감소의 경향이 계속되어도 TFT의 소스/드레인 영역들(204A)과 도전성 접촉물(즉, 도전층(220))간의 접촉 저항은 유지되거나 또는 훨씬 더 감소될 수 있고, 이로써 어레이 기판 구조물(C)의 관련된 전기적 성능을 유지하거나 또는 훨씬 더 향상시킬 수 있다.
도 2d에서 도시된 어레이 기판 구조물(B)과 도 3c에서 도시된 어레이 기판 구조물(C)에서, 박막 트랜지스터들은 탑 게이트(top-gate) 유형 TFT로서 예시된다. 하지만, 도 2d에서 도시된 어레이 기판 구조물(B)과 도 3c에서 도시된 어레이 기판 구조물(C)에서 이용된 접촉 개구는 또한 바닥 게이트(bottom-gate) 유형 TFT를 갖는 어레이 기판 구조물을 형성하기 위한 제조 프로세스에서 이용될 수 있으며, 본 발명의 범위는 도 2d에서 도시된 어레이 기판 구조물(B) 또는 도 3c에서 도시된 어레이 기판 구조물(C)에 의해 한정되지 않는다.
도 4a 내지 도 4d는 어레이 기판 구조물(D)을 제조하기 위한 또다른 방법을 보여주는 개략적인 단면도들이다.
도 4a에서, 기판(300), 예컨대, 투명 기판이 제공된다. 그런 후, 버퍼층(302), 예컨대 실리콘 질화물, 실리콘 산화물 또는 이들의 조합의 층이 기판(300) 위에 형성된다. 다음으로, 버퍼층(302) 위에서 몰리브덴(Mo) 또는 알루미늄(Al)과 같은 도전성 물질의 층을 순차적으로 퇴적하고 패터닝함으로써 패터닝된 도전층(304)이 형성된다. 다음으로, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 또는 하프늄 산화질화물과 같은 유전체 물질의 절연층(306)이 아래에 있는 버퍼층(302)과 도전층(304)을 컨포멀하게 덮도록 형성된다. 다음으로, 예컨대 비정질 실리콘, 폴리실리콘, 또는 금속 산화물들의 반도체 물질의 층과 유전체 물질의 층의 순차적인 퇴적 및 패터닝에 의해 절연층(306)의 일부분 위에 활성층(308)과 층간 유전체(ILD)층(310)이 순차적으로 형성된다. 활성층(308)과 ILD층(310)은 도전층(304) 위에 형성된다. ILD층은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물과 같은 유전체 물질들을 포함할 수 있다. 다음으로, 활성층(308)의 일부분들 내로 적절한 도펀트들을 주입하기 위해 적절한 주입 마스크(미도시됨)를 이용한 이온 주입(미도시됨)이 기판(300)에 대해 수행된다. 따라서, 활성층(308)에서는, 적절한 도펀트들로 도핑된 소스/드레인 영역들의 쌍(308A)과 소스/드레인 영역들(308A) 사이에 형성된 무도핑 채널 영역(308B)이 형성된다. 여기서, 박막 트랜지스터가 실질적으로 제조되고, 도전층(304)은 박막 트랜지스터의 게이트 전극으로서 기능을 할 수 있다.
그런 후, 도 4b에서, 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물과 같은 유전체 물질들을 포함하는 층간 유전체(ILD)층(312)이 기판(300) 위에 형성되고, 적절한 패터닝 마스크의 이용과 함께 건식 에칭과 같은 에칭 프로세스에 의해 복수의 개구들(314)을 형성하도록 패터닝된다. 도 4b에서 도시된 바와 같이, 개구들(314)은 각각 ILD층(312)과 ILD층(310)의 일부분을 관통하여 소스/드레인 영역들(308A)의 최상면의 일부분을 노출시킨다.
그런 후, 도 4c에서, 개구(314)에 의해 노출된 ILD층(310)의 일부분을 선택적으로 에칭하여, 개구(314)에 인접해 있는 ILD층(310)의 일부분에서 리세스(318)를 형성하기 위해 등방성 습식 에칭과 같은 에칭 프로세스(316)가 수행된다. 리세스(318)는 개구(314) 내 ILD층(312)의 바닥면의 일부분, ILD층(310)의 측벽, 및 활성층(308)의 소스/드레인 영역(308A)의 최상면의 일부분에 의해 정의된다. 그러므로, 개구(314)와 리세스(318)의 조합은 접촉 개구(320)를 형성하고, 개구(314)는 접촉 개구(320)의 주요부이며, 리세스(318)는 접촉 개구(320)의 리세스부이다. 일 실시예에서, ILD층(310)은 실리콘 산화물을 포함하고, ILD층(312)은 실리콘 질화물을 포함하며, 실리콘 산화물과 실리콘 질화물은 이들간에 대략 2:1~8:1의 에칭 선택도를 가질 수 있으며, 이에 따라 ILD층(312)의 프로파일을 변경시킬 수 있는 오버 에칭이 리세스(318)의 형성 동안 방지될 수 있다.
도 4d에서, 도전성 물질층이 도 4c에서 도시된 구조물 위에 형성되고, 그런 후, ILD층(312)의 일부분과, 접촉 개구(320)에 의해 노출된 ILD층(312), ILD층(310), 및 활성층(308)의 표면들 위에 도전층(322)을 형성하도록 패터닝된다. 도전층(322)은 또한 리세스(318) 내에 컨포멀하게 형성되고 리세스(318)에 의해 노출된 ILD층(312), ILD층(310), 및 소스/드레인 영역(308A)의 노출면들을 덮어서, 나중에 형성되는 전기적 엘리먼트(미도시됨)를 위한 도전성 접촉물로서 기능을 한다. 도전층(322)은 단일 도전층 또는 Mo-Al-Mo 3층과 같은 다중 도전층일 수 있다. 다른 실시예들에서, 도전층(322)은 아래에 있는 도전층(304)의 물질과 동일한 물질을 포함할 수 있다.
도 4d에서 도시된 바와 같이, 어레이 기판 구조물(D)의 제조는 실질적으로 완료된다. 일 실시예에서, 리세스(318)에 의해 노출된 ILD층(310)의 측벽과 개구(314)에 의해 노출된 ILD층(312)의 측벽간의 제1 거리(X3)는 대략 0.05~0.5㎛이다. 이로써 접촉 개구(320)에 추가적으로 형성된 복수의 리세스들(318)은 이러한 리세스들(318) 내에서의 도전층(322)의 추가적인 형성을 가능하게 해준다. 그러므로, 리세스들(318) 내에 형성된 도전층(322)의 부분은 활성층(308)의 소스/드레인 영역들(308A)과 도전층(322) 간의 물리적 접촉 영역들을 증가시킬 수 있고, 어레이 기판 구조물(D) 위에 형성된 TFT 및 도전성 접촉물(예컨대, 도전층)과 같은 엘리먼트들의 크기 감소의 경향이 계속되어도 TFT의 소스/드레인 영역(308A)과 도전성 접촉물(즉, 도전층(322))간의 접촉 저항은 유지되거나 또는 훨씬 더 감소될 수 있고, 이로써 어레이 기판 구조물(D)의 관련된 전기적 성능을 유지하거나 또는 훨씬 더 향상시킬 수 있다.
또한, 도 5a 내지 도 5c는 어레이 기판 구조물(E)을 제조하기 위한 또다른 예시적인 방법을 보여주는 개략적인 단면도들이다. 도 5a 내지 도 5c에서 도시된 제조 방법은 도 4a 내지 도 4d에서 도시된 제조 방법으로부터 수정된 것이다. 따라서, 간략화를 목적으로, 이들 방법들간의 차이점들만을 아래에서 설명하며, 도 5a 내지 도 5c에서의 동일한 참조 번호들은 동일한 컴포넌트들을 나타낸다.
도 5a에서, 도 4b에서 도시된 구조물이 제일 먼저 제공되며, 도 4b에서 도시된 프로세스와는 달리, ILD층(312)과 ILD층(310)을 관통시키기 위한 건식 에칭과 같은 에칭 프로세스 동안에, 활성 영역(308)에서의 소스/드레인 영역(308A)의 일부분과 아래에 있는 절연층(306)과 버퍼층(302)의 일부분이 더욱 더 에칭되고 관통되며, 에칭 프로세스는 기판(300) 상에서 중단되며, 이로써 도 5a에서 도시된 바와 같이, ILD층(312), ILD층(310), 소스/드레인 영역(308A), 절연층(306) 및 버퍼층(302)의 일부분을 최상단에서 바닥까지 관통하는 개구(314')가 형성된다.
그런 후, 도 5b에서, 개구(314')에 의해 노출된 ILD층(310)과 절연층(306)의 일부분을 선택적으로 리세싱하여, 개구(314')에 인접해 있는 ILD층(310)의 일부분에서 리세스(318)를 형성하고 개구(314')에 인접해 있는 절연층(306)의 일부분에서 또다른 리세스(330)를 형성하기 위해 도 4c에서 도시된 것과 동일한 등방성 습식 에칭과 같은 에칭 프로세스(316)가 수행된다. 여기서, 리세스(318)는 개구(314') 내 ILD층(312)의 바닥면의 일부분, ILD층(310)의 측벽, 및 활성층(308)의 소스/드레인 영역(308A)의 최상면의 일부분에 의해 정의되며, 리세스(330)는 개구(314') 내 활성층(308)의 바닥면의 일부분, 절연층(306)의 측벽, 및 버퍼층(302)의 최상면의 일부분에 의해 정의된다. 그러므로, 개구(314')와 리세스들(318, 330)의 조합은 접촉 개구(320')를 형성하고, 개구(314')는 접촉 개구(320')의 주요부이며, 리세스들(318, 330)은 접촉 개구(320')의 리세스부들이다. 일 실시예에서, ILD층(310)과 절연층(306)은 실리콘 산화물을 포함하고, ILD층(312)은 실리콘 질화물을 포함하며, 이 세 개의 층들은 이들간에 대략 2:2:1~8:8:1(ILD층(310):절연층(306):ILD층(312))의 에칭 선택도를 가질 수 있으며, 이에 따라 ILD층(312)의 프로파일을 변경시킬 수 있는 오버 에칭이 리세스들(318, 330)의 형성 동안 방지될 수 있다.
도 5c에서, 도전성 물질층이 도 5b에서 도시된 구조물 위에 형성되고, 그런 후, ILD층(312)의 최상면의 일부분과, 접촉 개구(320')에 의해 노출된 ILD층(312), ILD층(310), 활성층(308), 절연층(306), 버퍼층(302) 및 기판(300)의 표면들 위에 도전층(332)을 형성하도록 패터닝된다. 도전층(332)은 또한 리세스들(318, 330) 내에 컨포멀하게 형성되고, 리세스(318)에 의해 노출된 ILD층(312), ILD층(310), 및 소스/드레인 영역(308A)의 표면들과 리세스(330)에 의해 노출된 소스/드레인 영역(308A), 절연층(306), 버퍼층(302), 및 기판(300)의 표면들을 덮어서, 나중에 형성되는 전기적 엘리먼트(미도시됨)를 위한 도전성 접촉물로서 기능을 한다. 도전층(332)은 단일 도전층 또는 Mo-Al-Mo 3층과 같은 다중 도전층일 수 있다. 다른 실시예들에서, 도전층(332)은 아래에 있는 도전층(304)의 물질과 동일한 물질을 포함할 수 있다.
도 5c에서 도시된 바와 같이, 어레이 기판 구조물(E)의 제조는 실질적으로 완료된다. 일 실시예에서, 리세스(318)에 의해 노출된 ILD층(310)의 측벽과 개구(314')에 의해 노출된 ILD층(312)의 측벽간의 제1 거리(X3)는 대략 0.05~0.5㎛이며, 리세스(330)에 의해 노출된 절연층(306)의 측벽과 개구(314')에 의해 노출된 ILD층(312)의 측벽간의 제2 거리(X4)는 대략 0.01~0.5㎛이며, 제1 거리(X3)는 제2 거리(X4)보다 크다. 접촉 개구(320') 내에 추가적으로 형성된 복수의 리세스들(318, 330)로 인해, 이러한 리세스들(318, 330) 내에서 도전층(332)이 추가적으로 형성된다. 그러므로, 리세스들(318, 330) 내에 형성된 도전층(332)의 부분들은 활성층(308)의 소스/드레인 영역들(308A)과 도전층(332) 간의 물리적으로 접촉하는 영역들을 증가시킨다. 따라서, 어레이 기판 구조물(E) 위에 형성된 TFT 및 도전성 접촉물(예컨대, 도전층(332))과 같은 엘리먼트들의 크기 감소의 경향이 계속되어도 TFT의 소스/드레인 영역들(308A)과 도전성 접촉물(즉, 도전층(332))간의 접촉 저항은 유지되거나 또는 훨씬 더 감소될 수 있고, 이로써 어레이 기판 구조물(E)의 관련된 전기적 성능을 유지하거나 또는 훨씬 더 향상시킬 수 있다.
본 발명은 예시를 통해, 바람직한 실시예 측면에서 설명되었지만, 본 발명은 개시된 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이와는 달리, 본 발명은 (본 발명분야의 당업자에게 자명할) 다양한 수정들과 유사한 배열들을 커버하도록 의도된 것이다. 그러므로, 첨부된 청구항들의 범위는 이러한 수정들과 유사 배열들을 모두 망라하도록 광범위한 해석을 용인해야 한다.

Claims (15)

  1. 접촉 구조물에 있어서,
    기판;
    상기 기판 위의 활성층;
    상기 활성층 위의 절연층;
    상기 절연층 위의 층간 유전체(inter-layer dielectric; ILD)층;
    상기 ILD층과 상기 절연층의 일부분을 관통하여 상기 활성층의 일부분을 노출시키는 접촉 개구로서, 상기 접촉 개구는 제1 리세스부를 포함하고, 상기 제1 리세스부는 상기 ILD층의 바닥면, 상기 절연층의 측벽, 및 상기 활성층의 최상면에 의해 정의된 것인, 상기 접촉 개구; 및
    상기 활성층에 전기적으로 연결되도록 상기 접촉 개구 내에 있는 도전층
    을 포함하는 접촉 구조물.
  2. 제1항에 있어서, 상기 기판과 상기 활성층 사이에 배치된 버퍼층을 더 포함하고, 상기 접촉 개구는, 상기 활성층, 상기 버퍼층, 및 상기 기판의 일부분을 노출시키도록 상기 활성층과 상기 버퍼층의 일부분을 추가로 관통하고, 상기 접촉 개구는 제2 리세스부를 더 포함하고, 상기 제2 리세스부는, 상기 활성층의 바닥면, 상기 버퍼층의 측벽, 및 상기 기판의 최상면에 의해 정의되며, 상기 도전층은 상기 접촉 개구에 의해 노출된 상기 버퍼층과 상기 기판 위에 배치된 것인, 접촉 구조물.
  3. 제2항에 있어서, 상기 접촉 개구에 의해 노출된 상기 활성층의 측벽과 상기 절연층의 측벽간의 거리는 제1 거리이며, 상기 접촉 개구에 의해 노출된 상기 활성층의 측벽과 상기 버퍼층의 측벽간의 거리는 제2 거리이며, 상기 제1 거리는 상기 제2 거리보다 큰 것인, 접촉 구조물.
  4. 제3항에 있어서, 상기 제1 거리는 0.05~0.5㎛이며, 상기 제2 거리는 0.01~0.5㎛인 것인, 접촉 구조물.
  5. 제1항에 있어서, 상기 활성층은 반도체 물질들을 포함한 것인, 접촉 구조물.
  6. 접촉 구조물에 있어서,
    기판;
    상기 기판 위의 절연층;
    상기 절연층의 일부분 위의 활성층;
    상기 활성층 위의 제1 층간 유전체(ILD)층;
    상기 제1 ILD층과 상기 절연층 위의 제2 층간 유전체(ILD)층;
    상기 제2 ILD층과 상기 제1 ILD층의 일부분을 관통하여 상기 활성층의 일부분을 노출시키는 접촉 개구로서, 상기 접촉 개구는 제1 리세스부를 포함하며, 상기 제1 리세스부는, 상기 제2 ILD층의 바닥면, 상기 제1 ILD층의 측벽, 및 상기 활성층의 최상면에 의해 정의된 것인, 상기 접촉 개구; 및
    상기 활성층에 전기적으로 연결되도록 상기 접촉 개구 내에 있는 도전층
    을 포함하는 접촉 구조물.
  7. 제6항에 있어서, 상기 기판과 상기 절연층 사이에 배치된 버퍼층을 더 포함하고, 상기 접촉 개구는, 상기 활성층, 상기 절연층, 및 상기 버퍼층의 일부분을 노출시키도록 상기 활성층, 상기 절연층, 및 상기 버퍼층의 일부분을 추가로 관통하고, 상기 접촉 개구는 제2 리세스부를 더 포함하고, 상기 제2 리세스부는, 상기 활성층의 바닥면, 상기 절연층의 측벽, 및 상기 버퍼층의 최상면에 의해 정의된 것인, 접촉 구조물.
  8. 제7항에 있어서, 상기 접촉 개구에 의해 노출된 상기 활성층의 측벽과 상기 제1 ILD층의 측벽간의 거리는 제1 거리이며, 상기 접촉 개구에 의해 노출된 상기 활성층의 측벽과 상기 절연층의 측벽간의 거리는 제2 거리이며, 상기 제1 거리는 상기 제2 거리보다 큰 것인, 접촉 구조물.
  9. 제8항에 있어서, 상기 제1 거리는 0.05~0.5㎛이며, 상기 제2 거리는 0.01~0.5㎛인 것인, 접촉 구조물.
  10. 제6항에 있어서, 상기 활성층은 반도체 물질들을 포함한 것인, 접촉 구조물.
  11. 어레이 기판 구조물에 있어서,
    기판;
    상기 기판의 일부분 위의 활성층;
    상기 활성층 위의 절연층;
    상기 활성층의 일부분 위에 배치된, 상기 절연층 위의 제1 도전층;
    상기 제1 도전층과 상기 절연층 위의 층간 유전체(ILD)층;
    상기 ILD층과 상기 절연층의 일부분을 관통하여 상기 활성층의 일부분을 노출시키는 접촉 개구로서, 상기 접촉 개구는 제1 리세스부를 포함하고, 상기 제1 리세스부는, 상기 ILD층의 바닥면, 상기 절연층의 측벽, 및 상기 활성층의 최상면에 의해 정의된 것인, 상기 접촉 개구; 및
    상기 활성층에 전기적으로 연결되도록 상기 접촉 개구 내에 있는 제2 도전층
    을 포함하는 어레이 기판 구조물.
  12. 제11항에 있어서, 상기 기판과 상기 활성층 사이에 배치된 버퍼층을 더 포함하고, 상기 접촉 개구는, 상기 활성층, 상기 버퍼층, 및 상기 기판의 일부분을 노출시키도록 상기 활성층과 상기 버퍼층의 일부분을 추가로 관통하고, 상기 접촉 개구는 제2 리세스부를 더 포함하고, 상기 제2 리세스부는, 상기 활성층의 바닥면, 상기 버퍼층의 측벽, 및 상기 기판의 최상면에 의해 정의되며, 상기 도전층은 상기 접촉 개구에 의해 노출된 상기 버퍼층과 상기 기판 위에 배치된 것인, 어레이 기판 구조물.
  13. 제12항에 있어서, 상기 접촉 개구에 의해 노출된 상기 활성층의 측벽과 상기 절연층의 측벽간의 거리는 제1 거리이며, 상기 접촉 개구에 의해 노출된 상기 활성층의 측벽과 상기 버퍼층의 측벽간의 거리는 제2 거리이며, 상기 제1 거리는 상기 제2 거리보다 큰 것인, 어레이 기판 구조물.
  14. 제13항에 있어서, 상기 제1 거리는 0.05~0.5㎛이며, 상기 제2 거리는 0.01~0.5㎛인 것인, 어레이 기판 구조물.
  15. 제11항에 있어서, 상기 활성층은 반도체 물질들을 포함한 것인, 어레이 기판 구조물.
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