TW201537575A - 非揮發性記憶體及寫入方法 - Google Patents

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Abstract

於非揮發性記憶體中，記憶胞所記憶之3位元對應於3頁，根據位元值設定閾值電壓，即：於第1頁之寫入中，根據位元值將閾值電壓設定於第1或2閾值區域；於第2頁之寫入中，根據位元值當為第1閾值區域時將閾值電壓設定於第1或4閾值區域，當為第2閾值區域時將其設定於第2或3閾值區域；於第3頁之寫入中，根據位元值當為第1閾值區域內時將閾值電壓設定於第1或6閾值區域，當為第2閾值區域內時將其設定於第2或7閾值區域，當為第3閾值區域內時將其設定於第3或8閾值區域，當為第4閾值區域內時將其設定於第4或5閾值區域。

Description

非揮發性記憶體及寫入方法 [相關申請案]
本申請案享有以日本專利申請案2014-55408號(申請日：2014年3月18日)及日本專利申請案2014-83044號(申請日：2014年4月14日)作為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種非揮發性記憶體及寫入方法。
於NAND(Not-AND，反及)快閃記憶體(以下，稱為NAND記憶體)中，根據蓄積於記憶胞之浮閘之電荷量記憶資訊。各記憶胞具有與電荷量相應之閾值電壓。使記憶於記憶胞之複數個資料值分別對應於閾值電壓之複數個區域，以成為記憶胞之閾值電壓與所記憶之資料值對應之區域之方式注入電荷。而且，於讀出時，藉由判定記憶胞之閾值電壓存在於哪個區域，而可獲得記憶胞所記憶之資料值。
於1個記憶胞中可記憶3bit(位元)之3bit/Cell之NAND記憶體中，與1個記憶胞中可記憶1bit之1bit/Cell或1個記憶胞中可記憶2bit之2bit/Cell之NAND記憶體相比，閾值電壓之區域之數量較多。因此，於3bit/Cell之NAND記憶體中，與1bit/Cell或2bit/Cell之NAND記憶體相比，要求閾值電壓之調整精度，且胞間相互干涉之影響變大。
於近年來微細化不斷發展之一代NAND記憶體中，一般而言，為了避免胞間相互干涉，而採取同時寫入(進行編程)記憶於1個記憶胞 之所有bit之方法。
另一方面，若胞間相互干涉不太大，則亦可對儲存於1個記憶胞之bit逐一依序地進行編程。對於3bit/Cell之記憶胞，作為以此方式以1bit為單位進行編程之方法，已知有1-2-4編碼。該方法係將3bit/Cell之8個閾值電壓之區域間之7個分別以1個、2個、4個分配至3bit之編碼。
若對儲存於1個記憶胞之位元逐一依序地進行編程，則編程時之自由度增加，但於上述先前之1-2-4編碼中，邊界數於位元間之偏差顯著。因此，於邊界數較多之位元產生錯誤之可能性變高。
本發明之實施形態提供一種可降低頁面間之錯誤產生機率之偏差的非揮發性記憶體及寫入方法。
根據本發明之一個實施形態，於非揮發性記憶體中，1個記憶胞所記憶之3位元對應於第1至第3頁，於進行第1頁之寫入之情形時，根據寫入至第1頁之位元值，將該記憶胞之閾值電壓設定於第1或第2閾值區域，於進行第2頁之寫入之情形時，當為第1閾值區域內之情形時，根據寫入之位元值，將該記憶胞之閾值電壓設定於第1或第4閾值區域，當為第2閾值區域內之情形時，根據寫入之位元值，將該記憶胞之閾值電壓設定於第2或第3閾值區域。又，於進行第3頁之寫入之情形時，當為第1閾值區域內之情形時，根據寫入之位元值，將該記憶胞之閾值電壓設定於第1或第6閾值區域，當為第2閾值區域內之情形時，根據寫入之位元值，將該記憶胞之閾值電壓設定於第2或第7閾值區域，當為第3閾值區域內之情形時，根據寫入之位元值，將該記憶胞之閾值電壓設定於第3或第8閾值區域，當為第4閾值區域內之情形時，根據寫入之位元值，將該記憶胞之閾值電壓設定於第4或第5閾值區域。
1‧‧‧記憶體控制器
2‧‧‧非揮發性記憶體
11‧‧‧RAM
12‧‧‧處理器
13‧‧‧主機介面
14‧‧‧ECC電路
15‧‧‧記憶體介面
16‧‧‧內部匯流排
21‧‧‧NAND I/O介面
22‧‧‧控制部
23‧‧‧NAND記憶胞陣列
24‧‧‧頁面緩衝器
A‧‧‧區域(分佈)
B‧‧‧區域(分佈)
C‧‧‧區域(分佈)
D‧‧‧區域(分佈)
E‧‧‧區域(分佈)
Er‧‧‧區域(分佈)
F‧‧‧區域(分佈)
G‧‧‧區域(分佈)
S1‧‧‧步驟
S2‧‧‧步驟
S3‧‧‧步驟
S4‧‧‧步驟
S5‧‧‧步驟
S6‧‧‧步驟
S7‧‧‧步驟
S8‧‧‧步驟
S9‧‧‧步驟
S10‧‧‧步驟
S11‧‧‧步驟
S12‧‧‧步驟
S21‧‧‧步驟
S22‧‧‧步驟
S23‧‧‧步驟
S24‧‧‧步驟
S25‧‧‧步驟
S26‧‧‧步驟
S27‧‧‧步驟
S28‧‧‧步驟
S29‧‧‧步驟
S30‧‧‧步驟
S31‧‧‧步驟
S41‧‧‧步驟
S42‧‧‧步驟
S43‧‧‧步驟
S44‧‧‧步驟
S45‧‧‧步驟
S46‧‧‧步驟
S47‧‧‧步驟
S48‧‧‧步驟
S49‧‧‧步驟
S50‧‧‧步驟
S51‧‧‧步驟
S52‧‧‧步驟
S61‧‧‧步驟
S62‧‧‧步驟
S63‧‧‧步驟
S64‧‧‧步驟
S65‧‧‧步驟
S66‧‧‧步驟
S67‧‧‧步驟
Vr1‧‧‧閾值電壓
Vr1'‧‧‧讀出電壓
Vr2‧‧‧閾值電壓
Vr3‧‧‧閾值電壓
Vr3'‧‧‧讀出電壓
Vr4‧‧‧閾值電壓
Vr5‧‧‧閾值電壓
Vr6‧‧‧閾值電壓
Vr6'‧‧‧讀出電壓
Vr7‧‧‧閾值電壓
圖1係表示第1實施形態之記憶裝置之構成例之方塊圖。
圖2係表示第1實施形態之非揮發性記憶體之構成例之方塊圖。
圖3係表示第1實施形態之閾值區域之一例之圖。
圖4係表示第1實施形態之資料編碼之圖。
圖5(A)~(C)係表示第1實施形態中之對記憶胞進行編程後之閾值分佈之圖。
圖6(A)~(C)係表示第1實施形態之Lower頁之讀出方法之圖。
圖7(A)~(C)係表示第1實施形態之Middle頁之讀出方法之圖。
圖8(A)~(C)係表示第1實施形態之Upper頁之讀出方法之圖。
圖9係表示第1實施形態之寫入順序之一例之流程圖。
圖10係表示第1實施形態之讀出順序之一例之流程圖。
圖11(A)~(C)係表示第2實施形態之資料編碼之圖。
圖12(A)~(C)係表示第2實施形態中之對記憶胞進行編程後之閾值分佈之圖。
圖13(A)~(C)係表示第2實施形態之Lower頁之讀出方法之圖。
圖14(A)~(C)係表示第2實施形態之Middle頁之讀出方法之圖。
圖15(A)~(C)係表示第2實施形態之Upper頁之讀出方法之圖。
圖16係表示第2實施形態之讀出順序之一例之流程圖。
圖17(A)~(C)係表示第3實施形態之資料編碼之圖。
圖18(A)~(C)係表示第3實施形態中之對記憶胞進行編程後之閾值分佈之圖。
圖19(A)~(C)係表示第4實施形態之資料編碼之圖。
圖20(A)~(C)係表示第4實施形態中之對記憶胞進行編程後之閾值分佈之圖。
圖21(A)~(C)係表示第5實施形態之資料編碼之圖。
圖22(A)~(C)係表示第5實施形態中之對記憶胞進行編程後之閾值分佈之圖。
圖23(A)~(C)係表示第6實施形態之資料編碼之圖。
圖24(A)~(C)係表示第6實施形態中之對記憶胞進行編程後之閾值分佈之圖。
圖25係表示閾值分佈之變動之一例之圖。
圖26係表示變更讀出電壓之情形時之實施形態7之讀出順序之一例之圖。
圖27(A)~(G)係表示軟位元之情況之一例之圖。
圖28(A)~(C)係表示實施形態9中之各頁之編程後之閾值分佈之一例之圖。
圖29(A)~(C)係表示實施形態10中之各頁之編程後之閾值分佈之一例之圖。
圖30(A)~(C)係表示實施形態11中之各頁之編程後之閾值分佈之一例之圖。
以下，參照隨附圖式，對實施形態之非揮發性記憶體及寫入方法進行詳細說明。再者，並非藉由該等實施形態限定本發明。
(第1實施形態)
圖1係表示第1實施形態之記憶裝置之構成例之方塊圖。本實施形態之記憶裝置包括記憶體控制器1與非揮發性記憶體2。記憶裝置可與主機連接。主機為例如個人電腦、移動終端等電子機器。
非揮發性記憶體2係非揮發地記憶資料之記憶體，例如為NAND記憶體。於本實施形態中，設為非揮發性記憶體2為具有每個記憶胞可記憶3bit之記憶胞之NAND記憶體、即3bit/Cell之NAND記憶體而進行說明。
記憶體控制器1按照來自主機之寫入命令控制向非揮發性記憶體2之寫入。又，記憶體控制器1按照來自主機之讀出命令控制自非揮發性記憶體2之讀出。記憶體控制器1包括RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Correcting Code，錯誤校正碼)電路14及記憶體介面15。RAM(Random Access Memory)11、處理器12、主機介面13、ECC電路14及記憶體介面15相互藉由內部匯流排16而連接。
主機介面13將自主機接收到之命令、使用者資料(寫入資料)等輸出至內部匯流排16。又，主機介面13將自非揮發性記憶體2讀出之使用者資料、來自處理器12之應答等向主機發送。
記憶體介面15基於處理器12之指示，對將使用者資料等寫入至非揮發性記憶體2之處理及將其自非揮發性記憶體2讀出之處理進行控制。
處理器12總括地控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit，中央處理單元)、MPU(Micro Processing Unit，微處理單元)等。處理器12於自主機經由主機介面13收到命令之情形時，進行按照該命令之控制。例如，處理器12按照來自主機之命令，指示記憶體介面15向非揮發性記憶體2寫入使用者資料及奇偶校驗位(Parity)。又，處理器12按照來自主機之命令，指示記憶體介面15自非揮發性記憶體2讀出使用者資料及奇偶校驗位。
處理器12對積存於RAM11之使用者資料決定非揮發性記憶體2上之儲存區域(記憶區域)。使用者資料係經由內部匯流排16而儲存於RAM11。處理器12係針對作為寫入單位之頁面單位之資料(頁面資料)實施記憶區域之決定。於本說明書中，將儲存於非揮發性記憶體2之1頁之使用者資料定義為單元資料。單元資料一般被編碼而作為碼字(codeword)儲存於非揮發性記憶體2。於本實施形態中，並非必須進 行編碼，亦可不進行編碼而將單元資料儲存於非揮發性記憶體2，但於圖1中，表示有進行編碼之構成作為一構成例。於不進行編碼之情形時，頁面資料與單元資料一致。又，既可基於1個單元資料產生1個碼字，亦可基於分割單元資料所得之分割資料而產生1個碼字。又，亦可使用複數個單元資料產生1個碼字。
處理器12針對每個單元資料決定寫入地址之非揮發性記憶體2之記憶區域。對非揮發性記憶體2之記憶區域分配有實體位址。處理器12使用實體位址管理單元資料之寫入地址之記憶區域。處理器12指定所決定之記憶區域(實體位址)，並指示記憶體介面15將使用者資料寫入至非揮發性記憶體2。處理器12管理使用者資料之邏輯位址(主機所管理之邏輯位址)與實體位址之對應。於接收到來自主機之包含邏輯位址之讀出命令之情形時，特定出與邏輯位址對應之實體位址，指定實體位址，並指示記憶體介面15讀出使用者資料。
於本說明書中，將共同連接於1條字元線之記憶胞定義為記憶胞群。於本實施形態中，非揮發性記憶體2為3bit/Cell之NAND記憶體，1個記憶胞群對應於3頁。各記憶胞之3bit分別對應於該3頁。於本實施形態中，將該3頁稱為Lower(低)頁(第1頁)、Middle(中)頁(第2頁)、Upper(上)頁(第3頁)。
ECC電路14將儲存於RAM11之使用者資料編碼，而產生碼字。又，ECC電路14對自非揮發性記憶體2讀出之碼字進行解碼。
RAM11於將自主機接收到之使用者資料記憶於非揮發性記憶體2之前，暫時儲存該使用者資料，或於將自非揮發性記憶體2讀出之資料發送至主機之前，暫時儲存該資料。RAM11例如為SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
於圖1中，表示有記憶體控制器1分別具備ECC電路14及記憶體介 面15之構成例。然而，ECC電路14亦可內置於記憶體介面15。又，ECC電路14亦可內置於非揮發性記憶體2。
圖2係表示本實施形態之非揮發性記憶體2之構成例之方塊圖。非揮發性記憶體2包括NAND I/O(Input/Output，輸入輸出)介面21、控制部22、NAND記憶胞陣列(記憶胞部)23、及頁面緩衝器24。非揮發性記憶體2包含例如單晶片之半導體基板(例如，矽基板)。
控制部22基於經由NAND I/O介面21自記憶體控制器1輸入之命令等，控制非揮發性記憶體2之動作。具體而言，於輸入有寫入請求之情形時，以將被請求寫入之資料寫入至NAND記憶胞陣列23上之所指定之位址之方式進行控制。又，於輸入有讀出請求之情形時，控制部22以將被請求讀出之資料自NAND記憶胞陣列23讀出並經由NAND I/O介面21向記憶體控制器1輸出之方式進行控制。頁面緩衝器24係暫時地儲存於NAND記憶胞陣列23之寫入時自記憶體控制器1輸入之資料、或暫時地儲存自NAND記憶胞陣列23讀出之資料的緩衝器。
圖3係表示本實施形態之閾值區域之一例之圖。於NAND記憶體中，根據蓄積於記憶胞之浮閘之電荷量記憶資訊。各記憶胞具有與電荷量相應之閾值電壓。而且，使記憶於記憶胞之複數個資料值分別對應於閾值電壓之複數個區域(閾值區域)。圖3之記載為Er、A、B、C、D、E、F、G之8個分佈(山型)表示8個閾值區域內之各個閾值分佈。圖3之橫軸表示閾值電壓，縱軸表示記憶胞數(胞數)之分佈。於本實施形態中，將閾值電壓為Vr1以下之區域稱為區域Er，將閾值電壓大於Vr1且為Vr2以下之區域稱為區域A，將閾值電壓大於Vr2且為Vr3以下之區域稱為區域B，將閾值電壓大於Vr3且為Vr4以下之區域稱為區域C，將閾值電壓大於Vr4且為Vr5以下之區域稱為區域D，將閾值電壓大於Vr5且為Vr6以下之區域稱為區域E，將閾值電壓大於Vr6且為Vr7以下之區域稱為區域F，將閾值電壓大於Vr7之區域稱為區域 G。又，將與區域Er、A、B、C、D、E、F、G對應之閾值分佈分別稱為分佈Er、A、B、C、D、E、F、G(第1~第8分佈)。Vr1~Vr7係成為各區域之邊界之閾值電壓。
於NAND記憶體中，使複數個資料值分別對應於記憶胞之複數個閾值區域(即閾值分佈)。將該對應稱為資料編碼。預先規定該資料編碼，於資料之寫入(編程)時，以成為與按照資料編碼而記憶之資料值相應之閾值區域內之方式，向記憶胞注入電荷。繼而，於讀出時，對記憶胞施加讀出電壓，根據記憶胞之閾值低於抑或高於讀出電壓，而決定資料。於閾值電壓低於讀出電壓之情形時，作為「刪除」狀態之資料值定義為“1”。於閾值電壓為讀出電壓以上之情形時，為「已被編程」之狀態，將資料定義為“0”。
圖4係表示本實施形態之資料編碼之圖。於本實施形態中，使圖3所示之8個閾值分佈(閾值區域)分別對應於3bit之8個資料值。如圖4所示，閾值電壓處於Er區域內之記憶胞為記憶有“111”作為與Upper、Middle、Lower頁對應之位元之資料值之狀態。閾值電壓處於A區域內之記憶胞為記憶有“110”之狀態。閾值電壓處於B區域內之記憶胞為記憶有“100”之狀態。閾值電壓處於C區域內之記憶胞為記憶有“101”之狀態。閾值電壓處於D區域內之記憶胞為記憶有“001”之狀態。閾值電壓處於E區域內之記憶胞為記憶有“011”之狀態。閾值電壓處於F區域內之記憶胞為記憶有“010”之狀態。閾值電壓處於G區域內之記憶胞為記憶有“000”之狀態。再者，於記憶胞為未寫入之狀態(「刪除」狀態)時，記憶胞之閾值電壓處於Er區域內。如此，圖4所示之編碼係於任意2個鄰接之區域間僅1bit之資料產生變化之格雷碼(Gray code)。
於圖4所示之本實施形態之編碼中，用以判定Upper頁之位元值之成為邊界之閾值電壓為Vr4。用以判定Middle頁之位元值之成為邊界之閾值電壓為Vr2、Vr5、Vr7。用以判定Lower頁之位元值之成為邊 界之閾值電壓為Vr1、Vr3、Vr6。用以判定位元值之成為邊界之閾值電壓之數量(以下，稱為邊界數)於Upper頁、Middle頁、Lower頁分別為1、3、3。以下，使用Upper頁、Middle頁、Lower頁之各者之邊界數，將此種編碼稱為1-3-3編碼。此處應注意之事項係每頁之變為鄰接資料之邊界之數量最大為3。非揮發性記憶體2之控制部22基於圖4所示之編碼，控制對NAND記憶胞陣列23之編程及自NAND記憶胞陣列23之讀出。
作為對3bit/Cell之NAND記憶體之編程方法，已知有同時寫入記憶於1個記憶胞群之3頁資料之方法。然而，該方法無法逐頁地寫入資料，只有3頁份之資料齊備才可進行寫入。為了有效率地實施寫入，較理想為可逐頁地進行寫入。作為逐頁地依序進行編程之例，已知有Upper頁、Middle頁、Lower頁之邊界數分別為1、2、4之1-2-4編碼。於該方法中，最大邊界數成為4，因此於邊界數較多之頁面，錯誤產生機率變高。實施將使用者資料編碼時之錯誤訂正能力，以能夠應對錯誤產生機率較高之頁面。因此，會使用以提高錯誤訂正能力之記憶裝置之成本或消耗電力增加，且使寫入及讀出速度下降。因此，希望錯誤產生機率於頁面間儘量無偏差。
於本實施形態中，如下所述般可逐頁地進行寫入。而且，如上所述，為1-3-3編碼，頁面間之邊界數之偏差較少。藉此，與1-2-4編碼相比，可抑制記憶裝置之成本及消耗電力，且可提高寫入及讀出速度。又，如下所述，可不對寫入已進行至哪一頁之資訊進行管理，不論讀出Upper頁、Middle頁、Lower頁中之哪一頁，均可獲得準確之讀出結果。
圖5係表示本實施形態中之對記憶胞進行編程後之閾值分佈之圖。圖5(A)表示Lower頁之編程後之閾值分佈，圖5(B)表示Middle頁之編程後之閾值分佈，圖5(C)表示Upper頁之編程後之閾值分佈。於 本實施形態中，雖可逐頁地進行編程，但編程之順序已決定，按照Lower頁、Middle頁、Upper頁之順序寫入。但是，無需對1個記憶胞群之Lower頁、Middle頁、Upper頁連續地進行寫入。例如，可實施如下寫入，即，進行第1記憶胞群之Lower頁之寫入，進行第2記憶胞群之Lower頁之寫入，...，其後，進行第1記憶胞群之Middle頁之寫入。
NAND記憶胞陣列23之所有記憶胞係作為未寫入之狀態(「刪除」狀態)之分佈Er之狀態。如圖5(A)所示，非揮發性記憶體2之控制部22於Lower頁之編程中，根據寫入至(記憶於)Lower頁之位元值，針對每個記憶胞設為保持分佈Er不變、或注入電荷而使其移動至上1級之分佈A。具體而言，以如下方式進行編程，即，於寫入至Lower頁之位元值為“1”之情形時，不注入電荷，於寫入至Lower頁之位元值為“0”之情形時，注入電荷，使閾值電壓移動至分佈A。
於對已實施過Lower頁之寫入之記憶胞群進行寫入之情形時，如圖5(B)所示，控制部22實施Middle頁之編程。具體而言，對藉由Lower頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈C。又，對藉由Lower頁之編程而為分佈A之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈A不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈B。
於對已實施過Middle頁之寫入之記憶胞群進行寫入之情形時，如圖5(C)所示，控制部22實施Upper頁之編程。具體而言，對藉由Middle頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈E。 又，對藉由Middle頁之編程而為分佈A之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈A不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈F。又，對藉由Middle頁之編程而為分佈B之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈B不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈G。又，對藉由Middle頁之編程而為分佈C之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈C不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈D。
如上所述，於本實施形態中，控制部22不論於哪一頁之編程中，於寫入之位元值為“1”之情形時，均不注入電荷，於寫入之位元值為“0”之情形時，均實施電荷之注入，使記憶胞之閾值向閾值電壓較編程前高之分佈移動。
再者，典型而言，編程係藉由施加1次或複數次編程電壓脈衝而進行。於各編程電壓脈衝之後，為了確認記憶胞是否超過閾值邊界位準地移動，而進行讀出。藉由重複該操作，而使記憶胞之閾值移動至特定之閾值分佈(閾值區域)之範圍中。編程之具體順序並不限定於該例。
其次，對本實施形態之讀出進行說明。圖6係表示本實施形態之Lower頁之讀出方法之圖。於本實施形態中，不論正進行至哪一頁之寫入，均可藉由施加Vr1、Vr3、Vr6之3個作為讀出電壓而讀出Lower頁之位元值。
圖6(A)表示藉由圖5所示之本實施形態之編程方法，進行Lower頁之寫入，未進行Middle頁、Upper頁之寫入之狀態。若於該狀態下施加Vr1、Vr3、Vr6之3個作為讀出電壓，則記憶有位元值“1”之記憶 胞被判定為未達Vr1之閾值電壓，Lower頁之位元值之讀出結果成為“1”。另一方面，記憶有位元值“0”之記憶胞被判定為Vr1以上且未達Vr3之閾值電壓，Lower頁之位元值之讀出結果成為“0”。
圖6(B)表示藉由圖5所示之本實施形態之編程方法，進行Middle頁之寫入，未進行Upper頁之寫入之狀態。若於該狀態下施加Vr1、Vr3、Vr6之3個作為讀出電壓，則記憶有位元值“11”之記憶胞被判定為未達Vr1之閾值電壓，Lower頁之位元值之讀出結果成為“1”。記憶有位元值“10”之記憶胞及記憶有位元值“00”之記憶胞被判定為Vr1以上且未達Vr3之閾值電壓，Lower頁之位元值之讀出結果成為“0”。記憶有位元值“01”之記憶胞被判定為Vr3以上且未達Vr6之閾值電壓，Lower頁之位元值之讀出結果成為“1”。
圖6(C)表示藉由圖5所示之本實施形態之編程方法進行Upper頁之寫入後之狀態。若於該狀態下施加Vr1、Vr3、Vr6之3個作為讀出電壓，則記憶有位元值“111”之記憶胞被判定為未達Vr1之閾值電壓，Lower頁之位元值之讀出結果成為“1”。記憶有位元值“110”之記憶胞及記憶有位元值“100”之記憶胞被判定為Vr1以上且未達Vr3之閾值電壓，Lower頁之位元值之讀出結果成為“0”。記憶有位元值“101”之記憶胞、記憶有位元值“001”之記憶胞及記憶有位元值“011”之記憶胞被判定為Vr3以上且未達Vr6之閾值電壓，Lower頁之位元值之讀出結果成為“1”。記憶有位元值“010”之記憶胞及記憶有位元值“000”之記憶胞被判定為Vr6以上之閾值電壓，Lower頁之位元值之讀出結果成為“0”。
如上所述，不論正進行至哪一頁之寫入，均可藉由施加Vr1、Vr3、Vr6之3個作為讀出電壓，而準確地讀出Lower頁之位元值。
圖7係表示本實施形態之Middle頁之讀出方法之圖。於本實施形態中，不論正進行至哪一頁之寫入，均可藉由施加Vr2、Vr5、Vr7之3 個作為讀出電壓而讀出Middle頁之位元值。
圖7(A)表示藉由圖5所示之本實施形態之編程方法，進行Lower頁之寫入，未進行Middle頁、Upper頁之寫入之狀態。若於該狀態下施加Vr2、Vr5、Vr7之3個作為讀出電壓，則記憶有位元值“1”之記憶胞及記憶有位元值“0”之記憶胞被判定為未達Vr2之閾值電壓，Middle頁之位元值之讀出結果成為“1”。由於在該狀態下未進行Middle頁之寫入，故作為Middle頁之位元值，表示未寫入之“1”為準確之值。
圖7(B)表示藉由圖5所示之本實施形態之編程方法，進行Middle頁之寫入，未進行Upper頁之寫入之狀態。若於該狀態下施加Vr2、Vr5、Vr7之3個作為讀出電壓，則記憶有位元值“11”之記憶胞及記憶有位元值“10”之記憶胞被判定為未達Vr2之閾值電壓，Middle頁之位元值之讀出結果成為“1”。記憶有位元值“00”之記憶胞及記憶有位元值“01”之記憶胞被判定為Vr2以上且未達Vr5之閾值電壓，Middle頁之位元值之讀出結果成為“0”。
圖7(C)表示藉由圖5所示之本實施形態之編程方法進行Upper頁之寫入後之狀態。若於該狀態下施加Vr2、Vr5、Vr7之3個作為讀出電壓，則記憶有位元值“111”之記憶胞及記憶有位元值“110”之記憶胞被判定為未達Vr2之閾值電壓，Middle頁之位元值之讀出結果成為“1”。記憶有位元值“100”之記憶胞、記憶有位元值“101”之記憶胞及記憶有位元值“001”之記憶胞被判定為Vr2以上且未達Vr5之閾值電壓，Middle頁之位元值之讀出結果成為“0”。記憶有位元值“011”之記憶胞及記憶有位元值“010”之記憶胞被判定為Vr5以上且未達Vr7之閾值電壓，Middle頁之位元值之讀出結果成為“1”。記憶有位元值“000”之記憶胞被判定為Vr7以上之閾值電壓，Middle頁之位元值之讀出結果成為“0”。
如上所述，不論正進行至哪一頁之寫入，均可藉由施加Vr2、 Vr5、Vr7之3個作為讀出電壓，而準確地讀出Middle頁之位元值。
圖8係表示本實施形態之Upper頁之讀出方法之圖。於本實施形態中，不論正進行至哪一頁之寫入，均可藉由施加Vr4作為讀出電壓而讀出Upper頁之位元值。
圖8(A)表示藉由圖5所示之本實施形態之編程方法，進行Lower頁之寫入，未進行Middle頁、Upper頁之寫入之狀態。若於該狀態下施加Vr4作為讀出電壓，則記憶有位元值“1”之記憶胞及記憶有位元值“0”之記憶胞被判定為未達Vr4之閾值電壓，Upper頁之位元值之讀出結果成為“1”。由於在該狀態下未進行Upper頁之寫入，故作為Upper頁之位元值，表示未寫入之“1”為準確之值。
圖8(B)表示藉由圖5所示之本實施形態之編程方法，進行Middle頁之寫入，未進行Upper頁之寫入之狀態。若於該狀態下施加Vr4作為讀出電壓，則記憶有位元值“11”之記憶胞、記憶有位元值“10”之記憶胞、記憶有位元值“00”之記憶胞及記憶有位元值“01”之記憶胞被判定為未達Vr4之閾值電壓，Upper頁之位元值之讀出結果成為“1”。由於在該狀態下未進行Upper頁之寫入，故作為Upper頁之位元值，表示未寫入之“1”為準確之值。
圖8(C)表示藉由圖5所示之本實施形態之編程方法進行Upper頁之寫入後之狀態。若於該狀態下施加Vr4作為讀出電壓，則記憶有位元值“111”之記憶胞、記憶有位元值“110”之記憶胞、記憶有位元值“100”之記憶胞及記憶有位元值“101”之記憶胞被判定為未達Vr4之閾值電壓，Upper頁之位元值之讀出結果成為“1”。記憶有位元值“001”之記憶胞、記憶有位元值“011”之記憶胞、記憶有位元值“010”之記憶胞及記憶有位元值“000”之記憶胞被判定為Vr4以上之閾值電壓，Upper頁之位元值之讀出結果成為“0”。
如上所述，不論正進行至哪一頁之寫入，均可藉由施加Vr4作為 讀出電壓，而準確地讀出Upper頁之位元值。如此，不論正進行至哪一頁之寫入，均可準確地讀出各頁之位元值，因此，於本實施形態中，無需對正進行至哪一頁之寫入之資訊進行管理。
圖9係表示本實施形態之寫入順序之一例之流程圖。圖9係針對1個記憶胞群，表示自未寫入之狀態至Upper頁之寫入結束為止之順序之一例。首先，於未寫入之狀態下，控制部22判斷寫入至每個記憶胞之位元值是否為“0”(步驟S1)。於寫入之位元值為“0”之記憶胞之情形時(步驟S1是(Yes))，控制部22注入電荷，使閾值電壓自分佈Er(第1區域)上升至分佈A(第2區域)(步驟S2)。於寫入之位元值並非“0”(為“1”)之記憶胞之情形時(步驟S1否(No))，不使閾值電壓產生變化。
當對記憶胞群之所有記憶胞實施上述步驟S1、S2時，則結束Lower頁之寫入(步驟S3)，實施其他記憶胞群之寫入(步驟S4)。再者，亦可不實施其他記憶胞群之寫入，便進入至下個步驟S5。
於Lower頁之寫入結束後，控制部22於對該記憶胞群進行寫入之情形時，判斷寫入至每個記憶胞之位元值是否為“0”(步驟S5)。於寫入之位元值為“0”之記憶胞之情形時(步驟S5是)，控制部22判斷該記憶胞之閾值電壓是否為分佈Er(步驟S6)。於記憶胞之閾值電壓為分佈Er之情形時(步驟S6是)，注入電荷，使閾值電壓自分佈Er上升至分佈C(第4區域)(步驟S7)。於記憶胞之閾值電壓並非分佈Er之情形時(步驟S6否)，注入電荷，使閾值電壓自分佈A上升至分佈B(第3區域)(步驟S8)。於寫入之位元值並非“0”(為“1”)之記憶胞之情形時(步驟S5否)，不使閾值電壓產生變化。
當對記憶胞群之所有記憶胞實施上述步驟S5~S8，則結束Middle頁之寫入(步驟S9)，實施其他記憶胞群之寫入(步驟S10)。再者，亦可不實施其他記憶胞群之寫入，便進入至下個步驟S11。
於Middle頁之寫入結束後，控制部22於對該記憶胞群進行寫入之 情形時，判斷寫入至每個記憶胞之位元值是否為“0”(步驟S11)。於寫入之位元值為“0”之記憶胞之情形時(步驟S11是)，控制部22向該記憶胞注入電荷而使閾值電壓上升(步驟S12)。具體而言，分別使分佈Er之記憶胞向分佈E(第6區域)移動、使分佈A之記憶胞向分佈F(第7區域)移動、使分佈B之記憶胞向分佈G(第8區域)移動、使分佈C之記憶胞向分佈D(第5區域)移動。於寫入之位元值並非“0”之記憶胞之情形時(步驟S11否)，直接結束處理。藉由以上之處理，至Upper頁為止之寫入結束。
圖10係表示本實施形態之讀出順序之一例之流程圖。如上所述，於本實施形態中，不論為寫入已進行至Upper、Middle、Lower中之哪一頁之狀態，均可實施讀出。首先，控制部22對要讀出之頁面為Upper、Middle、Lower中之哪一頁進行選擇(步驟S21)。於選擇Upper頁之情形時(步驟S21 Upper)，以Vr4實施讀出(步驟S22)。控制部22基於Vr4下之讀出結果，決定資料(各記憶胞之位元值)(步驟S23)，並結束處理。
於選擇Middle頁之情形時(步驟S21 Middle)，以Vr2實施讀出(步驟S24)。其次，控制部22以Vr5實施讀出(步驟S25)。其次，控制部22以Vr7實施讀出(步驟S26)。基於Vr2、Vr5、Vr7下之讀出結果，決定資料(步驟S27)，並結束處理。
於選擇Lower頁之情形時(步驟S21 Lower)，以Vr1實施讀出(步驟S28)。其次，控制部22以Vr3實施讀出(步驟S29)。其次，控制部22以Vr6實施讀出(步驟S30)。基於Vr1、Vr3、Vr6下之讀出結果，決定資料(步驟S31)，並結束處理。
如上所述，於本實施形態中，藉由使用圖4所示之1-3-3編碼而實施每1頁之寫入。因此，頁面間之邊界數之偏差較少，可使錯誤產生機率於頁面間平滑化，可抑制記憶裝置之成本及消耗電力，且提高寫 入及讀出速度。又，不論寫入已進行至哪一頁，均可按照相同之順序分別讀出Upper頁、Middle頁、Lower頁，因此無需對寫入已進行至哪一頁之資訊進行管理。
(第2實施形態)
圖11係表示第2實施形態之資料編碼之圖。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。以下，對與第1實施形態不同之方面進行說明。
圖11(A)表示Lower頁之寫入時之資料編碼，圖11(B)表示Middle頁之寫入時之資料編碼，圖11(C)表示Upper頁之寫入時之資料編碼。如圖11所示，於Upper頁與Middle頁之寫入時，使用相同之資料編碼(圖11之上段)，但於Lower頁之寫入時，使用與Upper頁及Middle頁之寫入不同之資料編碼(圖11之下段)。
如此，於本實施形態中，資料編碼根據頁面而不同，但若對寫入已進行至哪一頁之資訊進行管理，則可逐頁地依序實施寫入。本實施形態之每頁之邊界數與第1實施形態相同，為1-3-3，可使頁面間之錯誤之產生機率平滑化。
於本實施形態中，控制部22將每個記憶胞群中寫入正進行至Upper頁、Middle頁、Lower頁中之哪一頁之資訊作為寫入頁面旗標(寫入頁面資訊)而進行管理。
若對圖11之上段之資料編碼與圖11之下段之資料編碼進行比較，則與下段之資料編碼之Middle頁之分佈B對應之位元值進行了變更。圖11之下段之資料編碼為Lower頁之寫入時之資料編碼，於該時點，Middle頁及Upper頁未被寫入。圖11之下段之作為不存在之閾值分佈而標示有影線之分佈表示Lower頁之寫入中不使用之閾值分佈。於第1實施形態中，Lower頁之寫入中不使用之閾值分佈為分佈B以上之連續之區域。相對於此，於本實施形態中，除分佈C以上之連續之區域 以外，在Lower頁之寫入中使用之分佈Er與分佈B之間存在不使用之分佈A。藉此，於在Lower頁之寫入後讀出未寫入之Middle頁時，必須以與寫入Middle頁之後之資料之分配不同之資料分配實施讀出。
圖12係表示本實施形態中之對記憶胞進行編程後之閾值分佈之圖。圖12(A)表示Lower頁之編程後之閾值分佈，圖12(B)表示Middle頁之編程後之閾值分佈，圖12(C)表示Upper頁之編程後之閾值分佈。於本實施形態中，雖可逐頁地進行編程，但編程之順序已決定，按照Lower頁、Middle頁、Upper頁之順序寫入。
如圖12(A)所示，非揮發性記憶體2之控制部22於Lower頁之編程中，根據寫入至Lower頁之位元值，針對每個記憶胞設為保持分佈Er不變、或注入電荷而使其移動至上1級之分佈B。具體而言，以如下方式進行編程，即，於寫入至Lower頁之位元值為“1”之情形時，不注入電荷，於寫入至Lower頁之位元值為“0”之情形時，注入電荷，使閾值電壓移動至分佈B。
於對已實施過Lower頁之寫入之記憶胞群進行寫入之情形時，如圖12(B)所示，控制部22實施Middle頁之編程。具體而言，對藉由Lower頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈A。又，對藉由Lower頁之編程而為分佈B之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“0”之情形時，使其保持為分佈B不變，於寫入至Middle頁之位元值為“1”之情形時，使其移動至分佈C。於第1實施形態中，於寫入之位元值為“1”之情形時，不注入電荷，於位元值為“0”之情形時，注入電荷而使閾值分佈移動，但於本實施形態中，於Middle頁之寫入中，存在以下情況：於寫入之位元值為“0”之情形時，不注入電荷，於為“1”之情形時，注入電荷。
於對已實施過Middle頁之寫入之記憶胞群進行寫入之情形時，如圖12(C)所示，控制部22實施Upper頁之編程。具體而言，對藉由Middle頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈E。又，對藉由Middle頁之編程而為分佈A之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈A不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈F。又，對藉由Middle頁之編程而為分佈B之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈B不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈G。又，對藉由Middle頁之編程而為分佈C之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈C不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈D。
其次，對本實施形態之讀出進行說明。圖13係表示本實施形態之Lower頁之讀出方法之圖。於本實施形態中，不論正進行至哪一頁之寫入，均可藉由施加Vr2、Vr5、Vr7之3個作為讀出電壓而讀出Lower頁之位元值。
圖14係表示本實施形態之Middle頁之讀出方法之圖。於本實施形態中，於Middle頁之讀出中，施加Vr1、Vr3、Vr6之3個作為讀出電壓。但是，讀出所使用之資料編碼根據是否已實施過Middle頁之寫入而不同。因此，控制部22參照頁面寫入旗標，於為已進行Lower頁之寫入之狀態之情形時，如圖14(A)所示，按照圖11(A)之資料編碼，於閾值電壓為Vr3以上之情形時，將位元值判定為“0”，於閾值電壓未達Vr3之情形時，將位元值判定為“1”。於為已進行至Middle頁、Upper 頁之寫入之狀態之情形時，如圖14(B)或圖14(C)所示，按照圖11(B)、(C)之資料編碼，基於Vr1、Vr3、Vr6之讀出結果決定位元值。
圖15係表示本實施形態之Upper頁之讀出方法之圖。於本實施形態中，不論正進行至哪一頁之寫入，均可藉由施加Vr4作為讀出電壓而讀出Upper頁之位元值。
本實施形態之寫入順序係如圖12所示，根據寫入之位元值使閾值分佈移動。具體之順序除資料編碼不同以外，與第1實施形態相同。
圖16係表示本實施形態之讀出順序之一例之流程圖。圖16係針對1個記憶胞群，表示自未寫入之狀態至Upper頁之寫入結束為止之順序之一例。首先，控制部22將讀出對象之記憶胞群之寫入頁面旗標讀出(步驟S41)。步驟S42、S43與第1實施形態之步驟S21、S22相同。於步驟S43之後，控制部22基於寫入頁面旗標及Vr4下之讀出結果決定資料(步驟S44)。
於在步驟S42中選擇Middle頁之情形時(步驟S42 Middle)，控制部22以Vr1實施讀出(步驟S45)。其次，控制部22以Vr3實施讀出(步驟S46)。其次，控制部22以Vr6實施讀出(步驟S47)。其次，控制部22基於寫入頁面旗標及Vr1、Vr3、Vr6下之讀出結果決定資料(步驟S48)，並結束處理。具體而言，於寫入頁面旗標為表示已進行Lower頁之寫入之狀態之值之情形時，按照圖11(A)之資料編碼，於閾值電壓為Vr3以上之情形時，將位元值判定為“0”，於閾值電壓未達Vr3之情形時，將位元值判定為“1”。於寫入頁面旗標為表示已進行Upper頁或Middle頁之寫入之狀態之值之情形時，按照圖11(B)、(C)之資料編碼，基於Vr1、Vr3、Vr6之讀出結果決定位元值。
於選擇Lower頁之情形時(步驟S42 Lower)，控制部22以Vr2實施讀出(步驟S49)。其次，控制部22以Vr5實施讀出(步驟S50)。其次，控 制部22以Vr7實施讀出(步驟S51)。其次，控制部22基於寫入頁面旗標及Vr2、Vr5、Vr7下之讀出結果決定資料(步驟S52)，並結束處理。
再者，於Lower頁及Upper頁之讀出中，如上所述，可不論寫入頁面旗標為何均使用相同之資料編碼，因此，於步驟S48、S52中，亦可不考慮寫入頁面旗標。
於本實施形態中，如上所述般為了判別已編程之頁面至哪一頁面為止，而於頁面編程時預先將該資訊作為寫入頁面旗標而保持。該寫入頁面旗標亦可保持於例如NAND記憶胞陣列23之儲存使用者資料之記憶體群內之與儲存使用者資料之記憶胞不同之記憶胞。或者，亦可儲存於NAND記憶胞陣列23之與儲存使用者資料之記憶體群不同之記憶胞群，或者，亦可保持於非揮發性記憶體2內或記憶體控制器1內之記憶體之記憶區域。如此，寫入頁面旗標之管理方法並無限定。又，讀出寫入頁面旗標之時序係只要為資料決定之前，則亦可並非圖16所示之時序，亦可為例如與資料讀出相同之時序。尤其是於將寫入頁面旗標保持於儲存有使用者資料之記憶胞群內之情形時，該讀出時序合適。
如上所述，於本實施形態中，使用圖11所示之1-3-3編碼，並使用寫入頁面旗標對已進行至哪一頁之寫入進行管理，藉此實施每1頁之寫入。因此，頁面間之邊界數之偏差較少，可使錯誤產生機率於頁面間平滑化，可抑制記憶裝置之成本及消耗電力，且提高寫入及讀出速度。
(第3實施形態)
圖17係表示第3實施形態之資料編碼之圖。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。以下，對與第1實施形態不同之方面進行說明。
圖17(A)表示Lower頁之寫入時之資料編碼，圖17(B)表示Middle 頁之寫入時之資料編碼，圖17(C)表示Upper頁之寫入時之資料編碼。
圖17之由四邊包圍之閾值分佈(區域)表示根據寫入已進行至何處為止而變更資料值之分配之閾值分佈。標示有影線之部分表示對應之頁面之寫入中不使用之閾值分佈。於本實施形態中，與第2實施形態同樣地，亦使用寫入頁面旗標對寫入已進行至哪一頁進行管理。
圖18係表示本實施形態中之對記憶胞進行編程後之閾值分佈之圖。圖18(A)表示Lower頁之編程後之閾值分佈，圖18(B)表示Middle頁之編程後之閾值分佈，圖18(C)表示Upper頁之編程後之閾值分佈。於本實施形態中，雖可逐頁地進行編程，但編程之順序已決定，按照Lower頁、Middle頁、Upper頁之順序寫入。
如圖18(A)所示，非揮發性記憶體2之控制部22以如下方式進行編程，即，於寫入至Lower頁之位元值為“1”之情形時，不注入電荷，於寫入至Lower頁之位元值為“0”之情形時，注入電荷，使閾值電壓移動至分佈D。
於對已實施過Lower頁之寫入之記憶胞群進行寫入之情形時，如圖18(B)所示，控制部22對藉由Lower頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈B。又，對藉由Lower頁之編程而為分佈D之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“0”之情形時，使其保持為分佈D不變，於寫入至Middle頁之位元值為“1”之情形時，使其移動至分佈E。
於對已實施過Middle頁之寫入之記憶胞群進行寫入之情形時，如圖18(C)所示，控制部22對藉由Middle頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Upper頁之位元值為“0”之 情形時，使其移動至分佈A。又，對藉由Middle頁之編程而為分佈B之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“0”之情形時，使其保持為分佈B不變，於寫入至Upper頁之位元值為“1”之情形時，使其移動至分佈C。又，對藉由Middle頁之編程而為分佈D之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈D不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈G。又，對藉由Middle頁之編程而為分佈E之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈E不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈F。
於第1實施形態中，於寫入之位元值為“1”之情形時，不注入電荷，於位元值為“0”之情形時，注入電荷而使閾值分佈移動，但於本實施形態中，於Middle頁及Upper頁之寫入中，存在以下情況：於寫入之位元值為“0”之情形時，不注入電荷，於為“1”之情形時，注入電荷。因此，於圖17之資料編碼中，於Middle頁及Upper頁中各存在1處依存於已進行過寫入之頁面而變更資料值之分配之分佈。
本實施形態之寫入順序係如圖18所示，根據寫入之位元值使閾值分佈移動。具體之順序係除資料編碼不同以外，與第1實施形態相同。
本實施形態之讀出順序係除資料編碼不同以外，與第2實施形態同樣地，使用寫入頁面旗標及成為各頁之邊界之讀出電壓下之讀出結果而決定資料值。具體而言，於本實施形態中，於Upper頁之讀出中，使用Vr1、Vr3、Vr6，於Middle頁之讀出中，使用Vr2、Vr5、Vr7，於Lower頁之讀出中，使用Vr4。於正進行至Upper頁之寫入之情形時，按照圖17(C)之資料編碼決定位元值。於正進行至Middle頁之寫入之情形時，按照圖17(B)之資料編碼決定位元值。於正進行至 Middle頁之寫入之情形時，Lower頁及Middle頁之資料值之決定方法與正進行至Upper頁之寫入之情形時相同，但於Upper頁之讀出時，於閾值電壓被判定為Vr1以上且未達Vr3之情形時，位元值係決定為“1”。於正進行至Lower頁之寫入之情形時，按照圖17(A)之資料編碼決定位元值。於正進行至Lower頁之寫入之情形時，Lower頁、Upper頁之資料值之決定方法與正進行至Upper頁之寫入之情形時相同，但於Middle頁之讀出時，於閾值電壓被判定為Vr2以上且未達Vr5之情形時，位元值係決定為“1”。
如上所述，於本實施形態中，使用圖17所示之3-3-1編碼，且使用寫入頁面旗標對已進行至哪一頁之寫入進行管理，藉此實施每1頁之寫入。因此，頁面間之邊界數之偏差較少，可使錯誤產生機率於頁面間平滑化，可抑制記憶裝置之成本及消耗電力，且提高寫入及讀出速度。
(第4實施形態)
圖19係表示第4實施形態之資料編碼之圖。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。以下，對與第1實施形態不同之方面進行說明。
圖19(A)表示Lower頁之寫入時之資料編碼，圖19(B)表示Middle頁之寫入時之資料編碼，圖19(C)表示Upper頁之寫入時之資料編碼。
圖19之由四邊包圍之閾值分佈(區域)表示根據寫入已進行至何處為止而變更資料值之分配之閾值分佈。標示有影線之部分表示對應之頁面之寫入中不使用之閾值分佈。於本實施形態中，與第2實施形態同樣地，亦使用寫入頁面旗標對寫入已進行至哪一頁進行管理。
圖20係表示本實施形態中之對記憶胞進行編程後之閾值分佈之圖。圖20(A)表示Lower頁之編程後之閾值分佈，圖20(B)表示Middle頁之編程後之閾值分佈，圖20(C)表示Upper頁之編程後之閾值分佈。 於本實施形態中，雖可逐頁地進行編程，但編程之順序已決定，按照Lower頁、Middle頁、Upper頁之順序寫入。
如圖20(A)所示，非揮發性記憶體2之控制部22係以如下方式進行編程，即，於寫入至Lower頁之位元值為“1”之情形時，不注入電荷，於寫入至Lower頁之位元值為“0”之情形時，注入電荷，使閾值電壓移動至分佈D。
於對已實施過Lower頁之寫入之記憶胞群進行寫入之情形時，如圖20(B)所示，控制部22對藉由Lower頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈A。又，對藉由Lower頁之編程而為分佈D之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈D不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈F。
於對已實施過Middle頁之寫入之記憶胞群進行寫入之情形時，如圖20(C)所示，控制部22對藉由Middle頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈C。又，對藉由Middle頁之編程而為分佈A之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈A不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈B。又，對藉由Middle頁之編程而為分佈D之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“0”之情形時，使其保持為分佈D不變，於寫入至Upper頁之位元值為“1”之情形時，使其移動至分佈E。又，對藉由Middle頁之編程而為分佈F之狀態之記憶胞以如下方式進行編程，即，於寫入 至Upper頁之位元值為“1”之情形時，使其保持為分佈F不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈G。
於第1實施形態中，於寫入之位元值為“1”之情形時，不注入電荷，於位元值為“0”之情形時，注入電荷而使閾值分佈移動，但於本實施形態中，於Upper頁之寫入中，存在以下情況：於寫入之位元值為“0”之情形時，不注入電荷，於為“1”之情形時，注入電荷。因此，於圖19之資料編碼中，於Upper頁存在1處依存於已進行過寫入之頁面而變更資料值之分配之分佈。
本實施形態之寫入順序係如圖20所示，根據寫入之位元值使閾值分佈移動。具體之順序係除資料編碼不同以外，與第1實施形態相同。
本實施形態之讀出順序係除資料編碼不同以外，與第2實施形態同樣地，使用寫入頁面旗標及成為各頁之邊界之讀出電壓下之讀出結果而決定資料值。具體而言，於本實施形態中，於Upper頁之讀出中，使用Vr2、Vr5、Vr7，於Middle頁之讀出中，使用Vr1、Vr3、Vr6，於Lower頁之讀出中，使用Vr4。於正進行至Upper頁之寫入之情形時，按照圖19(C)之資料編碼決定位元值。於正進行至Middle頁之寫入之情形時，按照圖19(B)之資料編碼決定位元值。於正進行至Middle頁之寫入之情形時，Lower頁及Middle頁之資料值之決定方法與正進行至Upper頁之寫入之情形時相同，但於Upper頁之讀出時，於閾值電壓被判定為Vr2以上且未達Vr5之情形時，位元值係決定為“1”。於正進行至Lower頁之寫入之情形時，按照圖19(A)之資料編碼決定位元值。於正進行至Lower頁之寫入之情形時，Lower頁、Middle頁之資料值之決定方法與正進行至Upper頁之寫入之情形時相同，但於Upper頁之讀出時，於閾值電壓被判定為Vr2以上且未達Vr5之情形時，位元值係決定為“1”。
如上所述，於本實施形態中，使用圖19所示之3-3-1編碼，且使用寫入頁面旗標對已進行至哪一頁之寫入進行管理，藉此實施每1頁之寫入。因此，頁面間之邊界數之偏差較少，可使錯誤產生機率於頁面間平滑化，可抑制記憶裝置之成本及消耗電力，且提高寫入及讀出速度。
(第5實施形態)
圖21係表示第5實施形態之資料編碼之圖。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。以下，對與第1實施形態不同之方面進行說明。
圖21(A)表示Lower頁之寫入時之資料編碼，圖21(B)表示Middle頁之寫入時之資料編碼，圖21(C)表示Upper頁之寫入時之資料編碼。
圖21之由四邊包圍之閾值分佈(區域)表示根據寫入已進行至何處為止而變更資料值之分配之閾值分佈。標示有影線之部分表示對應之頁面之寫入中不使用之閾值分佈。於本實施形態中，與第2實施形態同樣地，亦使用寫入頁面旗標對寫入已進行至哪一頁進行管理。
圖22係表示本實施形態中之對記憶胞進行編程後之閾值分佈之圖。圖22(A)表示Lower頁之編程後之閾值分佈，圖22(B)表示Middle頁之編程後之閾值分佈，圖22(C)表示Upper頁之編程後之閾值分佈。於本實施形態中，雖可逐頁地進行編程，但編程之順序已決定，按照Lower頁、Middle頁、Upper頁之順序寫入。
如圖22(A)所示，非揮發性記憶體2之控制部22係以如下方式進行編程，即，於寫入至Lower頁之位元值為“1”之情形時，不注入電荷，於寫入至Lower頁之位元值為“0”之情形時，注入電荷，使閾值電壓移動至分佈B。
於對已實施過Lower頁之寫入之記憶胞群進行寫入之情形時，如圖22(B)所示，控制部22對藉由Lower頁之編程而為分佈Er之狀態之記 憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈E。又，對藉由Lower頁之編程而為分佈B之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈B不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈D。
於對已實施過Middle頁之寫入之記憶胞群進行寫入之情形時，如圖22(C)所示，控制部22對藉由Middle頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈A。又，對藉由Middle頁之編程而為分佈B之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“0”之情形時，使其保持為分佈B不變，於寫入至Upper頁之位元值為“1”之情形時，使其移動至分佈C。又，對藉由Middle頁之編程而為分佈D之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈D不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈G。又，對藉由Middle頁之編程而為分佈E之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈E不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈F。
於第1實施形態中，於寫入之位元值為“1”之情形時，不注入電荷，於位元值為“0”之情形時，注入電荷而使閾值分佈移動，但於本實施形態中，於Upper頁之寫入中，存在以下情況：於寫入之位元值為“0”之情形時，不注入電荷，於為“1”之情形時，注入電荷。因此，於圖21之資料編碼中，於Upper頁存在1處依存於已進行過寫入之頁面而變更資料值之分配之分佈。
本實施形態之寫入順序係如圖22所示，根據寫入之位元值使閾值分佈移動。具體之順序係除資料編碼不同以外，與第1實施形態相同。
本實施形態之讀出順序係除資料編碼不同以外，與第2實施形態同樣地，使用寫入頁面旗標及成為各頁之邊界之讀出電壓下之讀出結果而決定資料值。具體而言，於本實施形態中，於Upper頁之讀出中，使用Vr1、Vr3、Vr6，於Middle頁之讀出中，使用Vr4，於Lower頁之讀出中，使用Vr2、Vr5、Vr7。於正進行至Upper頁之寫入之情形時，按照圖21(C)之資料編碼決定位元值。於正進行至Middle頁之寫入之情形時，按照圖21(B)之資料編碼決定位元值。於正進行至Middle頁之寫入之情形時，Lower頁及Middle頁之資料值之決定方法與正進行至Upper頁之寫入之情形時相同，但於Upper頁之讀出時，於閾值電壓被判定為Vr1以上且未達Vr3之情形時，位元值係決定為“1”。於正進行至Lower頁之寫入之情形時，按照圖21(A)之資料編碼決定位元值。於正進行至Lower頁之寫入之情形時，Lower頁、Middle頁之資料值之決定方法與正進行至Upper頁之寫入之情形時相同，但於Upper頁之讀出時，於閾值電壓被判定為Vr1以上且未達Vr3之情形時，位元值係決定為“1”。
如上所述，於本實施形態中，使用圖21所示之3-1-3編碼，且使用寫入頁面旗標對已進行至哪一頁之寫入進行管理，藉此實施每1頁之寫入。因此，頁面間之邊界數之偏差較少，可使錯誤產生機率於頁面間平滑化，可抑制記憶裝置之成本及消耗電力，且提高寫入及讀出速度。
(第6實施形態)
圖23係表示第6實施形態之資料編碼之圖。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。以下，對與 第1實施形態不同之方面進行說明。
圖23(A)表示Lower頁之寫入時之資料編碼，圖23(B)表示Middle頁之寫入時之資料編碼，圖23(C)表示Upper頁之寫入時之資料編碼。
圖23之由四邊包圍之閾值分佈(區域)表示根據寫入已進行至何處為止而變更資料值之分配之閾值分佈。標示有影線之部分表示對應之頁面之寫入中不使用之閾值分佈。於本實施形態中，與第2實施形態同樣地，亦使用寫入頁面旗標對寫入已進行至哪一頁進行管理。
圖24係表示本實施形態中之對記憶胞進行編程後之閾值分佈之圖。圖24(A)表示Lower頁之編程後之閾值分佈，圖24(B)表示Middle頁之編程後之閾值分佈，圖24(C)表示Upper頁之編程後之閾值分佈。於本實施形態中，雖可逐頁地進行編程，但編程之順序已決定，按照Lower頁、Middle頁、Upper頁之順序寫入。
如圖24(A)所示，非揮發性記憶體2之控制部22係以如下方式進行編程，即，於寫入至Lower頁之位元值為“1”之情形時，不注入電荷，於寫入至Lower頁之位元值為“0”之情形時，注入電荷，使閾值電壓移動至分佈A。
於對已實施過Lower頁之寫入之記憶胞群進行寫入之情形時，如圖24(B)所示，控制部22對藉由Lower頁之編程而為分佈Er之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈D。又，對藉由Lower頁之編程而為分佈A之狀態之記憶胞以如下方式進行編程，即，於寫入至Middle頁之位元值為“1”之情形時，使其保持為分佈A不變，於寫入至Middle頁之位元值為“0”之情形時，使其移動至分佈F。
於對已實施過Middle頁之寫入之記憶胞群進行寫入之情形時，如圖24(C)所示，控制部22對藉由Middle頁之編程而為分佈Er之狀態之 記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈Er不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈C。又，對藉由Middle頁之編程而為分佈A之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈A不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈B。又，對藉由Middle頁之編程而為分佈D之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“0”之情形時，使其保持為分佈D不變，於寫入至Upper頁之位元值為“1”之情形時，使其移動至分佈E。又，對藉由Middle頁之編程而為分佈F之狀態之記憶胞以如下方式進行編程，即，於寫入至Upper頁之位元值為“1”之情形時，使其保持為分佈F不變，於寫入至Upper頁之位元值為“0”之情形時，使其移動至分佈G。
於第1實施形態中，於寫入之位元值為“1”之情形時，不注入電荷，於位元值為“0”之情形時，注入電荷而使閾值分佈移動，但於本實施形態中，於Upper頁之寫入中，存在以下情況：於寫入之位元值為“0”之情形時，不注入電荷，於為“1”之情形時，注入電荷。因此，於圖23之資料編碼中，於Upper頁存在1處依存於已進行過寫入之頁面而變更資料值之分配之分佈。
本實施形態之寫入順序係如圖24所示，根據寫入之位元值使閾值分佈移動。具體之順序係除資料編碼不同以外，與第1實施形態相同。
本實施形態之讀出順序係除資料編碼不同以外，與第2實施形態同樣地，使用寫入頁面旗標及成為各頁之邊界之讀出電壓下之讀出結果而決定資料值。具體而言，於本實施形態中，於Upper頁之讀出中，使用Vr2、Vr5、Vr7，於Middle頁之讀出中，使用Vr4，於Lower頁之讀出中，使用Vr1、Vr3、Vr6。於正進行至Upper頁之寫入之情形 時，按照圖23(C)之資料編碼決定位元值。於正進行至Middle頁之寫入之情形時，按照圖23(B)之資料編碼決定位元值。於正進行至Middle頁之寫入之情形時，Lower頁及Middle頁之資料值之決定方法與正進行至Upper頁之寫入之情形時相同，但於Upper頁之讀出時，於閾值電壓被判定為Vr2以上且未達Vr5之情形時，位元值係決定為“1”。於正進行至Lower頁之寫入之情形時，按照圖23(A)之資料編碼決定位元值。於正進行至Lower頁之寫入之情形時，Lower頁、Middle頁之資料值之決定方法與正進行至Upper頁之寫入之情形時相同，但於Upper頁之讀出時，於閾值電壓被判定為Vr2以上且未達Vr5之情形時，位元值係決定為“1”。
如上所述，於本實施形態中，使用圖23所示之3-1-3編碼，且使用寫入頁面旗標對已進行至哪一頁之寫入進行管理，藉此實施每1頁之寫入。因此，頁面間之邊界數之偏差較少，可使錯誤產生機率於頁面間平滑化，可抑制記憶裝置之成本及消耗電力，且提高寫入及讀出速度。
(第7實施形態)
其次，對第7實施形態之記憶裝置中之讀出方法進行說明。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。本實施形態之資料編碼與第1實施形態相同。以下，對與第1實施形態不同之方面進行說明。
一般而言，NAND記憶體之各記憶胞之閾值根據某些因素而產生變動(變化)。作為該因素，例如有編程干擾(program Disturb)或讀取干擾(read disturb)、或者資料保存能力(data retention)等各種因素。具有已變動之閾值之記憶胞於讀出時，有時會被判定為對應於如下閾值分佈(區域)之狀態，而產生讀出資料之錯誤，上述閾值分佈(區域)與對應於所寫入之資料值之閾值分佈(區域)不同。作為應對該問題之對 策，有對閾值之變動進行修正而讀出之方法。
圖25係表示閾值分佈之變動之一例之圖。於圖25中，表示有於在第1實施形態之圖6(C)之狀態下進行編程之後，讀出Lower頁時之閾值變動之一例。以實線表示之閾值分佈100表示變動前、即寫入時之閾值分佈。以虛線表示之閾值分佈101表示變動後之閾值分佈。分別各標註有1個符號，但關於未標註符號之閾值分佈，亦係實線表示變動前之閾值分佈，虛線表示變動後之閾值分佈。於圖25之例中，表示有以下情況：根據資料保存能力，分佈Er與分佈A之閾值向正方向(於圖25中為向右之方向)變動，分佈B~G之閾值向負方向(於圖25中為向左之方向)變動。若使用原先之讀出電壓Vr1、Vr3、Vr6讀出閾值變動後之記憶胞，則例如屬於分佈F之記憶胞之一部分(低電壓側之一部分)被判定為Vr3與Vr6之間之範圍內。如此，因產生閾值變動，而誤讀多個記憶胞之資料。
因此，於本實施形態中，使用Vr1'、Vr3'、Vr6'之已修正變動之讀出電壓，代替Vr1、Vr3、Vr6。Vr1'、Vr3'、Vr6'之決定方法可使用任何方法，例如可考慮如下方法：變更讀出電壓並進行錯誤訂正處理，將可進行錯誤訂正之讀出電壓用作Vr1'、Vr3'、Vr6'。Vr1'、Vr3'、Vr6'之決定方法並不限定於該方法。
圖26係表示變更讀出電壓之情形時之本實施形態之讀出順序之一例之流程圖。既可始終以圖26所示之順序實施讀出，亦可於通常實施不變更讀出電壓之讀出，而於滿足假定閾值已變動之一定條件之情形時，實施圖26之讀出順序。對該一定條件並未特別地進行制約，但例如於藉由讀出時之錯誤訂正處理無法進行錯誤訂正之比率超過一定比率之情形時，實施圖26所示之進行讀出電壓之變更之讀出。如圖26所示，處理器12經由記憶體介面15，向非揮發性記憶體2輸入頁面讀出命令(請求以頁面單位讀出之命令)(步驟S61)。非揮發性記憶體2按 照頁面讀出命令讀出資料(步驟S62)，並經由記憶體介面15向ECC電路14發送讀出之資料(步驟S63)。步驟S62之讀出中所使用之讀出電壓於未接收到下述讀出位準變更命令之情形時為初始值(於上述圖25之例中為Vr1、Vr3、Vr6)。但是，該初始值亦可基於來自記憶體控制器1之指示而變更。
ECC電路14使用所輸入之資料進行錯誤訂正處理(步驟S64)。ECC電路14向處理器12通知藉由該錯誤訂正處理能否進行錯誤訂正。處理器12根據該通知判斷能否進行錯誤訂正(步驟S65)，於可進行錯誤訂正之情形時(步驟S65是)，結束處理。於不可進行錯誤訂正之情形時(步驟S65否)，處理器12將非揮發性記憶體2之讀出位準(讀出電壓)決定為與步驟S62中所使用之讀出電壓不同之值(步驟S67)。繼而，處理器12基於所決定之值，將讀出位準變更命令經由記憶體介面15輸入至非揮發性記憶體2(步驟S66)，並返回至步驟S61。非揮發性記憶體2按照讀出位準變更命令，變更讀出電壓。
藉由以上順序，能夠搜索可進行錯誤訂正之讀出電壓。可進行錯誤訂正之情形時之讀出電壓相當於圖25之Vr1'、Vr3'、Vr6'。
於以上之說明中，對使用第1實施形態之資料編碼之例進行了說明，但於使用第2~6實施形態之資料編碼之情形時，同樣地亦可進行讀出電壓之變更。
於本實施形態中，於進行使用第1~第6實施形態之資料編碼之寫入及讀出之情形時，當閾值產生有變動之情形時變更讀出電壓。因此，可獲得第1~第6實施形態之效果，並且即便於閾值產生有變動之情形時，亦可減少資料之讀出錯誤。
(第8實施形態)
其次，對第8實施形態之記憶裝置之讀出方法進行說明。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相 同。本實施形態之資料編碼與第1實施形態相同。以下，對與第1實施形態不同之方面進行說明。
於為了保護儲存於非揮發記憶體2之資料而進行錯誤訂正編碼時，可使用任何錯誤訂正碼，亦可於解碼時進行軟判定解碼。於進行軟判定解碼之情形時，一般而言使用如LDPC(Low Density Parity Check，低密度奇偶校驗)碼等般進行軟判定解碼之碼進行編碼，但亦可進行使用能夠進行硬判定解碼之碼(BCH(Bose Ray-Chaudhuri Hocquenghem，博斯-喬赫里-霍克文黑姆)碼等)之編碼，且於解碼時進行軟判定解碼。
於本實施形態中，對在解碼時進行軟判定解碼之例進行說明。關於編碼之方式，並未特別地進行制約，如上所述般藉由例如LDPC碼進行編碼。於進行軟判定解碼之情形時，除與通常之讀出相同之硬判定值以外，亦自非揮發性記憶體2讀出所謂之軟位元資訊，使用讀出之硬判定值及軟位元資訊進行解碼。所謂軟位元資訊係何種程度地接近真值之機率資訊。於使用NAND記憶體作為非揮發記憶體2之情形時，可認為各記憶胞之閾值電壓距成為區分閾值分佈之邊界之讀出電壓越遠，則越接近於真值。
以下，將讀出軟位元資訊之讀出方法稱為軟位元讀取，於第1實施形態等中作為前提將通常之讀出稱為硬位元讀取(HB(Hard Bit，硬位元)read)。硬位元讀取係藉由施加與區分閾值分佈之邊界對應之1個讀出電壓，而判定記憶胞之閾值電壓是否高於該邊界。相對於此，於軟位元讀取中，對判定對象之1個邊界，於複數個讀出電壓下實施讀出。用以進行軟位元讀取之硬體構成可為任何構成，例如，設為非揮發性記憶體2可應對軟位元讀取與通常讀出(硬位元讀取)之兩種讀出方法，基於來自記憶體控制器1之指示，進行讀出。又，關於進行軟位元讀取時之讀出電壓之偏移量或進行何種偏移，既可預先設定於非 揮發性記憶體2，亦可由記憶體控制器1進行指示。
圖27係表示軟位元之情況之一例之圖。於圖27中，表示有如下情況：於在第1實施形態之圖6(C)之狀態下進行編程之後，藉由軟位元讀取讀出Lower頁。於該圖之例中，讀出有2種軟位元資訊。軟位元讀取基本上為硬位元讀取與使用使讀出電壓偏移之情形時之資料之讀出值(記憶胞之閾值電壓是否為使其偏移後之讀出電壓以上)之讀出的組合。於圖27之例中，首先，非揮發性記憶體2基於分別使用通常之讀出電壓Vr1、Vr3、Vr6而獲得之3次讀出結果，分別決定3個硬位元讀取之資料(閾值電壓是否為讀出電壓以上)(圖27(A))。於閾值電壓為讀出電壓以上之情形時，資料值為“0”，於閾值電壓未達讀出電壓之情形時，資料值為“1”。
其次，非揮發性記憶體2以較電壓Vr1、Vr3、Vr6分別僅低特定量△R之讀出電壓，進行軟位元讀取# 1(S1讀取(read))。繼而，基於分別使用Vr1-△R、Vr3-△R、Vr6-△R而獲得之3次讀出結果，決定S1讀取之資料(圖27(B))。其次，非揮發性記憶體2以較電壓Vr1、Vr3、Vr6分別僅高△R之讀出電壓進行軟位元讀取# 2(S2讀取)。繼而，基於使用Vr1+△R、Vr3+△R、Vr6+△R而獲得之3次讀出結果，決定S2讀取之資料(圖27(C))。
其次，非揮發性記憶體2以較電壓Vr1、Vr3、Vr6分別僅低△R之2倍之讀出電壓，進行軟位元讀取# 3(S3讀取)。繼而，基於分別使用電壓Vr1-2△R、Vr3-2△R、Vr6-2△R而獲得之3次讀出結果，決定S3讀取之資料(圖27(D))。其次，非揮發性記憶體2以較電壓Vr1、Vr3、Vr6分別僅高△R之2倍之讀出電壓，進行軟位元讀取# 4(S4讀取)。繼而，基於分別使用電壓Vr1+2△R、Vr3+2△R、Vr6+2△R而獲得之3次讀出結果，決定S4讀取之資料(圖27(E))。
進而，可藉由運算S1讀取之資料與S2讀取之資料之異或非，而 分別特定出具有Vr1-△R與Vr1+△R之間之範圍、Vr3-△R與Vr3+△R之間之範圍、及Vr6-△R與Vr6+△R之間之範圍之閾值電壓之記憶胞(圖27(F))。同樣地，可藉由運算S3讀取之資料與S4讀取之資料之異或非，而分別特定出具有Vr1-2△R與Vr1+2△R之間之範圍、Vr3-2△R與Vr3+2△R之間之範圍、及Vr6-2△R與Vr6+2△R之間之範圍之閾值電壓之記憶胞(圖27(G))。該圖27(F)與圖27(G)之結果成為2種軟位元資訊。
而且，ECC電路14藉由使用硬位元讀取之結果與軟位元資訊進行軟判定解碼，可進行錯誤訂正。再者，於本實施形態中，對使用第1實施形態之資料編碼之例進行了說明，但於使用第2~6實施形態之資料編碼之情形時，同樣地亦可進行軟位元讀取。又，於進行本實施形態之軟位元讀取之情形時，亦可進行第7實施形態中所述之讀出電壓之變更。
(第9實施形態)
其次，對第9實施形態之記憶裝置之閾值分佈進行說明。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。本實施形態之資料編碼與第1實施形態相同。以下，對與第1實施形態不同之方面進行說明。
於第1~第6實施形態中，均對以下例進行了說明：於Lower頁及Middle頁之編程中，閾值分佈(區域)之寬度最終亦形成為與Upper頁之編程中所需之寬度相同之寬度。
於本實施形態中，作為第3實施形態中所述之資料編碼之變化例，使Lower頁及Middle頁之閾值分佈之寬度變寬，且擴大Middle頁之閾值分佈之間隔。藉此，謀求Lower頁之寫入之高速化與Middle頁之資料錯誤機率之降低。
圖28係表示本實施形態中之各頁之編程後之閾值分佈之一例之 圖。本實施形態之Lower頁編程後之與資料值“0”對應之閾值分佈與第3實施形態之圖18所示之Lower頁編程後之與資料值“0”對應之分佈102相比，寬度變寬，且中心電壓變低。藉此，Middle頁之編程後之與資料值“00”對應之閾值分佈和與資料值“10”對應之閾值分佈之間隔亦擴大。
如上所述，藉由擴寬閾值分佈之寬度，可使於Lower頁之編程時對字元線施加之編程電壓之每1次編程脈衝之上升幅度大於Middle頁及Upper頁中之上升幅度。即，可粗略地進行分佈寬度調整，因此，可使編程時間高速化。又，由於Middle頁之閾值分佈之間隔擴大，故資料錯誤之機率下降，可讀出更準確之資料。利用該情況，亦可僅將Lower頁作為編程高速且可靠性良好之二進制資料而使用。
再者，藉此，於第3實施形態中，由於在Upper頁之編程中資料值“100”之閾值分佈與Middle頁之編程後之資料值“00”之閾值分佈相同，故在Upper頁之寫入時，於資料值“100"之情形時無需實施編程。相對於此，於本實施形態中，在Upper頁之寫入時，於資料值“100”之情形時，以成為圖28(C)所示之資料值“100”之閾值分佈之方式，實施編程。
再者，此處，對第3實施形態之變化例進行了說明，但關於其他實施形態，亦同樣地可針對Lower頁及Middle頁之編程後之閾值分佈之至少一部分擴寬寬度且擴大Middle頁之閾值分佈之間隔。
如上所述，於本實施形態中，針對Lower頁及Middle頁之編程後之閾值分佈之至少一部分，使寬度變寬，又，擴大Middle頁之閾值分佈之間隔。藉此，可使編程時間高速化。又，可減少Middle頁之讀出錯誤。
(第10實施形態)
其次，對第10實施形態之記憶裝置之閾值分佈進行說明。本實 施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。本實施形態之資料編碼與第1實施形態相同。以下，對與第1實施形態不同之方面進行說明。
於本實施形態中，與第9實施形態同樣地，作為第3實施形態中所述之資料編碼之變化例，使Lower頁及Middle頁之閾值分佈之寬度變寬，又，擴大Middle頁之閾值分佈之間隔。
圖29係表示本實施形態中之各頁之編程後之閾值分佈之一例的圖。本實施形態之Lower頁編程後之與資料值“0”對應之閾值分佈與第9實施形態相比，進一步向低電壓側移動。於圖29中，分佈102表示第3實施形態之閾值分佈。再者，於圖29中，對1個分佈標註有符號，但以虛線表示之閾值分佈與標註有符號之分佈同樣地表示第3實施形態之閾值分佈。Middle頁之編程後之與資料值“01”對應之閾值分佈、與資料值“10”對應之閾值分佈分別與第3實施形態相比，擴寬了閾值分佈之寬度，且中心電壓亦下降。
藉此，Middle頁編程後之資料值“00”之閾值分佈與資料值“10”之閾值分佈之間隔亦擴大。因此，可使於Lower頁與Middle頁之編程時對字元線施加之編程電壓之每1次編程脈衝之上升幅度大於Upper頁中之上升幅度。即，可粗略地進行分佈寬度調整，因此，可實現編程時間之高速化。又，由於Middle頁之分佈間隔擴大，故資料錯誤之機率下降，可讀出更準確之資料。利用該情況，亦可僅將Lower頁作為編程高速且可靠性良好之二進制資料而使用。
再者，於第3實施形態中，由於在Upper頁之編程中，資料值“001”、“100”、“110”之閾值分佈與Middle頁編程後之資料值“01”、“00”、“10”之閾值分佈分別相同，故無需實施編程。於本實施形態中，於Upper頁之編程中，以使資料值“001”、“100”、“110”之閾值分佈成為圖29(C)所示之閾值分佈之方式實施編程。
再者，此處，對第3實施形態之變化例進行了說明，但關於其他實施形態，亦同樣地可針對Lower頁及Middle頁之編程後之閾值分佈之至少一部分擴寬寬度且擴大Middle頁之閾值分佈之間隔。
如上所述，於本實施形態中，針對Lower頁及Middle頁之編程後之閾值分佈之至少一部分，使寬度變寬，又，擴大Middle頁之閾值分佈之間隔。藉此，可使編程時間高速化。又，可減少Middle頁之讀出錯誤。
(第11實施形態)
其次，對第11實施形態之記憶裝置之閾值分佈進行說明。本實施形態之記憶裝置之構成及非揮發性記憶體2之構成與第1實施形態相同。本實施形態之資料編碼與第4實施形態相同。以下，對與第4實施形態不同之方面進行說明。
例如於第4實施形態之資料編碼中，Middle頁編程後之資料值“11”之閾值分佈與資料值“01”之閾值分佈成為Upper頁之編程後之最終分佈中之鄰接分佈。因此，儘管Middle頁中所使用之分佈數較少，使用鄰接之分佈之邊界之讀出電壓之讀出亦會成為與Upper頁編程後同等之資料錯誤機率。尤其是刪除分佈(分佈Er)無藉由其後之編程而實施之電壓修正，成為資料錯誤之原因之壓力(編程干擾、讀取干擾、資料保存能力)會累積。因此，一般而言資料錯誤之機率較其他資料分佈大，若使用刪除分佈及與刪除分佈鄰接之分佈，則錯誤之產生機率變高。因此，於本實施形態中，藉由使刪除分佈與其所鄰接之分佈之分佈間隔較其他分佈間之間隔寬，而謀求降低Middle頁之資料錯誤之機率。
圖30係表示本實施形態中之各頁之編程後之閾值分佈之一例的圖。於圖30中，以虛線表示之分佈103表示第4實施形態之閾值分佈。圖30中，於進行與第4實施形態相同之資料編碼之情形時，與第4實施 形態之閾值分佈103相比，藉由提高刪除分佈以外之資料分佈之中心電壓，而擴大了刪除分佈與其鄰接分佈之間隔。藉此，使用刪除分佈與其鄰接分佈之間之讀出電壓之讀出中之資料錯誤之機率下降，從而可讀出更準確之資料。
再者，此處，對第4實施形態之變化例進行了說明，但關於Middle頁之編程後之資料分佈成為Upper頁編程後之最終分佈中之鄰接分佈之其他實施形態(第1實施形態、第2實施形態、第6實施形態)，亦同樣地可提高刪除分佈以外之資料分佈之中心電壓。
如上所述，於Middle頁之編程後之資料分佈成為Upper頁編程後之最終分佈中之鄰接分佈之情形時，提高刪除分佈以外之資料分佈之中心電壓，即，使刪除分佈與其鄰接分佈之間之間隔較其他分佈間之間隔寬。藉此，使用刪除分佈與其鄰接分佈之間之讀出電壓之讀出中之資料錯誤之機率下降，從而可讀出更準確之資料。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提示者，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明之主旨之範圍內，進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

Claims (14)

  1. 一種非揮發性記憶體，其包括：記憶胞陣列，其包含複數個記憶胞，該記憶胞係於按照閾值電壓由低至高之順序定義區域所得之第1至第8之8個閾值區域使3位元對應而記憶資料，上述3位元分別對應於第1至第3頁，未寫入之上述記憶胞之閾值電壓係設定於上述第1閾值區域；及控制部，其於對未寫入之記憶胞進行上述第1頁之寫入之情形時，根據寫入至上述第1頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第2閾值區域，於對已進行過上述第1頁之寫入之上述記憶胞進行上述第2頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第4閾值區域，當該記憶胞之閾值電壓為上述第2閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第2閾值區域或上述第3閾值區域，於對已進行過上述第2頁之寫入之上述記憶胞進行上述第3頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第6閾值區域，當該記憶胞之閾值電壓為上述第2閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第2閾值區域或上述第7閾值區域，當該記憶胞之閾值電壓為上述第3閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第3閾值區域或上述第8閾值區域，當該記憶胞之閾值電壓為上述第4閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓 設定於上述第4閾值區域或上述第5閾值區域。
  2. 如請求項1之非揮發性記憶體，其中上述控制部於對未寫入之記憶胞進行上述第1頁之寫入之情形時，當寫入至上述第1頁之位元值為1之情形時，將該記憶胞之閾值電壓設定於上述第1閾值區域，當寫入至第1頁之位元值為0之情形時，將該記憶胞之閾值電壓設定於上述第2閾值區域，於對已進行過上述第1頁之寫入之上述記憶胞進行上述第2頁之寫入之情形時，於該記憶胞之閾值電壓為上述第1閾值區域內之情形時，當寫入至上述第2頁之位元值為1之情形時，將該記憶胞之閾值電壓設定於上述第1閾值區域，當寫入至第2頁之位元值為0之情形時，將該記憶胞之閾值電壓設定於上述第4閾值區域，於該記憶胞之閾值電壓為上述第2閾值區域內之情形時，當寫入至上述第2頁之位元值為1之情形時，將該記憶胞之閾值電壓設定於上述第2閾值區域，當寫入至上述第2頁之位元值為0之情形時，將該記憶胞之閾值電壓設定於上述第3閾值區域，於對已進行過上述第2頁之寫入之上述記憶胞進行上述第3頁之寫入之情形時，於該記憶胞之閾值電壓為上述第1閾值區域內之情形時，當寫入至上述第3頁之位元值為1之情形時，將該記憶胞之閾值電壓設定於上述第1閾值區域，當寫入至上述第3頁之位元值為0之情形時，將該記憶胞之閾值電壓設定於上述第6閾值區域，於該記憶胞之閾值電壓為上述第2閾值區域內之情形時，當寫入至上述第3頁之位元值為1之情形時，將該記憶胞之閾值電壓設定於上述第2閾值區域，當寫入至上述第3頁之位元值為0之情形時，將該記憶胞之閾值電壓設定於上述第7閾值區域，於該記憶胞之閾值電壓為上述第3閾值區域內之情形時，當寫入至上述第3頁之位元值為1之情形時，將該記憶胞之閾值電壓設定於上述第3閾值區域，當寫入至上述第3頁之位元 值為0之情形時，將該記憶胞之閾值電壓設定於上述第8閾值區域，於該記憶胞之閾值電壓為上述第4閾值區域內之情形時，當寫入至上述第3頁之位元值為1之情形時，將該記憶胞之閾值電壓設定於上述第4閾值區域，當寫入至上述第3頁之位元值為0之情形時，將該記憶胞之閾值電壓設定於上述第5閾值區域。
  3. 如請求項1之非揮發性記憶體，其中於讀出上述第1至第3頁中之未實施寫入之頁面之情形時，輸出0作為讀出結果。
  4. 如請求項1之非揮發性記憶體，其中不對表示寫入已實施至上述第1至第3頁中之哪一頁之資訊進行管理。
  5. 一種非揮發性記憶體，其包括：記憶胞陣列，其具有複數個記憶胞，該記憶胞係於按照閾值電壓由低至高之順序定義區域所得之第1至第8之8個閾值區域使3位元對應而記憶資料，上述3位元分別對應於第1至第3頁，未寫入之上述記憶胞之閾值電壓係設定於上述第1閾值區域；及控制部，其於對未寫入之記憶胞進行上述第1頁之寫入之情形時，根據寫入至上述第1頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第3閾值區域，於對已進行過上述第1頁之寫入之上述記憶胞進行上述第2頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第2閾值區域，當該記憶胞之閾值電壓為上述第3閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第3閾值區域或上述第4閾值區域，於對已進行過上述第2頁之寫入之上述記憶胞進行上述第3頁之寫入之情形時，當該 記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第6閾值區域，當該記憶胞之閾值電壓為上述第2閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第2閾值區域或上述第7閾值區域，當該記憶胞之閾值電壓為上述第3閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第3閾值區域或上述第8閾值區域，當該記憶胞之閾值電壓為上述第4閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第4閾值區域或上述第5閾值區域。
  6. 一種非揮發性記憶體，其包括：記憶胞陣列，其具有複數個記憶胞，該記憶胞係於按照閾值電壓由低至高之順序定義區域所得之第1至第8之8個閾值區域使3位元對應而記憶資料，上述3位元分別對應於第1至第3頁，未寫入之上述記憶胞之閾值電壓係設定於上述第1閾值區域；及控制部，其於對未寫入之記憶胞進行上述第1頁之寫入之情形時，根據寫入至上述第1頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第5閾值區域，於對已進行過上述第1頁之寫入之上述記憶胞進行上述第2頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第3閾值區域，當該記憶胞之閾值電壓為上述第5閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第5閾值區域或上述第6閾值區域，於對已進行過上述第2頁之寫入之上述記憶胞進行上述第3頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上 述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第2閾值區域，當該記憶胞之閾值電壓為上述第3閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第3閾值區域或上述第4閾值區域，當該記憶胞之閾值電壓為上述第5閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第5閾值區域或上述第8閾值區域，當該記憶胞之閾值電壓為上述第6閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第6閾值區域或上述第7閾值區域。
  7. 一種非揮發性記憶體，其包括：記憶胞陣列，其具有複數個記憶胞，該記憶胞係於按照閾值電壓由低至高之順序定義區域所得之第1至第8之8個閾值區域使3位元對應而記憶資料，上述3位元分別對應於第1至第3頁，未寫入之上述記憶胞之閾值電壓係設定於上述第1閾值區域；及控制部，其於對未寫入之記憶胞進行上述第1頁之寫入之情形時，根據寫入至上述第1頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第5閾值區域，於對已進行過上述第1頁之寫入之上述記憶胞進行上述第2頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第2閾值區域，當該記憶胞之閾值電壓為上述第5閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第5閾值區域或上述第7閾值區域，於對已進行過上述第2頁之寫入之上述記憶胞進行上述第3頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區 域或上述第4閾值區域，當該記憶胞之閾值電壓為上述第2閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第2閾值區域或上述第3閾值區域，當該記憶胞之閾值電壓為上述第5閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第5閾值區域或上述第6閾值區域，當該記憶胞之閾值電壓為上述第7閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第7閾值區域或上述第8閾值區域。
  8. 一種非揮發性記憶體，其包括：記憶胞陣列，其具有複數個記憶胞，該記憶胞係於按照閾值電壓由低至高之順序定義區域所得之第1至第8之8個閾值區域使3位元對應而記憶資料，上述3位元分別對應於第1至第3頁，未寫入之上述記憶胞之閾值電壓係設定於上述第1閾值區域；及控制部，其於對未寫入之記憶胞進行上述第1頁之寫入之情形時，根據寫入至上述第1頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第3閾值區域，於對已進行過上述第1頁之寫入之上述記憶胞進行上述第2頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第6閾值區域，當該記憶胞之閾值電壓為上述第3閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第3閾值區域或上述第5閾值區域，於對已進行過上述第2頁之寫入之上述記憶胞進行上述第3頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第2閾值區域，當該記憶胞之閾值電壓為上述第3閾值區 域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第3閾值區域或上述第4閾值區域，當該記憶胞之閾值電壓為上述第5閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第5閾值區域或上述第8閾值區域，當該記憶胞之閾值電壓為上述第6閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第6閾值區域或上述第7閾值區域。
  9. 一種非揮發性記憶體，其包括：記憶胞陣列，其具有複數個記憶胞，該記憶胞係於按照閾值電壓由低至高之順序定義區域所得之第1至第8之8個閾值區域使3位元對應而記憶資料，上述3位元分別對應於第1至第3頁，未寫入之上述記憶胞之閾值電壓係設定於上述第1閾值區域；及控制部，其於對未寫入之記憶胞進行上述第1頁之寫入之情形時，根據寫入至上述第1頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第2閾值區域，於對已進行過上述第1頁之寫入之上述記憶胞進行上述第2頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第5閾值區域，當該記憶胞之閾值電壓為上述第2閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第2閾值區域或上述第7閾值區域，於對已進行過上述第2頁之寫入之上述記憶胞進行上述第3頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第4閾值區域，當該記憶胞之閾值電壓為上述第2閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾 值電壓設定於上述第2閾值區域或上述第3閾值區域，當該記憶胞之閾值電壓為上述第5閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第5閾值區域或上述第6閾值區域，當該記憶胞之閾值電壓為上述第7閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第7閾值區域或上述第8閾值區域。
  10. 如請求項1至9中任一項之非揮發性記憶體，其中可變更施加至上述記憶胞之讀出電壓。
  11. 如請求項1至9中任一項之非揮發性記憶體，其中於讀出儲存於上述記憶胞陣列之資料之情形時，藉由施加對應於硬位元讀取之讀出電壓與低於該讀出電壓之讀出電壓及高於該讀出電壓之讀出電壓，而輸出硬判定值與軟位元資訊。
  12. 如請求項1至9中任一項之非揮發性記憶體，其中於進行上述第1頁之寫入之情形時，關於上述第1至第8之8個閾值區域中之至少1個，使用如下閾值區域進行寫入：寬度較上述第3頁之上述閾值區域之寬度寬，且以與鄰接於上述第2頁之寫入中所使用之該閾值區域之閾值區域的間隔擴大之方式，使中心電壓自上述第3頁之上述閾值區域偏移。
  13. 如請求項1至9中任一項之非揮發性記憶體，其中上述第1閾值區域與上述第2閾值區域之間隔較其他閾值區域間之間隔寬。
  14. 一種寫入方法，其係包括如下記憶胞陣列之非揮發性記憶體之寫入方法，該記憶胞陣列具有複數個記憶胞，該記憶胞係於按照閾值電壓由低至高之順序定義區域所得之第1至第8之8個閾值區域使3位元對應而記憶資料，上述3位元分別對應於第1至第3頁，未寫入之上述記憶胞之閾值電壓係設定於上述第1閾值區域；且該寫入 方法包括：第1步驟，其係於對未寫入之記憶胞進行上述第1頁之寫入之情形時，根據寫入至上述第1頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第2閾值區域；第2步驟，其係於對已進行過上述第1頁之寫入之上述記憶胞進行上述第2頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第4閾值區域，當該記憶胞之閾值電壓為上述第2閾值區域內之情形時，根據寫入至上述第2頁之位元值，將該記憶胞之閾值電壓設定於上述第2閾值區域或上述第3閾值區域；及第3步驟，其係於對已進行過上述第2頁之寫入之上述記憶胞進行上述第3頁之寫入之情形時，當該記憶胞之閾值電壓為上述第1閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第1閾值區域或上述第6閾值區域，當該記憶胞之閾值電壓為上述第2閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第2閾值區域或上述第7閾值區域，當該記憶胞之閾值電壓為上述第3閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第3閾值區域或上述第8閾值區域，當該記憶胞之閾值電壓為上述第4閾值區域內之情形時，根據寫入至上述第3頁之位元值，將該記憶胞之閾值電壓設定於上述第4閾值區域或上述第5閾值區域。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6262063B2 (ja) * 2014-03-18 2018-01-17 東芝メモリ株式会社 不揮発性メモリおよび書き込み方法
JP6470389B2 (ja) * 2014-03-18 2019-02-13 東芝メモリ株式会社 制御方法
US20160098197A1 (en) * 2014-10-06 2016-04-07 SanDisk Technologies, Inc. Nonvolatile memory and method with state encoding and page-by-page programming yielding invariant read points
CN106548802B (zh) * 2015-09-17 2020-06-16 建兴储存科技(广州)有限公司 固态存储装置及其相关读取控制方法
JP2018005959A (ja) 2016-06-30 2018-01-11 東芝メモリ株式会社 メモリシステムおよび書き込み方法
US10593398B2 (en) * 2016-09-13 2020-03-17 Toshiba Memory Corporation Semiconductor storage device including a controller configured to execute a first write and a second write
US10290346B2 (en) * 2016-12-22 2019-05-14 Western Digital Technologies, Inc. Method and apparatus for low-latency read of flash storage devices using fractional bits per cell
JP6856400B2 (ja) 2017-02-20 2021-04-07 キオクシア株式会社 半導体記憶装置及びメモリシステム
CN107993687B (zh) * 2018-01-12 2023-08-11 成都信息工程大学 一种存储器电路
JP2019139824A (ja) 2018-02-09 2019-08-22 東芝メモリ株式会社 メモリシステム
JP2019169211A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム
KR20200144197A (ko) 2019-06-17 2020-12-29 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US11651829B2 (en) 2019-06-17 2023-05-16 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
JP2021033687A (ja) * 2019-08-26 2021-03-01 キオクシア株式会社 メモリシステム
JP7449179B2 (ja) 2019-09-12 2024-03-13 キオクシア株式会社 メモリシステム
TWI802140B (zh) * 2019-11-21 2023-05-11 日商鎧俠股份有限公司 記憶體系統
KR20210083428A (ko) 2019-12-26 2021-07-07 삼성전자주식회사 메모리 장치, 및 이를 포함하는 전자 기기
JP2022102785A (ja) * 2020-12-25 2022-07-07 キオクシア株式会社 メモリシステム
US11538534B1 (en) * 2021-06-08 2022-12-27 Western Digital Technologies, Inc. Soft bit reference level calibration using decoded data

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067884A (ja) * 1999-08-31 2001-03-16 Hitachi Ltd 不揮発性半導体記憶装置
JP2001093288A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
US7173859B2 (en) * 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
US7230851B2 (en) * 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
JP4768298B2 (ja) 2005-03-28 2011-09-07 株式会社東芝 不揮発性半導体記憶装置
JP4233563B2 (ja) 2005-12-28 2009-03-04 パナソニック株式会社 多値データを記憶する不揮発性半導体記憶装置
CN103280239B (zh) * 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
JP2008065978A (ja) * 2006-09-06 2008-03-21 Samsung Electronics Co Ltd マルチレベル不揮発性メモリ装置でのプログラム方法
JP4892307B2 (ja) * 2006-09-08 2012-03-07 株式会社東芝 不揮発性半導体格納装置
KR100836762B1 (ko) * 2006-12-11 2008-06-10 삼성전자주식회사 멀티 비트 플래시 메모리 장치 및 그것의 프로그램 방법
JP2008146772A (ja) * 2006-12-12 2008-06-26 Toshiba Corp 半導体記憶装置
KR100801035B1 (ko) * 2006-12-14 2008-02-04 삼성전자주식회사 멀티 레벨 셀의 프로그램 방법, 페이지 버퍼 블록 및 이를포함하는 불휘발성 메모리 장치
US7616505B2 (en) * 2006-12-28 2009-11-10 Sandisk Corporation Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
US7499335B2 (en) * 2007-02-07 2009-03-03 Macronix International Co., Ltd. Non-volatile memory with improved erasing operation
US8693392B2 (en) 2007-02-21 2014-04-08 Avaya Canada Corp. Peer-to-peer communication system and method
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US7539060B2 (en) * 2007-04-05 2009-05-26 Sandisk Corporation Non-volatile storage using current sensing with biasing of source and P-Well
KR20090011207A (ko) * 2007-07-25 2009-02-02 주식회사 하이닉스반도체 ３비트 멀티 레벨 셀 메모리 소자의 프로그램 방법
JP2009059453A (ja) * 2007-09-03 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置及びメモリシステム
KR101177278B1 (ko) 2007-10-08 2012-08-24 삼성전자주식회사 비휘발성 메모리 셀 프로그래밍 방법
TW200929225A (en) * 2007-12-25 2009-07-01 Powerchip Semiconductor Corp Memory programming method and data access method
KR101368694B1 (ko) * 2008-01-22 2014-03-03 삼성전자주식회사 메모리 프로그래밍 장치 및 방법
EP2266036B9 (en) * 2008-03-11 2016-05-18 Agere Systems, Inc. Methods and apparatus for storing data in a multi-level cell flash memory device with cross-page sectors, multi-page coding and per-page coding
KR101438666B1 (ko) * 2008-03-25 2014-11-03 삼성전자주식회사 전하의 측면 이동을 줄일 수 있는 메모리 장치의 작동 방법
US8144510B1 (en) * 2008-03-27 2012-03-27 Marvell International Ltd. Method and system for programming multi-state memory
WO2009133553A1 (en) * 2008-04-29 2009-11-05 Sandisk Il Ltd. Non-volatile multilevel memory with adaptive setting of reference voltage levels for program, verify and read
WO2010002948A1 (en) * 2008-07-01 2010-01-07 Lsi Corporation Methods and apparatus for soft demapping and intercell interference mitigation in flash memories
US8111548B2 (en) * 2008-07-21 2012-02-07 Sandisk Technologies Inc. Programming non-volatile storage using binary and multi-state programming processes
JP4776666B2 (ja) * 2008-08-05 2011-09-21 株式会社東芝 不揮発性半導体記憶装置
KR101642465B1 (ko) * 2008-12-12 2016-07-25 삼성전자주식회사 불휘발성 메모리 장치의 액세스 방법
US8180994B2 (en) 2009-07-08 2012-05-15 Sandisk Technologies Inc. Optimized page programming order for non-volatile memory
KR20110017718A (ko) 2009-08-14 2011-02-22 삼성전자주식회사 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법
KR101617810B1 (ko) * 2009-08-24 2016-05-03 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101605827B1 (ko) * 2009-08-24 2016-03-23 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US8473809B2 (en) 2009-11-20 2013-06-25 Sandisk Technologies Inc. Data coding for improved ECC efficiency
KR101636248B1 (ko) * 2009-12-10 2016-07-06 삼성전자주식회사 플래시 메모리 장치, 이를 포함하는 플래시 메모리 시스템 및 이의 프로그램 방법
US8144512B2 (en) * 2009-12-18 2012-03-27 Sandisk Technologies Inc. Data transfer flows for on-chip folding
US8054684B2 (en) 2009-12-18 2011-11-08 Sandisk Technologies Inc. Non-volatile memory and method with atomic program sequence and write abort detection
US20110153912A1 (en) * 2009-12-18 2011-06-23 Sergey Anatolievich Gorobets Maintaining Updates of Multi-Level Non-Volatile Memory in Binary Non-Volatile Memory
KR20110092090A (ko) * 2010-02-08 2011-08-17 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
KR20120002760A (ko) * 2010-07-01 2012-01-09 삼성전자주식회사 낸드 플래쉬 메모리의 동작 신뢰성을 향상시키는 데이터 기록 방법 및 데이터 기록 장치
US8565022B2 (en) * 2010-07-09 2013-10-22 Hynix Semiconductor Inc. Memory system and method of operating the same
JP2012048791A (ja) * 2010-08-27 2012-03-08 Toshiba Corp 多値不揮発性半導体メモリシステム
KR101196983B1 (ko) * 2010-09-06 2012-11-02 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 독출 방법
JP2012119019A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
US8625345B2 (en) 2011-07-27 2014-01-07 Micron Technology, Inc. Determining and transferring data from a memory array
US20130042051A1 (en) * 2011-08-10 2013-02-14 Skymedi Corporation Program method for a non-volatile memory
US9245637B2 (en) * 2013-09-06 2016-01-26 Sandisk Technologies Inc. Systems and methods for read disturb management in non-volatile memory
US9342401B2 (en) * 2013-09-16 2016-05-17 Sandisk Technologies Inc. Selective in-situ retouching of data in nonvolatile memory
JP6470389B2 (ja) 2014-03-18 2019-02-13 東芝メモリ株式会社 制御方法
JP6262063B2 (ja) * 2014-03-18 2018-01-17 東芝メモリ株式会社 不揮発性メモリおよび書き込み方法

Also Published As

Publication number Publication date
US10255971B2 (en) 2019-04-09
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