CN104934062B - 非易失性存储器及写入方法 - Google Patents

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Abstract

本发明是一种可降低页面间的错误产生概率的偏倚的非易失性存储器及写入方法。在非易失性存储器中，存储单元所存储的三比特对应于三页，根据比特值设定阈值电压，即在第一页的写入中，根据比特值将阈值电压设定在第一或二阈值区域，在第二页的写入中，根据比特值当为第一阈值区域时将阈值电压设定在第一或四阈值区域、当为第二阈值区域时将阈值电压设定在第二或三阈值区域，在第三页的写入中，根据比特值当为第一阈值区域内时将阈值电压设定在第一或六阈值区域、当为第二阈值区域内时将阈值电压设定在第二或七阈值区域、当为第三阈值区域内时将阈值电压设定在第三或八阈值区域、当为第四阈值区域内时将阈值电压设定在第四或五阈值区域。

Description

非易失性存储器及写入方法
[相关申请案]
本申请案享有以日本专利申请案2014-55408号(申请日：2014年3月18日)及日本专利申请案2014-83044号(申请日：2014年4月14日)作为基础申请案的优先权。本申请案通过参照这些基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种非易失性存储器及写入方法。
背景技术
在NAND(Not-AND，与非)闪速存储器(以下，称为NAND存储器)中，根据蓄积在存储单元的浮栅的电荷量存储信息。各存储单元具有与电荷量相应的阈值电压。使存储在存储单元的多个数据值分别对应于阈值电压的多个区域，以成为存储单元的阈值电压与所存储的数据值对应的区域的方式注入电荷。而且，在读出时，通过判定存储单元的阈值电压存在于哪个区域，而可获得存储单元所存储的数据值。
在一个存储单元中可存储3bit(比特)的3bit/Cell的NAND存储器中，与一个存储单元中可存储1bit的1bit/Cell或一个存储单元中可存储2bit的2bit/Cell的NAND存储器相比，阈值电压的区域的数量较多。因此，在3bit/Cell的NAND存储器中，与1bit/Cell或2bit/Cell的NAND存储器相比，要求阈值电压的调整精度，且单元间相互干涉的影响变大。
在近年来细微化不断发展的一代NAND存储器中，一般来说，为了避免单元间相互干涉，而采取同时写入(进行编程)存储在一个存储单元的所有bit的方法。
另一方面，如果单元间相互干涉不太大，那么也可以对存储在一个存储单元的bit逐一依次地进行编程。对于3bit/Cell的存储单元，作为以这种方式以1bit为单位进行编程的方法，已知有1-2-4编码。该方法是将3bit/Cell的八个阈值电压的区域间的七个分别以一个、两个、四个分配给3bit的编码。
如果对存储在一个存储单元的比特逐一依次地进行编程，那么编程时的自由度增加，但在所述以往的1-2-4编码中，边界数在比特间的偏倚显著。因此，在边界数较多的比特产生错误的可能性变高。
发明内容
本发明的实施方式提供一种可降低页面间的错误产生概率的偏倚的非易失性存储器及写入方法。
根据本发明的一个实施方式，在非易失性存储器中，一个存储单元所存储的三比特对应于第一到第三页，在进行第一页的写入的情况下，根据写入到第一页的比特值，将该存储单元的阈值电压设定在第一或第二阈值区域，在进行第二页的写入的情况下，当为第一阈值区域内时，根据写入的比特值，将该存储单元的阈值电压设定在第一或第四阈值区域，当为第二阈值区域内时，根据写入的比特值，将该存储单元的阈值电压设定在第二或第三阈值区域。另外，在进行第三页的写入的情况下，当为第一阈值区域内时，根据写入的比特值，将该存储单元的阈值电压设定在第一或第六阈值区域，当为第二阈值区域内时，根据写入的比特值，将该存储单元的阈值电压设定在第二或第七阈值区域，当为第三阈值区域内时，根据写入的比特值，将该存储单元的阈值电压设定在第三或第八阈值区域，当为第四阈值区域内时，根据写入的比特值，将该存储单元的阈值电压设定在第四或第五阈值区域。
附图说明
图1是表示第一实施方式的存储装置的构成例的方块图。
图2是表示第一实施方式的非易失性存储器的构成例的方块图。
图3是表示第一实施方式的阈值区域的一例的图。
图4是表示第一实施方式的数据编码的图。
图5(A)～(C)是表示第一实施方式中的对存储单元进行编程后的阈值分布的图。
图6(A)～(C)是表示第一实施方式的Lower页的读出方法的图。
图7(A)～(C)是表示第一实施方式的Middle页的读出方法的图。
图8(A)～(C)是表示第一实施方式的Upper页的读出方法的图。
图9是表示第一实施方式的写入顺序的一例的流程图。
图10是表示第一实施方式的读出顺序的一例的流程图。
图11(A)～(C)是表示第二实施方式的数据编码的图。
图12(A)～(C)是表示第二实施方式中的对存储单元进行编程后的阈值分布的图。
图13(A)～(C)是表示第二实施方式的Lower页的读出方法的图。
图14(A)～(C)是表示第二实施方式的Middle页的读出方法的图。
图15(A)～(C)是表示第二实施方式的Upper页的读出方法的图。
图16是表示第二实施方式的读出顺序的一例的流程图。
图17(A)～(C)是表示第三实施方式的数据编码的图。
图18(A)～(C)是表示第三实施方式中的对存储单元进行编程后的阈值分布的图。
图19(A)～(C)是表示第四实施方式的数据编码的图。
图20(A)～(C)是表示第四实施方式中的对存储单元进行编程后的阈值分布的图。
图21(A)～(C)是表示第五实施方式的数据编码的图。
图22(A)～(C)是表示第五实施方式中的对存储单元进行编程后的阈值分布的图。
图23(A)～(C)是表示第六实施方式的数据编码的图。
图24(A)～(C)是表示第六实施方式中的对存储单元进行编程后的阈值分布的图。
图25是表示阈值分布的变动的一例的图。
图26是表示变更读出电压的情况下的实施方式7的读出顺序的一例的图。
图27(A)～(G)是表示软比特的情况的一例的图。
图28(A)～(C)是表示实施方式9中的各页的编程后的阈值分布的一例的图。
图29(A)～(C)是表示实施方式10中的各页的编程后的阈值分布的一例的图。
图30(A)～(C)是表示实施方式11中的各页的编程后的阈值分布的一例的图。
具体实施方式
以下，参照附图，对实施方式的非易失性存储器及写入方法进行详细说明。此外，并非利用这些实施方式来限定本发明。
(第一实施方式)
图1是表示第一实施方式的存储装置的构成例的方块图。本实施方式的存储装置包括存储器控制器1与非易失性存储器2。存储装置可与主机连接。主机为例如个人计算机、移动终端等电子设备。
非易失性存储器2是非易失地存储数据的存储器，例如为NAND存储器。在本实施方式中，设为非易失性存储器2为具有每个存储单元可存储3bit的存储单元的NAND存储器、即3bit/Cell的NAND存储器而进行说明。
存储器控制器1按照来自主机的写入命令控制向非易失性存储器2的写入。另外，存储器控制器1按照来自主机的读出命令控制从非易失性存储器2的读出。存储器控制器1包括RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(ErrorCorrecting Code，纠错码)电路14及存储器接口15。RAM(Random Access Memory)11、处理器12、主机接口13、ECC电路14及存储器接口15相互通过内部总线16而连接。
主机接口13将从主机接收到的命令、用户数据(写入数据)等输出到内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的应答等向主机发送。
存储器接口15基于处理器12的指示，对将用户数据等写入到非易失性存储器2的处理及将用户数据等从非易失性存储器2读出的处理进行控制。
处理器12总括地控制存储器控制器1。处理器12例如为CPU(Central ProcessingUnit，中央处理器)、MPU(Micro Processing Unit，微处理器)等。处理器12在从主机经由主机接口13收到命令的情况下，进行按照该命令的控制。例如，处理器12按照来自主机的命令，指示存储器接口15向非易失性存储器2写入用户数据及奇偶校验位(Parity)。另外，处理器12按照来自主机的命令，指示存储器接口15从非易失性存储器2读出用户数据及奇偶校验位。
处理器12对积累在RAM11的用户数据决定非易失性存储器2上的存储区域(memoryarea)。用户数据经由内部总线16而被存储在RAM11。处理器12针对作为写入单位的页面单位的数据(页面数据)实施存储区域的决定。在本说明书中，将存储在非易失性存储器2的1页的用户数据定义为单元数据。单元数据一般被编码而作为码字(codeword)存储在非易失性存储器2。在本实施方式中，并非必须进行编码，也可以不进行编码而将单元数据存储在非易失性存储器2，但在图1中，表示了进行编码的构成作为一构成例。在不进行编码的情况下，页面数据与单元数据一致。另外，既可基于一个单元数据产生一个码字，也可以基于分割单元数据所得的分割数据而产生一个码字。另外，也可以使用多个单元数据产生一个码字。
处理器12针对每个单元数据决定写入目的地的非易失性存储器2的存储区域。对非易失性存储器2的存储区域分配着实体地址。处理器12使用实体地址管理单元数据的写入目的地的存储区域。处理器12指定所决定的存储区域(实体地址)，并指示存储器接口15将用户数据写入到非易失性存储器2。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与实体地址的对应。在接收到来自主机的包含逻辑地址的读出命令的情况下，特定出与逻辑地址对应的实体地址，指定实体地址，并指示存储器接口15读出用户数据。
在本说明书中，将共同连接在一条字线上的存储单元定义为存储单元群。在本实施方式中，非易失性存储器2为3bit/Cell的NAND存储器，一个存储单元群对应于三页。各存储单元的3bit分别对应于该三页。在本实施方式中，将该三页称为Lower(低)页(第一页)、Middle(中)页(第二页)、Upper(上)页(第三页)。
ECC电路14将存储在RAM11的用户数据编码，而产生码字。另外，ECC电路14对从非易失性存储器2读出的码字进行解码。
RAM11在将从主机接收到的用户数据存储在非易失性存储器2之前，暂时存储该用户数据，或在将从非易失性存储器2读出的数据发送到主机之前，暂时存储该数据。RAM11例如为SRAM(Static Random Access Memory，静态随机存取存储器)或DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)等通用存储器。
在图1中，表示了存储器控制器1分别具备ECC电路14及存储器接口15的构成例。然而，ECC电路14也可以内置在存储器接口15。另外，ECC电路14也可以内置在非易失性存储器2。
图2是表示本实施方式的非易失性存储器2的构成例的方块图。非易失性存储器2包括NAND I/O(Input/Output，输入输出)接口21、控制部22、NAND存储单元阵列(存储单元部)23、及页面缓冲器24。非易失性存储器2含有例如单芯片的半导体衬底(例如，硅衬底)。
控制部22基于经由NAND I/O接口21从存储器控制器1输入的命令等，控制非易失性存储器2的动作。具体来说，在输入了写入请求的情况下，以将被请求写入的数据写入到NAND存储单元阵列23上的所指定的地址的方式进行控制。另外，在输入了读出请求的情况下，控制部22以将被请求读出的数据从NAND存储单元阵列23读出并经由NAND I/O接口21向存储器控制器1输出的方式进行控制。页面缓冲器24是暂时地存储在NAND存储单元阵列23的写入时从存储器控制器1输入的数据、或暂时地存储从NAND存储单元阵列23读出的数据的缓冲器。
图3是表示本实施方式的阈值区域的一例的图。在NAND存储器中，根据蓄积在存储单元的浮栅的电荷量存储信息。各存储单元具有与电荷量相应的阈值电压。而且，使存储在存储单元的多个数据值分别对应于阈值电压的多个区域(阈值区域)。图3的记载为Er、A、B、C、D、E、F、G的八个分布(山型)表示八个阈值区域内的各个阈值分布。图3的横轴表示阈值电压，纵轴表示存储单元数(单元数)的分布。在本实施方式中，将阈值电压为Vr1以下的区域称为区域Er，将阈值电压大于Vr1且为Vr2以下的区域称为区域A，将阈值电压大于Vr2且为Vr3以下的区域称为区域B，将阈值电压大于Vr3且为Vr4以下的区域称为区域C，将阈值电压大于Vr4且为Vr5以下的区域称为区域D，将阈值电压大于Vr5且为Vr6以下的区域称为区域E，将阈值电压大于Vr6且为Vr7以下的区域称为区域F，将阈值电压大于Vr7的区域称为区域G。另外，将与区域Er、A、B、C、D、E、F、G对应的阈值分布分别称为分布Er、A、B、C、D、E、F、G(第一～第八分布)。Vr1～Vr7是成为各区域的边界的阈值电压。
在NAND存储器中，使多个数据值分别对应于存储单元的多个阈值区域(即阈值分布)。将该对应称为数据编码。预先规定该数据编码，在写入数据(编程)时，以成为与按照数据编码而存储的数据值相应的阈值区域内的方式，向存储单元注入电荷。然后，在读出时，对存储单元施加读出电压，根据存储单元的阈值低于还是高于读出电压，而决定数据。在阈值电压低于读出电压的情况下，作为“删除”状态的数据值定义为“1”。在阈值电压为读出电压以上的情况下，为“已被编程”的状态，将数据定义为“0”。
图4是表示本实施方式的数据编码的图。在本实施方式中，使图3所示的八个阈值分布(阈值区域)分别对应于3bit的八个数据值。如图4所示，阈值电压处于Er区域内的存储单元为存储着“111”作为与Upper、Middle、Lower页对应的比特的数据值的状态。阈值电压处于A区域内的存储单元为存储着“110”的状态。阈值电压处于B区域内的存储单元为存储着“100”的状态。阈值电压处于C区域内的存储单元为存储着“101”的状态。阈值电压处于D区域内的存储单元为存储着“001”的状态。阈值电压处于E区域内的存储单元为存储着“011”的状态。阈值电压处于F区域内的存储单元为存储着“010”的状态。阈值电压处于G区域内的存储单元为存储着“000”的状态。此外，在存储单元为未写入的状态(“删除”状态)时，存储单元的阈值电压处于Er区域内。这样一来，图4所示的编码是在任意两个相邻的区域间只1bit的数据产生变化的格雷码(Gray code)。
在图4所示的本实施方式的编码中，用来判定Upper页的比特值的成为边界的阈值电压为Vr4。用来判定Middle页的比特值的成为边界的阈值电压为Vr2、Vr5、Vr7。用来判定Lower页的比特值的成为边界的阈值电压为Vr1、Vr3、Vr6。用来判定比特值的成为边界的阈值电压的数量(以下，称为边界数)在Upper页、Middle页、Lower页分别为1、3、3。以下，使用Upper页、Middle页、Lower页各自的边界数，将这种编码称为1-3-3编码。此处应注意的事项是每页的变为相邻数据的边界的数量最大为3。非易失性存储器2的控制部22基于图4所示的编码，控制对NAND存储单元阵列23的编程及从NAND存储单元阵列23的读出。
作为对3bit/Cell的NAND存储器进行编程的方法，已知有同时写入存储在一个存储单元群的三页数据的方法。然而，该方法无法逐页地写入数据，只有三页份的数据齐备才能进行写入。为了有效率地实施写入，较理想的是可逐页地进行写入。作为逐页地依次进行编程的例子，已知有Upper页、Middle页、Lower页的边界数分别为1、2、4的1-2-4编码。在该方法中，最大边界数成为4，因此在边界数较多的页面，错误产生概率变高。实施将用户数据编码时的错误订正能力，以能够应对错误产生概率较高的页面。因此，会使用来提高错误订正能力的存储装置的成本或消耗电力增加，且使写入及读出速度下降。因此，希望错误产生概率在页面间尽可能无偏倚。
在本实施方式中，如下所述般可逐页地进行写入。而且，如上所述，为1-3-3编码，页面间的边界数的偏倚较少。由此，与1-2-4编码相比，可抑制存储装置的成本及消耗电力，且可提高写入及读出速度。另外，如下所述，可不对写入已进行到哪一页的信息进行管理，不论读出Upper页、Middle页、Lower页中的哪一页，均能够获得准确的读出结果。
图5是表示本实施方式中的对存储单元进行编程后的阈值分布的图。图5(A)表示Lower页的编程后的阈值分布，图5(B)表示Middle页的编程后的阈值分布，图5(C)表示Upper页的编程后的阈值分布。在本实施方式中，虽能逐页地进行编程，但编程的顺序已决定，按照Lower页、Middle页、Upper页的顺序写入。但是，无需对一个存储单元群的Lower页、Middle页、Upper页连续地进行写入。例如，可实施如下写入，即，进行第一存储单元群的Lower页的写入，进行第二存储单元群的Lower页的写入，…，其后，进行第一存储单元群的Middle页的写入。
NAND存储单元阵列23的所有存储单元是作为未写入的状态(“删除”状态)的分布Er的状态。如图5(A)所示，非易失性存储器2的控制部22在Lower页的编程中，根据写入到(存储在)Lower页的比特值，针对每个存储单元设为保持分布Er不变、或注入电荷而使阈值电压调动到上1级的分布A。具体来说，以如下方式进行编程，即，在写入到Lower页的比特值为“1”的情况下，不注入电荷，在写入到Lower页的比特值为“0”的情况下，注入电荷，使阈值电压移动到分布A。
在对已实施过Lower页的写入的存储单元群进行写入的情况下，如图5(B)所示，控制部22实施Middle页的编程。具体来说，对通过Lower页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布C。另外，对通过Lower页的编程而为分布A的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布A不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布B。
在对已实施过Middle页的写入的存储单元群进行写入的情况下，如图5(C)所示，控制部22实施Upper页的编程。具体来说，对通过Middle页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布E。另外，对通过Middle页的编程而为分布A的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布A不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布F。另外，对通过Middle页的编程而为分布B的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布B不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布G。另外，对通过Middle页的编程而为分布C的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布C不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布D。
如上所述，在本实施方式中，控制部22不论在哪一页的编程中，在写入的比特值为“1”的情况下，均不注入电荷，在写入的比特值为“0”的情况下，均实施电荷的注入，使存储单元的阈值电压向阈值电压比编程前高的分布移动。
此外，典型来说，编程是通过施加1次或多次编程电压脉冲而进行。在各编程电压脉冲之后，为了确认存储单元是否超过阈值边界电平移动，而进行读出。通过重复该操作，使存储单元的阈值移动到规定的阈值分布(阈值区域)的范围中。编程的具体顺序并不限定于该例。
接着，对本实施方式的读出进行说明。图6是表示本实施方式的Lower页的读出方法的图。在本实施方式中，不论正进行到哪一页的写入，均可通过施加Vr1、Vr3、Vr6这三个作为读出电压而读出Lower页的比特值。
图6(A)表示利用图5所示的本实施方式的编程方法，进行Lower页的写入，而未进行Middle页、Upper页的写入的状态。如果在该状态下施加Vr1、Vr3、Vr6这三个作为读出电压，那么存储着比特值“1”的存储单元被判定为小于Vr1的阈值电压，Lower页的比特值的读出结果成为“1”。另一方面，存储着比特值“0”的存储单元被判定为Vr1以上且小于Vr3的阈值电压，Lower页的比特值的读出结果成为“0”。
图6(B)表示利用图5所示的本实施方式的编程方法，进行Middle页的写入，而未进行Upper页的写入的状态。如果在该状态下施加Vr1、Vr3、Vr6这三个作为读出电压，那么存储着比特值“11”的存储单元被判定为小于Vr1的阈值电压，Lower页的比特值的读出结果成为“1”。存储着比特值“10”的存储单元及存储着比特值“00”的存储单元被判定为Vr1以上且小于Vr3的阈值电压，Lower页的比特值的读出结果成为“0”。存储着比特值“01”的存储单元被判定为Vr3以上且小于Vr6的阈值电压，Lower页的比特值的读出结果成为“1”。
图6(C)表示利用图5所示的本实施方式的编程方法进行Upper页的写入后的状态。如果在该状态下施加Vr1、Vr3、Vr6这三个作为读出电压，那么存储着比特值“111”的存储单元被判定为小于Vr1的阈值电压，Lower页的比特值的读出结果成为“1”。存储着比特值“110”的存储单元及存储着比特值“100”的存储单元被判定为Vr1以上且小于Vr3的阈值电压，Lower页的比特值的读出结果成为“0”。存储着比特值“101”的存储单元、存储着比特值“001”的存储单元及存储着比特值“011”的存储单元被判定为Vr3以上且小于Vr6的阈值电压，Lower页的比特值的读出结果成为“1”。存储着比特值“010”的存储单元及存储着比特值“000”的存储单元被判定为Vr6以上的阈值电压，Lower页的比特值的读出结果成为“0”。
如上所述，不论正进行到哪一页的写入，均可通过施加Vr1、Vr3、Vr6这三个作为读出电压，而准确地读出Lower页的比特值。
图7是表示本实施方式的Middle页的读出方法的图。在本实施方式中，不论正进行到哪一页的写入，均可通过施加Vr2、Vr5、Vr7这三个作为读出电压而读出Middle页的比特值。
图7(A)表示利用图5所示的本实施方式的编程方法，进行Lower页的写入，而未进行Middle页、Upper页的写入的状态。如果在该状态下施加Vr2、Vr5、Vr7这三个作为读出电压，那么存储着比特值“1”的存储单元及存储着比特值“0”的存储单元被判定为小于Vr2的阈值电压，Middle页的比特值的读出结果成为“1”。因为在该状态下未进行Middle页的写入，所以作为Middle页的比特值，表示未写入的“1”为准确值。
图7(B)表示利用图5所示的本实施方式的编程方法，进行Middle页的写入，而未进行Upper页的写入的状态。如果在该状态下施加Vr2、Vr5、Vr7这三个作为读出电压，那么存储着比特值“11”的存储单元及存储着比特值“10”的存储单元被判定为小于Vr2的阈值电压，Middle页的比特值的读出结果成为“1”。存储着比特值“00”的存储单元及存储着比特值“01”的存储单元被判定为Vr2以上且小于Vr5的阈值电压，Middle页的比特值的读出结果成为“0”。
图7(C)表示利用图5所示的本实施方式的编程方法进行Upper页的写入后的状态。如果在该状态下施加Vr2、Vr5、Vr7这三个作为读出电压，那么存储着比特值“111”的存储单元及存储着比特值“110”的存储单元被判定为小于Vr2的阈值电压，Middle页的比特值的读出结果成为“1”。存储着比特值“100”的存储单元、存储着比特值“101”的存储单元及存储着比特值“001”的存储单元被判定为Vr2以上且小于Vr5的阈值电压，Middle页的比特值的读出结果成为“0”。存储着比特值“011”的存储单元及存储着比特值“010”的存储单元被判定为Vr5以上且小于Vr7的阈值电压，Middle页的比特值的读出结果成为“1”。存储着比特值“000”的存储单元被判定为Vr7以上的阈值电压，Middle页的比特值的读出结果成为“0”。
如上所述，不论正进行到哪一页的写入，均可通过施加Vr2、Vr5、Vr7这三个作为读出电压，而准确地读出Middle页的比特值。
图8是表示本实施方式的Upper页的读出方法的图。在本实施方式中，不论正进行到哪一页的写入，均可通过施加Vr4作为读出电压而读出Upper页的比特值。
图8(A)表示利用图5所示的本实施方式的编程方法，进行Lower页的写入，而未进行Middle页、Upper页的写入的状态。如果在该状态下施加Vr4作为读出电压，那么存储着比特值“1”的存储单元及存储着比特值“0”的存储单元被判定为小于Vr4的阈值电压，Upper页的比特值的读出结果成为“1”。因为在该状态下未进行Upper页的写入，所以作为Upper页的比特值，表示未写入的“1”为准确值。
图8(B)表示利用图5所示的本实施方式的编程方法，进行Middle页的写入，而未进行Upper页的写入的状态。如果在该状态下施加Vr4作为读出电压，那么存储着比特值“11”的存储单元、存储着比特值“10”的存储单元、存储着比特值“00”的存储单元及存储着比特值“01”的存储单元被判定为小于Vr4的阈值电压，Upper页的比特值的读出结果成为“1”。因为在该状态下未进行Upper页的写入，所以作为Upper页的比特值，表示未写入的“1”为准确值。
图8(C)表示利用图5所示的本实施方式的编程方法进行Upper页的写入后的状态。如果在该状态下施加Vr4作为读出电压，那么存储着比特值“111”的存储单元、存储着比特值“110”的存储单元、存储着比特值“100”的存储单元及存储着比特值“101”的存储单元被判定为小于Vr4的阈值电压，Upper页的比特值的读出结果成为“1”。存储着比特值“001”的存储单元、存储着比特值“011”的存储单元、存储着比特值“010”的存储单元及存储着比特值“000”的存储单元被判定为Vr4以上的阈值电压，Upper页的比特值的读出结果成为“0”。
如上所述，不论正进行到哪一页的写入，均可通过施加Vr4作为读出电压，而准确地读出Upper页的比特值。这样一来，不论正进行到哪一页的写入，均可准确地读出各页的比特值，因此，在本实施方式中，无需对正进行到哪一页的写入的信息进行管理。
图9是表示本实施方式的写入顺序的一例的流程图。图9是针对一个存储单元群，表示从未写入的状态到Upper页的写入结束为止的顺序的一例。首先，在未写入的状态下，控制部22判断写入到每个存储单元的比特值是否为“0”(步骤S1)。在写入的比特值为“0”的存储单元的情况下(步骤S1是(Yes))，控制部22注入电荷，使阈值电压从分布Er(第一区域)上升到分布A(第二区域)(步骤S2)。在写入的比特值并非“0”(为“1”)的存储单元的情况下(步骤S1否(No))，不使阈值电压产生变化。
当对存储单元群的所有存储单元实施所述步骤S1、S2时，结束Lower页的写入(步骤S3)，实施其他存储单元群的写入(步骤S4)。此外，也可以不实施其他存储单元群的写入，便进入到下个步骤S5。
在Lower页的写入结束后，控制部22在对该存储单元群进行写入的情况下，判断写入到每个存储单元的比特值是否为0(步骤S5)。在写入的比特值为“0”的存储单元的情况下(步骤S5是)，控制部22判断该存储单元的阈值电压是否为分布Er(步骤S6)。在存储单元的阈值电压为分布Er的情况下(步骤S6是)，注入电荷，使阈值电压从分布Er上升到分布C(第四区域)(步骤S7)。在存储单元的阈值电压并非分布Er的情况下(步骤S6否)，注入电荷，使阈值电压从分布A上升到分布B(第三区域)(步骤S8)。在写入的比特值并非“0”(为“1”)的存储单元的情况下(步骤S5否)，不使阈值电压产生变化。
当对存储单元群的所有存储单元实施所述步骤S5～S8时，结束Middle页的写入(步骤S9)，实施其他存储单元群的写入(步骤S10)。此外，也可以不实施其他存储单元群的写入，便进入到下个步骤S11。
在Middle页的写入结束后，控制部22在对该存储单元群进行写入的情况下，判断写入到每个存储单元的比特值是否为“0”(步骤S11)。在写入的比特值为“0”的存储单元的情况下(步骤S11是)，控制部22向该存储单元注入电荷而使阈值电压上升(步骤S12)。具体来说，分别使分布Er的存储单元向分布E(第六区域)移动，使分布A的存储单元向分布F(第七区域)移动，使分布B的存储单元向分布G(第八区域)移动，使分布C的存储单元向分布D(第五区域)移动。在写入的比特值并非“0”的存储单元的情况下(步骤S11否)，直接结束处理。通过以上的处理，到Upper页为止的写入结束。
图10是表示本实施方式的读出顺序的一例的流程图。如上所述，在本实施方式中，不论为写入已进行到Upper、Middle、Lower中的哪一页的状态，均可实施读出。首先，控制部22对要读出的页面为Upper、Middle、Lower中的哪一页进行选择(步骤S21)。在选择Upper页的情况下(步骤S21Upper)，以Vr4实施读出(步骤S22)。控制部22基于Vr4下的读出结果，决定数据(各存储单元的比特值)(步骤S23)，并结束处理。
在选择Middle页的情况下(步骤S21Middle)，以Vr2实施读出(步骤S24)。接着，控制部22以Vr5实施读出(步骤S25)。接着，控制部22以Vr7实施读出(步骤S26)。基于Vr2、Vr5、Vr7下的读出结果，决定数据(步骤S27)，并结束处理。
在选择Lower页的情况下(步骤S21Lower)，以Vr1实施读出(步骤S28)。接着，控制部22以Vr3实施读出(步骤S29)。接着，控制部22以Vr6实施读出(步骤S30)。基于Vr1、Vr3、Vr6下的读出结果，决定数据(步骤S31)，并结束处理。
如上所述，在本实施方式中，通过使用图4所示的1-3-3编码而实施每1页的写入。因此，页面间的边界数的偏倚较少，可使错误产生概率在页面间平滑化，能够抑制存储装置的成本及消耗电力，且提高写入及读出速度。另外，不论写入已进行到哪一页，均可按照相同的顺序分别读出Upper页、Middle页、Lower页，因此无需对写入已进行到哪一页的信息进行管理。
(第二实施方式)
图11是表示第二实施方式的数据编码的图。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
图11(A)表示Lower页的写入时的数据编码，图11(B)表示Middle页的写入时的数据编码，图11(C)表示Upper页的写入时的数据编码。如图11所示，在Upper页与Middle页的写入时，使用相同的数据编码(图11的上段)，但在Lower页的写入时，使用与Upper页及Middle页的写入不同的数据编码(图11的下段)。
这样一来，在本实施方式中，数据编码根据页面而不同，但如果对写入已进行到哪一页的信息进行管理，那么可逐页地依次实施写入。本实施方式的每页的边界数与第一实施方式相同，为1-3-3，可使页面间的错误的产生概率平滑化。
在本实施方式中，控制部22将每个存储单元群中写入正进行到Upper页、Middle页、Lower页中的哪一页的信息作为写入页面旗标(写入页面信息)而进行管理。
如果将图11的上段的数据编码与图11的下段的数据编码进行比较，那么与下段的数据编码的Middle页的分布B对应的比特值进行了变更。图11的下段的数据编码为Lower页的写入时的数据编码，在该时点，Middle页及Upper页未被写入。图11的下段的作为不存在的阈值分布而标示着影线的分布表示Lower页的写入中不使用的阈值分布。在第一实施方式中，Lower页的写入中不使用的阈值分布为分布B以上的连续的区域。相对于此，在本实施方式中，除分布C以上的连续的区域以外，在Lower页的写入中使用的分布Er与分布B之间存在不使用的分布A。由此，当在Lower页的写入后读出未写入的Middle页时，必须以与Middle页被写入后的数据的分配不同的数据分配实施读出。
图12是表示本实施方式中的对存储单元进行编程后的阈值分布的图。图12(A)表示Lower页的编程后的阈值分布，图12(B)表示Middle页的编程后的阈值分布，图12(C)表示Upper页的编程后的阈值分布。在本实施方式中，虽能逐页地进行编程，但编程的顺序已决定，按照Lower页、Middle页、Upper页的顺序写入。
如图12(A)所示，非易失性存储器2的控制部22在Lower页的编程中，根据写入到Lower页的比特值，针对每个存储单元设为保持分布Er不变、或注入电荷而使阈值电压调动到上1级的分布B。具体来说，以如下方式进行编程，即，在写入到Lower页的比特值为“1”的情况下，不注入电荷，在写入到Lower页的比特值为“0”的情况下，注入电荷，使阈值电压移动到分布B。
在对已实施过Lower页的写入的存储单元群进行写入的情况下，如图12(B)所示，控制部22实施Middle页的编程。具体来说，对通过Lower页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布A。另外，对通过Lower页的编程而为分布B的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压保持为分布B不变，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压移动到分布C。在第一实施方式中，在写入的比特值为“1”的情况下，不注入电荷，在比特值为“0”的情况下，注入电荷而使阈值分布移动，但在本实施方式中，在Middle页的写入中，存在以下情况：在写入的比特值为“0”的情况下，不注入电荷，在写入的比特值为“1”的情况下，注入电荷。
在对已实施过Middle页的写入的存储单元群进行写入的情况下，如图12(C)所示，控制部22实施Upper页的编程。具体来说，对通过Middle页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布E。另外，对通过Middle页的编程而为分布A的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布A不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布F。另外，对通过Middle页的编程而为分布B的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布B不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布G。另外，对通过Middle页的编程而为分布C的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布C不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布D。
接着，对本实施方式的读出进行说明。图13是表示本实施方式的Lower页的读出方法的图。在本实施方式中，不论正进行到哪一页的写入，均可通过施加Vr2、Vr5、Vr7这三个作为读出电压而读出Lower页的比特值。
图14是表示本实施方式的Middle页的读出方法的图。在本实施方式中，在Middle页的读出中，施加Vr1、Vr3、Vr6这三个作为读出电压。但是，读出所使用的数据编码根据是否已实施过Middle页的写入而不同。因此，控制部22参照页面写入旗标，在为已进行过Lower页的写入的状态的情况下，如图14(A)所示，按照图11(A)的数据编码，当阈值电压为Vr3以上时，将比特值判定为“0”，当阈值电压小于Vr3时，将比特值判定为“1”。在为已进行到Middle页、Upper页的写入的状态的情况下，如图12(B)或图12(C)所示，按照图11(B)、(C)的数据编码，基于Vr1、Vr3、Vr6的读出结果决定比特值。
图15是表示本实施方式的Upper页的读出方法的图。在本实施方式中，不论正进行到哪一页的写入，均可通过施加Vr4作为读出电压而读出Upper页的比特值。
本实施方式的写入顺序如图12所示般，根据写入的比特值使阈值分布移动。具体的顺序除数据编码不同以外，与第一实施方式相同。
图16是表示本实施方式的读出顺序的一例的流程图。图16是针对一个存储单元群，表示从未写入的状态到Upper页的写入结束为止的顺序的一例。首先，控制部22将读出对象的存储单元群的写入页面旗标读出(步骤S41)。步骤S42、S43与第一实施方式的步骤S21、S22相同。在步骤S43之后，控制部22基于写入页面旗标及Vr4下的读出结果决定数据(步骤S44)。
当在步骤S42中选择了Middle页的情况下(步骤S42Middle)，控制部22以Vr1实施读出(步骤S45)。接着，控制部22以Vr3实施读出(步骤S46)。接着，控制部22以Vr6实施读出(步骤S47)。接着，控制部22基于写入页面旗标及Vr1、Vr3、Vr6下的读出结果决定数据(步骤S48)，并结束处理。具体来说，在写入页面旗标为表示已进行过Lower页的写入的状态的值的情况下，按照图11(A)的数据编码，在阈值电压为Vr3以上时，将比特值判定为“0”，在阈值电压小于Vr3时，将比特值判定为“1”。在写入页面旗标为表示已进行过Upper页或Middle页的写入的状态的值的情况下，按照图11(B)、(C)的数据编码，基于Vr1、Vr3、Vr6的读出结果决定比特值。
在选择了Lower页的情况下(步骤S21Lower)，控制部22以Vr2实施读出(步骤S49)。接着，控制部22以Vr5实施读出(步骤S50)。接着，控制部22以Vr7实施读出(步骤S51)。接着，控制部22基于写入页面旗标及Vr2、Vr5、Vr7下的读出结果决定数据(步骤S52)，并结束处理。
此外，在Lower页及Upper页的读出中，如上所述，可不论写入页面旗标为何均使用相同的数据编码，因此，在步骤S48、S52中，也可以不考虑写入页面旗标。
在本实施方式中，如上所述般为了判别已编程到哪一页，而在页面编程时预先将该信息作为写入页面旗标而保持。该写入页面旗标也可以保持在例如NAND存储单元阵列23的存储用户数据的存储器群内的与存储用户数据的存储单元不同的存储单元。或者，也可以存储在NAND存储单元阵列23的与存储用户数据的存储器群不同的存储单元群，或者，也可以保持在非易失性存储器2内或存储器控制器1内的存储器的存储区域。这样一来，写入页面旗标的管理方法并无限定。另外，读出写入页面旗标的时序只要为数据决定之前，那么也可以并非图16所示的时序，也可以为例如与数据读出相同的时序。尤其是在将写入页面旗标保持在存储着用户数据的存储单元群内的情况下，该读出时序合适。
如上所述，在本实施方式中，使用图11所示的1-3-3编码，并使用写入页面旗标对已进行到哪一页的写入进行管理，由此实施每1页的写入。因此，页面间的边界数的偏倚较少，可使错误产生概率在页面间平滑化，能够抑制存储装置的成本及消耗电力，且提高写入及读出速度。
(第三实施方式)
图17是表示第三实施方式的数据编码的图。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
图17(A)表示Lower页的写入时的数据编码，图17(B)表示Middle页的写入时的数据编码，图17(C)表示Upper页的写入时的数据编码。
图17的由四边包围的阈值分布(区域)表示根据写入已进行到何处来变更数据值的分配的阈值分布。标示着影线的部分表示对应的页面的写入中不使用的阈值分布。在本实施方式中，与第二实施方式同样地，也使用写入页面旗标对写入已进行到哪一页进行管理。
图18是表示本实施方式中的对存储单元进行编程后的阈值分布的图。图18(A)表示Lower页的编程后的阈值分布，图18(B)表示Middle页的编程后的阈值分布，图18(C)表示Upper页的编程后的阈值分布。在本实施方式中，虽能逐页地进行编程，但编程的顺序已决定，按照Lower页、Middle页、Upper页的顺序写入。
如图18(A)所示，非易失性存储器2的控制部22以如下方式进行编程，即，在写入到Lower页的比特值为“1”的情况下，不注入电荷，在写入到Lower页的比特值为“0”的情况下，注入电荷，使阈值电压移动到分布D。
在对已实施过Lower页的写入的存储单元群进行写入的情况下，如图18(B)所示，控制部22对通过Lower页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布B。另外，对通过Lower页的编程而为分布D的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压保持为分布D不变，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压移动到分布E。
在对已实施过Middle页的写入的存储单元群进行写入的情况下，如图18(C)所示，控制部22对通过Middle页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布A。另外，对通过Middle页的编程而为分布B的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压保持为分布B不变，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压移动到分布C。另外，对通过Middle页的编程而为分布D的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布D不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布G。另外，对通过Middle页的编程而为分布E的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布E不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布F。
在第一实施方式中，在写入的比特值为“1”的情况下，不注入电荷，在比特值为“0”的情况下，注入电荷而使阈值分布移动，但在本实施方式中，在Middle页及Upper页的写入中，存在以下情况：在写入的比特值为“0”的情况下，不注入电荷，在写入的比特值为“1”的情况下，注入电荷。因此，在图17的数据编码中，在Middle页及Upper页中各存在一处依存于已进行过写入的页面而变更数据值的分配的分布。
本实施方式的写入顺序如图18所示，根据写入的比特值使阈值分布移动。具体的顺序除数据编码不同以外，与第一实施方式相同。
本实施方式的读出顺序除数据编码不同以外，与第二实施方式同样地，使用写入页面旗标及成为各页的边界的读出电压下的读出结果而决定数据值。具体来说，在本实施方式中，在Upper页的读出中，使用Vr1、Vr3、Vr6，在Middle页的读出中，使用Vr2、Vr5、Vr7，在Lower页的读出中，使用Vr4。在正进行到Upper页的写入的情况下，按照图17(C)的数据编码决定比特值。在正进行到Middle页的写入的情况下，按照图17(B)的数据编码决定比特值。在正进行到Middle页的写入的情况下，Lower页及Middle页的数据值的决定方法与正进行到Upper页的写入的情况相同，但在Upper页的读出时，在阈值电压被判定为Vr1以上且小于Vr3的情况下，比特值决定为“1”。在正进行到Lower页的写入的情况下，按照图17(A)的数据编码决定比特值。在正进行到Lower页的写入的情况下，Lower页、Upper页的数据值的决定方法与正进行到Upper页的写入的情况相同，但在Middle页的读出时，在阈值电压被判定为Vr2以上且小于Vr5的情况下，比特值决定为“1”。
如上所述，在本实施方式中，使用图17所示的3-3-1编码，且使用写入页面旗标对已进行到哪一页的写入进行管理，由此实施每1页的写入。因此，页面间的边界数的偏倚较少，可使错误产生概率在页面间平滑化，能够抑制存储装置的成本及消耗电力，且提高写入及读出速度。
(第四实施方式)
图19是表示第四实施方式的数据编码的图。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
图19(A)表示Lower页的写入时的数据编码，图19(B)表示Middle页的写入时的数据编码，图19(C)表示Upper页的写入时的数据编码。
图19的由四边包围的阈值分布(区域)表示根据写入已进行到何处来变更数据值的分配的阈值分布。标示着影线的部分表示对应的页面的写入中不使用的阈值分布。在本实施方式中，与第二实施方式同样地，也使用写入页面旗标对写入已进行到哪一页进行管理。
图20是表示本实施方式中的对存储单元进行编程后的阈值分布的图。图20(A)表示Lower页的编程后的阈值分布，图20(B)表示Middle页的编程后的阈值分布，图20(C)表示Upper页的编程后的阈值分布。在本实施方式中，虽能逐页地进行编程，但编程的顺序已决定，按照Lower页、Middle页、Upper页的顺序写入。
如图20(A)所示，非易失性存储器2的控制部22是以如下方式进行编程，即，在写入到Lower页的比特值为“1”的情况下，不注入电荷，在写入到Lower页的比特值为“0”的情况下，注入电荷，使阈值电压移动到分布D。
在对已实施过Lower页的写入的存储单元群进行写入的情况下，如图20(B)所示，控制部22对通过Lower页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布A。另外，对通过Lower页的编程而为分布D的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布D不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布F。
在对已实施过Middle页的写入的存储单元群进行写入的情况下，如图20(C)所示，控制部22对通过Middle页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布C。另外，对通过Middle页的编程而为分布A的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布A不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布B。另外，对通过Middle页的编程而为分布D的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压保持为分布D不变，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压移动到分布E。另外，对通过Middle页的编程而为分布F的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布F不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布G。
在第一实施方式中，在写入的比特值为“1”的情况下，不注入电荷，在比特值为“0”的情况下，注入电荷而使阈值分布移动，但在本实施方式中，在Upper页的写入中，存在以下情况：在写入的比特值为“0”的情况下，不注入电荷，在写入的比特值为“1”的情况下，注入电荷。因此，在图19的数据编码中，在Upper页存在一处依存于已进行过写入的页面而变更数据值的分配的分布。
本实施方式的写入顺序如图20所示，根据写入的比特值使阈值分布移动。具体的顺序除数据编码不同以外，与第一实施方式相同。
本实施方式的读出顺序除数据编码不同以外，与第二实施方式同样地，使用写入页面旗标及成为各页的边界的读出电压下的读出结果而决定数据值。具体来说，在本实施方式中，在Upper页的读出中，使用Vr2、Vr5、Vr7，在Middle页的读出中，使用Vr1、Vr3、Vr6，在Lower页的读出中，使用Vr4。在正进行到Upper页的写入的情况下，按照图19(C)的数据编码决定比特值。在正进行到Middle页的写入的情况下，按照图19(B)的数据编码决定比特值。在正进行到Middle页的写入的情况下，Lower页及Middle页的数据值的决定方法与正进行到Upper页的写入的情况相同，但在Upper页的读出时，在阈值电压被判定为Vr2以上且小于Vr5的情况下，比特值决定为“1”。在正进行到Lower页的写入的情况下，按照图19(A)的数据编码决定比特值。在正进行到Lower页的写入的情况下，Lower页、Middle页的数据值的决定方法与正进行到Upper页的写入的情况相同，但在Upper页的读出时，在阈值电压被判定为Vr2以上且小于Vr5的情况下，比特值决定为“1”。
如上所述，在本实施方式中，使用图19所示的3-3-1编码，且使用写入页面旗标对已进行到哪一页的写入进行管理，由此实施每1页的写入。因此，页面间的边界数的偏倚较少，可使错误产生概率在页面间平滑化，能够抑制存储装置的成本及消耗电力，且提高写入及读出速度。
(第五实施方式)
图21是表示第五实施方式的数据编码的图。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
图21(A)表示Lower页的写入时的数据编码，图21(B)表示Middle页的写入时的数据编码，图21(C)表示Upper页的写入时的数据编码。
图21的由四边包围的阈值分布(区域)表示根据写入已进行到何处来变更数据值的分配的阈值分布。标示着影线的部分表示对应的页面的写入中不使用的阈值分布。在本实施方式中，与第二实施方式同样地，也使用写入页面旗标对写入已进行到哪一页进行管理。
图22是表示本实施方式中的对存储单元进行编程后的阈值分布的图。图22(A)表示Lower页的编程后的阈值分布，图22(B)表示Middle页的编程后的阈值分布，图22(C)表示Upper页的编程后的阈值分布。在本实施方式中，虽能逐页地进行编程，但编程的顺序已决定，按照Lower页、Middle页、Upper页的顺序写入。
如图22(A)所示，非易失性存储器2的控制部22是以如下方式进行编程，即，在写入到Lower页的比特值为“1”的情况下，不注入电荷，在写入到Lower页的比特值为“0”的情况下，注入电荷，使阈值电压移动到分布B。
在对已实施过Lower页的写入的存储单元群进行写入的情况下，如图22(B)所示，控制部22对通过Lower页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布E。另外，对通过Lower页的编程而为分布B的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布B不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布D。
在对已实施过Middle页的写入的存储单元群进行写入的情况下，如图22(C)所示，控制部22对通过Middle页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布A。另外，对通过Middle页的编程而为分布B的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压保持为分布B不变，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压移动到分布C。另外，对通过Middle页的编程而为分布D的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布D不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布G。另外，对通过Middle页的编程而为分布E的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布E不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布F。
在第一实施方式中，在写入的比特值为“1”的情况下，不注入电荷，在比特值为“0”的情况下，注入电荷而使阈值分布移动，但在本实施方式中，在Upper页的写入中，存在以下情况：在写入的比特值为“0”的情况下，不注入电荷，在写入的比特值为“1”的情况下，注入电荷。因此，在图21的数据编码中，在Upper页存在一处依存于已进行过写入的页面而变更数据值的分配的分布。
本实施方式的写入顺序如图22所示，根据写入的比特值使阈值分布移动。具体的顺序除数据编码不同以外，与第一实施方式相同。
本实施方式的读出顺序除数据编码不同以外，与第二实施方式同样地，使用写入页面旗标及成为各页的边界的读出电压下的读出结果而决定数据值。具体来说，在本实施方式中，在Upper页的读出中，使用Vr1、Vr3、Vr6，在Middle页的读出中，使用Vr4，在Lower页的读出中，使用Vr2、Vr5、Vr7。在正进行到Upper页的写入的情况下，按照图21(C)的数据编码决定比特值。在正进行到Middle页的写入的情况下，按照图21(B)的数据编码决定比特值。在正进行到Middle页的写入的情况下，Lower页及Middle页的数据值的决定方法与正进行到Upper页的写入的情况相同，但在Upper页的读出时，在阈值电压被判定为Vr1以上且小于Vr3的情况下，比特值决定为“1”。在正进行到Lower页的写入的情况下，按照图21(A)的数据编码决定比特值。在正进行到Lower页的写入的情况下，Lower页、Middle页的数据值的决定方法与正进行到Upper页的写入的情况相同，但在Upper页的读出时，在阈值电压被判定为Vr1以上且小于Vr3的情况下，比特值决定为“1”。
如上所述，在本实施方式中，使用图21所示的3-1-3编码，且使用写入页面旗标对已进行到哪一页的写入进行管理，由此实施每1页的写入。因此，页面间的边界数的偏倚较少，可使错误产生概率在页面间平滑化，能够抑制存储装置的成本及消耗电力，且提高写入及读出速度。
(第六实施方式)
图23是表示第六实施方式的数据编码的图。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
图23(A)表示Lower页的写入时的数据编码，图23(B)表示Middle页的写入时的数据编码，图23(C)表示Upper页的写入时的数据编码。
图23的由四边包围的阈值分布(区域)表示根据写入已进行到何处来变更数据值的分配的阈值分布。标示着影线的部分表示对应的页面的写入中不使用的阈值分布。在本实施方式中，与第二实施方式同样地，也使用写入页面旗标对写入已进行到哪一页进行管理。
图24是表示本实施方式中的对存储单元进行编程后的阈值分布的图。图24(A)表示Lower页的编程后的阈值分布，图24(B)表示Middle页的编程后的阈值分布，图24(C)表示Upper页的编程后的阈值分布。在本实施方式中，虽能逐页地进行编程，但编程的顺序已决定，按照Lower页、Middle页、Upper页的顺序写入。
如图24(A)所示，非易失性存储器2的控制部22是以如下方式进行编程，即，在写入到Lower页的比特值为“1”的情况下，不注入电荷，在写入到Lower页的比特值为“0”的情况下，注入电荷，使阈值电压移动到分布A。
在对已实施过Lower页的写入的存储单元群进行写入的情况下，如图24(B)所示，控制部22对通过Lower页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布D。另外，对通过Lower页的编程而为分布A的状态的存储单元以如下方式进行编程，即，在写入到Middle页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布A不变，在写入到Middle页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布F。
在对已实施过Middle页的写入的存储单元群进行写入的情况下，如图24(C)所示，控制部22对通过Middle页的编程而为分布Er的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布Er不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布C。另外，对通过Middle页的编程而为分布A的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布A不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布B。另外，对通过Middle页的编程而为分布D的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压保持为分布D不变，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压移动到分布E。另外，对通过Middle页的编程而为分布F的状态的存储单元以如下方式进行编程，即，在写入到Upper页的比特值为“1”的情况下，使该存储单元的阈值电压保持为分布F不变，在写入到Upper页的比特值为“0”的情况下，使该存储单元的阈值电压移动到分布G。
在第一实施方式中，在写入的比特值为“1”的情况下，不注入电荷，在比特值为“0”的情况下，注入电荷而使阈值分布移动，但在本实施方式中，在Upper页的写入中，存在以下情况：在写入的比特值为“0”的情况下，不注入电荷，在写入的比特值为“1”的情况下，注入电荷。因此，在图23的数据编码中，在Upper页存在一处依存于已进行过写入的页面而变更数据值的分配的分布。
本实施方式的写入顺序如图24所示，根据写入的比特值使阈值分布移动。具体的顺序除数据编码不同以外，与第一实施方式相同。
本实施方式的读出顺序除数据编码不同以外，与第二实施方式同样地，使用写入页面旗标及成为各页的边界的读出电压下的读出结果而决定数据值。具体来说，在本实施方式中，在Upper页的读出中，使用Vr2、Vr5、Vr7，在Middle页的读出中，使用Vr4，在Lower页的读出中，使用Vr1、Vr3、Vr6。在正进行到Upper页的写入的情况下，按照图23(C)的数据编码决定比特值。在正进行到Middle页的写入的情况下，按照图23(B)的数据编码决定比特值。在正进行到Middle页的写入的情况下，Lower页及Middle页的数据值的决定方法与正进行到Upper页的写入的情况相同，但在Upper页的读出时，在阈值电压被判定为Vr2以上且小于Vr5的情况下，比特值决定为“1”。在正进行到Lower页的写入的情况下，按照图23(A)的数据编码决定比特值。在正进行到Lower页的写入的情况下，Lower页、Middle页的数据值的决定方法与正进行到Upper页的写入的情况相同，但在Upper页的读出时，在阈值电压被判定为Vr2以上且小于Vr5的情况下，比特值决定为“1”。
如上所述，在本实施方式中，使用图23所示的3-1-3编码，且使用写入页面旗标对已进行到哪一页的写入进行管理，由此实施每1页的写入。因此，页面间的边界数的偏倚较少，可使错误产生概率在页面间平滑化，能够抑制存储装置的成本及消耗电力，且提高写入及读出速度。
(第七实施方式)
接着，对第七实施方式的存储装置的读出方法进行说明。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。本实施方式的数据编码与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
一般来说，NAND存储器的各存储单元的阈值根据某些因素而产生变动(变化)。作为该因素，例如有编程干扰(program Disturb)或读取干扰(read disturb)、或者数据保存能力(data retention)等各种因素。具有已变动的阈值的存储单元在读出时，有时会被判定为对应于如下阈值分布(区域)的状态，而产生读出数据的错误，所述阈值分布(区域)与对应于所写入的数据值的阈值分布(区域)不同。作为应对该问题的对策，有对阈值的变动进行修正而读出的方法。
图25是表示阈值分布的变动的一例的图。在图25中，表示了在第一实施方式的图6(C)的状态下进行编程之后，读出Lower页时的阈值变动的一例。以实线表示的阈值分布100表示变动前、即写入时的阈值分布。以虚线表示的阈值分布101表示变动后的阈值分布。分别各标注着一个符号，但关于未标注符号的阈值分布，也是实线表示变动前的阈值分布，虚线表示变动后的阈值分布。在图25的例子中，表示以下情况：根据数据保存能力，分布Er与分布A的阈值向正方向(在图25中为向右的方向)变动，分布B～G的阈值向负方向(在图25中为向左的方向)变动。如果使用原先的读出电压Vr1、Vr3、Vr6读出阈值变动后的存储单元，那么例如属于分布F的存储单元的一部分(低电压侧的一部分)会被判定为Vr3与Vr6之间的范围内。这样一来，因产生阈值变动，而误读多个存储单元的数据。
因此，在本实施方式中，使用Vr1'、Vr3'、Vr6'这些已修正变动的读出电压，来代替Vr1、Vr3、Vr6。Vr1'、Vr3'、Vr6'的决定方法可使用任何方法，例如可考虑如下方法：变更读出电压并进行错误订正处理，将可进行错误订正的读出电压用作Vr1'、Vr3'、Vr6'。Vr1'、Vr3'、Vr6'的决定方法并不限定于该方法。
图26是表示变更读出电压的情况下的本实施方式的读出顺序的一例的流程图。既可始终以图26所示的顺序实施读出，也可以通常实施不变更读出电压的读出，而在满足假定阈值已变动的一定条件的情况下，实施图26的读出顺序。对该一定条件并未特别地进行制约，但例如在通过读出时的错误订正处理无法订正错误的比率超过一定比率的情况下，实施图26所示的进行读出电压的变更的读出。如图26所示，处理器12经由存储器接口15，向非易失性存储器2输入页面读出命令(请求以页面单位读出的命令)(步骤S61)。非易失性存储器2按照页面读出命令读出数据(步骤S62)，并经由存储器接口15向ECC电路14发送读出的数据(步骤S63)。步骤S62的读出中所使用的读出电压在未接收到下述读出电平变更命令的情况下为初始值(在所述图25的例子中为Vr1、Vr3、Vr6)。但是，该初始值也可以基于来自存储器控制器1的指示而变更。
ECC电路14使用所输入的数据进行错误订正处理(步骤S64)。ECC电路14向处理器12通知通过该错误订正处理能否进行错误订正。处理器12根据该通知判断能否进行错误订正(步骤S65)，在可进行错误订正的情况下(步骤S65是)，结束处理。在不可进行错误订正的情况下(步骤S65否)，处理器12将非易失性存储器2的读出电平(读出电压)决定为与步骤S62中所使用的读出电压不同的值(步骤S67)。然后，处理器12基于所决定的值，将读出电平变更命令经由存储器接口15输入到非易失性存储器2(步骤S66)，并返回到步骤S61。非易失性存储器2按照读出电平变更命令，变更读出电压。
通过以上顺序，能够搜索可进行错误订正的读出电压。可进行错误订正的情况下的读出电压相当于图25的Vr1'、Vr3'、Vr6'。
在以上的说明中，对使用第一实施方式的数据编码的例子进行了说明，但在使用第二～六实施方式的数据编码的情况下，同样地也可以进行读出电压的变更。
在本实施方式中，在进行使用第一～第六实施方式的数据编码的写入及读出的情况下，当阈值产生了变动时变更读出电压。因此，可获得第一～第六实施方式的效果，并且即使在阈值产生了变动的情况下，也能够减少数据的读出错误。
(第八实施方式)
接着，对第八实施方式的存储装置的读出方法进行说明。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。本实施方式的数据编码与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
在为了保护存储在非易失存储器2的数据而进行错误订正编码时，可使用任何错误订正码，也可以在解码时进行软判定解码。在进行软判定解码的情况下，一般来说使用像LDPC(Low Density Parity Check，低密度奇偶校验)码等那样进行软判定解码的码而进行编码，但也可以进行使用能够进行硬判定解码的码(BCH(Bose Ray-ChaudhuriHocquenghem，博斯-乔赫里-霍克文黑姆)码等)的编码，且在解码时进行软判定解码。
在本实施方式中，对在解码时进行软判定解码的例子进行说明。关于编码的方式，并未特别地进行制约，如上所述般利用例如LDPC码进行编码。在进行软判定解码的情况下，除与通常的读出相同的硬判定值以外，还从非易失性存储器2读出所谓的软比特信息，使用读出的硬判定值及软比特信息进行解码。所谓软比特信息是在何种程度上接近真值的概率信息。在使用NAND存储器作为非易失存储器2的情况下，可认为各存储单元的阈值电压离成为区分阈值分布的边界的读出电压越远，那么越接近于真值。
以下，将读出软比特信息的读出方法称为软比特读取，在第一实施方式等中作为前提将通常的读出称为硬比特读取(HB(Hard Bit，硬比特)read)。硬比特读取是通过施加与区分阈值分布的边界对应的一个读出电压，而判定存储单元的阈值电压是否高于该边界。相对于此，在软比特读取中，在多个读出电压下对判定对象的一个边界实施读出。用来进行软比特读取的硬体构成可为任何构成，例如，设为非易失性存储器2可应对软比特读取与通常读出(硬比特读取)这两种读出方法，基于来自存储器控制器1的指示，进行读出。另外，关于进行软比特读取时的读出电压的偏移量或进行何种偏移，既可预先设定在非易失性存储器2，也可以由存储器控制器1进行指示。
图27是表示软比特的情况的一例的图。在图27中，表示了如下情况：在第一实施方式的图6(C)的状态下进行编程之后，通过软比特读取读出Lower页。在该图的例子中，读出了两种软比特信息。软比特读取基本上为硬比特读取与使用使读出电压偏移时的数据的读出值(存储单元的阈值电压是否为偏移后的读出电压以上)的读出的组合。在图27的例子中，首先，非易失性存储器2基于分别使用通常的读出电压Vr1、Vr3、Vr6而获得的三次读出结果，分别决定三个硬比特读取的数据(阈值电压是否为读出电压以上)(图27(A))。在阈值电压为读出电压以上的情况下，数据值为“0”，在阈值电压小于读出电压的情况下，数据值为“1”。
接着，非易失性存储器2以比电压Vr1、Vr3、Vr6分别只低规定量ΔR的读出电压，进行软比特读取#1(S1读取)。然后，基于分别使用Vr1－ΔR、Vr3－ΔR、Vr6－ΔR而获得的三次读出结果，决定S1读取的数据(图27(B))。接着，非易失性存储器2以比电压Vr1、Vr3、Vr6分别只高ΔR的读出电压进行软比特读取#2(S2读取)。然后，基于使用Vr1+ΔR、Vr3+ΔR、Vr6+ΔR而获得的三次读出结果，决定S2读取的数据(图27(C))。
接着，非易失性存储器2以比电压Vr1、Vr3、Vr6分别只低ΔR的2倍的读出电压，进行软比特读取#3(S3读取)。然后，基于分别使用电压Vr1－2ΔR、Vr3－2ΔR、Vr6－2ΔR而获得的三次读出结果，决定S3读取的数据(图27(D))。接着，非易失性存储器2以比电压Vr1、Vr3、Vr6分别只高ΔR的2倍的读出电压，进行软比特读取#4(S4读取)。然后，基于分别使用电压Vr1+2ΔR、Vr3+2ΔR、Vr6+2ΔR而获得的三次读出结果，决定S4读取的数据(图27(E))。
进而，可通过运算S1读取的数据与S2读取的数据的异或非，而分别特定出具有Vr1－ΔR与Vr1+ΔR之间的范围、Vr3－ΔR与Vr3+ΔR之间的范围、及Vr6－ΔR与Vr6+ΔR之间的范围的阈值电压的存储单元(图27(F))。同样地，可通过运算S3读取的数据与S4读取的数据的异或非，而分别特定出具有Vr1－2ΔR与Vr1+2ΔR之间的范围、Vr3－2ΔR与Vr3+2ΔR之间的范围、及Vr6－2ΔR与Vr6+2ΔR之间的范围的阈值电压的存储单元(图27(G))。该图27(F)与图27(G)的结果成为两种软比特信息。
而且，ECC电路14通过使用硬比特读取的结果与软比特信息进行软判定解码，可进行错误订正。此外，在本实施方式中，对使用第一实施方式的数据编码的例子进行了说明，但在使用第二～六实施方式的数据编码的情况下，同样地也可以进行软比特读取。另外，在进行本实施方式的软比特读取的情况下，也可以进行第七实施方式中所述的读出电压的变更。
(第九实施方式)
接着，对第九实施方式的存储装置的阈值分布进行说明。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。本实施方式的数据编码与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
在第一～第六实施方式中，均对以下例子进行了说明：在Lower页及Middle页的编程中，阈值分布(区域)的宽度最终也形成为与Upper页的编程中所需的宽度相同的宽度。
在本实施方式中，作为第三实施方式中所述的数据编码的变化例，使Lower页及Middle页的阈值分布的宽度变宽，且扩大Middle页的阈值分布的间隔。由此，谋求Lower页的写入的高速化与Middle页的数据错误概率的降低。
图28是表示本实施方式中的各页的编程后的阈值分布的一例的图。本实施方式的Lower页编程后的与数据值“0”对应的阈值分布与第三实施方式的图18所示的Lower页编程后的与数据值“0”对应的分布102相比，宽度变宽，且中心电压变低。由此，Middle页的编程后的与数据值“00”对应的阈值分布和与数据值“10”对应的阈值分布的间隔也扩大。
如上所述，通过扩宽阈值分布的宽度，可使在Lower页的编程时对字线施加的编程电压的每1次编程脉冲的上升幅度大于Middle页及Upper页中的上升幅度。即，可粗略地进行分布宽度调整，因此，可使编程时间高速化。另外，因为Middle页的阈值分布的间隔扩大，所以数据错误的概率下降，可读出更准确的数据。利用该情况，也可以只将Lower页作为编程高速且可靠性良好的二进制数据而使用。
此外，由此，在第三实施方式中，因为在Upper页的编程中数据值“100”的阈值分布与Middle页的编程后的数据值“00”的阈值分布相同，所以在Upper页的写入时，在数据值“100"的情况下无需实施编程。相对于此，在本实施方式中，在Upper页的写入时，在数据值“100”的情况下，以成为图28(C)所示的数据值“100”的阈值分布的方式，实施编程。
此外，此处，对第三实施方式的变化例进行了说明，但关于其他实施方式，也同样地可针对Lower页及Middle页的编程后的阈值分布的至少一部分扩宽宽度且扩大Middle页的阈值分布的间隔。
如上所述，在本实施方式中，针对Lower页及Middle页的编程后的阈值分布的至少一部分，使宽度变宽，且扩大Middle页的阈值分布的间隔。由此，可使编程时间高速化。另外，可减少Middle页的读出错误。
(第十实施方式)
接着，对第十实施方式的存储装置的阈值分布进行说明。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。本实施方式的数据编码与第一实施方式相同。以下，对与第一实施方式不同的方面进行说明。
在本实施方式中，与第九实施方式同样地，作为第三实施方式中所述的数据编码的变化例，使Lower页及Middle页的阈值分布的宽度变宽，且扩大Middle页的阈值分布的间隔。
图29是表示本实施方式中的各页的编程后的阈值分布的一例的图。本实施方式的Lower页编程后的与数据值“0”对应的阈值分布与第九实施方式相比，进一步向低电压侧移动。在图29中，分布102表示第三实施方式的阈值分布。此外，在图29中，对一个分布标注着符号，但以虚线表示的阈值分布与标注着符号的分布同样地表示第三实施方式的阈值分布。Middle页的编程后的与数据值“01”对应的阈值分布、与数据值“10”对应的阈值分布分别与第三实施方式相比，扩宽了阈值分布的宽度，且中心电压也下降。
由此，Middle页编程后的数据值“00”的阈值分布与数据值“10”的阈值分布的间隔也扩大。因此，可使在Lower页与Middle页的编程时对字线施加的编程电压的每1次编程脉冲的上升幅度大于Upper页中的上升幅度。即，可粗略地进行分布宽度调整，因此，可实现编程时间的高速化。另外，因为Middle页的分布间隔扩大，所以数据错误的概率下降，可读出更准确的数据。利用该情况，也可以只将Lower页作为编程高速且可靠性良好的二进制数据而使用。
此外，在第三实施方式中，因为在Upper页的编程中，数据值“001”、“100”、“110”的阈值分布与Middle页编程后的数据值“01”、“00”、“10”的阈值分布分别相同，所以无需实施编程。在本实施方式中，在Upper页的编程中，以使数据值“001”、“100”、“110”的阈值分布成为图29(C)所示的阈值分布的方式实施编程。
此外，此处对第三实施方式的变化例进行了说明，但关于其他实施方式，也同样地可针对Lower页及Middle页的编程后的阈值分布的至少一部分扩宽宽度且扩大Middle页的阈值分布的间隔。
如上所述，在本实施方式中，针对Lower页及Middle页的编程后的阈值分布的至少一部分，使宽度变宽，且扩大Middle页的阈值分布的间隔。由此，可使编程时间高速化。另外，可减少Middle页的读出错误。
(第十一实施方式)
接着，对第十一实施方式的存储装置的阈值分布进行说明。本实施方式的存储装置的构成及非易失性存储器2的构成与第一实施方式相同。本实施方式的数据编码与第四实施方式相同。以下，对与第四实施方式不同的方面进行说明。
例如在第四实施方式的数据编码中，Middle页编程后的数据值“11”的阈值分布与数据值“01”的阈值分布成为Upper页的编程后的最终分布中的相邻分布。因此，尽管Middle页中所使用的分布数较少，使用相邻的分布的边界的读出电压的读出也会成为与Upper页编程后同等的数据错误概率。尤其是删除分布(分布Er)无通过其后的编程而实施的电压修正，成为数据错误的原因的压力(编程干扰、读取干扰、数据保存能力)会累积。因此，一般来说数据错误的概率比其他数据分布大，如果使用删除分布及与删除分布相邻的分布，那么错误的产生概率变高。因此，在本实施方式中，通过使删除分布与删除分布所相邻的分布的分布间隔比其他分布间的间隔宽，而谋求降低Middle页的数据错误的概率。
图30是表示本实施方式中的各页的编程后的阈值分布的一例的图。在图30中，以虚线表示的分布103表示第四实施方式的阈值分布。图30中，在进行与第四实施方式相同的数据编码的情况下，与第四实施方式的阈值分布103相比，通过提高删除分布以外的数据分布的中心电压，而扩大了删除分布与其相邻分布的间隔。由此，使用删除分布与其相邻分布之间的读出电压的读出中的数据错误的概率下降，从而可读出更准确的数据。
此外，此处对第四实施方式的变化例进行了说明，但关于Middle页的编程后的数据分布成为Upper页编程后的最终分布中的相邻分布的其他实施方式(第一实施方式、第二实施方式、第六实施方式)，也同样地可提高删除分布以外的数据分布的中心电压。
如上所述，在Middle页的编程后的数据分布成为Upper页编程后的最终分布中的相邻分布的情况下，提高删除分布以外的数据分布的中心电压，即，使删除分布与其相邻分布之间的间隔比其他分布间的间隔宽。由此，使用删除分布与其相邻分布之间的读出电压的读出中的数据错误的概率下降，从而可读出更准确的数据。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提示的，并非意欲限定发明的范围。这些新颖的实施方式能以其他各种形态实施，且可在不脱离发明的主旨的范围内，进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储器控制器
2 非易失性存储器
14 ECC电路
22 控制部
23 NAND存储单元阵列

Claims (14)

1.一种非易失性存储器，其特征在于包括：
存储单元阵列，包含多个存储单元，该存储单元是在按照阈值电压从低到高的顺序定义区域所得的第一到第八阈值区域使三比特对应而存储数据，所述三比特分别对应于第一到第三页，未写入的所述存储单元的阈值电压设定在所述第一阈值区域；以及
控制部，在对未写入的存储单元进行所述第一页的写入的情况下，根据写入到所述第一页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第二阈值区域，在对已进行过所述第一页的写入的所述存储单元进行所述第二页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内时，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第四阈值区域，当该存储单元的阈值电压为所述第二阈值区域内时，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第二阈值区域或所述第三阈值区域，在对已进行过所述第二页的写入的所述存储单元进行所述第三页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内时，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第六阈值区域，当该存储单元的阈值电压为所述第二阈值区域内时，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第二阈值区域或所述第七阈值区域，当该存储单元的阈值电压为所述第三阈值区域内时，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第三阈值区域或所述第八阈值区域，当该存储单元的阈值电压为所述第四阈值区域内时，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第四阈值区域或所述第五阈值区域；且
用来判定所述第一页的值的边界的数量、用来判定所述第二页的值的边界的数量、以及用来判定所述第三页的值的边界的数量之中，最大的个数是3个。
2.根据权利要求1所述的非易失性存储器，其特征在于：
所述控制部在对未写入的存储单元进行所述第一页的写入的情况下，当写入到所述第一页的比特值为1的情况下，将该存储单元的阈值电压设定在所述第一阈值区域，当写入到第一页的比特值为0的情况下，将该存储单元的阈值电压设定在所述第二阈值区域，在对已进行过所述第一页的写入的所述存储单元进行所述第二页的写入的情况下，在该存储单元的阈值电压为所述第一阈值区域内的情况下，当写入到所述第二页的比特值为1的情况下，将该存储单元的阈值电压设定在所述第一阈值区域，当写入到第二页的比特值为0的情况下，将该存储单元的阈值电压设定在所述第四阈值区域，在该存储单元的阈值电压为所述第二阈值区域内的情况下，当写入到所述第二页的比特值为1的情况下，将该存储单元的阈值电压设定在所述第二阈值区域，当写入到所述第二页的比特值为0的情况下，将该存储单元的阈值电压设定在所述第三阈值区域，在对已进行过所述第二页的写入的所述存储单元进行所述第三页的写入的情况下，在该存储单元的阈值电压为所述第一阈值区域内的情况下，当写入到所述第三页的比特值为1的情况下，将该存储单元的阈值电压设定在所述第一阈值区域，当写入到所述第三页的比特值为0的情况下，将该存储单元的阈值电压设定在所述第六阈值区域，在该存储单元的阈值电压为所述第二阈值区域内的情况下，当写入到所述第三页的比特值为1的情况下，将该存储单元的阈值电压设定在所述第二阈值区域，当写入到所述第三页的比特值为0的情况下，将该存储单元的阈值电压设定在所述第七阈值区域，在该存储单元的阈值电压为所述第三阈值区域内的情况下，当写入到所述第三页的比特值为1的情况下，将该存储单元的阈值电压设定在所述第三阈值区域，当写入到所述第三页的比特值为0的情况下，将该存储单元的阈值电压设定在所述第八阈值区域，在该存储单元的阈值电压为所述第四阈值区域内的情况下，当写入到所述第三页的比特值为1的情况下，将该存储单元的阈值电压设定在所述第四阈值区域，当写入到所述第三页的比特值为0的情况下，将该存储单元的阈值电压设定在所述第五阈值区域。
3.根据权利要求1所述的非易失性存储器，其特征在于：
在读出所述第一到第三页中的未实施写入的页面的情况下，输出0作为读出结果。
4.根据权利要求1所述的非易失性存储器，其特征在于：
不对表示写入已实施到所述第一到第三页中的哪一页的信息进行管理。
5.一种非易失性存储器，其特征在于包括：
存储单元阵列，具有多个存储单元，该存储单元是在按照阈值电压从低到高的顺序定义区域所得的第一到第八阈值区域使三比特对应而存储数据，所述三比特分别对应于第一到第三页，未写入的所述存储单元的阈值电压设定在所述第一阈值区域；以及
控制部，在对未写入的存储单元进行所述第一页的写入的情况下，根据写入到所述第一页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第三阈值区域，在对已进行过所述第一页的写入的所述存储单元进行所述第二页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第二阈值区域，当该存储单元的阈值电压为所述第三阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第三阈值区域或所述第四阈值区域，在对已进行过所述第二页的写入的所述存储单元进行所述第三页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第六阈值区域，当该存储单元的阈值电压为所述第二阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第二阈值区域或所述第七阈值区域，当该存储单元的阈值电压为所述第三阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第三阈值区域或所述第八阈值区域，当该存储单元的阈值电压为所述第四阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第四阈值区域或所述第五阈值区域。
6.一种非易失性存储器，其特征在于包括：
存储单元阵列，具有多个存储单元，该存储单元是在按照阈值电压从低到高的顺序定义区域所得的第一到第八阈值区域使三比特对应而存储数据，所述三比特分别对应于第一到第三页，未写入的所述存储单元的阈值电压设定在所述第一阈值区域；以及
控制部，在对未写入的存储单元进行所述第一页的写入的情况下，根据写入到所述第一页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第五阈值区域，在对已进行过所述第一页的写入的所述存储单元进行所述第二页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第三阈值区域，当该存储单元的阈值电压为所述第五阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第五阈值区域或所述第六阈值区域，在对已进行过所述第二页的写入的所述存储单元进行所述第三页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第二阈值区域，当该存储单元的阈值电压为所述第三阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第三阈值区域或所述第四阈值区域，当该存储单元的阈值电压为所述第五阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第五阈值区域或所述第八阈值区域，当该存储单元的阈值电压为所述第六阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第六阈值区域或所述第七阈值区域。
7.一种非易失性存储器，其特征在于包括：
存储单元阵列，具有多个存储单元，该存储单元是在按照阈值电压从低到高的顺序定义区域所得的第一到第八阈值区域使三比特对应而存储数据，所述三比特分别对应于第一到第三页，未写入的所述存储单元的阈值电压设定在所述第一阈值区域；以及
控制部，在对未写入的存储单元进行所述第一页的写入的情况下，根据写入到所述第一页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第五阈值区域，在对已进行过所述第一页的写入的所述存储单元进行所述第二页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第二阈值区域，当该存储单元的阈值电压为所述第五阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第五阈值区域或所述第七阈值区域，在对已进行过所述第二页的写入的所述存储单元进行所述第三页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第四阈值区域，当该存储单元的阈值电压为所述第二阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第二阈值区域或所述第三阈值区域，当该存储单元的阈值电压为所述第五阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第五阈值区域或所述第六阈值区域，当该存储单元的阈值电压为所述第七阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第七阈值区域或所述第八阈值区域。
8.一种非易失性存储器，其特征在于包括：
存储单元阵列，具有多个存储单元，该存储单元是在按照阈值电压从低到高的顺序定义区域所得的第一到第八阈值区域使三比特对应而存储数据，所述三比特分别对应于第一到第三页，未写入的所述存储单元的阈值电压设定在所述第一阈值区域；以及
控制部，在对未写入的存储单元进行所述第一页的写入的情况下，根据写入到所述第一页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第三阈值区域，在对已进行过所述第一页的写入的所述存储单元进行所述第二页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第六阈值区域，当该存储单元的阈值电压为所述第三阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第三阈值区域或所述第五阈值区域，在对已进行过所述第二页的写入的所述存储单元进行所述第三页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第二阈值区域，当该存储单元的阈值电压为所述第三阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第三阈值区域或所述第四阈值区域，当该存储单元的阈值电压为所述第五阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第五阈值区域或所述第八阈值区域，当该存储单元的阈值电压为所述第六阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第六阈值区域或所述第七阈值区域。
9.一种非易失性存储器，包括：
存储单元阵列，具有多个存储单元，该存储单元是在按照阈值电压从低到高的顺序定义区域所得的第一到第八阈值区域使三比特对应而存储数据，所述三比特分别对应于第一到第三页，未写入的所述存储单元的阈值电压设定在所述第一阈值区域；以及
控制部，在对未写入的存储单元进行所述第一页的写入的情况下，根据写入到所述第一页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第二阈值区域，在对已进行过所述第一页的写入的所述存储单元进行所述第二页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第五阈值区域，当该存储单元的阈值电压为所述第二阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第二阈值区域或所述第七阈值区域，在对已进行过所述第二页的写入的所述存储单元进行所述第三页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第四阈值区域，当该存储单元的阈值电压为所述第二阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第二阈值区域或所述第三阈值区域，当该存储单元的阈值电压为所述第五阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第五阈值区域或所述第六阈值区域，当该存储单元的阈值电压为所述第七阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第七阈值区域或所述第八阈值区域。
10.根据权利要求5至9中任一项所述的非易失性存储器，其特征在于：
用来判定所述第一页的值的边界的数量、用来判定所述第二页的值的边界的数量、以及用来判定所述第三页的值的边界的数量之中，最大的个数是3个。
11.根据权利要求1至9中任一项所述的非易失性存储器，其特征在于：
在读出存储在所述存储单元阵列的数据的情况下，通过施加对应于硬比特读取的第一读出电压与低于该第一读出电压的读出电压及高于该第一读出电压的读出电压，而输出硬判定值与软比特信息。
12.根据权利要求1至9中任一项所述的非易失性存储器，其特征在于：
在进行所述第一页的写入的情况下，关于所述第一到第八阈值区域中的至少一个，使用如下阈值区域进行写入：宽度比所述第三页的所述阈值区域的宽度宽，且以与相邻于所述第二页的写入中所使用的该阈值区域的阈值区域的间隔扩大的方式，使中心电压从所述第三页的所述阈值区域偏移。
13.根据权利要求1至9中任一项所述的非易失性存储器，其特征在于：
所述第一阈值区域与所述第二阈值区域的间隔比其他阈值区域间的间隔宽。
14.一种写入方法，其是包括如下存储单元阵列的非易失性存储器的写入方法，该存储单元阵列具有多个存储单元，该存储单元是在按照阈值电压从低到高的顺序定义区域所得的第一到第八阈值区域使三比特对应而存储数据，所述三比特分别对应于第一到第三页，未写入的所述存储单元的阈值电压设定在所述第一阈值区域；且该写入方法包括：
第一步骤，在对未写入的存储单元进行所述第一页的写入的情况下，根据写入到所述第一页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第二阈值区域；
第二步骤，在对已进行过所述第一页的写入的所述存储单元进行所述第二页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第四阈值区域，当该存储单元的阈值电压为所述第二阈值区域内的情况下，根据写入到所述第二页的比特值，将该存储单元的阈值电压设定在所述第二阈值区域或所述第三阈值区域；以及
第三步骤，在对已进行过所述第二页的写入的所述存储单元进行所述第三页的写入的情况下，当该存储单元的阈值电压为所述第一阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第一阈值区域或所述第六阈值区域，当该存储单元的阈值电压为所述第二阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第二阈值区域或所述第七阈值区域，当该存储单元的阈值电压为所述第三阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第三阈值区域或所述第八阈值区域，当该存储单元的阈值电压为所述第四阈值区域内的情况下，根据写入到所述第三页的比特值，将该存储单元的阈值电压设定在所述第四阈值区域或所述第五阈值区域；且
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